KR20140080900A - Analog to digital converter, method for converting analog to digital using the same - Google Patents

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Abstract

The present invention relates to an analog-to-digital converter (ADC) having a reduced area, while performing a correlated double sampling (CDS) operation. The ADC according to the present invention comprises a comparing unit outputting a result of comparison between a voltage of an input node and a comparison voltage; first to N^th capacitors having one end connected to the input node; and first to (N-1)^th voltage selecting units respectively corresponding to the second to N^th capacitors, and selecting one among a first reference voltage, a second reference voltage, and the comparison voltage and applying the selected voltage to the other end of a corresponding capacitor, wherein, during a first sampling operation, a first signal is sampled to the input node, during a first conversion operation, the first to (N-1)^th voltage selecting units select one among the first reference voltage and the second reference voltage in response to an output from the comparing unit, during a second sampling operation, the first to (N-1)^th voltage selecting units select a reference voltage not selected during the first conversion operation, among the first reference voltage and the second reference voltage, and applies a second signal having a level different from that of the first signal to the input node, and during a second conversion operation, a value sampled to the input node during the second sampling operation is converted into a digital signal.

Description

아날로그 디지털 변환기 및 이를 사용한 아날로그 디지털 변환 방법{ANALOG TO DIGITAL CONVERTER, METHOD FOR CONVERTING ANALOG TO DIGITAL USING THE SAME}BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an analog to digital converter and an analog to digital conversion method using the analog to digital converter.

본 발명은 면적을 줄인 아날로그 디지털 변환기 및 이를 포함하는 이미지 센서와 이들을 사용한 아날로그 디지털 변환방법 및 픽셀 데이터 생성방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an analog-to-digital converter with reduced area, an image sensor including the same, an analog-to-digital conversion method using the same, and a pixel data generation method.

최근들어 디지털 카메라(digital camera)는 인터넷을 이용한 영상통신의 발전과 더불어 그 수요가 폭발적으로 증가하고 있는 추세에 있다. 더욱이, 카메라가 장착된 PDA(Personal Digital Assistant), IMT-2000(International Mobile Telecommunications-2000), CDMA(Code Division Multiple Access) 단말기 등과 같은 이동통신단말기의 보급이 증가됨에 따라 소형 카메라 모듈의 수요가 증가하고 있다. In recent years, the demand for digital cameras has been exploding with the development of video communication using the Internet. Furthermore, as the popularity of mobile communication terminals such as a PDA (Personal Digital Assistant) equipped with a camera, IMT-2000 (International Mobile Telecommunications-2000) and CDMA (Code Division Multiple Access) terminals is increased, .

카메라 모듈은 기본적으로 이미지 센서를 포함한다. 일반적으로, 이미지 센서라 함은 광학 영상(optical image)을 전기 신호로 변환시키는 소자를 말한다. 이러한 이미지 센서로는 전하 결합 소자(Charge Coupled Device, 이하, CCD라 함)와 시모스(CMOS; Complementary Metal-Oxide-Semiconductor) 이미지 센서가 널리 사용되고 있다. The camera module basically includes an image sensor. Generally, an image sensor refers to an element that converts an optical image into an electrical signal. Charge coupled devices (CCD) and complementary metal-oxide-semiconductor (CMOS) image sensors are widely used as such image sensors.

CCD는 구동 방식이 복잡하고, 전력 소모가 많으며, 제조공정시 마스크 공정 수가 많아 공정이 복잡하고, 시그날 프로세싱 회로(signal processing circuit)를 칩 내에 구현할 수 없어 원 칩(one chip)화가 어렵다는 등의 여러 단점이 있다. 이에 반해, 시모스 이미지 센서는 하나의 단일 칩 상에 제어, 구동 및 신호 처리 회로의 모놀리식 집적화가 가능하기 때문에 최근에 보다 주목을 받고 있다. 게다가, 시모스 이미지 센서는 저전압 동작 및 저전력 소모, 주변기기와의 호환성 및 표준 CMOS 제조 공정의 유용성으로 인하여 기존의 CCD에 비해 잠재적으로 적은 비용을 제공한다.The CCD is complicated in driving method, consumes a large amount of power, has a large number of mask processes in the manufacturing process, and can not implement a signal processing circuit in the chip, making it difficult to make one chip. There are disadvantages. Simos image sensors, on the other hand, have received more attention in recent years because they enable monolithic integration of control, drive and signal processing circuits on a single chip. In addition, the CMOS image sensor offers low potential costs compared to conventional CCDs due to low voltage operation, low power consumption, compatibility with peripherals and the availability of standard CMOS manufacturing processes.

CMOS 센서의 단위 픽셀은 광 다이오드, 전송 트랜지스터, 리셋 트랜지스터, 구동 트랜지스터 및 선택 트랜지스터를 구비하고, 각 트랜지스터의 동작에 의해 리셋신호 및 광 다이오드에서 수광된 광전하에 의한 영상 신호가 샘플링되어 픽셀 데이터로 처리된다.The unit pixel of the CMOS sensor includes a photodiode, a transfer transistor, a reset transistor, a driving transistor, and a selection transistor. The reset signal and the image signal by the photodiode received by the photodiode are sampled by the operation of each transistor, do.

이하에서는 단위 픽셀의 신호를 받아 픽셀 데이터를 생성하는 과정에 대해서 좀 더 자세히 살펴본다.Hereinafter, a process of generating pixel data by receiving a unit pixel signal will be described in more detail.

단위 픽셀(이하 픽셀부)의 신호를 받아 픽셀 데이터를 생성하는 과정은 아날로그 신호를 디지털로 변환하는 동작과, 옵셋값을 제거하는 CDS(Correlated Double Sampling) 동작을 포함한다. 픽셀부의 출력신호는 픽셀부에 포함된 플로팅 디퓨전 노드에 싸인 전하의 양에 따라 연속된 전압레벨을 가지는 아날로그 신호이다. 따라서 이미지 센서에서 픽셀부의 출력신호를 처리하기 위해서는 디지털 신호인 픽셀 데이터로 변환해야 한다.The process of generating pixel data by receiving a signal of a unit pixel (hereinafter referred to as a pixel portion) includes an operation of converting an analog signal into a digital signal and a CDS (Correlated Double Sampling) operation of removing an offset value. The output signal of the pixel portion is an analog signal having a continuous voltage level in accordance with the amount of charge enclosed by the floating diffusion node included in the pixel portion. Therefore, in order to process the output signal of the pixel portion in the image sensor, it is necessary to convert it into pixel data which is a digital signal.

한편, 이미지 센서는 픽셀부의 출력신호를 샘플링할 때 CDS(Correlated Double Sampling; 상관 이중 샘플링)라는 방식으로 샘플링을 수행한다. CDS 동작이란 먼저 픽셀부(특히 픽셀부에 포함된 플로팅 디퓨전 노드)가 리셋된 상태에서 픽셀부의 출력신호(이하 리셋신호라 함)를 샘플링하고, 다음으로 픽셀부에 입사된 빛에 대응하는 전하가 집적된 후 픽셀부의 출력신호(이하 영상신호라 함)를 샘플링한 후 샘플링된 두 신호의 차이값을 구하여 이러한 차이값을 입사된 빛에 대응하여 샘플링된 신호로 처리하는 것을 말한다.On the other hand, the image sensor samples the output signal of the pixel portion in a manner called CDS (Correlated Double Sampling). In the CDS operation, first, an output signal of a pixel portion (hereinafter referred to as a reset signal) is sampled while a pixel portion (in particular, a floating diffusion node included in a pixel portion) is reset, and then charges corresponding to light incident on the pixel portion (Hereinafter referred to as " image signal ") of the pixel portion after the integration, and then calculates a difference value between the two sampled signals and processes the difference value into a sampled signal corresponding to the incident light.

이미지 센서에서 CDS 동작을 수행하는 방법에는 크게 두가지 방식이 있다. 첫번째는 픽셀부의 출력신호가 아날로그 신호인 상태에서 CDS를 수행하는 방법이며, 이러한 방법의 경우 아날로그 신호를 디지털 신호로 변환하는 아날로그 디지털 변환기의 입력단에 캐패시터를 연결하여 리셋신호와 픽셀신호를 입력받아 캐패시터에 리셋신호와 픽셀신호의 차이에 대응하는 전하를 충전하는 방식으로 리셋신호와 영상신호의 차이값을 샘플링한다. 두번째로 픽셀부의 출력신호가 디지털 신호인 상태에서 CDS를 수행하는 방법이며, 이러한 방법의 경우 리셋신호를 아날로그 디지털 변환하여 리셋 데이터를 생성하고, 영상신호를 아날로그 디지털 변환하여 영상 데이터를 생성하고, 아날로그 디지털 변환기의 출력단에서 리셋 데이터와 영상 데이터를 저장한 후 두 데이터의 차를 구함으로써 리셋신호와 영상신호의 차이값을 샘플링한다.There are two methods for performing the CDS operation in the image sensor. In this method, a capacitor is connected to an input terminal of an analog-to-digital converter for converting an analog signal into a digital signal, and a reset signal and a pixel signal are input to the capacitor, The difference between the reset signal and the video signal is sampled by charging the charge corresponding to the difference between the reset signal and the pixel signal. Secondly, CDS is performed with the output signal of the pixel portion being a digital signal. In this method, reset data is generated by analog-to-digital conversion of a reset signal to generate image data by analog- The difference between the reset signal and the video signal is sampled by obtaining the difference between the two data after storing the reset data and the video data at the output terminal of the digital converter.

그런데 상술한 첫번째 방법의 경우 이미지 센서는 아날로그 디지털 변환기의 입력단에 연결된 캐패시터를 필요로 한다. 일반적으로 캐패시터는 많은 면적을 필요로 한다. 또한 상술한 두번째 방법의 경우 아날로그 디지털 변환기의 출력단에 연결된 리셋 데이터와 영상 데이터를 저장할 메모리 및 리셋 데이터와 영상 데이터의 차이를 계산할 논리 회로를 필요로 한다. 메모리와 논리회로 또한 많은 면적을 필요로한다. 즉 종래의 경우 정확한 픽셀 데이터를 생성하기 위해 필수적인 동작인 CDS 동작을 위해서 포함해야 하는 회로 때문에 이미지 센서의 면적이 커졌다.
However, in the first method described above, the image sensor requires a capacitor connected to the input of the analog-to-digital converter. Generally, a capacitor requires a large area. In addition, the second method requires a memory for storing the reset data and the image data connected to the output terminal of the analog-to-digital converter, and a logic circuit for calculating the difference between the reset data and the image data. Memory and logic circuits also require a large area. In other words, the area of the image sensor has become large due to the circuits that must be included for CDS operation, which is an essential operation for generating accurate pixel data in the conventional case.

본 발명은 아날로그 디지털 변환기에서 CDS 동작을 수행하도록 하여 상관 이중 샘플링을 수행하기 위한 추가적인 구성을 포함하지 않아 면적을 줄인 아날로그 디지털 변환기, 이미지 센서 및 이들을 이용한 아날로그 디지털 변환방법 및 픽셀 데이터 생성방법을 제공한다.The present invention provides an analog-to-digital converter, an image sensor, an analog-to-digital conversion method using them, and a pixel data generation method that do not include an additional structure for performing correlation double sampling by performing CDS operation in an analog-to-digital converter .

또한 본 발명은 CDS 동작을 수행하는 추가적인 구성을 필요로 하지 않아 소모전력을 줄인 아날로그 디지털 변환기, 이미지 센서 및 이들을 이용한 아날로그 디지털 변환방법 및 픽셀 데이터 생성방법을 제공한다.
Also, the present invention provides an analog-to-digital converter, an image sensor, an analog-to-digital conversion method using the analog-to-digital converter, and a pixel data generation method that do not require additional configuration for performing a CDS operation.

본 발명에 따른 아날로그 디지털 변환기는 입력노드의 전압과 비교전압을 비교한 결과를 출력하는 비교부; 상기 입력노드에 일단이 연결된 제1 내지 제N캐패시터; 및 상기 제2 내지 제N캐패시터 각각에 대응하며 제1기준전압, 제2기준전압 및 상기 비교전압 중 하나를 선택하여 자신에게 대응하는 캐패시터의 타단에 인가하는 제1 내지 제N-1전압 선택부를 포함하고, 제1샘플링 동작시 상기 입력노드에 제1신호를 샘플링하고, 제1변환 동작시 상기 제1 내지 제N-1전압 선택부는 상기 비교부의 출력에 응답하여 상기 제1기준전압 및 상기 제2기준전압 중 하나를 선택하고, 제2샘플링 동작시 상기 제1 내지 제N-1전압 선택부가 상기 제1기준전압 및 상기 제2기준전압 중 상기 제1변환 동작에서 선택하지 않은 기준전압을 선택하고 상기 입력노드에 상기 제1신호와 다른 레벨을 가지는 제2신호를 인가하고, 상기 제2변환 동작시 상기 제2샘플링 동작시 상기 입력노드에 샘플링된 값을 디지털 신호로 변환한다.The analog-to-digital converter according to the present invention includes: a comparator for comparing a voltage of an input node with a comparison voltage; First to Nth capacitors having one end connected to the input node; And a first to an (N-1) -th voltage selector for selecting one of the first reference voltage, the second reference voltage, and the comparison voltage corresponding to each of the second to Nth capacitors and applying the selected one to the other end of the corresponding capacitor Wherein the first to the (N-1) -th voltage selectors sample the first signal to the input node during a first sampling operation, and the first to the (N-1) The first to N-1th voltage selectors select one of the first reference voltage and the second reference voltage that is not selected in the first conversion operation during the second sampling operation, And applies a second signal having a level different from the first signal to the input node, and converts the sampled value at the input node into a digital signal during the second sampling operation in the second conversion operation.

또한 본 발명에 따른 이미지 센서는 제1구간에서 리셋신호을 출력하고, 제2구간에서 입사된 빛에 응답하여 영상신호를 출력하고 픽셀부; 입력노드의 전압과 비교전압을 비교한 결과를 출력하는 비교부; 상기 입력노드에 일단이 연결된 제1 내지 제N캐패시터; 및 상기 제2 내지 제N캐패시터 각각에 대응하며 제1기준전압, 제2기준전압 및 상기 비교전압 중 하나를 선택하여 자신에게 대응하는 캐패시터의 타단에 인가하는 제1 내지 제N-1전압 선택부를 포함하고, 제1샘플링 동작시 상기 입력노드에 상기 리셋신호을 샘플링하고, 제1변환 동작시 상기 제1 내지 제N-1전압 선택부는 상기 비교부의 출력에 응답하여 상기 제1기준전압 및 상기 제2기준전압 중 하나를 선택하고, 제2샘플링 동작시 상기 제1내지 제N-1전압 선택부가 상기 제1기준전압 및 상기 제2기준전압 중 상기 제1변환 동작에서 선택하지 않은 기준전압을 선택하고 상기 입력노드에 상기 영상신호를 인가하고, 상기 제2변환 동작시 상기 제2샘플링 동작시 상기 입력노드에 샘플링된 값을 이용하여 픽셀 데이터를 생성한다.According to another aspect of the present invention, there is provided an image sensor comprising: a pixel unit for outputting a reset signal in a first period, a video signal in response to light incident in a second period, A comparator for comparing a voltage of the input node with a comparison voltage; First to Nth capacitors having one end connected to the input node; And a first to an (N-1) -th voltage selector for selecting one of the first reference voltage, the second reference voltage, and the comparison voltage corresponding to each of the second to Nth capacitors and applying the selected one to the other end of the corresponding capacitor Wherein the first to the (N-1) th voltage select units sample the reset signal at the input node during a first sampling operation, and the first to the (N-1) The first to the (N-1) -th voltage selecting unit selects a reference voltage that is not selected in the first conversion operation among the first reference voltage and the second reference voltage in the second sampling operation And applies the video signal to the input node and generates pixel data using the sampled value at the input node during the second sampling operation in the second conversion operation.

또한 본 발명에 따른 아날로그 디지털 변환방법은 입력노드의 전압과 비교전압을 비교한 결과를 출력하는 비교부 및 상기 입력노드에 일단이 연결된 제1 내지 제N캐패시터를 포함하는 아날로그 디지털 변환기를 이용한 아날로그 디지털 변환방법에 있어서, 상기 입력노드에 제1신호를 샘플링하는 제1샘플링 단계; 상기 비교부의 출력에 응답하여 제1기준전압 및 제2기준전압 중 하나를 선택하여 상기 제2 내지 제N캐패시터 타단에 인가하는 제1변환 단계; 상기 제2 내지 제N캐패시터의 타단에 상기 제1기준전압 및 상기 제2기준전압 중 상기 제1변환 단계에서 인가되지 않은 기준전압을 인가하고 상기 입력노드에 상기 제1신호와 다른 레벨을 가지는 제2신호를 인가하여 상기 제1 내지 제N캐패시터를 충전하고, 상기 입력노드에 신호를 인가하지 않고 상기 제2 내지 제N캐패시터 타단에 상기 비교전압을 인가하여 상기 제1신호와 상기 제2신호의 차이를 샘플링하는 제2샘플링 단계; 및 상기 비교부의 출력에 응답하여 상기 제1기준전압 및 상기 제2기준전압 중 하나를 선택하여 상기 제1 내지 제N캐패시터 타단에 인가하여 상기 제2샘플링 단계에서 상기 입력노드에 샘플링된 신호를 디지털 신호로 변환하는 제2변환 단계를 포함할 수 있다.In the analog-to-digital conversion method according to the present invention, an analog-to-digital converter using an analog-to-digital converter including a comparator for outputting a comparison result of a voltage of an input node and a comparison voltage, The method of claim 1, further comprising: a first sampling step of sampling a first signal at the input node; A first conversion step of selecting one of a first reference voltage and a second reference voltage in response to the output of the comparator and applying the selected one to the other end of the second to Nth capacitors; The first reference voltage and the second reference voltage are applied to the other terminal of the second to Nth capacitors, and the reference voltage not applied in the first conversion step is applied to the other node, 2 signal to charge the first to Nth capacitors and to apply the comparison voltage to the other end of the second to Nth capacitors without applying a signal to the input node, A second sampling step of sampling the difference; And selecting one of the first reference voltage and the second reference voltage in response to the output of the comparison unit and applying the selected one to the other end of the first to Nth capacitors, And a second conversion step of converting the signal into a signal.

또한 본 발명에 따른 픽셀 데이터 생성방법은 픽셀부, 입력노드의 전압과 비교전압을 비교한 결과를 출력하는 비교부 및 상기 입력노드에 일단이 연결된 제1 내지 제N캐패시터를 포함하는 이미지 센서를 이용한 픽셀 데이터 생성방법에 있어서, 상기 픽셀부에서 리셋신호을 출력하는 단계; 상기 입력노드에 상기 리셋신호을 샘플링하는 제1샘플링 단계; 상기 비교부의 출력에 응답하여 제1기준전압 및 제2기준전압 중 하나를 선택하여 상기 제2 내지 제N캐패시터 타단에 인가하는 제1변환 단계; 입사된 빛에 응답하여 상기 픽셀부에서 영상신호를 출력하는 단계; 상기 제2 내지 제N캐패시터의 타단에 상기 제1기준전압 및 상기 제2기준전압 중 상기 제1변환 단계에서 인가되지 않은 기준전압을 인가하고 상기 입력노드에 상기 영상신호를 인가하여 상기 제1 내지 제N캐패시터를 충전하고, 상기 입력노드에 신호를 인가하지 않고 상기 제2 내지 제N캐패시터 타단에 상기 비교전압을 인가하여 상기 리셋신호와 상기 영상신호의 차이를 샘플링하는 제2샘플링 단계; 및 상기 비교부의 출력에 응답하여 상기 제1기준전압 및 상기 제2기준전압 중 하나를 선택하여 상기 제1 내지 제N캐패시터 타단에 인가하여 상기 제2샘플링 단계에서 상기 입력노드에 샘플링된 신호를 디지털 신호로 변환하는 제2변환 단계를 포함할 수 있다.
According to another aspect of the present invention, there is provided a method of generating pixel data comprising: a pixel unit; a comparator for comparing a voltage of the input node with a comparison voltage; and a first to an Nth capacitor connected to the input node A method of generating pixel data, comprising: outputting a reset signal in the pixel portion; A first sampling step of sampling the reset signal at the input node; A first conversion step of selecting one of a first reference voltage and a second reference voltage in response to the output of the comparator and applying the selected one to the other end of the second to Nth capacitors; Outputting a video signal in the pixel portion in response to incident light; And applying a reference voltage that is not applied in the first conversion step among the first reference voltage and the second reference voltage to the other end of the second to Nth capacitors and applying the video signal to the input node, A second sampling step of charging the Nth capacitor and sampling the difference between the reset signal and the video signal by applying the comparison voltage to the other terminal of the second through Nth capacitors without applying a signal to the input node; And selecting one of the first reference voltage and the second reference voltage in response to the output of the comparison unit and applying the selected one to the other end of the first to Nth capacitors, And a second conversion step of converting the signal into a signal.

본 기술은 아날로그 디지털 변환기에서 스위칭 시퀀스를 이용해 CDS 동작을 수행하여 아날로그 디지털 변환기의 입력단 또는 출력단에 CDS 동작을 수행하기 위한 추가적인 구성을 필요로 하지 않아 이미지 센서의 면적을 줄일 수 있다.This technique can reduce the area of the image sensor since it does not require any additional configuration to perform the CDS operation using the switching sequence in the analog-to-digital converter to perform the CDS operation at the input or output of the analog-to-digital converter.

또한 본 기술은 CDS 동작을 수행하는 추가적인 구성을 필요로 하지 않으므로 이미지 센서의 소모 전력을 줄일 수 있다.In addition, this technique does not require additional configuration to perform the CDS operation, thereby reducing the power consumption of the image sensor.

도 1은 본 발명의 일 실시예에 따른 아날로그 디지털 변환기의 구성도,
도 2A 내지 도 2E는 아날로그 디지털 변환기의 동작을 설명하기 위한 도면,
도 3은 본 발명의 일 실시예에 따른 아날로그 디지털 변환방법을 설명하기 위한 순서도,
도 4는 본 발명의 일 실시예에 따른 이미지 센서의 구성도,
도 5A 내지 도 5E는 이미지 센서가 픽셀 데이터를 생성하는 동작을 설명하기 위한 도면,
도 6은 픽셀부(410)의 구성도,
도 7은 본 발명의 일 실시예에 따른 픽셀 데이터 생성방법을 설명하기 위한 순서도.1 is a configuration diagram of an analog-to-digital converter according to an embodiment of the present invention,
2A to 2E are diagrams for explaining the operation of the analog-to-digital converter,
3 is a flowchart illustrating an analog-to-digital conversion method according to an embodiment of the present invention.
4 is a configuration diagram of an image sensor according to an embodiment of the present invention.
5A to 5E are diagrams for explaining an operation of an image sensor to generate pixel data,
6 is a block diagram of the pixel portion 410,
FIG. 7 is a flowchart illustrating a method of generating pixel data according to an embodiment of the present invention; FIG.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings in order to facilitate a person skilled in the art to easily carry out the technical idea of the present invention.

이하에서 비교전압(VCMP)은 비교기(comparator)로 입력되며 입력신호(VIN)의 전압레벨을 결정하는 기준이 되는 전압이다. 아날로그 디지털 변환기는 입력신호(VIN)와 비교전압(VCMP)의 차이를 디지털 신호로 변환한다. 전압은 그 기준에 따라 상대적으로 표현되는 것이므로 비교전압(VCMP)을 그라운드(GND)로 설정하고, 나머지 전압을 표시할 수 있다. 설명의 편의를 위해 이하에서는 비교전압(VCMP)을 그라운드(GND)로 설정하고 나머지 모든 전압의 전압레벨을 표시한 경우에 대해 설명한다.
Hereinafter, the comparison voltage VCMP is input to a comparator and is a reference voltage for determining the voltage level of the input signal VIN. The analog-to-digital converter converts the difference between the input signal VIN and the comparison voltage VCMP into a digital signal. Since the voltage is expressed relative to the reference, the comparison voltage VCMP can be set to ground (GND), and the remaining voltage can be displayed. For convenience of explanation, a case where the comparison voltage VCMP is set to the ground (GND) and the voltage levels of all the remaining voltages are displayed will be described.

도 1은 본 발명의 일 실시예에 따른 아날로그 디지털 변환기의 구성도이다. 도 2A 내지 도 2E는 아날로그 디지털 변환기의 동작을 설명하기 위한 도면이다.1 is a block diagram of an analog-to-digital converter according to an embodiment of the present invention. 2A to 2E are diagrams for explaining the operation of the analog-to-digital converter.

도 1에 도시된 바와 같이, 아날로그 디지털 변환기는 입력노드(IN)의 전압과 비교전압(VCMP)을 비교한 결과를 출력하는 비교부(110), 입력노드(IN)에 일단이 연결된 제1 내지 제N캐패시터(C1 - CN) 및 제2 내지 제N캐패시터(C2 - CN) 각각에 대응하며 제1기준전압(VREF1), 제2기준전압(VREF2) 및 비교전압(VCMP) 중 하나를 선택하여 자신에게 대응하는 캐패시터의 타단에 인가하는 제1 내지 제N-1전압 선택부(S1 - SN-1)를 포함하고, 제1샘플링 동작시 입력노드(IN1)에 제1신호(V1)를 샘플링하고, 제1변환 동작시 제1 내지 제N-1전압 선택부(S1 - SN-1)는 비교부(210)의 출력에 응답하여 제1기준전압(VREF1) 및 제2기준전압(VREF2) 중 하나를 선택하고, 제2샘플링 동작시 제1 내지 제N-1전압 선택부(S1 - SN-1)가 제1기준전압(V1) 및 제2기준전압(V2) 중 제1변환 동작에서 선택하지 않은 기준전압을 선택하고 입력노드(IN)에 제1신호(V1)와 다른 레벨을 가지는 제2신호(V2)를 인가하고, 제2변환 동작시 제2샘플링 동작시 입력노드(IN)에 샘플링된 값을 디지털 신호로 변환한다.1, the analog-to-digital converter includes a comparator 110 for comparing a voltage of the input node IN with a comparison voltage VCMP, One of the first reference voltage VREF1, the second reference voltage VREF2 and the comparison voltage VCMP corresponding to each of the N-th capacitor C1-CN and the second to Nth capacitors C2-CN is selected (S1-SN-1) for applying a first signal (V1) to an input node (IN1) during a first sampling operation, The first to N-1th voltage selectors S1 to SN-1 in the first conversion operation output the first reference voltage VREF1 and the second reference voltage VREF2 in response to the output of the comparator 210, (S1-SN-1) selects one of the first reference voltage (V1) and the second reference voltage (V2) during the first sampling operation, If the reference voltage is not selected And applies a second signal V2 having a level different from the first signal V1 to the input node IN and supplies a sampled value to the input node IN during the second sampling operation as a digital signal .

이하에서는 'N' = 6인 경우에 대해서 설명한다. 'N'의 값은 설계에 따라 달라질 수 있다. 'N'의 값이 커질수록 아날로그 디지털 변환기의 해상도가 높아질수 있다.Hereinafter, the case where 'N' = 6 will be described. The value of 'N' may vary depending on the design. The larger the value of 'N', the higher the resolution of the analog-to-digital converter.

도 1 및 도 2A 내지 도 2E를 참조하여 아날로그 디지털 변환기에 대해 설명한다.The analog-to-digital converter will be described with reference to Figs. 1 and 2A to 2E.

아날로그 디지털 변환기는 캐패시터 어레이(capacitor array)를 포함한다. 캐패시터 어레이는 병렬로 연결된 다수의 캐패시터를 포함하며 캐패시터에 저장된 전하의 재분배를 이용하여 아날로그 신호를 디지털 신호로 변환한다. 제1 내지 제N캐패시터(C1 - CN)의 캐패시턴스(capacitance) 값은 다음과 같은 관계를 가진다. 제2 내지 제N캐패시터 중 제K(2≤K≤N)캐패시터의 캐패시턴스 값은 제1캐패시터의 캐패시턴스 값의 2^(K-2)배이다. 예를 들어 제3캐패시터(C3)의 캐패시턴스 값은 제1캐패시터의 캐패시턴스 값의 2배(2^(3-1)배)이다. 또한 제L(1≤L≤N-1)전압 선택부(SL)는 제L+1캐패시터(CL+1)에 대응한다. 예를 들어 제4전압 선택부(S4)는 제5캐패시터(C5)에 대응한다.The analog-to-digital converter includes a capacitor array. The capacitor array includes a plurality of capacitors connected in parallel and converts analog signals to digital signals using redistribution of charges stored in the capacitors. The capacitances of the first to Nth capacitors C1 to CN have the following relationship. The capacitance value of the Kth (2? K? N) capacitor of the second to Nth capacitors is 2? (K-2) times the capacitance value of the first capacitor. For example, the capacitance value of the third capacitor C3 is two times (2? (3-1) times) the capacitance value of the first capacitor. Also, the L (1? L? N-1) voltage selector SL corresponds to the (L + 1) th capacitor CL + 1. For example, the fourth voltage selection unit S4 corresponds to the fifth capacitor C5.

본 발명에 따른 아날로그 디지털 변환기는 페이즈에 따라 입력신호(VIN)로 서로 다른 전압레벨을 가지는 전압신호를 입력받아 두 신호의 차이를 아날로그 디지털 변환한다. 이하에서 아날로그 디지털 변환기는 동작을 각 단계별로 나누어 설명한다.The analog-to-digital converter according to the present invention receives a voltage signal having a different voltage level from the input signal VIN according to a phase, and converts the difference between analog signals into digital signals. Hereinafter, the operation of the analog-to-digital converter will be described separately for each stage.

(1) 아날로그 디지털 변환기의 제1동작(1) First operation of the analog-to-digital converter

도 2A는 아날로그 디지털 변환기의 제1샘플링 동작을 설명하기 위한 도면이다. 제1샘플링 동작시 아날로그 디지털 변환기의 입력노드(IN)로 제1신호(V1)가 샘플링된다.2A is a diagram for explaining a first sampling operation of the analog-to-digital converter. During the first sampling operation, the first signal (V1) is sampled to the input node (IN) of the analog-to-digital converter.

도 2A에 도시된 바와 같이, 먼저 제1 내지 제5전압 선택부(S1 - S5)가 비교전압(VCMP)을 선택하여 제2 내지 제6캐패시터(C2 - C6)의 타단에 인가한 상태에서 입력노드(IN)에 제1신호(V1)가 인가된다(스위치(SW)가 턴온됨). 입력노드(IN)로 인가된 제1신호(V1)에 의해서 제1 내지 제6캐패시터(C1 - C6)에 전하가 충전된다. 제1 내지 제6캐패시터(C1 - C6)의 충전이 완료되면 스위치(SW)를 턴오프한다. 제1샘플링 동작이 완료되면 입력노드(IN)에는 제1신호(V1)가 샘플링된다.As shown in FIG. 2A, when the first to fifth voltage selectors S1 to S5 select the comparison voltage VCMP and apply it to the other terminals of the second to sixth capacitors C2 to C6, The first signal V1 is applied to the node IN (the switch SW is turned on). The first to sixth capacitors C1 to C6 are charged by the first signal V1 applied to the input node IN. When the charging of the first to sixth capacitors C1 to C6 is completed, the switch SW is turned off. When the first sampling operation is completed, the first signal V1 is sampled at the input node IN.

도 2B는 아날로그 디지털 변환기의 제1변환 동작을 설명하기 위한 도면이다. 제1변환 동작시 아날로그 디지털 변환기의 출력은 입력노드(IN)에 샘플링된 제1신호(V1)를 아날로그 디지털 변환한 제1디지털 신호(D1<0:4>)가 된다.2B is a diagram for explaining the first conversion operation of the analog-to-digital converter. During the first conversion operation, the output of the analog-to-digital converter becomes the first digital signal D1 <0: 4> obtained by analog-digital conversion of the first signal V1 sampled at the input node IN.

제1변환 동작시 제어부(120)는 제1 내지 제5전압 선택부(S1 - S5)에 비교전압(VCMP)보다 기준전압(VREF)만큼 큰 제1기준전압(VREF1, VCMP가 GND인 경우 +VREF임)과 비교전압(VCMP)보다 기준전압(VREF)만큼 작은 제2기준전압(VREF2, VCMP가 GND인 경우 -VREF임)을 인가한다.During the first conversion operation, when the first reference voltages VREF1 and VCMP are greater than the comparison voltage VCMP by the reference voltage VREF, the control unit 120 controls the first to fifth voltage selection units S1 to S5, VREF, which is smaller than the comparison voltage VCMP by the reference voltage VREF, and -VREF when the voltage VCMP is GND.

제1변환 동작시 비교부(110)는 제1 내지 제5전압 선택부(S1 - S5)가 비교전압(VCMP)을 선택한 상태에서 첫번째로 입력노드(IN)의 전압과 비교전압(VCMP)을 비교한 결과를 출력한다. 첫번째 비교결과 입력노드(IN)의 전압이 비교전압(VCMP)보다 큰 경우 제1신호(V1)를 아날로그 디지털 변환한 제1디지털 신호(D1<0:4>)의 최상위 비트는 '1'이 되며 제5전압 선택부(S5)는 제2기준전압(VREF2, -VREF)를 선택하여 제6캐패시터(C6)의 타단에 인가한다. 반대로 입력노드(IN)의 전압이 비교전압(VCMP)보다 작은 경우 제1디지털 신호(D1<0:4>)의 최하위 비트는 '0'이되며 제5전압 선택부(S5)는 제1기준전압(VREF1, +VREF)를 선택하여 제6캐패시터(C6)의 타단에 인가한다. 상술한 과정에서 제1 내지 제6캐패시터(C1 - C6)에 저장된 전하가 재분배된다. 전하량 보존 법칙에 의해 제5전압 선택부(S5)가 제1기준전압(VREF1, +VREF)을 선택한 경우 입력노드(IN)의 전압은 V1 + VREF/2가 되고, 제2기준전압(VREF2, -VREF)을 선택한 경우 입력노드(IN)의 전압은 V1 - VREF/2가 된다.In the first conversion operation, the comparator 110 first compares the voltage of the input node IN with the comparison voltage VCMP in a state where the first to fifth voltage selectors S1 to S5 select the comparison voltage VCMP And outputs the comparison result. When the voltage of the input node IN is larger than the comparison voltage VCMP as a result of the first comparison, the most significant bit of the first digital signal D1 <0: 4> obtained by analog-digital conversion of the first signal V1 is '1' And the fifth voltage selector S5 selects the second reference voltages VREF2 and -VREF and applies the second reference voltages VREF2 and -VREF to the other end of the sixth capacitor C6. Conversely, when the voltage of the input node IN is smaller than the comparison voltage VCMP, the least significant bit of the first digital signal D1 <0: 4> becomes '0' Selects the voltages VREF1 and + VREF and applies them to the other end of the sixth capacitor C6. In the above-described process, the charges stored in the first to sixth capacitors C1 to C6 are redistributed. The voltage of the input node IN becomes V1 + VREF / 2 when the fifth voltage selector S5 selects the first reference voltages VREF1 and + VREF by the charge conservation law and the second reference voltages VREF2, -VREF) is selected, the voltage of the input node (IN) becomes V1 - VREF / 2.

비교부(110)는 위와 동일한 과정으로 진행되는 두번째 내지 다섯번째 비교동작을 수행한다. 각 비교동작마다 비교결과에 따라 제4전압 선택부(S4)부터 제1전압 선택부(S1) 순서대로 제1기준전압(VREF1, +VREF) 및 제2기준전압(VREF2, -VREF) 중 하나의 기준전압을 선택하여 자신에게 대응하는 캐패시터의 타단에 인가한다. 제1변환 동작을 수행한 결과 아날로그 신호인 제1신호(IN1)에 대응하는 디지털 신호인 제1디지털 신호(D1<0:4>)가 생성된다.The comparator 110 performs the second through fifth comparison operations in the same manner as described above. One of the first reference voltages VREF1 and VREF and the second reference voltages VREF2 and -VREF in the order of the fourth voltage selection unit S4 to the first voltage selection unit S1 in accordance with the comparison result for each comparison operation. And applies the selected reference voltage to the other end of the capacitor corresponding to the selected reference voltage. As a result of performing the first conversion operation, a first digital signal (D1 <0: 4>) which is a digital signal corresponding to the first signal IN1 which is an analog signal is generated.

참고로 비교부(110)의 첫번째 내지 다섯번째 비교결과는 각각 'D1<4>' 내지 'D1<0>'에 대응한다. 전압 선택부가 선택한 기준전압은 제1디지털 신호(D1<0:4>)의 각 비트에 대응한다. 제1기준전압(VREF1, +VREF)을 선택한 전압 선택부에 대응하는 비트의 값은 '0'이고, 제2기준전압(VREF2, -VREF)을 선택한 전압 선택부에 대응하는 비트의 값은 '1'이다.For reference, the first through fifth comparison results of the comparison unit 110 correspond to 'D1 <4>' to 'D1 <0>', respectively. The reference voltage selected by the voltage selector corresponds to each bit of the first digital signal (D1 <0: 4>). The value of the bit corresponding to the voltage selecting unit selecting the first reference voltages VREF1 and + VREF is' 0 ', and the value of the bit corresponding to the voltage selecting unit selecting the second reference voltages VREF2 and -VREF is' 1 '.

도 2B에서는 제5전압 선택부(S5), 제4전압 선택부(S4), 제2전압 선택부(S2), 제1전압 선택부(S1)는 제1기준전압(VREF1, +VREF)을 선택하였고, 제3전압 선택부(S3)는 제2기준전압(VREF2, -VREF)을 선택한 예를 도시하였다. 제1변환 동작의 결과 생성된 제1디지털 신호(D1<0:4>)의 값은 (D1<4>, D1<3>, D1<2>, D1<1>, D1<0>) = (0, 0, 1, 0, 0)이다.In FIG. 2B, the fifth voltage selecting unit S5, the fourth voltage selecting unit S4, the second voltage selecting unit S2, and the first voltage selecting unit S1 receive the first reference voltages VREF1 and + VREF And the third voltage selection unit S3 selects the second reference voltages VREF2 and -VREF. The values of the first digital signals D1 <0: 4> generated as a result of the first conversion operation are (D1 <4>, D1 <3>, D1 <2>, D1 < (0, 0, 1, 0, 0).

도 2B에서 제1변환 동작이 완료되고, 입력노드(IN)의 전압(VX)은 VX = V1 + VREF/2 + VREF/4 - VREF/8 + VREF/16 + VREF/32이다. 위 식에서 VX를 이항하면 V1 - VX = -VREF/2 - VREF/4 + VREF/8 - VREF/16 - VREF/32가 된다. V1 - VX는 제1디지털 신호(D1<0:4>)를 디지털 아날로그 변환한 아날로그 값인 제1아날로그 신호(AV1)이다. 위 식을 일반화하면 제1아날로그 신호(AV1)의 값은 A5*VREF/2 + A4*VREF/4 + A3*VREF/8 + A2*VREF/16 + A1*VREF/32이 된다. 'A1' - 'A5'는 부호를 결정하는 요소로 +1, -1 중 하나이며 예를 들어 제2전압 선택부(S2)가 제1기준전압(VREF1, +VREF)를 선택한 경우 A2는 -1이 되고, 제2기준전압(VREF2, -VREF)를 선택한 경우 A2는 +1이 된다.2B, the voltage VX of the input node IN is VX = V1 + VREF / 2 + VREF / 4 - VREF / 8 + VREF / 16 + VREF / 32. In the above equation, V1 - VX = -VREF / 2 - VREF / 4 + VREF / 8 - VREF / 16 - VREF / 32. V1 - VX is a first analog signal AV1 which is an analog value obtained by digital-analog conversion of the first digital signal D1 <0: 4>. When the above equation is generalized, the value of the first analog signal AV1 becomes A5 * VREF / 2 + A4 * VREF / 4 + A3 * VREF / 8 + A2 * VREF / 16 + A1 * VREF / 32. For example, when the second voltage selection unit S2 selects the first reference voltages VREF1 and + VREF, A2 is a positive voltage, 1, and when the second reference voltages VREF2 and -VREF are selected, A2 becomes +1.

(2) 아날로그 디지털 변환기의 제2동작(2) the second operation of the analog-to-digital converter

도 2C 및 도 2D는 아날로그 디지털 변환기의 제2샘플링 동작을 설명하기 위한 도면이다. 제2샘플링 동작에서 입력노드(IN)에 제2신호(V2)와 제1아날로그 신호(AV1)의 차이를 샘플링하기 위해 아날로그 디지털 변환기는 다음과 같이 동작한다.FIGS. 2C and 2D are views for explaining a second sampling operation of the analog-to-digital converter. FIG. In order to sample the difference between the second signal V2 and the first analog signal AV1 at the input node IN in the second sampling operation, the analog-to-digital converter operates as follows.

먼저 도 2C와 같이 제어부(120)는 제1 내지 제5전압 선택부(S1 - S5)가 제1기준전압(VREF1, + VREF) 및 제2기준전압(VREF2, -VREF) 중 제1변환 동작에서 선택하지 않은 기준전압을 선택하도록 한다. 예를 들어 제1변환 동작에서 제2전압 선택부(S2)가 제1기준전압(VREF1, +VREF)을 선택한 경우 제2기준전압(VREF2, -VREF)을 선택하도록 하고, 제2기준전압(VREF2, -VREF)을 선택한 경우 제1기준전압(VREF1, +VREF)을 선택하도록 한다. 그리고 입력노드(IN)에 제2신호(V2)가 인가된다(스위치(SW)가 턴온됨). 도 2C에서는 제1 내지 제5전압 선택부(S1 - S5)가 도 2B에서 선택하지 않은 기준전압을 선택한 상태를 나타낸다. 따라서 제5전압 선택부(S5), 제4전압 선택부(S4), 제2전압 선택부(S2), 제1전압 선택부(S1)는 제2기준전압(VREF2, -VREF)을 선택하고, 제3전압 선택부(S3)는 제1기준전압(VREF1, +VREF)을 선택한다.First, as shown in FIG. 2C, the controller 120 controls the first to fifth voltage selectors S1 to S5 to perform the first conversion operation among the first reference voltages VREF1 and + VREF and the second reference voltages VREF2 and -VREF, To select a reference voltage that is not selected. For example, when the second voltage selection unit S2 selects the first reference voltages VREF1 and + VREF in the first conversion operation, it selects the second reference voltages VREF2 and -VREF, VREF2, and -VREF) is selected, the first reference voltages VREF1 and + VREF are selected. Then, the second signal V2 is applied to the input node IN (the switch SW is turned on). In FIG. 2C, the first through fifth voltage selectors S1 through S5 select a reference voltage that is not selected in FIG. 2B. Accordingly, the fifth voltage selecting unit S5, the fourth voltage selecting unit S4, the second voltage selecting unit S2, and the first voltage selecting unit S1 select the second reference voltages VREF2 and -VREF , And the third voltage selection unit S3 selects the first reference voltages VREF1 and + VREF.

여기서 계산의 편의를 위해 제1캐패시터(C1)의 캐패시턴스 값을 '1'이라고 하면 입력노드(IN)에 충전된 전하량은 (V2) + (V2 + VREF) + 2*(V2 + VREF) + 4*(V2 - VREF) + 8*(V2 + VREF) + 16*(V2 + VREF)가 된다. 참고로 첫번째 괄호부터 여섯번째 괄호까지 순서대로 각각 제1 내지 제6캐패시터(C1 - C6)에 충전된 전하량이다.If the capacitance value of the first capacitor C1 is '1' for convenience of calculation, the amount of charge charged to the input node IN is (V2) + (V2 + VREF) + 2 * (V2 + VREF) + 4 * (V2 - VREF) + 8 * (V2 + VREF) + 16 * (V2 + VREF). For reference, the first to sixth capacitors C1 to C6 are charged in the order from the first parentheses to the sixth parentheses, respectively.

제1 내지 제6캐패시터(C1 - C6)의 충전이 완료되면 도 2D와 같이 스위치(SW)를 턴오프하고 제1 내지 제5전압 선택부(S1 - S5)가 비교전압(VCMP)을 선택하여 제2 내지 제6캐패시터(C2 - C6)의 타단에 인가하도록 한다. 이렇게 스위치(SW) 및 제1 내지 제5전압 선택부(S1 - S5)의 연결상태를 변경하면 제1 내지 제6캐패시터(C1 - C6)에 충전된 전하가 재분배되어 입력노드(IN)의 전압이 결정된다. 이때 입력노드(IN)의 전압을 'VD'라 하고, 전하량 보존의 법칙을 이용해 'VD'의 값을 구하면 다음과 같다.When the charging of the first to sixth capacitors C1 to C6 is completed, the switch SW is turned off as shown in FIG. 2D, and the first to fifth voltage selectors S1 to S5 select the comparison voltage VCMP Is applied to the other end of the second to sixth capacitors C2 to C6. If the connection state of the switch SW and the first to fifth voltage selectors S1 to S5 is changed, the charges charged in the first to sixth capacitors C1 to C6 are redistributed to reduce the voltage of the input node IN Is determined. At this time, the voltage of the input node IN is referred to as 'VD', and the value of 'VD' is obtained by using the law of conservation of charge amount as follows.

(V2) + (V2 + VREF) + 2*(V2 + VREF) + 4*(V2 - VREF) + 8*(V2 + VREF) + 16*(V2 + VREF) = 32*VDV2 + VREF + 4 V2 + VREF + 8 V2 + VREF + 16 V2 + VREF + 2 V2 + VREF +

좌항은 도 2B의 상태에서 제1 내지 제6캐패시터(C1 - C6)에 저장된 전하량을 나타낸 것이고, 우항은 도 2D의 상태에서 제1 내지 제1 내지 제6캐패시터(C1 - C6)에 저장된 전하량을 나타낸 것이다. 전하량 보존의 법칙에 의해 위 등식이 성립한다. 등식을 'VD'에 대해 정리하면 VD = V2 + VREF/2 + VREF/4 - VREF/8 + VREF/16 + VREF/32이다. 여기서 우항의 값 중 V2를 뺀 나머지는 제1아날로그 신호(AV1)의 값에 -1을 곱한 것과 같다. 즉 위 식을 VD = V2 - AV1으로 바꿀 수 있다.The left term represents the amount of charge stored in the first to sixth capacitors C1 to C6 in the state of FIG. 2B, and the right term represents the amount of charges stored in the first to the sixth to capacitors C1 to C6 in the state of FIG. 2D . The above equations are established by the law of conservation of charge quantity. When the equation is summarized with respect to 'VD', VD = V2 + VREF / 2 + VREF / 4 - VREF / 8 + VREF / 16 + VREF / Here, the remainder obtained by subtracting V2 from the value of the right term is equal to the value of the first analog signal (AV1) multiplied by -1. In other words, the above equation can be changed to VD = V2 - AV1.

따라서 도 2C 및 도 2D의 과정을 거쳐 입력노드(IN)에 샘플링된 값은 제2신호(V2)와 제1아날로그 신호(AV1)의 차이가 된다. 여기서 제1동작에서 'VX'의 값을 무시할 수 있다고 가정하면 AV1 ≒ V1로 근사할 수 있고, VD ≒ V2 - V1으로 근사할 수 있다. 즉 도 2C 및 도 2D의 과정을 거쳐 입력노드(IN)에 샘플링된 값은 제2신호(V2)와 제1신호(V1)의 차이가 된다.2C and 2D, the value sampled at the input node IN becomes the difference between the second signal V2 and the first analog signal AV1. Assuming that the value of 'VX' can be ignored in the first operation, AV1 can be approximated to V1 and VD can be approximated to V2 - V1. That is, the value sampled at the input node IN through the processes of FIGS. 2C and 2D becomes the difference between the second signal V2 and the first signal V1.

위 식을 일반화하여 V1 - VX = A5*VREF/2 + A4*VREF/4 + A3*VREF/8 + A2*VREF/16 + A1*VREF/32이라고 하면 VD = V2 - A5*VREF/2 - A4*VREF/4 - A3*VREF/8 - A2*VREF/16 - A1*VREF/32이 된다. 즉 제2샘플링 동작을 수행한 결과 입력노드(IN)에 샘플링된 값 VD = V2 - AV1이며 근사화할 경우 VD = V2 - V1이 된다.V = - V2 - A5 * VREF / 2 + A3 * VREF / 8 + A2 * VREF / 16 + A1 * VREF / 32 where V1 - VX = A5 * VREF / A4 * VREF / 4 - A3 * VREF / 8 - A2 * VREF / 16 - A1 * VREF / 32. That is, as a result of performing the second sampling operation, a value VD = V2 - AV1 sampled at the input node IN is obtained. In the approximation, VD = V2 - V1.

제2변환 동작시 비교부(110)는 스위치(SW)가 턴오프된 상태에서 제1변환 동작과 동일하게 입력노드(IN)의 전압과 비교전압(VCMP)을 비교한다. 제어부(120)는 비교부(110)의 비교결과에 따라 제1 내지 제5전압 선택부(S1 - S5)가 제1기준전압(VREF1, +VREF) 및 제2기준전압(VREF2, -VREF) 중 하나의 기준전압을 선택하여 제2 내지 제6캐패시터(C2 - C6)의 타단에 인가하도록 한다. 제어부(120)는 첫번째 내지 다섯번째 비교부(110)의 비교결과에 따라 제5전압 선택부(S5)부터 제1전압 선택부(S1)까지 순서대로 제6캐패시터(C6)부터 제2캐패시터(C2)의 타단에 제1기준전압(VREF1, +VREF) 및 제2기준전압(VREF2, -VREF) 중 하나의 기준전압을 인가하도록 한다. 비교결과에 따른 기준전압 선택에 관한 설명은 제1변환 동작의 설명에서 상술한 바와 동일하다.In the second conversion operation, the comparison unit 110 compares the voltage of the input node IN with the comparison voltage VCMP in the same manner as the first conversion operation in a state where the switch SW is turned off. The controller 120 controls the first to fifth voltage selectors S1 to S5 to output the first reference voltages VREF1 and VREF and the second reference voltages VREF2 and VREF according to the comparison result of the comparing unit 110. [ And applies the selected reference voltage to the other end of the second to sixth capacitors C2 to C6. The control unit 120 sequentially selects the sixth capacitor C6 to the second capacitor C1 in order from the fifth voltage selection unit S5 to the first voltage selection unit S1 according to the comparison result of the first to fifth comparison units 110, C2 and one of the first reference voltages VREF1, + VREF and the second reference voltages VREF2, -VREF. The description of the selection of the reference voltage according to the comparison result is the same as that described above in the description of the first conversion operation.

제2변환 동작을 수행한 결과 제2신호(V2) 및 제1아날로그 신호(AV1)의 차이를 아날로그 디지털 변환한 디지털 신호(D<0:5>)가 생성된다. 이때 제1변환 동작이 완료되고 입력노드(IN)에 샘플링된 'VX'의 0으로 근사하는 경우 제2샘플링 동작이 완료된 후 입력노드(IN)에 샘플링된 'VD'는 제2신호(V2)와 제1신호(V1)의 차이로 근사할 수 있으므로 디지털 신호(D<0:5>)는 제2신호(V2)와 제1신호(V1)의 차이를 아날로그 디지털 변환한 값이라고 볼 수 있다.As a result of performing the second conversion operation, a digital signal D <0: 5> obtained by analog-digital conversion of the difference between the second signal V2 and the first analog signal AV1 is generated. At this time, when the first conversion operation is completed and the approximation is made to 0 of 'VX' sampled at the input node IN, 'VD' sampled at the input node IN after the completion of the second sampling operation is the second signal V2, The difference between the second signal V2 and the first signal V1 can be regarded as a value obtained by analog-digital conversion because the digital signal D <0: 5> can be approximated by the difference between the first signal V1 and the first signal V1 .

보다 자세히 살펴보면 디지털 신호(D<0:5>)의 값은 제2신호(V2)에서 제1아날로그 신호(AV1)를 뺀 값을 아날로그 디지털 변환한 값이거나 근사한 경우 제2신호(V2)에서 제1신호(V1)를 뺀 값을 아날로그 디지털 변환한 값이다. 또한 이진수의 특성상 디지털 신호(D<0:5>)의 모든 비트를 반전한 값은 제1아날로그 신호(AV1)에서 제2신호(V2)를 뺀 값을 아날로그 디지털 변환한 값이거나 근사한 경우 제1신호(V1)에서 제2신호(V2)를 뺀 값을 아날로그 디지털 변환한 값이다. 비교부(110)의 첫번째 내지 여섯번째 비교결과에 따라 'D<5>' - 'D<0>'가 순서대로 생성된다.More specifically, the value of the digital signal D < 0: 5 > is a value obtained by analog-digital conversion of a value obtained by subtracting the first analog signal AV1 from the second signal V2, 1 < / RTI > signal (V1). Also, the value obtained by inverting all the bits of the digital signal (D <0: 5>) due to the nature of the binary number is a value obtained by analog-digital conversion of a value obtained by subtracting the second signal V2 from the first analog signal AV1, Digitized value obtained by subtracting the second signal (V2) from the signal (V1). 'D <5>' - 'D <0>' are sequentially generated according to the first to sixth comparison results of the comparison unit 110.

도 2E에서는 제4전압 선택부(S4), 제1전압 선택부(S1)는 제1기준전압(VREF1, +VREF)을 선택했고, 제5전압 선택부(S5), 제3전압 선택부(S3), 제2전압 선택부(S2)는 제2기준전압(VREF2, -VREF)을 선택했고, 여섯번째 비교결과가 '1'라면 디지털 신호(D<0:5>)의 값은 (D<5>, D<4>, D<3>, D<2>, D<1>, D<0>) = (1, 0, 1, 1, 0, 1)이다.In FIG. 2E, the fourth voltage selector S4 and the first voltage selector S1 select the first reference voltages VREF1 and + VREF, and the fifth voltage selector S5 and the third voltage selector The second voltage selection unit S2 selects the second reference voltage VREF2 and -VREF and if the sixth comparison result is '1', the value of the digital signal D <0: 5> 0, 1, 1, 0, 1), D <4>, D <3>, D <2>, D <1>, D <0>

본 발명에 따른 아날로그 디지털 변환기는 서로 다른 두 개의 신호의 차이를 아날로그 디지털 변환하기 위해 내부적으로 제1동작시 하나의 신호를 인가받고, 이를 아날로그 디지털 변환한 값으로 바탕으로 제2동작시 나머지 신호를 인가받아 두 신호의 차이를 샘플링하여 샘플링된 값을 아날로그 디지털 변환한다. 즉 두 개의 신호의 차이를 아날로그 디지털 변환하기 위해 아날로그 디지털 변환기 외에 두 개의 신호의 차이를 저장하기 위한 캐패시터나 두 개의 디지털 신호를 저장하고 차이를 구하기 위한 회로를 필요로 하지 않는다. 따라서 면적을 줄어 들면서도 CDS 샘플링 동작을 수행할 수 있다.
The analog-to-digital converter according to the present invention receives a single signal in the first operation internally to analog-digital convert the difference between two different signals, and based on the analog-to-digital converted value, The difference between the two signals is sampled, and the sampled value is analog-to-digital converted. In other words, in order to analog-digital convert the difference between two signals, in addition to an analog-to-digital converter, there is no need to store a capacitor or two digital signals for storing the difference of two signals and a circuit for obtaining a difference. Therefore, the CDS sampling operation can be performed while reducing the area.

도 3은 본 발명의 일 실시예에 따른 아날로그 디지털 변환방법을 설명하기 위한 순서도이다. 본 발명에 따른 아날로그 디지털 변환방법은 도 1의 아날로그 디지털 변환기를 이용해 아날로그 신호를 아날로그 디지털 변환한다.3 is a flowchart illustrating an analog-to-digital conversion method according to an embodiment of the present invention. The analog-to-digital conversion method according to the present invention converts an analog signal to analog-digital conversion using the analog-to-digital converter of FIG.

도 3에 도시된 바와 같이, 아날로그 디지털 변환방법은 입력노드(IN)에 제1신호(V1)를 샘플링하는 제1샘플링 단계(S310), 비교부(110)의 출력에 응답하여 제1기준전압(VREF1) 및 제2기준전압(VREF2) 중 하나를 선택하여 제2 내지 제N캐패시터(C2 - CN) 타단에 인가하는 제1변환 단계(S320), 제2 내지 제N캐패시터(C2 - CN)의 타단에 제1기준전압(VREF1) 및 제2기준전압(VREF2) 중 제1변환 단계(S320)에서 인가되지 않은 기준전압을 인가하고 입력노드(IN)에 제1신호(V1)와 다른 레벨을 가지는 제2신호(V2)를 인가하여 제1 내지 제N캐패시터(C1 - CN)를 충전하고, 입력노드(IN)에 신호를 인가하지 않고 제2 내지 제N캐패시터(C2 - CN) 타단에 비교전압(VCMP)을 인가하여 제1신호(V1)와 제2신호(V2)의 차이를 샘플링하는 제2샘플링 단계(S330) 및 비교부(110)의 출력에 응답하여 제1기준전압(VREF1) 및 제2기준전압(VREF2) 중 하나를 선택하여 제1 내지 제N캐패시터(C1 - CN) 타단에 인가하여 제2샘플링 단계(S330)에서 입력노드(IN)에 샘플링된 신호를 디지털 신호(D<0:5>)로 변환하는 제2변환 단계(S340)를 포함한다.3, the analog-to-digital conversion method includes a first sampling step S310 of sampling a first signal V1 to an input node IN, a second sampling step S310 of sampling a first reference voltage V1 in response to an output of the comparison unit 110, A first conversion step S320 of selecting one of the first to VthF1 and the second reference voltage VREF2 and applying the selected one of the second to the Nth capacitors C2 to CN, The first reference voltage VREF1 and the reference voltage that is not applied in the first conversion step S320 of the second reference voltage VREF2 are applied to the other end of the input signal IN, The first to Nth capacitors C1 to CN are charged by applying the second signal V2 having the first to Nth capacitors C2 to CN and the second to the Nth capacitors C2 to CN without applying a signal to the input node IN, A second sampling step S330 of sampling the difference between the first signal V1 and the second signal V2 by applying the comparison voltage VCMP and a second sampling step S330 of applying the first reference voltage VREF1 ) And the second (D <0: 1) is applied to the other end of the first to Nth capacitors (C1 to CN) by selecting one of the quasi-voltage VREF1 and the quasi-voltage VREF2 and applying the sampled signal to the input node IN in the second sampling step S330. 5 >) (S340).

도 1, 도 2A 내지 도 2E 및 도 3을 참조하여 아날로그 디지털 변환 방법에 대해 설명한다.The analog-digital conversion method will be described with reference to FIG. 1, FIG. 2A to FIG. 2E, and FIG.

제1샘플링 단계(S310)는 도 1 및 도 2A의 설명에서 상술한 제1샘플링 동작에 대응하며 제1샘플링 단계(S310)가 완료되면 입력노드(IN)에 제1신호(V1)가 샘플링된다.The first sampling step S310 corresponds to the first sampling operation described above with reference to FIGS. 1 and 2A. When the first sampling step S310 is completed, the first signal V1 is sampled at the input node IN .

제1변환 단계(S320)는 도 1 및 도 2B의 설명에서 상술한 제1변환 동작에 대응하며 도 1 및 도 2B의 설명에서 상술한 과정을 거쳐 입력노드(IN)에 샘플링된 제1신호(V1)를 아날로그 디지털 변환하여 제1디지털 신호(D1<0:4>)를 생성한다. 제1기준전압(VREF1)은 '+VREF'이고 제2기준전압(VREF2)은 '-VREF'이다.The first conversion step S320 corresponds to the first conversion operation described above with reference to FIG. 1 and FIG. 2B. The first conversion step S320 includes a first signal sampled in the input node IN through the process described in FIGS. 1 and 2B V1) to generate a first digital signal (D1 <0: 4>). The first reference voltage VREF1 is '+ VREF' and the second reference voltage VREF2 is '-VREF'.

제2샘플링 단계(S330)는 도 1, 도 2C 및 도 2D의 설명에서 상술한 제2샘플링 동작에 대응하며 도 1, 도 2C 및 도 2D의 설명에서 상술한 과정을 거쳐 입력노드(IN)에 제2신호(V2)와 제1아날로그 신호(AV1)의 차이가 샘플링된다. 'VX'를 0으로 근사하는 경우 제2샘플링 단계(S330)에서 입력노드(IN)에 샘플링된 값은 제2신호(V2)와 제1신호(V1)의 차이로 근사할 수 있다.The second sampling step S330 corresponds to the second sampling operation described above with reference to FIGS. 1, 2C and 2D. The second sampling step S330 corresponds to the second sampling operation described above with reference to FIGS. 1, 2C and 2D, The difference between the second signal V2 and the first analog signal AV1 is sampled. The value sampled at the input node IN in the second sampling step S330 may be approximated by the difference between the second signal V2 and the first signal V1.

제2변환 단계(S340)는 도 1 및 도 2E의 설명에서 상술한 제2변환 동작에 대응하며 도 1 및 도 2E의 설명에서 상술한 과정을 거쳐 입력노드(IN)에 샘플링된 'VD'를 아날로그 디지털 변환하여 디지털 신호(D<0:5>)를 생성한다. 디지털 신호(D<0:5>)는 제2신호(V2)에서 제1아날로그 신호(AV1)를 뺀 값을 아날로그 디지털 변환한 값이다. 근사할 경우 디지털 신호(D<0:5>)는 제2신호(V2)에서 제1신호(V1)를 뺀 값을 아날로그 디지털 변환한 값이다.The second conversion step S340 corresponds to the second conversion operation described above with reference to FIGS. 1 and 2E. The second conversion step S340 corresponds to the second conversion operation described above with reference to FIGS. 1 and 2E. Analog-to-digital conversion to generate a digital signal (D <0: 5>). The digital signal D <0: 5> is a value obtained by analog-digital conversion of a value obtained by subtracting the first analog signal AV1 from the second signal V2. The digital signal D <0: 5> is a value obtained by analog-digital conversion of a value obtained by subtracting the first signal V1 from the second signal V2.

본 발명에 따른 아날로그 디지털 변환방법은 본 발명에 따른 아날로그 디지털 변환기와 동일한 효과를 가진다.
The analog-to-digital conversion method according to the present invention has the same effect as the analog-to-digital converter according to the present invention.

도 4는 본 발명의 일 실시예에 따른 이미지 센서의 구성도이다. 도 5A 내지 도 5E는 이미지 센서가 픽셀 데이터를 생성하는 동작을 설명하기 위한 도면이다.4 is a configuration diagram of an image sensor according to an embodiment of the present invention. 5A to 5E are diagrams for explaining an operation in which an image sensor generates pixel data.

도 4에 도시된 바와 같이, 제1구간에서 리셋신호(RST)을 출력하고, 제2구간에서 입사된 빛에 응답하여 영상신호(SIG)을 출력하고 픽셀부(410), 입력노드(IN)의 전압과 비교전압(COMP)을 비교한 결과를 출력하는 비교부(420), 입력노드(IN)에 일단이 연결된 제1 내지 제N캐패시터(C1 - CN) 및 제2 내지 제N캐패시터(C2 - CN) 각각에 대응하며 제1기준전압(VREF1), 제2기준전압(VREF2) 및 비교전압(COMP) 중 하나를 선택하여 자신에게 대응하는 캐패시터의 타단에 인가하는 제1 내지 제N-1전압 선택부(S1 - S5)를 포함하고, 제1샘플링 동작시 입력노드(IN)에 리셋신호(RST)을 샘플링하고, 제1변환 동작시 제1 내지 제N-1전압 선택부(S1 - SN-1)는 비교부(420)의 출력에 응답하여 제1기준전압(VREF1) 및 제2기준전압(VREF2) 중 하나를 선택하고, 제2샘플링 동작시 제1내지 제N-1전압 선택부(S1 - SN-1)가 제1기준전압(VREF1) 및 제2기준전압(VREF2) 중 제1변환 동작에서 선택하지 않은 기준전압을 선택하고 입력노드(IN)에 영상신호(SIG)을 인가하고, 제2변환 동작시 제2샘플링 동작시 입력노드(IN)에 샘플링된 값을 이용하여 픽셀 데이터(PX<0:5>)를 생성한다.4, a reset signal RST is output in a first period, a video signal SIG is output in response to light incident in a second period, and the pixel unit 410, the input node IN, The first to Nth capacitors C1 to CN connected at one end to the input node IN and the second to Nth capacitors C2 to CN connected at one end to the input node IN, 1 to N-1 corresponding to each of the first, second, and third reference voltages VREF1, VREF2, and COMP, and applying the selected one of the first reference voltage VREF1, the second reference voltage VREF2, And a voltage selection unit S1 to S5 for sampling the reset signal RST to the input node IN during the first sampling operation and outputting the reset signal RST to the first to the (N-1) th voltage selecting units S1- SN-1 selects one of the first reference voltage VREF1 and the second reference voltage VREF2 in response to the output of the comparator 420 and selects one of the first through the (S1-SN-1) < / RTI > The first reference voltage VREF1 and the second reference voltage VREF2 are selected and the video signal SIG is applied to the input node IN and the second reference voltage VREF2 is applied to the second Pixel data (PX <0: 5>) is generated using the sampled value at the input node IN during the sampling operation.

이하에서는 도 1과 같이 'N' = 6인 경우에 대해서 설명한다. 'N'의 값은 설계에 따라 달라질 수 있다. 'N'의 값이 커질수록 아날로그 디지털 변환의 해상도가 높아질수 있다.Hereinafter, the case where 'N' = 6 as in FIG. 1 will be described. The value of 'N' may vary depending on the design. The larger the value of 'N', the higher the resolution of analog-to-digital conversion can be.

도 4 및 도 5A 내지 도 5E를 참조하여 아날로그 디지털 변환기에 대해 설명한다. 도 4의 이미지 센서는 도 1의 아날로그 디지털 변환기를 포함한다. 도 4에 포함된 아날로그 디지털 변환기의 구성 및 동작은 도 1의 아날로그 디지털 변환기의 구성 및 동작과 동일하다. The analog-to-digital converter will be described with reference to Figs. 4 and 5A to 5E. The image sensor of FIG. 4 includes the analog to digital converter of FIG. The configuration and operation of the analog-to-digital converter included in Fig. 4 are the same as those of the analog-to-digital converter of Fig.

이미지 센서는 일반적으로 행렬 형태로 배치된 다수의 픽셀부를 포함한다. 도 4에서는 설명의 편의를 위해 하나의 픽셀부(410)와 픽셀부(410)와 연결된 아날로그 디지털 변환기(ADC)를 도시하였다.The image sensor generally includes a plurality of pixel portions arranged in a matrix form. In FIG. 4, an analog-to-digital converter (ADC) connected to the pixel unit 410 and the pixel unit 410 is illustrated for convenience of explanation.

(1) 이미지 센서의 제1동작(리셋신호(RST) 샘플링 및 변환)(1) the first operation of the image sensor (reset signal (RST) sampling and conversion)

제1동작시 이미지 센서의 픽셀부(410)는 자신이 선택된 경우 아날로그 디지털 변환기의 입력노드(IN)로 리셋신호(RST)를 출력한다. 픽셀부(410)에서 리셋신호(RST)가 출력되는 동작에 대해서는 도 6의 설명에서 후술한다. In the first operation, the pixel unit 410 of the image sensor outputs the reset signal RST to the input node IN of the analog-to-digital converter when it is selected. The operation in which the reset signal RST is output from the pixel portion 410 will be described later with reference to FIG.

제1샘플링 동작시 픽셀부(410)의 출력과 연결된 입력노드(IN)에는 리셋신호(RST)가 샘플링된다. 도 5A에 도시된 바와 같이, 제1 내지 제5전압 선택부(S1 - S5)가 비교전압(VCMP)을 선택하여 제2 내지 제6캐패시터(C2 - C6)의 타단에 인가한 상태에서 입력노드(IN)에 리셋신호(RST)가 인가된다(스위치(SW)가 턴온됨). 제1 내지 제6캐패시터(C1 - C6)의 충전이 완료되면 스위치(SW)를 턴오프한다. 제1샘플링 동작이 완료되면 입력노드(IN)에는 리셋신호(RST)가 샘플링된다.The reset signal RST is sampled at the input node IN connected to the output of the pixel unit 410 during the first sampling operation. As shown in FIG. 5A, when the first to fifth voltage selectors S1 to S5 select the comparison voltage VCMP and apply it to the other terminals of the second to sixth capacitors C2 to C6, The reset signal RST is applied to the inductor IN (the switch SW is turned on). When the charging of the first to sixth capacitors C1 to C6 is completed, the switch SW is turned off. When the first sampling operation is completed, the reset signal RST is sampled at the input node IN.

도 5B는 이미지 센서의 제1변환 동작을 설명하기 위한 도면이다. 제1변환 동작시 아날로그 디지털 변환기의 출력은 입력노드(IN)에 샘플링된 리셋신호(RST)를 아날로그 디지털 변환한 제1디지털 신호(D1<0:4>)가 된다. 리셋신호(RST)를 아날로그 디지털 변환하여 제1디지털 신호(D1<0:4>)가 생성되는 과정은 도 1 및 도 2B의 아날로그 디지털 변환기의 제1디지털 신호(D1<0:4>)가 생성되는 과정과 동일하다. 리셋신호(RST)는 도 2A의 제1신호(V1)에 대응한다.5B is a diagram for explaining the first conversion operation of the image sensor. In the first conversion operation, the output of the analog-to-digital converter becomes the first digital signal D1 <0: 4> obtained by analog-digital conversion of the reset signal RST sampled at the input node IN. The process of generating the first digital signal D1 <0: 4> by analog-to-digital conversion of the reset signal RST is the same as the first digital signal D1 <0: 4> of the analog-to- It is the same process that is created. The reset signal RST corresponds to the first signal V1 in Fig. 2A.

도 5B에서도 도 2B와 마찬가지로 제1디지털 신호(D1<0:4>)가 (D1<4>, D1<3>, D1<2>, D1<1>, D1<0>) = (0, 0, 1, 0, 0)인 경우에 대해서 도시하였다. 따라서 제1변환 동작이 완료되고 입력노드(IN)의 전압(VX)은 VX = RST + VREF/2 + VREF/4 - VREF/8 + VREF/16 + VREF/32이다. 이 식으로부터 RST - VX = - VREF/2 - VREF/4 + VREF/8 - VREF/16 - VREF/32가 되며 RST - VX는 도 2B의 설명에서 상술한 바와 같이 제1디지털 신호(D1<0:4>)에 대응하는 아날로그 신호인 제1아날로그 신호(ARST)이다.In FIG. 5B, as in FIG. 2B, the first digital signals D1 <0: 4> are (D1 <4>, D1 <3>, D1 <2>, D1 < 0, 1, 0, 0). Therefore, the first conversion operation is completed and the voltage VX of the input node IN is VX = RST + VREF / 2 + VREF / 4 - VREF / 8 + VREF / 16 + VREF / 32. VREF / 2 + VREF / 4 + VREF / 8 - VREF / 16 - VREF / 32 from RST - VX = - VREF / 2 - VREF / : 4 >), which is the first analog signal ARST.

(2) 이미지 센서의 제2동작(영상신호(SIG) 샘플링 및 변환)(2) the second operation of the image sensor (video signal (SIG) sampling and conversion)

제2동작시 이미지 센서의 픽셀부(410)는 자신이 선택된 경우 아날로그 디지털 변환기의 입력노드(IN)로 영상신호(SIG)를 출력한다. 픽셀부(410)에서 영상신호(SIG)가 출력되는 동작에 대해서는 도 6의 설명에서 후술한다.In the second operation, the pixel unit 410 of the image sensor outputs the image signal SIG to the input node IN of the analog-to-digital converter when it is selected. The operation of outputting the video signal SIG in the pixel portion 410 will be described later with reference to FIG.

도 5C 및 도 5D는 이미지 센서의 제2샘플링 동작을 설명하기 위한 도면이다. 제2샘플링 동작에서 입력노드(IN)에 영상신호(SIG)와 제1아날로그 신호(ARST)의 차이를 샘플링하기 위해 이미지 센서는 다음과 같이 동작한다.5C and 5D are views for explaining a second sampling operation of the image sensor. In order to sample the difference between the video signal SIG and the first analog signal ARST to the input node IN in the second sampling operation, the image sensor operates as follows.

먼저 도 5C와 같이 제어부(430)는 제1 내지 제5전압 선택부(S1 - S5)가 제1기준전압(VREF1, + VREF) 및 제2기준전압(VREF2, -VREF) 중 제1변환 동작에서 선택하지 않은 기준전압을 선택하도록 한다. 그리고 입력노드(IN)에 영상신호(SIG)가 인가된다(스위치(SW)가 턴온됨). 도 5C에서는 제1 내지 제5전압 선택부(S1 - S5)가 도 5B에서 선택하지 않은 기준전압을 선택한 상태를 나타낸다. 따라서 제5전압 선택부(S5), 제4전압 선택부(S4), 제2전압 선택부(S2), 제1전압 선택부(S1)는 제2기준전압(VREF2, -VREF)을 선택하고, 제3전압 선택부(S3)는 제1기준전압(VREF1, +VREF)을 선택한다.First, as shown in FIG. 5C, the controller 430 controls the first to fifth voltage selectors S1 to S5 to perform the first conversion operation among the first reference voltages VREF1 and VREF and the second reference voltages VREF2 and -VREF, To select a reference voltage that is not selected. Then, the video signal SIG is applied to the input node IN (the switch SW is turned on). In FIG. 5C, the first to fifth voltage selectors S1 to S5 select a reference voltage that is not selected in FIG. 5B. Accordingly, the fifth voltage selecting unit S5, the fourth voltage selecting unit S4, the second voltage selecting unit S2, and the first voltage selecting unit S1 select the second reference voltages VREF2 and -VREF , And the third voltage selection unit S3 selects the first reference voltages VREF1 and + VREF.

도 5C의 상태에서 제1 내지 제6캐패시터(C1 - C6)의 충전이 완료되면 도 5D와 같이 스위치(SW)를 턴오프하고 제1 내지 제5전압 선택부(S1 - S5)가 비교전압(VCMP)을 선택하여 제2 내지 제6캐패시터(C2 - C6)의 타단에 인가하도록 한다. 도 2C 및 도 2D의 설명에서 상술한 바와 같이 도 5C와 도 5D의 상태에서 제1 내지 제6캐패시터(C1 - C6)의 저장된 전하량 사이에는 전하량 보존의 법칙이 성립한다.When the charging of the first to sixth capacitors C1 to C6 is completed in the state of FIG. 5C, the switch SW is turned off as shown in FIG. 5D, and the first to fifth voltage selectors S1 to S5 compare the voltage VCMP) to be applied to the other end of the second to sixth capacitors C2 to C6. As described above with reference to FIGS. 2C and 2D, the law of conservation of the amount of electric charge is established between the stored charge amounts of the first to sixth capacitors C1 to C6 in the states of FIGS. 5C and 5D.

전하량 보존의 법칙을 이용해 도 5D에서 입력노드(IN)의 전압 VD를 구하면 VD = SIG + VREF/2 + VREF/4 - VREF/8 + VREF/16 + VREF/32이다. 여기서 우항의 값 중 SIG를 뺀 나머지는 제1아날로그 신호(ARST)의 값에 -1을 곱한 것과 같다. 즉 위 식을 VD = SIG - AV1으로 바꿀 수 있다. 따라서 도 5C 및 도 5D의 과정을 거쳐 입력노드(IN)에 샘플링된 값은 영상신호(SIG)와 제1아날로그 신호(ARST)의 차이가 된다. 여기서 제1동작에서 'VX'의 값을 무시할 수 있다고 가정하면 ARST ≒ RST로 근사할 수 있고, VD ≒ SIG - RST으로 근사할 수 있다. 즉 도 5C 및 도 5D의 과정을 거쳐 입력노드(IN)에 샘플링된 값은 영상신호(SIG)와 리셋신호(RST)의 차이가 된다. 상술한 바와 같이 이러한 관계는 일반화가 가능하므로 즉 제2샘플링 동작을 수행한 결과 입력노드(IN)에 샘플링된 값은 VD = SIG - ARST이며 근사화할 경우 VD = SIG - RST이 된다.VD = SIG + VREF / 2 + VREF / 4 - VREF / 8 + VREF / 16 + VREF / 32 when the voltage VD of the input node IN is obtained by using the law of conserving the charge amount. Here, the remainder obtained by subtracting SIG from the value of the right term is equal to the value of the first analog signal (ARST) multiplied by -1. That is, we can change the above equation to VD = SIG - AV1. Therefore, the value sampled at the input node IN through the processes of FIGS. 5C and 5D is the difference between the video signal SIG and the first analog signal ARST. Assuming that the value of 'VX' can be ignored in the first operation, it can be approximated as ARST? RST, and VD? SIG - RST can be approximated. That is, the value sampled at the input node IN through the processes of FIGS. 5C and 5D is the difference between the video signal SIG and the reset signal RST. As described above, since the relationship can be generalized, the value sampled at the input node IN as a result of performing the second sampling operation is VD = SIG - ARST, and when approximated, VD = SIG - RST.

제2변환 동작시 비교부(420)는 도 2E의 설명에서 상술한 바와 동일하게 동작한다. 제2변환 동작을 수행한 결과 영상신호(SIG) 및 제1아날로그 신호(ARST)의 차이를 아날로그 디지털 변환한 디지털 신호(D<0:5>)가 생성된다. 이때 제1변환 동작이 완료되고 입력노드(IN)에 샘플링된 'VX'의 0으로 근사하는 경우 제2샘플링 동작이 완료된 후 입력노드(IN)에 샘플링된 'VD'는 영상신호(SIG)와 리셋신호(RST)의 차이로 근사할 수 있으므로 디지털 신호(D<0:5>)는 영상신호(SIG)와 리셋신호(RST)의 차이를 아날로그 디지털 변환한 값이라고 볼 수 있다.In the second conversion operation, the comparator 420 operates in the same manner as described above with reference to FIG. 2E. As a result of performing the second conversion operation, a digital signal D <0: 5> obtained by analog-digital conversion of the difference between the video signal SIG and the first analog signal ARST is generated. At this time, when the first conversion operation is completed and the approximation of 'VX' sampled at the input node IN is approximated to 0, 'VD' sampled at the input node IN after the completion of the second sampling operation is converted into the video signal SIG The difference between the video signal SIG and the reset signal RST can be regarded as a value obtained by analog-digital conversion since the digital signal D <0: 5> can be approximated by the difference of the reset signal RST.

보다 자세히 살펴보면 디지털 신호(D<0:5>)의 값은 영상신호(SIG)에서 제1아날로그 신호(ARST)를 뺀 값을 아날로그 디지털 변환한 값이거나 근사한 경우 영상신호(SIG)에서 리셋신호(RST)를 뺀 값을 아날로그 디지털 변환한 값이다. 또한 이진수의 특성상 디지털 신호(D<0:5>)의 모든 비트를 반전한 값은 제1아날로그 신호(ARST)에서 영상신호(SIG)를 뺀 값을 아날로그 디지털 변환한 값이거나 근사한 경우 리셋신호(RST)에서 영상신호(SIG)를 뺀 값을 아날로그 디지털 변환한 값이다. 일반적으로 픽셀 데이터(PX<0:5>)는 리셋신호(RST)에서 영상신호(SIG)를 뺀 값을 아날로그 디지털 변환한 신호를 말하므로 디지털 신호(D<0:5>)를 반전한 값이 픽셀 데이터(PX<0:5>)가 된다. 참고로 비교부(420)의 첫번째 내지 여섯번째 비교결과에 따라 'D<5>' - 'D<0>'가 순서대로 생성된다.More specifically, the value of the digital signal D <0: 5> is a value obtained by analog-digital conversion of a value obtained by subtracting the first analog signal ARST from the video signal SIG, or a value obtained by converting the video signal SIG to a reset signal RST) is subtracted from the value obtained by analog-to-digital conversion. The value obtained by inverting all the bits of the digital signal D <0: 5> due to the nature of the binary number is a value obtained by analog-digital conversion of a value obtained by subtracting the video signal SIG from the first analog signal ARST or a reset signal RST) obtained by subtracting the video signal (SIG) from the video signal SIG. In general, the pixel data PX <0: 5> refers to a signal obtained by analog-digital conversion of a value obtained by subtracting the video signal SIG from the reset signal RST. (PX < 0: 5 >). 'D <5>' - 'D <0>' are sequentially generated according to the first to sixth comparison results of the comparator 420.

도 5E에서는 제4전압 선택부(S4), 제1전압 선택부(S1)는 제1기준전압(VREF1, +VREF)을 선택했고, 제5전압 선택부(S5), 제3전압 선택부(S3), 제2전압 선택부(S2)는 제2기준전압(VREF2, -VREF)을 선택했고, 여섯번째 비교결과가 '1'라면 디지털 신호(D<0:5>)의 값은 (D<5>, D<4>, D<3>, D<2>, D<1>, D<0>) = (1, 0, 1, 1, 0, 1)이다. 따라서 픽셀 데이터(PX<0:5>)의 값은 (PX<5>, PX<4>, PX<3>, PX<2>, PX<1>, PX<0>) = (0, 1, 0, 0, 1, 0)5E, the fourth voltage selector S4 and the first voltage selector S1 select the first reference voltages VREF1 and + VREF, and the fifth voltage selector S5 and the third voltage selector The second voltage selection unit S2 selects the second reference voltage VREF2 and -VREF and if the sixth comparison result is '1', the value of the digital signal D <0: 5> 0, 1, 1, 0, 1), D <4>, D <3>, D <2>, D <1>, D <0> Therefore, the values of the pixel data PX <0: 5> are (PX <5>, PX <4>, PX <3>, PX <2>, PX < , 0, 0, 1, 0)

본 발명에 따른 이미지 센서는 CDS 동작을 위해 아날로그 디지털 변환기 외에 리셋신호(RST)와 영상신호(SIG)의 차이를 샘플링하기 위한 캐패시터나 리셋신호(RST)와 영상신호(SIG)를 아날로그 디지털 변환한 디지털 신호를 저항하기 위한 저장부 및 두 디지털 신호의 차이를 구하는 감산기를 필요로 하지 않는다. 따라서 CDS 동작을 수행하면서 이미지 센서의 면적을 많이 줄일 수 있다.
The image sensor according to the present invention includes an analog digital converter for CDS operation and a capacitor or a reset signal RST for sampling the difference between the reset signal RST and the image signal SIG and the image signal SIG, A storage for resisting the digital signal and a subtracter for obtaining the difference between the two digital signals are not required. Therefore, it is possible to reduce the area of the image sensor much while performing the CDS operation.

도 6은 픽셀부(410)의 구성도이다.6 is a configuration diagram of the pixel portion 410. FIG.

도 6에 도시된 바와 같이, 픽셀부(410)는 입사된 빛에 응답하여 광전하를 생성하는 광다이오드(PD), 초기화 신호(INT)에 응답하여 플로팅 디퓨전 노드(FD)를 초기화 전압(VDD)으로 구동하는 리셋 트랜지스터(RX), 전송신호(TRA)에 응답하여 광다이오드(PD)에 의해 생성된 광전하를 플로팅 디퓨전 노드(FD)로 전송하는 전송 트랜지스터(TX) 및 플로팅 디퓨전 노드(FD)의 전압에 응답하여 출력노드(OUT)를 풀업구동하는 구동 트랜지스터(DX)를 포함한다. 또한 자신에게 대응하는 픽셀부(410)가 선택된 경우 출력노드(OUT)와 비교부(420)의 입력노드(IN)를 전기적으로 연결하는 선택 트랜지스터(SX)를 포함한다.6, the pixel unit 410 includes a photodiode PD that generates photocharge in response to incident light, a floating diffusion node FD in response to the initialization signal INT, A transfer transistor TX for transferring the photocharge generated by the photodiode PD to the floating diffusion node FD in response to the transfer signal TRA and a floating diffusion node FD And a driving transistor DX for pulling up the output node OUT in response to the voltage of the output node OUT. And a selection transistor SX for electrically connecting the output node OUT and the input node IN of the comparison unit 420 when the corresponding pixel unit 410 is selected.

도 6을 참조하여 픽셀부(410)에 대해 설명한다.The pixel unit 410 will be described with reference to FIG.

픽셀부(410)가 선택되면 선택신호(SEL)가 활성화되고 선택 트랜지스터(SX)가 턴온되어 출력노드(OUT)와 비교부(410)의 입력노드(IN)가 전기적으로 연결된다. 리셋 트랜지스터(RX)는 이미지 센서의 제1동작시 초기화 신호(INT)에 응답하여 플로팅 디퓨전 노드(FD)를 리셋전압(VDD)으로 구동한다. 참고로 리셋전압(VDD)은 전원전압(VDD)일 수 있다. 구동 트랜지스터(DX)는 플로팅 디퓨전 노드(FD)의 전압에 응답하여 출력노드(OUT)를 풀업 구동한다. 위와 같은 과정을 거쳐서 출력노드(OUT)로 리셋신호(RST)가 출력된다. 리셋신호(RST)는 입력노드(IN)로 인가된다.When the pixel unit 410 is selected, the selection signal SEL is activated and the selection transistor SX is turned on to electrically connect the output node OUT and the input node IN of the comparison unit 410. The reset transistor RX drives the floating diffusion node FD to the reset voltage VDD in response to the initialization signal INT at the first operation of the image sensor. For reference, the reset voltage VDD may be the power supply voltage VDD. The driving transistor DX pulls up the output node OUT in response to the voltage of the floating diffusion node FD. The reset signal RST is output to the output node OUT through the above process. The reset signal RST is applied to the input node IN.

전송 트랜지스터(TX)는 이미지 센서의 제2동작시 전송신호(TRA)에 응답하여 광다이오드(PD)에 의해 생성된 광전하를 플로팅 디퓨전 노드(FD)로 전송한다. 구동 트랜지스터(DX)는 플로팅 디퓨전 노드(FD)의 전압에 응답하여 출력노드(OUT)를 풀업 구동한다. 위와 같은 과정을 거쳐서 출력노드(OUT)로 영상신호(SIG)가 출력된다. 영상신호(SIG)는 입력노드(IN)로 인가된다. 이때 영상신호(SIG)의 전압레벨은 입사된 빛에 의해 광다이오드(PD)가 생성한 광전하의 양에 따라 결정된다.The transfer transistor TX transmits the photocharge generated by the photodiode PD to the floating diffusion node FD in response to the transfer signal TRA in the second operation of the image sensor. The driving transistor DX pulls up the output node OUT in response to the voltage of the floating diffusion node FD. The image signal SIG is output to the output node OUT through the above process. The video signal SIG is applied to the input node IN. At this time, the voltage level of the image signal SIG is determined according to the amount of photoelectric charge generated by the photodiode PD by the incident light.

이때 리셋신호(RST)와 영상신호(SIG)를 함께 샘플링하는 이유는 상관 이중 샘플링(correlated-double sampling, CDS)을 통해 센서의 신호 처리 회로의 불일치와 관련되는 고정 패턴 잡음(Fixed Pattern Noise, 이하, FPN이라 함)를 제거하기 상쇄시키기 위함이다.
The reason why the reset signal RST and the video signal SIG are sampled at the same time is that a fixed pattern noise (hereinafter referred to as &quot; fixed pattern noise &quot;) associated with the inconsistency of the signal processing circuit of the sensor through correlated- , FPN) is canceled.

도 7은 본 발명의 일 실시예에 따른 픽셀 데이터 생성방법을 설명하기 위한 순서도이다. 본 발명에 따른 픽셀 데이터 생성방법은 도 4의 이미지 센서를 이용해 픽셀 데이터를 생성한다.7 is a flowchart illustrating a method of generating pixel data according to an exemplary embodiment of the present invention. The pixel data generating method according to the present invention uses the image sensor of FIG. 4 to generate pixel data.

도 7에 도시된 바와 같이, 픽셀 데이터 생성방법은 픽셀부(410)에서 리셋신호(RST)을 출력하는 단계(S710, 리셋신호 출력단계), 입력노드(IN)에 리셋신호(RST)을 샘플링하는 제1샘플링 단계(S720), 비교부(420)의 출력에 응답하여 제1기준전압(VREF1) 및 제2기준전압(VREF2) 중 하나를 선택하여 제2 내지 제N캐패시터(C2 - CN) 타단에 인가하는 제1변환 단계(S730), 입사된 빛에 응답하여 픽셀부(410)에서 영상신호(SIG)을 출력하는 단계(S740, 영상신호 출력단계), 제2 내지 제N캐패시터(C2 - CN)의 타단에 제1기준전압(VREF1) 및 제2기준전압(VREF2) 중 제1변환 단계(S730)에서 인가되지 않은 기준전압을 인가하고 입력노드(IN)에 영상신호(SIG)를 인가하여 제1 내지 제N캐패시터(C1 - CN)를 충전하고, 입력노드(IN)에 신호를 인가하지 않고 제2 내지 제N캐패시터(C2 - CN) 타단에 비교전압(VCMP)을 인가하여 리셋신호(RST)와 영상신호(SIG)의 차이를 샘플링하는 제2샘플링 단계(S750) 및 비교부(410)의 출력에 응답하여 제1기준전압(VREF1) 및 제2기준전압(VREF2) 중 하나를 선택하여 제2 내지 제N캐패시터(C2 - CN)의 타단에 인가하여 제2샘플링 단계(S750)에서 입력노드(IN)에 샘플링된 신호를 디지털 신호(D<0:5>)로 변환하는 제2변환 단계(S760)를 포함한다. 또한 픽셀 데이터 생성방법은 디지털 신호(D<0:5>)를 반전하여 픽셀 데이터(PX<0:5>)를 생성하는 단계(S770, 픽셀 데이터 생성단계)를 포함한다.7, the pixel data generating method includes the steps of outputting a reset signal RST (S710, reset signal outputting step) in the pixel portion 410, sampling the reset signal RST to the input node IN The first to Nth capacitors C2 to CN are selected by selecting one of the first reference voltage VREF1 and the second reference voltage VREF2 in response to the output of the comparator 420, A step S730 of outputting a video signal SIG from the pixel unit 410 in response to the incident light, a step S740 of outputting the video signal SIG at the second to Nth capacitors C2 - CN is applied to the other end of the first reference voltage VREF1 and the second reference voltage VREF2 not applied in the first conversion step S730 and the video signal SIG is applied to the input node IN The first to Nth capacitors C1 to CN are charged and the comparison voltage VCMP is applied to the other end of the second to Nth capacitors C2 to CN without applying a signal to the input node IN A second sampling step S750 for sampling the difference between the reset signal RST and the video signal SIG and a second sampling step S750 for comparing the first reference voltage VREF1 and the second reference voltage VREF2 in response to the output of the comparison unit 410. [ CN to the other terminal of the second to Nth capacitors C2 to CN so that a signal sampled at the input node IN in the second sampling step S750 is converted into a digital signal D <0: 5> (Step S760). Also, the pixel data generation method includes a step (S770, pixel data generation step) of generating pixel data (PX <0: 5>) by inverting the digital signal (D <0: 5>).

도 4, 도 5A 내지 도 5E 및 도 7을 참조하여 픽셀 데이터 생성방법에 대해서 설명한다.A method of generating pixel data will be described with reference to FIG. 4, FIG. 5A to FIG. 5E, and FIG.

리셋신호 출력단계(S710)에서 픽셀부(410)의 플로팅 디퓨전 노드(FD)는 초기화 전압(INT)에 응답하여 리셋전압(VDD)으로 구동된다. 구동 트랜지스터(DX)는 플로팅 디퓨전 노드(FD)의 전압에 응답하여 출력노드(OUT)를 풀업구동한다. 선택신호(SEL)가 활성화되어 출력노드(OUT)와 비교부(410)의 입력노드(IN)가 전기적으로 연결되면 픽셀부(410)의 출력노드(OUT)로 리셋신호(RST)가 출력되어 입력노드(IN)로 인가된다.The floating diffusion node FD of the pixel portion 410 in the reset signal output step S710 is driven to the reset voltage VDD in response to the initialization voltage INT. The driving transistor DX pulls up the output node OUT in response to the voltage of the floating diffusion node FD. The reset signal RST is outputted to the output node OUT of the pixel unit 410 when the selection signal SEL is activated and the output node OUT is electrically connected to the input node IN of the comparison unit 410 And applied to the input node IN.

제1샘플링 단계(S720)는 도 4 및 도 5A의 설명에서 상술한 제1샘플링 동작에 대응하며 제1샘플링 단계(S720)가 완료되면 입력노드(IN)에 리셋신호(RST)가 샘플링된다.The first sampling step S720 corresponds to the first sampling operation described above with reference to FIGS. 4 and 5A, and the reset signal RST is sampled at the input node IN when the first sampling step S720 is completed.

제1변환 단계(S730)는 도 4 및 도 5B의 설명에서 상술한 제1변환 동작에 대응하며 도 4 및 도 5B의 설명에서 상술한 과정을 거쳐 입력노드(IN)에 샘플링된 리셋신호(RST)를 아날로그 디지털 변환하여 제1디지털 신호(D1<0:4>)를 생성한다. 제1기준전압(VREF1)은 '+VREF'이고 제2기준전압(VREF2)은 '-VREF'이다.The first conversion step S730 corresponds to the first conversion operation described above with reference to FIGS. 4 and 5B. The first conversion step S730 corresponds to the reset signal RST sampled at the input node IN through the process described in FIGS. 4 and 5B. ) To generate a first digital signal (D1 <0: 4>). The first reference voltage VREF1 is '+ VREF' and the second reference voltage VREF2 is '-VREF'.

영상신호 출력단계(S740)에서 픽셀부(410)의 전송 트랜지스터(TX)는 전송신호(TRA)에 응답하여 턴온되고, 포토 다이오드(PD)에서 생성된 광전하가 플로팅 디퓨전 노드(FD)로 전달된다. 구동 트랜지스터(DX)는 플로팅 디퓨전 노드(FD)의 전압에 응답하여 출력노드(OUT)를 풀업구동한다. 선택신호(SEL)가 활성화되어 출력노드(OUT)와 비교부(410)의 입력노드(IN)가 전기적으로 연결되면 픽셀부(410)의 출력노드(OUT)로 영상신호(SIG))가 출력되어 입력노드(IN)로 인가된다.The transfer transistor TX of the pixel portion 410 is turned on in response to the transfer signal TRA in the video signal output step S740 and the photocharge generated in the photodiode PD is transferred to the floating diffusion node FD do. The driving transistor DX pulls up the output node OUT in response to the voltage of the floating diffusion node FD. When the selection signal SEL is activated and the output node OUT is electrically connected to the input node IN of the comparison unit 410, the video signal SIG is output to the output node OUT of the pixel unit 410 And applied to the input node IN.

제2샘플링 단계(S740)는 도 4, 도 5C 및 도 5D의 설명에서 상술한 제2샘플링 동작에 대응하며 도 4, 도 5C 및 도 5D의 설명에서 상술한 과정을 거쳐 입력노드(IN)에 영상신호(SIG)와 제1아날로그 신호(AV1)의 차이가 샘플링된다. 'VX'를 0으로 근사하는 경우 제2샘플링 단계(S740)에서 입력노드(IN)에 샘플링된 값은 영상신호(SIG)와 리셋신호(RST)의 차이로 근사할 수 있다.The second sampling step S740 corresponds to the second sampling operation described above with reference to FIGS. 4, 5C and 5D, and is performed to the input node IN through the above-described processes in FIGS. 4, 5C and 5D The difference between the video signal SIG and the first analog signal AV1 is sampled. The value sampled at the input node IN in the second sampling step S740 can be approximated by the difference between the video signal SIG and the reset signal RST.

제2변환 단계(S760)는 도 4 및 도 5E의 설명에서 상술한 제2변환 동작에 대응하며 도 4 및 도 5E의 설명에서 상술한 과정을 거쳐 입력노드(IN)에 샘플링된 'VD'를 아날로그 디지털 변환하여 디지털 신호(D<0:5>)를 생성한다. 디지털 신호(D<0:5>)는 영상신호(SIG)에서 제1아날로그 신호(AV1)를 뺀 값을 아날로그 디지털 변환한 값이다. 근사할 경우 디지털 신호(D<0:5>)는 영상신호(SIG)에서 리셋신호(RST)를 뺀 값을 아날로그 디지털 변환한 값이다.The second conversion step S760 corresponds to the second conversion operation described above with reference to FIGS. 4 and 5E, and 'VD' sampled in the input node IN through the process described in FIGS. 4 and 5E Analog-to-digital conversion to generate a digital signal (D <0: 5>). The digital signal D <0: 5> is a value obtained by analog-digital conversion of a value obtained by subtracting the first analog signal AV1 from the video signal SIG. In the approximate case, the digital signal D <0: 5> is a value obtained by analog-digital conversion of the value obtained by subtracting the reset signal RST from the video signal SIG.

픽셀 데이터 생성단계(S770)는 디지털 신호(D<0:5>)의 각 비트를 모두 반전하여 피셀 데이터(PX<0:5>)를 생성한다. 픽셀 데이터(PX<0:5>)는 제1아날로그 신호(AV1)에서 영상신호(SIG)를 뺀 값을 아날로그 디지털 변환한 값이다. 근사할 경우 디지털 신호(D<0:5>)는 리셋신호(RST)에서 영상신호(SIG)를 뺀 값을 아날로그 디지털 변환한 값이다.The pixel data generation step S770 reverses all the bits of the digital signal D <0: 5> to generate the pixel data PX <0: 5>. The pixel data PX <0: 5> is a value obtained by analog-digital conversion of a value obtained by subtracting the video signal SIG from the first analog signal AV1. In the approximate case, the digital signal D <0: 5> is a value obtained by analog-digital conversion of the value obtained by subtracting the video signal SIG from the reset signal RST.

본 발명에 따른 픽셀 데이터 생성방법은 본 발명에 따른 이미지 센서와 동일한 효과를 가진다.
The pixel data generating method according to the present invention has the same effect as the image sensor according to the present invention.

본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments. It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit and scope of the invention.

Claims (23)

입력노드의 전압과 비교전압을 비교한 결과를 출력하는 비교부;
상기 입력노드에 일단이 연결된 제1 내지 제N캐패시터; 및
상기 제2 내지 제N캐패시터 각각에 대응하며 제1기준전압, 제2기준전압 및 상기 비교전압 중 하나를 선택하여 자신에게 대응하는 캐패시터의 타단에 인가하는 제1 내지 제N-1전압 선택부를 포함하고,
제1샘플링 동작시 상기 입력노드에 제1신호를 샘플링하고, 제1변환 동작시 상기 제1 내지 제N-1전압 선택부는 상기 비교부의 출력에 응답하여 상기 제1기준전압 및 상기 제2기준전압 중 하나를 선택하고, 제2샘플링 동작시 상기 제1 내지 제N-1전압 선택부가 상기 제1기준전압 및 상기 제2기준전압 중 상기 제1변환 동작에서 선택하지 않은 기준전압을 선택하고 상기 입력노드에 상기 제1신호와 다른 레벨을 가지는 제2신호를 인가하고, 상기 제2변환 동작시 상기 제2샘플링 동작시 상기 입력노드에 샘플링된 값을 디지털 신호로 변환하는 아날로그 디지털 변환기.
A comparator for comparing a voltage of the input node with a comparison voltage;
First to Nth capacitors having one end connected to the input node; And
And first to (N-1) -th voltage selectors corresponding to the second to Nth capacitors, respectively, for selecting one of the first reference voltage, the second reference voltage, and the comparison voltage and applying the selected one to the other end of the corresponding capacitor and,
Sampling the first signal to the input node during a first sampling operation, and in a first conversion operation, the first through the (N-1) -th voltage selectors sample the first reference voltage and the second reference voltage The first to the (N-1) -th voltage selecting unit selects a reference voltage that is not selected in the first conversion operation among the first reference voltage and the second reference voltage during the second sampling operation, And applying a second signal having a level different from the first signal to the node and converting the sampled value at the input node to a digital signal during the second sampling operation in the second conversion operation.
제 1항에 있어서,
상기 제2샘플링 동작시 상기 제1 내지 제N-1전압 선택부가 상기 제1기준전압 및 상기 제2기준전압 중 상기 제1변환 동작에서 선택하지 않은 기준전압을 선택하고 상기 입력노드에 상기 제2신호를 인가하고, 상기 제1 내지 제N캐패시터가 충전된 후 상기 입력노드에 신호를 인가하지 않고 상기 제1 내지 제N-1전압 선택부가 상기 비교전압을 선택하여 상기 입력노드에 상기 제1신호를 상기 제1변환 동작에서 상기 입력노드에 상기 제1신호와 상기 제2신호의 차이를 샘플링하는 아날로그 디지털 변환기.
The method according to claim 1,
Wherein the first to the (N-1) th voltage selecting unit selects the reference voltage that is not selected in the first converting operation among the first reference voltage and the second reference voltage during the second sampling operation, The first to the (N-1) -th voltage selectors select the comparison voltage and apply the first signal to the input node without applying a signal to the input node after the first to N-th capacitors are charged, For sampling the difference between the first signal and the second signal at the input node in the first conversion operation.
제 2항에 있어서,
상기 제2샘플링 동작시 상기 입력노드에 샘플링되는 값은 상기 제1변환 동작을 수행한 결과 생성된 제1디지털 신호에 대응하는 값을 가지는 아날로그 신호인 제1아날로그 신호와 제2신호의 차이인 아날로그 디지털 변환기.
3. The method of claim 2,
Wherein a value sampled at the input node during the second sampling operation is an analog signal having a value corresponding to the first digital signal generated as a result of performing the first converting operation, Digital converter.
제 2항에 있어서,
상기 제1샘플링 동작시 상기 제1 내지 제N-1전압 선택부가 상기 비교전압을 선택하고 상기 입력노드에 상기 제1신호를 인가하고, 상기 제1 내지 제N캐패시터를 충전하여 상기 입력노드에 상기 제1신호를 샘플링하는 아날로그 디지털 변환기.
3. The method of claim 2,
Wherein the first to the (N-1) -th voltage select units select the comparison voltage and apply the first signal to the input node during the first sampling operation, charge the first to Nth capacitors, An analog-to-digital converter for sampling a first signal.
제 1항에 있어서,
상기 제1변환 동작 및 상기 제2변환 동작시 상기 비교부의 출력에 응답하여 상기 제1 내지 제N-1전압 선택부를 제어하는 제어부
를 더 포함하는 아날로그 디지털 변환기.
The method according to claim 1,
And a control unit for controlling the first to (N-1) -th voltage selecting units in response to an output of the comparing unit in the first converting operation and the second converting operation,
And an analog-to-digital converter.
제 1항에 있어서,
상기 제2 내지 제N캐패시터 중 제K(2≤K≤N)캐패시터의 캐패시턴스 값은 제1캐패시터의 캐패시턴스 값의 2^(K-2)배인 아날로그 디지털 변환기.
The method according to claim 1,
Wherein the capacitance value of the Kth (2? K? N) capacitor of the second to Nth capacitors is 2? (K-2) times the capacitance value of the first capacitor.
제 3항에 있어서,
상기 디지털 신호는 상기 제2신호에서 상기 제1신호를 뺀 값을 아날로그 디지털 변환한 값이고, 상기 디지털 신호의 각 비트를 반전한 반전 디지털 신호는 상기 제1신호에서 상기 제2신호를 뺀 값을 아날로그 디지털 변환한 값인 아날로그 디지털 변환기.
The method of claim 3,
Wherein the digital signal is a value obtained by analog-digital-converting a value obtained by subtracting the first signal from the second signal, and an inverted digital signal obtained by inverting each bit of the digital signal is a value obtained by subtracting the second signal from the first signal An analog-to-digital converter that is analog-to-digital converted.
제 7항에 있어서,
상기 디지털 신호는 상기 제2신호에서 상기 제1아날로그 신호를 뺀 값을 아날로그 디지털 변환한 값이고, 상기 디지털 신호의 각 비트를 반전한 반전 디지털 신호는 상기 제1아날로그 신호에서 상기 제2신호를 뺀 값을 아날로그 디지털 변환한 값인 아날로그 디지털 변환기.
8. The method of claim 7,
Wherein the digital signal is a value obtained by analog-digital conversion of a value obtained by subtracting the first analog signal from the second signal, and an inverted digital signal obtained by inverting each bit of the digital signal is obtained by subtracting the second signal from the first analog signal. An analog-to-digital converter whose value is analog-to-digital converted.
제 1항에 있어서,
상기 제1기준전압은 상기 비교전압보다 기준전압만큼 큰 전압이고, 상기 제2기준전압은 상기 비교전압보다 기준전압만큼 작은 전압인 아날로그 디지털 변환기.
The method according to claim 1,
Wherein the first reference voltage is higher than the comparison voltage by a reference voltage and the second reference voltage is lower than the comparison voltage by a reference voltage.
제1구간에서 리셋신호을 출력하고, 제2구간에서 입사된 빛에 응답하여 영상신호를 출력하고 픽셀부;
입력노드의 전압과 비교전압을 비교한 결과를 출력하는 비교부;
상기 입력노드에 일단이 연결된 제1 내지 제N캐패시터; 및
상기 제2 내지 제N캐패시터 각각에 대응하며 제1기준전압, 제2기준전압 및 상기 비교전압 중 하나를 선택하여 자신에게 대응하는 캐패시터의 타단에 인가하는 제1 내지 제N-1전압 선택부를 포함하고,
제1샘플링 동작시 상기 입력노드에 상기 리셋신호을 샘플링하고, 제1변환 동작시 상기 제1 내지 제N-1전압 선택부는 상기 비교부의 출력에 응답하여 상기 제1기준전압 및 상기 제2기준전압 중 하나를 선택하고, 제2샘플링 동작시 상기 제1내지 제N-1전압 선택부가 상기 제1기준전압 및 상기 제2기준전압 중 상기 제1변환 동작에서 선택하지 않은 기준전압을 선택하고 상기 입력노드에 상기 영상신호를 인가하고, 상기 제2변환 동작시 상기 제2샘플링 동작시 상기 입력노드에 샘플링된 값을 이용하여 픽셀 데이터를 생성하는 이미지 센서.
A reset section for outputting a reset signal in a first section, a video section for outputting a video signal in response to light incident in a second section,
A comparator for comparing a voltage of the input node with a comparison voltage;
First to Nth capacitors having one end connected to the input node; And
And first to (N-1) -th voltage selectors corresponding to the second to Nth capacitors, respectively, for selecting one of the first reference voltage, the second reference voltage, and the comparison voltage and applying the selected one to the other end of the corresponding capacitor and,
Sampling the reset signal to the input node during a first sampling operation, and in a first conversion operation, the first through the (N-1) -th voltage selectors select one of the first reference voltage and the second reference voltage One of the first to the N-th &lt; th &gt; voltage select unit selects a reference voltage that is not selected in the first conversion operation among the first reference voltage and the second reference voltage in the second sampling operation, And generates pixel data using the sampled value at the input node during the second sampling operation during the second conversion operation.
제 10항에 있어서,
상기 제2샘플링 동작시 상기 제1 내지 제N-1전압 선택부가 상기 제1기준전압 및 상기 제2기준전압 중 상기 제1변환 동작에서 선택하지 않은 기준전압을 선택하고 상기 입력노드에 상기 제2신호를 인가하고, 상기 제1 내지 제N캐패시터가 충전된 후 상기 입력노드에 신호를 인가하지 않고 상기 제1 내지 제N-1전압 선택부가 상기 비교전압을 선택하여 상기 입력노드에 상기 리셋신호과 상기 영상신호의 차이를 샘플링하는 이미지 센서.
11. The method of claim 10,
Wherein the first to the (N-1) th voltage selecting unit selects the reference voltage that is not selected in the first converting operation among the first reference voltage and the second reference voltage during the second sampling operation, The first to the (N-1) -th voltage selectors select the comparison voltage and apply the reset signal and the reset signal to the input node without applying a signal to the input node after the first to Nth capacitors are charged. An image sensor that samples the difference in video signal.
제 11항에 있어서,
상기 제2샘플링 동작시 상기 입력노드에 샘플링되는 값은 상기 제1변환 동작을 수행한 결과 생성된 제1디지털 신호에 대응하는 값을 가지는 아날로그 신호인 제1아날로그 신호와 상기 영상신호의 차이인 이미지 센서.
12. The method of claim 11,
Wherein a value sampled at the input node during the second sampling operation is a value obtained by subtracting a first analog signal, which is an analog signal having a value corresponding to the first digital signal generated as a result of performing the first converting operation, sensor.
제 11항에 있어서,
상기 제1샘플링 동작시 상기 제1 내지 제N-1전압 선택부가 상기 비교전압을 선택하고 상기 입력노드에 상기 리셋신호을 인가하고, 상기 제1 내지 제N캐패시터를 충전하여 상기 입력노드에 상기 리셋신호을 샘플링하는 이미지 센서.
12. The method of claim 11,
Wherein the first to the (N-1) -th voltage selectors select the comparison voltage and apply the reset signal to the input node during the first sampling operation, charge the first to Nth capacitors, Image sensor to sample.
제 10항에 있어서,
상기 제2 내지 제N캐패시터 중 제K(2≤K≤N)캐패시터의 캐패시턴스 값은 제1캐패시터의 캐패시턴스 값의 2^(K-2)배인 이미지 센서.
11. The method of claim 10,
Wherein a capacitance value of a Kth (2? K? N) capacitor of the second to Nth capacitors is 2? (K-2) times a capacitance value of the first capacitor.
제 12항에 있어서,
상기 픽셀 데이터는 상기 제2변환 동작시 상기 입력노드에 샘플링된 상기 영상신호에서 상기 리셋신호를 뺀 값을 아날로그 디지털 변환하여 생성된 디지털 신호를 반전하여 생성된 데이터인 이미지 센서.
13. The method of claim 12,
Wherein the pixel data is data generated by inverting a digital signal generated by analog-to-digital conversion of a value obtained by subtracting the reset signal from the video signal sampled at the input node during the second conversion operation.
제 15항에 있어서,
상기 픽셀 데이터는 상기 영상신호에서 상기 제1아날로그 신호를 뺀 값을 아날로그 디지털 변환하여 생성된 디지털 신호를 반전하여 생성된 데이터인 이미지 센서.16. The method of claim 15,
Wherein the pixel data is data generated by inverting a digital signal generated by analog-to-digital conversion of a value obtained by subtracting the first analog signal from the video signal. 제 10항에 있어서,
상기 픽셀부는
입사된 빛에 응답하여 광전하를 생성하는 광다이오드;
초기화 신호에 응답하여 플로팅 디퓨전 노드를 초기화 전압으로 구동하는 리셋 트랜지스터;
전송신호에 응답하여 상기 광다이오드에 의해 생성된 광전하를 상기 플로팅 디퓨전 노드로 전송하는 전송 트랜지스터; 및
상기 플로팅 디퓨전 노드의 전압에 응답하여 출력노드를 풀업구동하는 구동 트랜지스터
를 포함하는 이미지 센서.
11. The method of claim 10,
The pixel portion
A photodiode for generating photocharge in response to incident light;
A reset transistor for driving a floating diffusion node to an initialization voltage in response to an initialization signal;
A transfer transistor for transferring an optical charge generated by the photodiode to the floating diffusion node in response to a transfer signal; And
A driving transistor for pulling up an output node in response to a voltage of the floating diffusion node;
.
제 10항에 있어서,
상기 제1기준전압은 상기 비교전압보다 기준전압만큼 큰 전압이고, 상기 제2기준전압은 상기 비교전압보다 기준전압만큼 작은 전압인 이미지 센서.
11. The method of claim 10,
Wherein the first reference voltage is higher than the comparison voltage by a reference voltage and the second reference voltage is lower than the comparison voltage by a reference voltage.
입력노드의 전압과 비교전압을 비교한 결과를 출력하는 비교부 및 상기 입력노드에 일단이 연결된 제1 내지 제N캐패시터를 포함하는 아날로그 디지털 변환기를 이용한 아날로그 디지털 변환방법에 있어서,
상기 입력노드에 제1신호를 샘플링하는 제1샘플링 단계;
상기 비교부의 출력에 응답하여 제1기준전압 및 제2기준전압 중 하나를 선택하여 상기 제2 내지 제N캐패시터 타단에 인가하는 제1변환 단계;
상기 제2 내지 제N캐패시터의 타단에 상기 제1기준전압 및 상기 제2기준전압 중 상기 제1변환 단계에서 인가되지 않은 기준전압을 인가하고 상기 입력노드에 상기 제1신호와 다른 레벨을 가지는 제2신호를 인가하여 상기 제1 내지 제N캐패시터를 충전하고, 상기 입력노드에 신호를 인가하지 않고 상기 제2 내지 제N캐패시터 타단에 상기 비교전압을 인가하여 상기 제1신호와 상기 제2신호의 차이를 샘플링하는 제2샘플링 단계; 및
상기 비교부의 출력에 응답하여 상기 제1기준전압 및 상기 제2기준전압 중 하나를 선택하여 상기 제1 내지 제N캐패시터 타단에 인가하여 상기 제2샘플링 단계에서 상기 입력노드에 샘플링된 신호를 디지털 신호로 변환하는 제2변환 단계
를 포함하는 아날로그 디지털 변환방법.
There is provided an analog-to-digital conversion method using an analog-to-digital converter including a comparator for comparing a voltage of an input node with a comparison voltage, and first to Nth capacitors connected to the input node,
A first sampling step of sampling a first signal at the input node;
A first conversion step of selecting one of a first reference voltage and a second reference voltage in response to the output of the comparator and applying the selected one to the other end of the second to Nth capacitors;
The first reference voltage and the second reference voltage are applied to the other terminal of the second to Nth capacitors, and the reference voltage not applied in the first conversion step is applied to the other node, 2 signal to charge the first to Nth capacitors and to apply the comparison voltage to the other end of the second to Nth capacitors without applying a signal to the input node, A second sampling step of sampling the difference; And
Wherein the first and second capacitors select one of the first reference voltage and the second reference voltage in response to the output of the comparator and apply the sampled signal to the input node in the second sampling step, Lt; RTI ID = 0.0 &gt;
/ RTI &gt;
제 19항에 있어서,
상기 제2샘플링 단계에서 샘플링되는 상기 제1변환 단계가 완료된 후 생성된 제1디지털 신호에 대응하는 값을 가지는 아날로그 신호인 제1아날로그 신호와 제2신호의 차이인 아날로그 디지털 변환기.20. The method of claim 19,
Wherein the difference between the first analog signal and the second signal is an analog signal having a value corresponding to the first digital signal generated after the first conversion step, which is sampled in the second sampling step, is completed. 픽셀부, 입력노드의 전압과 비교전압을 비교한 결과를 출력하는 비교부 및 상기 입력노드에 일단이 연결된 제1 내지 제N캐패시터를 포함하는 이미지 센서를 이용한 픽셀 데이터 생성방법에 있어서,
상기 픽셀부에서 리셋신호을 출력하는 단계;
상기 입력노드에 상기 리셋신호을 샘플링하는 제1샘플링 단계;
상기 비교부의 출력에 응답하여 제1기준전압 및 제2기준전압 중 하나를 선택하여 상기 제2 내지 제N캐패시터 타단에 인가하는 제1변환 단계;
입사된 빛에 응답하여 상기 픽셀부에서 영상신호를 출력하는 단계;
상기 제2 내지 제N캐패시터의 타단에 상기 제1기준전압 및 상기 제2기준전압 중 상기 제1변환 단계에서 인가되지 않은 기준전압을 인가하고 상기 입력노드에 상기 영상신호를 인가하여 상기 제1 내지 제N캐패시터를 충전하고, 상기 입력노드에 신호를 인가하지 않고 상기 제2 내지 제N캐패시터 타단에 상기 비교전압을 인가하여 상기 리셋신호와 상기 영상신호의 차이를 샘플링하는 제2샘플링 단계; 및
상기 비교부의 출력에 응답하여 상기 제1기준전압 및 상기 제2기준전압 중 하나를 선택하여 상기 제2 내지 제N캐패시터의 타단에 인가하여 상기 제2샘플링 단계에서 상기 입력노드에 샘플링된 신호를 디지털 신호로 변환하는 제2변환 단계
를 포함하는 픽셀 데이터 생성방법.
A method of generating pixel data using an image sensor including a pixel unit, a comparator for comparing a voltage of an input node with a comparison voltage, and first to Nth capacitors connected to the input node,
Outputting a reset signal in the pixel portion;
A first sampling step of sampling the reset signal at the input node;
A first conversion step of selecting one of a first reference voltage and a second reference voltage in response to the output of the comparator and applying the selected one to the other end of the second to Nth capacitors;
Outputting a video signal in the pixel portion in response to incident light;
And applying a reference voltage that is not applied in the first conversion step among the first reference voltage and the second reference voltage to the other end of the second to Nth capacitors and applying the video signal to the input node, A second sampling step of charging the Nth capacitor and sampling the difference between the reset signal and the video signal by applying the comparison voltage to the other terminal of the second through Nth capacitors without applying a signal to the input node; And
And one of the first reference voltage and the second reference voltage is selected and applied to the other end of the second to Nth capacitors in response to the output of the comparator, so that the signal sampled at the input node in the second sampling step is digital A second conversion step
/ RTI &gt;
제 21항에 있어서,
상기 디지털 신호를 반전하여 픽셀 데이터를 생성하는 단계
를 더 포함하는 픽셀 데이터 생성방법.
22. The method of claim 21,
Inverting the digital signal to generate pixel data
&Lt; / RTI &gt;
제 21항에 있어서,
상기 제2샘플링 단계에서 샘플링되는 상기 제1변환 단계가 완료된 후 생성된 제1디지털 신호에 대응하는 값을 가지는 아날로그 신호인 제1아날로그 신호와 상기 영상신호의 차이인 이미지 센서.22. The method of claim 21,
Wherein the difference between the first analog signal, which is an analog signal having a value corresponding to the first digital signal generated after the completion of the first conversion step sampled in the second sampling step, and the video signal.
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