KR20140079915A - Method of manufacturing semiconductor device - Google Patents

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KR20140079915A
KR20140079915A KR1020120149099A KR20120149099A KR20140079915A KR 20140079915 A KR20140079915 A KR 20140079915A KR 1020120149099 A KR1020120149099 A KR 1020120149099A KR 20120149099 A KR20120149099 A KR 20120149099A KR 20140079915 A KR20140079915 A KR 20140079915A
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곽수창
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에스케이하이닉스 주식회사
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Abstract

A method of manufacturing a semiconductor device includes: a step of alternately forming first and second material layers; a step of forming first slits of an island shape which penetrates the first and the second material layers; a step of forming recess regions by removing the first material layers exposed in the first slits; and a step of forming a second silt of a line shape which connects the first slits.

Description

반도체 장치의 제조 방법 {METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE [0002]

본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세히는 3차원 반도체 장치의 제조 방법에 관한 것이다. The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a three-dimensional semiconductor device.

비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 실리콘 기판상에 단층으로 메모리 소자를 제조하는 2차원 구조의 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 메모리 셀들을 적층하는 3차원 비휘발성 메모리 소자가 제안되고 있다.A non-volatile memory device is a memory device in which stored data is retained even if power supply is interrupted. Recently, as the degree of integration of a memory element of a two-dimensional structure for manufacturing a memory element as a single layer on a silicon substrate has reached a limit, a three-dimensional nonvolatile memory element for vertically stacking memory cells from a silicon substrate has been proposed.

3차원 비휘발성 메모리 소자의 제조 방법을 간단히 살펴보면 다음과 같다.A method of manufacturing a three-dimensional nonvolatile memory device will be briefly described below.

먼저, 산화막들과 질화막들이 교대로 적층한 후, 산화막들과 질화막들을 식각하여 채널 홀을 형성한다. 이어서, 채널 홀 내에 전하차단막, 전하트랩막 및 터널절연막을 형성한 후, 터널절연막 상에 채널막을 형성한다. 이어서, 산화막들 및 질화막들을 관통하는 슬릿을 형성한 후, 슬릿 내에 노출된 질화막들을 제거하여 리세스 영역들을 형성한다. 이어서, 리세스 영역들 내에 도전막을 형성한다. 이를 통해, 기판 상에 적층된 메모리 셀들을 동시에 형성할 수 있다. First, after the oxide films and the nitride films are alternately stacked, the oxide films and the nitride films are etched to form channel holes. Subsequently, a charge blocking film, a charge trap film and a tunnel insulating film are formed in the channel hole, and then a channel film is formed on the tunnel insulating film. Next, a slit is formed through the oxide films and the nitride films, and the nitride films exposed in the slit are removed to form recessed regions. Then, a conductive film is formed in the recessed regions. Thus, the stacked memory cells on the substrate can be simultaneously formed.

그러나, 종래기술에 따르면, 리세스 영역들을 형성한 후 잔류하는 산화막들의 구조가 불안정하다. 즉, 잔류하는 산화막들이 충분히 지지되지 못하기 때문에, 산화막들이 기울어지거나 붕괴될 수 있다. 따라서, 제조 공정의 난이도가 높고, 제조 공정의 수율이 낮은 문제점이 있다. .
However, according to the prior art, the structure of the oxide films remaining after forming the recessed regions is unstable. That is, since the remaining oxide films are not sufficiently supported, the oxide films may be inclined or collapsed. Therefore, there is a problem that the degree of difficulty of the manufacturing process is high and the yield of the manufacturing process is low. .

본 발명의 실시예는 제조 공정의 난이도를 낮추는데 적합한 반도체 장치의 제조 방법을 제공한다. An embodiment of the present invention provides a method of manufacturing a semiconductor device suitable for lowering the degree of difficulty of a manufacturing process.

본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 제1 및 제2 물질막들을 교대로 형성하는 단계; 상기 제1 및 제2 물질막들을 관통하는 아일랜드 형태의 제1 슬릿들을 형성하는 단계; 상기 제1 슬릿들 내에 노출된 상기 제1 물질막들을 제거하여 리세스 영역들을 형성하는 단계; 및 상기 제1 슬릿들을 연결시킨 라인 형태의 제2 슬릿을 형성하는 단계를 포함한다.A method of manufacturing a semiconductor device according to an embodiment of the present invention includes: forming first and second material films alternately; Forming first island-shaped slits through the first and second material layers; Removing the first material layers exposed in the first slits to form recess regions; And forming a second slit in the form of a line connecting the first slits.

리세스 영역들을 형성한 후에 잔류하는 패턴들이 기울어지거나 붕괴되는 것을 방지할 수 있다. 따라서, 제조 공정의 난이도를 낮추고, 수율을 향상시킬 수 있다.
It is possible to prevent the remaining patterns from tipping or collapsing after forming the recessed regions. Therefore, the degree of difficulty in the manufacturing process can be lowered and the yield can be improved.

도 1a 내지 도 6은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 7은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 구성도이다.
도 8은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 구성도이다.FIGS. 1A to 6 are views for explaining a method of manufacturing a semiconductor device according to an embodiment of the present invention.
7 is a block diagram showing a configuration of a memory system according to an embodiment of the present invention.
8 is a configuration diagram illustrating a configuration of a computing system according to an embodiment of the present invention.

이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
Hereinafter, the most preferred embodiment of the present invention will be described. In the drawings, the thickness and the spacing are expressed for convenience of explanation, and can be exaggerated relative to the actual physical thickness. In describing the present invention, known configurations irrespective of the gist of the present invention may be omitted. It should be noted that, in the case of adding the reference numerals to the constituent elements of the drawings, the same constituent elements have the same number as much as possible even if they are displayed on different drawings.

도 1a 내지 도 6은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다. FIGS. 1A to 6 are views for explaining a method of manufacturing a semiconductor device according to an embodiment of the present invention.

도 1a 및 도 1b에 도시된 바와 같이, 제1 물질막들(11) 및 제2 물질막들(12)을 교대로 형성하여 적층물을 형성한다. 여기서, 제1 물질막들(11)과 제2 물질막들(12)은 식각 선택비가 큰 물질로 형성된다. As shown in FIGS. 1A and 1B, the first material films 11 and the second material films 12 are alternately formed to form a laminate. Here, the first material films 11 and the second material films 12 are formed of a material having a high etch selectivity.

일 예로, 제1 물질막들(11)은 질화막 등의 희생막으로 형성되고, 제2 물질막들(12)은 산화막 등의 절연막으로 형성된다. 이러한 경우, 후속 공정에 의해 희생막들은 도전막들로 대체된다. 또한, 대체된 도전막들은 메모리 셀들의 콘트롤 게이트들일 수 있다.For example, the first material films 11 are formed of a sacrificial film such as a nitride film, and the second material films 12 are formed of an insulating film such as an oxide film. In this case, the sacrificial films are replaced with conductive films by a subsequent process. Also, the replaced conductive films can be the control gates of the memory cells.

다른 예로, 제1 물질막들(11)은 언도프드 폴리실리콘막 등의 희생막으로 형성되고, 제2 물질막들(12)은 도프드 폴리실리콘막 등의 도전막으로 형성된다. 이러한 경우, 후속 공정에 의해 희생막들은 층간절연막들로 대체된다. 여기서, 도전막들은 메모리 셀들의 콘트롤 게이트들일 수 있다.As another example, the first material films 11 are formed of a sacrificial film such as an undoped polysilicon film, and the second material films 12 are formed of a conductive film such as a doped polysilicon film. In this case, the sacrificial films are replaced with interlayer insulating films by a subsequent process. Here, the conductive films may be the control gates of the memory cells.

본 실시예에서는 제1 물질막들(11)은 희생막으로 형성되고, 제2 물질막들(12)은 산화막으로 형성된 경우에 대해 설명하도록 한다. In this embodiment, the case where the first material films 11 are formed as a sacrifice film and the second material films 12 are formed as an oxide film will be described.

이어서, 본 도면에는 도시되지 않았으나, 적층물 내에 적층된 메모리 셀들을 형성하기 위한 공정을 추가로 실시할 수 있다. 예를 들어, 제1 및 제2 물질막들(11, 12)을 관통하는 홀을 형성한 후, 홀 내에 메모리막 및 채널막을 형성한다. 여기서, 메모리막은 전하를 저장하는 폴리실리콘막 등의 전하저장막, 전하를 트랩하는 질화막 등의 전하트랩막, 나노 닷 및 상변화 물질막 중 적어도 하나를 포함할 수 있다. 이로써, 제1 및 제2 물질막들(11, 12)을 관통하는 수직 형태의 채널막이 형성된다. Next, though not shown in the figure, a process for forming the memory cells stacked in the laminate may be further performed. For example, after a hole is formed through the first and second material films 11 and 12, a memory film and a channel film are formed in the hole. Here, the memory film may include at least one of a charge storage film such as a polysilicon film for storing charges, a charge trap film such as a nitride film for trapping charges, a nano dot, and a phase change material film. As a result, a vertical channel film is formed through the first and second material films 11 and 12.

이어서, 제1 및 제2 물질막들(11, 12)을 관통하는 아일랜드 형태의 제1 슬릿들(SL1)을 형성한다. 여기서, 제1 슬릿들(SL1)은 상호 이격된 형태로 형성되며 일렬로 배열될 수 있다. 제1 슬릿들(SL)은 제1 물질막들(11)을 전부 노출시키는 깊이로 형성된다. 또한, 각각의 제1 슬릿들(SL1)은 사각형, 직사각형, 다각형, 원형, 타원형 등의 다양한 형태의 단면을 갖도록 형성될 수 있다. Then, the first slits SL1 are formed in the shape of an island passing through the first and second material films 11 and 12, respectively. Here, the first slits SL1 may be spaced apart from each other and may be arranged in a line. The first slits SL are formed at a depth to expose all of the first material films 11. Each of the first slits SL1 may have a cross section of various shapes such as a rectangular shape, a rectangular shape, a polygonal shape, a circular shape, an elliptical shape, and the like.

예를 들어, 적층물의 상부에 마스크 패턴(13)을 형성한 후, 마스크 패턴(13)을 식각 베리어로 적층물을 식각한다. 이를 통해, 제1 및 제2 물질막들(11, 12)이 식각되어 제1 및 제2 물질 패턴들이 형성된다. 이하, 제1 물질 패턴들을 도면 부호 "11"로 설명하고, 제2 물질 패턴들을 도면 부호 "12"로 설명한다. For example, after the mask pattern 13 is formed on the top of the laminate, the laminate is etched with the mask pattern 13 using an etching barrier. Thus, the first and second material films 11 and 12 are etched to form the first and second material patterns. Hereinafter, the first material patterns will be referred to as "11" and the second material patterns will be referred to as "12".

여기서, 마스크 패턴(13)은 적층물의 상부면을 덮도록 형성되며, 아일랜드 형태의 개구부들을 갖는다. 여기서, 개구부들은 상호 이격되어 일렬로 배열될 수 있다. 또한, 각각의 개구부들은 사각형, 직사각형, 다각형, 원형, 타원형 등의 다양한 형태의 단면을 가질 수 있다.Here, the mask pattern 13 is formed so as to cover the upper surface of the laminate, and has island-shaped openings. Here, the openings may be spaced apart and arranged in a line. Further, each of the openings may have various cross-sections such as a square, a rectangle, a polygon, a circle, and an ellipse.

각각의 제1 및 제2 물질 패턴들(11, 12)은 일 방향으로 평행하게 확장된 라인 패턴들(LP) 및 라인 패턴들(LP)을 연결시키는 연결 패턴들(CP)을 포함한다. 예를 들어, 제1 및 제2 물질 패턴들(11, 12)은 사다리 형태를 갖는다. 이와 같은 형태에 따르면, 제1 슬릿들(SL1)은 각 연결 패턴(CP)의 폭(W1)만큼 이격되어 배열된다. 예를 들어, 폭(W1)은 5 내지 20nm이거나, 10 내지 20nm일 수 있다.Each of the first and second material patterns 11 and 12 includes connection patterns CP connecting line patterns LP and line patterns LP extended in parallel in one direction. For example, the first and second material patterns 11 and 12 have a ladder shape. According to this configuration, the first slits SL1 are arranged with a width W1 of each connecting pattern CP. For example, the width W1 may be between 5 and 20 nm, or between 10 and 20 nm.

도 2a 및 도 2b에 도시된 바와 같이, 제1 슬릿(SL1) 내에 노출된 제1 물질 패턴들(11)을 제거하여 리세스 영역들(RC)을 형성한다. 예를 들어, 습식 식각 공정으로 제1 물질 패턴들(11)을 제거할 수 있다. 이때, 제1 물질 패턴들(11)과 제2 물질 패턴들(12) 간의 식각 선택비를 이용하여, 제1 물질 패턴들(11)을 선택적으로 제거한다. As shown in FIGS. 2A and 2B, the first material patterns 11 exposed in the first slit SL1 are removed to form the recessed regions RC. For example, the first material patterns 11 can be removed by a wet etching process. At this time, the first material patterns 11 are selectively removed using the etching selectivity ratio between the first material patterns 11 and the second material patterns 12.

여기서, 잔류하는 제2 물질 패턴들(12)은 제2 물질 패턴들(12)을 관통하는 수직 형태의 채널막(미도시됨)에 의해 지지된다. 또한, 라인 패턴들(LP)은 이들을 상호시키는 연결 패턴들(CP)에 의해 더 지지된다. 따라서, 라인 패턴들(LP)은 안정적인 구조를 갖게되며, 기울어지거나 붕괴되는 현상을 방지할 수 있다.Here, the remaining second material patterns 12 are supported by a vertical channel film (not shown) passing through the second material patterns 12. Further, the line patterns LP are further supported by connection patterns CP that mutually make them. Accordingly, the line patterns LP have a stable structure, and it is possible to prevent the phenomenon of being tilted or collapsed.

도 3a 및 도 3b에 도시된 바와 같이, 제1 슬릿들(SL1)을 연결시킨 라인 형태의 제2 슬릿(SL2)을 형성한다. 예를 들어, 제1 슬릿들(SL1) 사이에 잔류하는 연결 패턴들(CP)을 식각하여 제2 슬릿(SL2)을 형성한다. 이로써, 라인 형태의 제2 물질 패턴들(12A)이 형성된다. As shown in FIGS. 3A and 3B, a second slit SL2 having a line shape in which the first slits SL1 are connected is formed. For example, the second slits SL2 are formed by etching the connection patterns CP remaining between the first slits SL1. In this way, second material patterns 12A in the form of a line are formed.

일 예로, 세정 공정을 이용하여 연결 패턴들(CP)을 식각할 수 있다. 이러한 경우, 연결 패턴들(CP)은 세정 공정에 의해 제거될 수 있을 정도로 충분히 좁은 폭(W1; 도 2a 참조)으로 형성된다. 참고로, 세정 공정을 이용할 경우, 라인 패턴들(LP)도 일부 두께 식각될 수 있다. For example, the connection patterns CP may be etched using a cleaning process. In this case, the connection patterns CP are formed with a width W1 (see Fig. 2A) which is narrow enough to be removed by the cleaning process. For reference, when the cleaning process is used, the line patterns LP can also be etched to some thickness.

다른 예로, 마스크 패턴을 이용하여 연결 패턴들(CP)을 식각할 수 있다. 이러한 경우, 제2 물질 패턴들(12) 상에 라인 패턴들(LP)을 덮으면서 연결 패턴들(CP)을 노출시키는 마스크 패턴을 형성한 후, 마스크 패턴을 식각베리어로 연결 패턴(P)을 식각한다.As another example, the connection patterns CP can be etched using a mask pattern. In this case, after the mask pattern exposing the connection patterns CP is formed while covering the line patterns LP on the second material patterns 12, the mask pattern is connected to the connection pattern P by the etching barrier Etch.

또한, 제2 슬릿(SL2)은 이웃한 채널들 사이 또는 이웃한 메모리 블록들 사이에 위치될 수 있다. 일 예로, 제2 슬릿(SL2)이 이웃한 채널들 사이에 위치된 경우, 제2 슬릿(SL)은 동일한 층에 형성된 도전막들을 상호 분리시키는 용도로 사용된다. 예를 들어, U타입 스트링의 드레인 사이드 워드라인과 소스 사이드 워드라인을 분리시키는 용도로 사용된다. 다른 예로, 제2 슬릿(SL2)이 이웃한 메모리 블록들 사이에 위치된 경우, 제2 슬릿(SL)은 이웃한 메모리 블록들의 도전막들을 상호 분리시키는 용도로 사용된다. Also, the second slit SL2 may be located between neighboring channels or between neighboring memory blocks. For example, when the second slit SL2 is located between adjacent channels, the second slit SL is used for separating the conductive films formed in the same layer from each other. For example, to separate a drain side word line and a source side word line of a U type string. As another example, when the second slit SL2 is located between neighboring memory blocks, the second slit SL is used for separating the conductive films of neighboring memory blocks from each other.

도 4에 도시된 바와 같이, 리세스 영역들(RC)이 채워지도록 도전막(14)을 형성한다. 이때, 제2 슬릿(SL2)의 내벽 및 최상부 제2 물질막 패턴(12A)의 상부에도 도전막(14)이 형성될 수 있다. As shown in Fig. 4, the conductive film 14 is formed so that the recessed regions RC are filled. At this time, the conductive film 14 may also be formed on the inner wall of the second slit SL2 and on the uppermost second material film pattern 12A.

여기서, 도전막(14)은 베리어막 및 금속막을 포함할 수 있다. 예를 들어, 리세스 영역들의 내면을 따라 베리어막을 형성한 후, 리세스 영역들이 채워지도록 금속막을 형성한다. 베리어막은 티타늄막(Ti) 및 티타늄 질화막(TiN) 중 적어도 하나를 포함하고, 금속막은 텅스텐막(W)을 포함할 수 있다.Here, the conductive film 14 may include a barrier film and a metal film. For example, after forming a barrier film along the inner surface of the recessed regions, a metal film is formed so that the recessed regions are filled. The barrier film includes at least one of a titanium film (Ti) and a titanium nitride film (TiN), and the metal film may include a tungsten film (W).

참고로, 도전막(14)을 형성하기 전에 메모리막을 추가로 형성할 수 있다. 추가로 형성되는 메모리막은 전하를 저장하는 폴리실리콘막 등의 전하저장막, 전하를 트랩하는 질화막 등의 전하트랩막, 나노 닷 및 상변화 물질막 중 적어도 하나를 포함할 수 있다. For reference, a memory film may be additionally formed before the conductive film 14 is formed. The memory film formed additionally may include at least one of a charge storage film such as a polysilicon film for storing charges, a charge trap film such as a nitride film for trapping charges, a nano dot, and a phase change material film.

도 5에 도시된 바와 같이, 제2 슬릿(SL2) 내에 형성된 도전막(14)을 식각하여, 리세스 영역들(RC) 내에 형성된 도전막(14)을 각각 분리시킨다. 이로써, 도전 패턴들(14A)이 형성된다. The conductive film 14 formed in the second slit SL2 is etched to separate the conductive film 14 formed in the recessed regions RC as shown in Fig. Thereby, the conductive patterns 14A are formed.

예를 들어, 건식 식각 공정과 이방성 식각 공정을 반복 수행하여 금속막 및 베리어막을 식각함으로써, 도전 패턴들(14A)을 형성할 수 있다. 이때, 도전 패턴들(14A)이 완전히 분리되도록, 리세스 영역들(RC) 내에 형성된 도전 패턴들(14A)을 일부 두께(W2) 식각할 수 있다. For example, the conductive patterns 14A can be formed by repeatedly performing the dry etching process and the anisotropic etching process to etch the metal film and the barrier film. At this time, the conductive patterns 14A formed in the recessed regions RC can be etched to some thickness W2 such that the conductive patterns 14A are completely separated.

도 6에 도시된 바와 같이, 제2 슬릿(SL2) 내에 절연막(15)을 형성한다. 이때, 절연막(15)의 증착 조건을 조절하여, 제2 슬릿(SL2) 내에 에어 갭을 형성할 수 있다. As shown in Fig. 6, an insulating film 15 is formed in the second slit SL2. At this time, an air gap can be formed in the second slit SL2 by adjusting the deposition condition of the insulating film 15. [

전술한 바와 같은 공정에 따르면, 리세스 영역들을 형성한 후에 잔류하는 제2 물질 패턴들(12A)이 기울어지거나 붕괴되는 것을 방지할 수 있다. 따라서, 제조 공정의 수율을 향상시킬 수 있다.
According to the process as described above, it is possible to prevent the remaining second material patterns 12A from tilting or collapsing after forming the recessed regions. Thus, the yield of the production process can be improved.

한편, 제1 및 제2 물질막들(11, 12)의 물질 특성에 따라, 앞서 설명한 반도체 장치의 제조 방법은 일부 변경될 수 있다. 제1 물질막들(11)이 희생막이고 제2 물질막들(12)이 도전막인 경우, 도 4의 공정에서 리세스 영역들 내에 도전막(14)을 형성하는 대신에 절연막을 형성한다. 이때, 제2 슬릿(SL2)까지 전부 채우도록 절연막을 형성할 수 있다. 또한, 증착 조건을 조절하여, 제2 슬릿(SL2) 내에 에어 갭을 형성하는 것도 가능하다. 여기서, 도 5 및 6의 공정은 생략한다. On the other hand, depending on the material properties of the first and second material films 11 and 12, the manufacturing method of the semiconductor device described above may be partially changed. When the first material films 11 are the sacrificial film and the second material films 12 are the conductive films, an insulating film is formed instead of forming the conductive film 14 in the recessed regions in the process of FIG. 4 . At this time, an insulating film may be formed so as to completely fill the second slit SL2. It is also possible to form an air gap in the second slit SL2 by adjusting the deposition conditions. Here, the processes in Figs. 5 and 6 are omitted.

본 실시예에서는 도전막(14)을 형성하기에 앞서 연결 패턴들(CP)을 제거하는 것으로 설명하였는데, 순서는 변경될 수 있다. 예를 들어, 도전막(14)을 형성한 후에 연결 패턴들(CP)을 제거하거나, 도전 패턴들(14A)을 형성한 후에 연결 패턴들(CP)을 제거할 수 있다. In this embodiment, the connection patterns CP are removed before the conductive film 14 is formed, but the order may be changed. For example, after the conductive film 14 is formed, the connection patterns CP may be removed, or the connection patterns CP may be removed after the conductive patterns 14A are formed.

본 실시예에서는 제1 슬릿들(SL1)을 형성한 후에 마스크 패턴(13)을 제거하는 것으로 설명하였는데, 순서는 변경될 수 있다 예를 들어, 도전 패턴들(14A)을 형성한 후에 마스크 패턴(13)을 제거할 수 있다. 또한, 적층물의 최상부에 도전 패턴(14A)이 위치되는 경우, 마스크 패턴(13) 및 최상부의 도전 패턴(14A)을 제거할 수 있다. In this embodiment, the mask patterns 13 are removed after the first slits SL1 are formed. However, the order may be changed. For example, after the conductive patterns 14A are formed, 13) can be removed. In addition, when the conductive pattern 14A is located at the top of the laminate, the mask pattern 13 and the top conductive pattern 14A can be removed.

또한, 본 실시예에서는 연결 패턴들(CP)을 제거하는 것으로 설명하였는데, 제2 물질막(12)이 산화막 등의 절연막으로 형성된 경우 연결 패턴들(CP)을 제거하지 않고 잔류시키는 것도 가능하다. 이러한 경우, 연결 패턴들(CP)의 표면에 도전막(14)이 잔류되면 브릿지가 유발될 수 있으므로, 연결 패턴들(CP)의 표면에 도전막(14)이 잔류되지 않도록 제거한다.
In this embodiment, the connection patterns CP are removed. However, if the second material film 12 is formed of an insulating film such as an oxide film, it is possible to leave the connection patterns CP without removing them. In this case, if the conductive film 14 remains on the surface of the connection patterns CP, a bridge may be generated, so that the conductive film 14 is not left on the surface of the connection patterns CP.

도 5는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 구성도이다.5 is a block diagram showing a configuration of a memory system according to an embodiment of the present invention.

도 5에 도시된 바와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(100)은 비휘발성 메모리 소자(120)와 메모리 컨트롤러(110)를 포함한다. As shown in FIG. 5, a memory system 100 according to one embodiment of the present invention includes a non-volatile memory device 120 and a memory controller 110.

비휘발성 메모리 소자(120)는 앞서 설명된 레이아웃에 따른 구조를 갖도록 형성된다. 또한, 비휘발성 메모리 소자(120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.The nonvolatile memory element 120 is formed to have a structure according to the layout described above. In addition, the non-volatile memory device 120 may be a multi-chip package composed of a plurality of flash memory chips.

메모리 컨트롤러(110)는 비휘발성 메모리 소자(120)를 제어하도록 구성되며, SRAM(111), CPU(112), 호스트 인터페이스(113), ECC(114), 메모리 인터페이스(115)를 포함할 수 있다. SRAM(111)은 CPU(112)의 동작 메모리로 사용되고, CPU(112)는 메모리 컨트롤러(110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(113)는 메모리 시스템(100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(114)는 비휘발성 메모리 소자(120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(115)는 비휘발성 메모리 소자(120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM 등을 더 포함할 수 있다.The memory controller 110 is configured to control the non-volatile memory element 120 and may include an SRAM 111, a CPU 112, a host interface 113, an ECC 114, a memory interface 115 . The SRAM 111 is used as an operation memory of the CPU 112 and the CPU 112 performs all control operations for data exchange of the memory controller 110 and the host interface 113 is connected to the memory system 100 And a host computer. In addition, the ECC 114 detects and corrects errors contained in the data read from the non-volatile memory element 120, and the memory interface 115 performs interfacing with the non-volatile memory element 120. In addition, the memory controller 110 may further include a ROM or the like for storing code data for interfacing with a host.

이와 같은 구성을 갖는 메모리 시스템(100)은 비휘발성 메모리 소자(120)와 컨트롤러(110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(100)이 SSD인 경우, 메모리 컨트롤러(110)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
The memory system 100 having such a configuration may be a memory card or a solid state disk (SSD) in which the nonvolatile memory element 120 and the controller 110 are combined. For example, if the memory system 100 is an SSD, the memory controller 110 may be connected to the external (e.g., via a USB), MMC, PCI-E, SATA, PATA, SCSI, ESDI, IDE, For example, a host).

도 6은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 구성도이다.6 is a configuration diagram illustrating a configuration of a computing system according to an embodiment of the present invention.

도 6에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(200)은 시스템 버스(260)에 전기적으로 연결된 CPU(220), RAM(230), 유저 인터페이스(240), 모뎀(250), 메모리 시스템(210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(200)이 모바일 장치인 경우, 컴퓨팅 시스템(200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.6, a computing system 200 according to an embodiment of the present invention includes a CPU 220 electrically connected to a system bus 260, a RAM 230, a user interface 240, a modem 250 ), And a memory system 210. In addition, when the computing system 200 is a mobile device, a battery for supplying an operating voltage to the computing system 200 may further be included, and may further include an application chipset, a camera image processor (CIS), a mobile deem, .

메모리 시스템(210)은 앞서 도 5를 참조하여 설명한 바와 같이, 비휘발성 메모리(212), 메모리 컨트롤러(211)로 구성될 수 있다.
The memory system 210 may include a nonvolatile memory 212 and a memory controller 211 as described above with reference to FIG.

본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
It is to be noted that the technical spirit of the present invention has been specifically described in accordance with the above-described preferred embodiments, but it is to be understood that the above-described embodiments are intended to be illustrative and not restrictive. In addition, it will be understood by those of ordinary skill in the art that various embodiments are possible within the scope of the technical idea of the present invention.

11: 제1 물질막 12: 제2 물질막
11A: 제1 물질 패턴 12A: 제2 물질 패턴
13: 마스크 패턴 14: 도전막
14A: 도전 패턴 15: 절연막11: First material film 12: Second material film
11A: first material pattern 12A: second material pattern
13: mask pattern 14: conductive film
14A: conductive pattern 15: insulating film

Claims (11)

제1 및 제2 물질막들을 교대로 형성하는 단계;
상기 제1 및 제2 물질막들을 관통하는 아일랜드 형태의 제1 슬릿들을 형성하는 단계;
상기 제1 슬릿들 내에 노출된 상기 제1 물질막들을 제거하여 리세스 영역들을 형성하는 단계; 및
상기 제1 슬릿들을 연결시킨 라인 형태의 제2 슬릿을 형성하는 단계
를 포함하는 반도체 장치의 제조 방법.
Alternately forming first and second material layers;
Forming first island-shaped slits through the first and second material layers;
Removing the first material layers exposed in the first slits to form recess regions; And
Forming a second slit in the form of a line connecting the first slits
Wherein the semiconductor device is a semiconductor device.
제1항에 있어서,
상기 제1 슬릿들은 일렬로 배열된
반도체 장치의 제조 방법.
The method according to claim 1,
The first slits may be arranged in a line
A method of manufacturing a semiconductor device.
제1항에 있어서,
상기 제2 슬릿을 형성하는 단계는,
상기 제1 슬릿들 사이에 잔류하는 상기 제2 물질막들을 식각하는
반도체 장치의 제조 방법.
The method according to claim 1,
The forming of the second slit may include:
And etching the second material films remaining between the first slits
A method of manufacturing a semiconductor device.
제3항에 있어서,
상기 제2 슬릿을 형성하는 단계는 세정 공정을 이용하여 실시되는
반도체 장치의 제조 방법.
The method of claim 3,
The forming of the second slit may be performed using a cleaning process
A method of manufacturing a semiconductor device.
제1항에 있어서,
상기 제2 슬릿은 이웃한 채널막들 사이 또는 이웃한 메모리 블록들 사이에 위치된
반도체 장치의 제조 방법.
The method according to claim 1,
The second slit is located between neighboring channel films or between neighboring memory blocks.
A method of manufacturing a semiconductor device.
제1항에 있어서,
상기 제1 슬릿들을 형성하는 단계는,
상기 제1 및 제2 물질막들의 상부에, 일렬로 배열된 아일랜드 형태의 개구부들을 갖는 제1 마스크 패턴을 형성하는 단계; 및
상기 제1 마스크 패턴을 식각 베리어로 상기 제1 및 제2 물질막들을 식각하여, 일 방향으로 확장된 라인 패턴들 및 상기 라인 패턴들을 연결시키는 연결 패턴들을 포함하는 제1 및 제2 물질 패턴들을 형성하는 단계를 포함하는
반도체 장치의 제조 방법.
The method according to claim 1,
Wherein forming the first slits comprises:
Forming a first mask pattern on the first and second material layers, the first mask pattern having island-shaped openings arranged in a line; And
The first and second material layers are etched with the first mask pattern to form first and second material patterns including line patterns extending in one direction and connection patterns connecting the line patterns ≪ / RTI >
A method of manufacturing a semiconductor device.
제6항에 있어서,
상기 제2 슬릿을 형성하는 단계는,
상기 제1 마스크 패턴을 제거하는 단계;
상기 제2 물질막들의 상부에, 상기 연결 패턴들을 노출시키는 라인 형태의 개구부를 갖는 제2 마스크 패턴을 형성하는 단계; 및
상기 제2 마스크 패턴을 식각베리어로 상기 제2 물질막들의 상기 연결 패턴들을 식각하는 단계를 포함하는
반도체 장치의 제조 방법
The method according to claim 6,
The forming of the second slit may include:
Removing the first mask pattern;
Forming a second mask pattern on the second material films, the second mask pattern having a line-shaped opening exposing the connection patterns; And
Etching the interconnect patterns of the second material layers with the second mask pattern with an etch barrier
Method for manufacturing semiconductor device
제1항에 있어서,
상기 리세스 영역들 내에 도전막을 형성하는 단계
를 더 포함하는 반도체 장치의 제조 방법.
The method according to claim 1,
Forming a conductive film in the recessed regions
Further comprising the steps of:
제8항에 있어서,
상기 도전막을 형성하는 단계는,
상기 리세스 영역들의 내면을 따라 베리어막을 형성하는 단계;
상기 리세스 영역들이 채워지도록 금속막을 형성하는 단계; 및
상기 리세스 영역들 내에 채워진 상기 베리어막 및 상기 금속막들을 상호 분리시키는 단계
를 포함하는 반도체 장치의 제조 방법.
9. The method of claim 8,
The step of forming the conductive film may include:
Forming a barrier film along an inner surface of the recessed regions;
Forming a metal film to fill the recessed regions; And
Separating the barrier film and the metal films filled in the recess regions from each other
Wherein the semiconductor device is a semiconductor device.
제1항에 있어서,
상기 리세스 영역들 내에 절연막을 형성하는 단계
를 더 포함하는 반도체 장치의 제조 방법.
The method according to claim 1,
Forming an insulating film in the recessed regions
Further comprising the steps of:
제1항에 있어서,
상기 제2 슬릿 내에 절연막을 형성하는 단계
를 더 포함하는 반도체 장치의 제조 방법.
The method according to claim 1,
Forming an insulating film in the second slit
Further comprising the steps of:
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