KR20140078286A - refresh control circuit of a semiconductor memory apparatus - Google Patents

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Abstract

According to the present invention, a refresh control circuit of a semiconductor memory device includes: a refresh mode defining unit which outputs a refresh mode signal in response to an external input; an automatic speed switching unit which outputs a high speed enable signal with a constant pattern in response to a refresh signal and the refresh mode signal; and a refresh control unit which controls the number of refreshed memory cells per one refresh command according to the high speed enable signal in response to the refresh command once or more times and outputs the refresh signal.

Description

반도체 메모리 장치의 리프레쉬 제어 회로{refresh control circuit of a semiconductor memory apparatus}[0001] The present invention relates to a refresh control circuit for a semiconductor memory device,

본 발명은 반도체 메모리 장치에 관한 것으로서, 반도체 메모리 장치의 리프레쉬 기술에 관한 것이다.
The present invention relates to a semiconductor memory device, and more particularly, to a refresh technique of a semiconductor memory device.

반도체 메모리 장치 중 디램(Dynamic Random Access Memory, DRAM)은 대표적인 휘발성 메모리(Volatile Memory)이다. 디램의 메모리 셀은 셀 트랜지스터와 셀 커패시터로 구성된다. 메모리 셀은 셀 커패시터에 저장된 전하의 양으로 데이터를 저장한다. 셀 커패시터에 저장된 전하는 누설 전류 등으로 인하여 데이터에 대응하는 전압 레벨을 계속 유지하지 못한다. 따라서, 반도체 메모리 장치는 저장된 데이터를 유지 보전(Retention)하기 위해 일정한 주기마다 리프레쉬라는 동작을 수행하여 데이터가 저장된 셀 커패시터의 전압 레벨을 유지시킨다.
A dynamic random access memory (DRAM) in a semiconductor memory device is a typical volatile memory. The memory cell of the DRAM consists of a cell transistor and a cell capacitor. The memory cell stores data in the amount of charge stored in the cell capacitor. The charge stored in the cell capacitor can not maintain the voltage level corresponding to the data due to leakage current or the like. Accordingly, the semiconductor memory device performs a refresh operation for a predetermined period to maintain the stored data, thereby maintaining the voltage level of the cell capacitor in which the data is stored.

일반적인 DRAM에서 리프레쉬에 대한 스펙(Specification)은, 예를 들어, 64ms(리프레쉬 주기, Refresh Period)/8k(리프레쉬 싸이클, Refresh Cycle)라고 표시한다. 이는 64ms 동안 8k번의 리프레쉬 명령이 발생되며, 각 메모리 셀은 64ms내에 최소한 한번씩 리프레쉬되는 것을 의미한다. 이 경우 각 리프레쉬 명령 간의 평균시간 간격은 7.8us가 되며, 이를 리프레쉬 인터발(refresh interval)이라고 정의한다.
Specification for refresh in a general DRAM is, for example, 64 ms (Refresh Period) / 8 k (Refresh Cycle). This means that 8k refresh commands are generated for 64ms, and each memory cell is refreshed at least once within 64ms. In this case, the average time interval between refresh instructions becomes 7.8 us, which is defined as a refresh interval.

구체적인 예를들면, 1Gbits DRAM이 64ms/8k의 스펙을 만족한다면, 한번의 리프레쉬 명령에 128kbits의 메모리 셀들이 리프레쉬되고, 64ms 동안에 8k번의 리프레쉬 명령이 들어오면 128kbits * 8k = 1Gbits 의 메모리 셀은 모두 리프레쉬 동작이 수행되었음을 알 수 있다. 즉, 1Gbits DRAM의 각 메모리 셀이 64ms 동안만 데이터를 유지 보존할 수 있으면, 64ms/8k의 스펙을 만족하는 정상적인 동작을 할 수 있다.
For example, if 1 Gbits DRAM satisfies the specifications of 64 ms / 8 k, memory cells of 128 kbits are refreshed in one refresh command, and when 8 k refresh commands are received in 64 ms, all memory cells of 128 kbits * 8 k = 1 Gbits are refreshed It can be seen that the operation has been performed. That is, if each memory cell of the 1-Gbits DRAM can hold and store data for 64 ms, the normal operation satisfying the specifications of 64 ms / 8 k can be performed.

한편, 반도체 메모리 장치의 집적도가 향상되면서 메모리 셀의 면적이 줄어들어 정전용량이 작아지면서, 메모리 셀이 저장된 데이터를 유지할 수 있는 시간이 점점 줄어들게 되었다. 만약 1Gbits DRAM이 64ms/8k 스펙을 만족해야 한다고 가정할 때, 메모리 셀이 가지는 데이터 유지 능력이 64ms이하가 되는 경우, 정상적인 동작을 할 수 없게 되고, 제품의 수율 저하의 원인이 된다..
On the other hand, as the degree of integration of the semiconductor memory device is improved, the area of the memory cell is reduced and the capacitance is reduced, so that the time for maintaining the data stored in the memory cell is gradually reduced. Assuming that the 1Gbits DRAM satisfies the 64ms / 8k specification, if the data retention capacity of the memory cell becomes less than 64ms, normal operation can not be performed and the product yield will decrease.

이와 같은 문제점을 해결하기 위해서, 종래 기술은 테스트 모드(Test mode), 퓨즈(fuse) 프로그램, 또는 MRS(Mode Register Set) 설정에 따라, 선택적으로 한번의 리프레쉬 명령에 따라 리프레쉬 되는 메모리 셀의 개수를 조절하도록 하는 것이 제시되었다. 즉, 상기의 1Gbits DRAM에서 한번의 리프레쉬 명령 당 128kbits를 리프레쉬하게 하였으나, 이를 2배 증가시켜 한번의 리프레쉬 명령 당 256kbits를 리프레쉬 하게 제어하여, 4k번의 리프레쉬 명령으로 1Gbits의 모든 메모리 셀들을 리프레쉬함으로써, 메모리 셀이 32ms의 데이터 유지 능력만 있으면, 정상적인 동작이 가능하게 된다.
In order to solve such a problem, according to the prior art, the number of memory cells that are selectively refreshed according to one refresh command according to a test mode, a fuse program, or an MRS (Mode Register Set) It is proposed to control. That is, in the above 1Gbits DRAM, 128kbits per refresh command is refreshed. However, by refreshing 256kbits per refresh command by doubling it, all memory cells of 1Gbits are refreshed with 4k refresh commands, If the cell has the data holding ability of 32 ms, normal operation becomes possible.

도 1은 종래 기술의 반도체 메모리 장치의 리프레쉬 제어 회로를 도시한 블럭구성도이다.
1 is a block diagram showing a refresh control circuit of a conventional semiconductor memory device.

도 1을 참조하면, 리프레쉬 제어 회로는 배속 모드 정의부(10)와 리프레쉬 제어부(20)를 포함한다.
Referring to FIG. 1, the refresh control circuit includes a double-speed mode defining section 10 and a refresh control section 20.

배속 모드 정의부(10)는 테스트 모드(Test Mode), 퓨즈(Fuse) 프로그래밍, 또는 MRS(Mode Register Set)설정에 따라 한번의 리프레쉬 명령 당 리프레쉬되는 셀의 개수를 정해지고, 그 설정에 따라 논리값이 변하는 배속 인에이블(EN_REF_2X)을 리프레쉬 제어부(20)로 전달한다.
The double-speed mode defining unit 10 determines the number of cells to be refreshed per refresh instruction in accordance with a test mode, a fuse programming, or an MRS (Mode Register Set) (EN_REF_2X) whose value is changed to the refresh control section 20.

리프레쉬 제어부(20)는 리프레쉬 명령(REF_CMD) 및 배속 인에이블(EN_REF_2X)에 응답하여 한번의 리프레쉬 명령(REF_CMD) 당 리프레쉬되는 메모리 셀들의 개수를 제어하고, 활성화 구간을 가지는 리프레쉬 신호(REF)를 출력한다. The refresh control unit 20 controls the number of memory cells to be refreshed per refresh command REF_CMD in response to the refresh command REF_CMD and the double-speed enable EN_REF_2X and outputs the refresh signal REF having the activation period do.

여기에서, 리프레쉬 신호(REF)는 리프레쉬 명령(REF_CMD)이 인가될 때 활성화 되었다가 한번의 리프레쉬 명령(REF_CMD) 당 리프레쉬되는 메모리 셀들이 모두 리프레쉬되어 완료된 후에 비활성화되는 특징을 가지므로, 한번의 리프레쉬 명령(REF_CMD) 이후에 리프레쉬 신호(REF)가 활성화되었다가 비활성화된 이후에 다시 리프레쉬 명령(REF_CMD)이 인가될 수 있을 것이다. 또한, 배속 인에이블(EN_REF_2X)의 활성화/비활성화와 관계없이 리프레쉬 신호(REF)의 활성화 구간의 시간 길이는 동일하며, DRAM의 리프레쉬 동작에 관련된 동작 규격인 tRFC(리프레쉬 로우 싸이클 타임)보다 짧다.
Here, since the refresh signal REF is activated when the refresh command REF_CMD is applied and is disabled after all of the memory cells that are refreshed per refresh command REF_CMD are refreshed and completed, The refresh command REF_CMD may be applied after the refresh signal REF is activated and deactivated after the refresh command REF_CMD. Regardless of the activation / deactivation of the double-speed enable EN_REF_2X, the activation period of the refresh signal REF has the same length of time and is shorter than the operation standard tRFC (refresh low cycle time) related to the refresh operation of the DRAM.

보다 자세한 동작을 예를들어 설명하면, 배속인에이블(EN_REF_2X)이 로우 레벨로 비활성화된 경우에는, 리프레 쉬제어부(20)는 한번의 리프레쉬 명령(REF_CMD) 당 리프레쉬되는 메모리 셀들의 개수를 원래의 개수(예를들어, 128kbits, 1배속)가 되도록 제어하고, 하이 레벨을 갖는 활성화 구간을 가지는 리프레쉬 신호(REF)를 출력한다. 이와 달리, 배속 인에이블(EN_REF_2X)이 하이 레벨로 활성화된 경우에는, 리프레쉬 제어부(20)는 한번의 리프레쉬 명령(REF_CMD) 당 리프레쉬되는 메모리 셀들의 개수를 2배(예를들어, 256Kbtis, 2배속)가 되도록 제어하고, 하이 레벨을 갖는 활성화 구간을 가지는 리프레쉬 신호(REF)를 출력한다.
More specifically, for example, when the double-speed enable EN_REF_2X is inactivated to a low level, the refresh control unit 20 sets the number of memory cells to be refreshed per refresh command REF_CMD as the original number (For example, 128kbits, 1x speed), and outputs the refresh signal REF having the activation period having the high level. Alternatively, when the double-speed enable EN_REF_2X is activated to a high level, the refresh control unit 20 may multiply the number of memory cells to be refreshed per refresh command REF_CMD by two (for example, 256 Kbtis, ), And outputs a refresh signal REF having an activation period having a high level.

참고적으로, 리프레쉬 제어부(20)의 구성은 종래의 기술로서, 해당 기술분야의 당업자라면 다양한 형태로 구성할 수 있다. 구체적인 예를 들어, 배속 인에이블(EN_REF_2X)이 로우 레벨로 비활성화된 경우(1배속인 경우)에는 1개의 워드라인(Word line)만을 활성화시켜 해당 워드라인의 메모리 셀을 리프레쉬시키고, 배속 인에이블(EN_REF_2X)이 하이 레벨로 활성화된 경우(2배속인 경우)에는 2개의 워드라인을 동시에 활성화시켜 해당 워드라인의 메모리 셀을 리프레쉬시킴으로써 한번의 리프레쉬 명령(REF_CMD) 당 2배의 메모리 셀을 리프레쉬할 수 있을 것이다.
For reference, the configuration of the refresh control unit 20 is a conventional technology and can be configured in various forms by those skilled in the art. For example, when the double-speed enable EN_REF_2X is inactivated to a low level (at 1x speed), only one word line is activated to refresh the memory cells of the word line, EN_REF_2X) is activated to a high level (in the case of 2x speed), two memory cells can be refreshed per one refresh instruction (REF_CMD) by simultaneously activating two word lines and refreshing the memory cells of the corresponding word line There will be.

결론적으로, 종래기술은 같은 시간 동안 한번의 리프레쉬 명령(REF_CMD) 당 리프레쉬되는 메모리 셀들의 개수를 2배가 되도록 제어하여, 반도체 메모리 장치에 포함된 모든 메모리 셀이 한번씩 리프레쉬되는 시간을 2배 감소시키므로, 메모리 셀의 데이터 유지 능력이 기존보다 2배 떨어지더라도, 정상적인 동작이 가능하다. 그러나, 한번의 리프레쉬 명령(REF_CMD) 당 리프레쉬되는 메모리 셀들의 개수가 2배로 증가하므로, 한번의 리프레쉬 명령(REF_CMD)당 소비되는 리프레쉬 소비전력도 2배 증가하는 문제점이 있다.
As a result, the prior art controls the number of memory cells to be refreshed twice per refresh command (REF_CMD) for the same time to be doubled, thereby reducing the time at which all memory cells included in the semiconductor memory device are refreshed twice, Even if the data holding capacity of the memory cell is two times lower than that of the conventional memory cell, the normal operation is possible. However, since the number of memory cells to be refreshed per refresh command (REF_CMD) is doubled, the refresh consumption power consumed per refresh command (REF_CMD) also doubles.

따라서, 한번의 리프레쉬 명령 당 리프레쉬되는 메모리 셀들의 개수와, 한번의 리프레쉬 명령 당 소비되는 전력은 서로 트레이드-오프(Trade-off)관계에 있으므로, 이를 간단한 구성으로 해결할 수 있는 리프레쉬 제어 장치가 필요하다.
Therefore, since the number of memory cells to be refreshed per refresh instruction and the power consumed per refresh instruction are mutually trade-off, a refresh control device capable of solving the problem with a simple configuration is required .

본 발명의 실시예는 상기 문제점을 해결하기 위한 것으로, 연속한 소정의 리프레쉬 명령이 입력되는 동안, 리프레쉬 명령 1회마다 리프레쉬되는 메모리 셀의 개수를 각 리프레쉬 명령마다 제어하여, 연속한 소정의 리프레쉬 명령이 입력되는 동안에 평균적으로 소비되는 리프레쉬로 인한 전력을 감소시킬 수 있는 리프레쉬 제어 회로를 제공한다.
According to an embodiment of the present invention, the number of memory cells to be refreshed every refresh command is controlled for each refresh command while a continuous predetermined refresh command is input, and a predetermined refresh command The refresh control circuit is capable of reducing the power due to the refresh consumed on average during the input.

본 발명의 실시예에 따른 반도체 메모리 장치의 리프레쉬 제어 회로는 본 발명에 따른 반도체 메모리 장치의 리프레쉬 제어 회로는 외부 입력에 응답하여 리프레쉬 모드 신호를 출력하는 리프레쉬 모드 정의부; 리프레쉬 모드 신호 및 리프레쉬 신호에 응답하여 일정한 패턴을 갖는 배속 인에이블 신호를 출력하기 위한 자동배속 전환부; 및 리프레쉬 명령에 응답하여, 배속 인에이블에 따라 리프레쉬 명령 1회 당 리프레쉬되는 메모리 셀들의 개수를 1배 또는 정수배로 제어하고, 리프레쉬 신호를 출력하기 위한 리프레쉬 제어부를 구비할 수 있다.
The refresh control circuit of the semiconductor memory device according to the embodiment of the present invention is characterized in that the refresh control circuit of the semiconductor memory device according to the present invention includes: a refresh mode defining unit for outputting a refresh mode signal in response to an external input; An automatic double-speed switching unit for outputting a double-speed enable signal having a predetermined pattern in response to a refresh mode signal and a refresh signal; And a refresh control unit for controlling the number of memory cells to be refreshed per refresh instruction in response to the refresh command in one-time or integral-multiple operation in response to the refresh command and outputting the refresh signal.

본 발명은 연속된 소정의 리프레쉬 명령이 입력되는 동안, 한번의 리프레쉬 명령 당 리프레쉬되는 메모리 셀들의 개수를 각 리프레쉬 명령마다 제어함으로써, 연속된 소정의 리프레쉬 명령이 입력되는 동안에 평균적으로 소비되는 리프레쉬로 인한 전력을 감소시킬 수 있다.
According to the present invention, the number of memory cells to be refreshed per refresh command is controlled for each refresh command while a predetermined refresh command is input, Power can be reduced.

도 1은 종래 기술의 반도체 메모리 장치의 리프레쉬 제어 회로를 도시한 블럭구성도
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 리프레쉬 제어 회로를 도시한 블럭구성도
도 3은 본 발명의 실시예에 따른 리프레쉬 제어 회로의 자동배속전환부를 도시한 구체적인 회로도
도 4는 본 발명의 실시예에 따른 리프레쉬 제어 회로의 타이밍도1 is a block diagram showing a refresh control circuit of a conventional semiconductor memory device.
2 is a block diagram showing a refresh control circuit of a semiconductor memory device according to an embodiment of the present invention.
3 is a detailed circuit diagram showing the automatic double speed switching unit of the refresh control circuit according to the embodiment of the present invention.
4 is a timing chart of the refresh control circuit according to the embodiment of the present invention

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings, in order to facilitate a person skilled in the art to easily carry out the technical idea of the present invention.

참고적으로, 도면 및 상세한 설명에서 소자, 블록 등을 지칭할 때 사용하는 용어, 기호, 부호 등은 필요에 따라 세부단위별로 표기할 수도 있으므로, 동일한 용어, 기호, 부호가 전체회로에서 동일한 소자 등을 지칭하지 않을 수도 있음에 유의하자. 일반적으로 회로의 논리신호 및 이진 데이터 값은 전압레벨에 대응하여 하이 레벨(High level) 또는 로우 레벨(Low level)로 구분하며, 각각 '1' 과 '0' 등으로 표현하기도 하고, 필요에 따라 추가적으로 하이임피던스(High impedance) 상태 등을 가질 수 있다고 정의하고 기술한다. 또한, 신호 및 회로의 활성화 상태를 나타내기 위한 하이 레벨의 구성은 실시예에 따라 로우 레벨로 구성할 수 있다.
For reference, the terms, symbols, and symbols used in referring to elements, blocks, and the like in the drawings and the detailed description can be expressed in detail unit by necessity, so that the same terms, symbols, May not be referred to. In general, a logic signal and a binary data value of a circuit are classified into a high level or a low level corresponding to a voltage level and may be represented by '1' and '0', respectively, And additionally a high impedance state. Further, the high-level configuration for indicating the activation state of the signal and the circuit can be configured as a low level according to the embodiment.

도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 리프레쉬 제어 회로를 도시한 블럭구성도이다.
2 is a block diagram showing a refresh control circuit of a semiconductor memory device according to an embodiment of the present invention.

도 2를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치의 리프레쉬 제어 회로는 리프레쉬 모드정의부(100), 리프레쉬 제어부(200), 및 자동 배속 전환부(300)를 포함한다.
Referring to FIG. 2, the refresh control circuit of the semiconductor memory device according to the embodiment of the present invention includes a refresh mode defining unit 100, a refresh control unit 200, and an automatic double speed switching unit 300.

리프레쉬 모드 정의부(100)는 테스트 모드(Test Mode), 퓨즈(Fuse) 프로그래밍, 또는 MRS(Mode Register Set) 등에 해서 설정되는 외부 입력(REF_MODE)에 응답하여 리프레쉬되는 배속 방식이 설정되고, 설정된 배속 방식에 따라 리프레쉬 모드신호(MODE_1~MODE_n)를 출력한다.
The refresh mode defining unit 100 sets a refresh rate that is refreshed in response to an external input REF_MODE set in a test mode, a fuse programming, or a MRS (Mode Register Set) And outputs the refresh mode signals MODE_1 to MODE_n according to the method.

리프레쉬 제어부(200)는 리프레쉬 명령(REF_CMD)에 응답하여 리프레쉬 명령(REF_CMD) 1회 당 리프레쉬되는 메모리 셀들의 개수를 배속 인에이블(EN_REF_2X)에 따라 1배(원래의 Y bits, 1배속) 또는 2배(원래의 Y bits의 2배인 2*Y bits, 2배속)로 제어하고, 활성화구간을 가지는 리프레쉬 신호(REF)를 출력한다.
The refresh control unit 200 sets the number of memory cells to be refreshed per refresh command REF_CMD by 1 (original Y bits, 1x) or 2 (twice) according to the double-speed enable EN_REF_2X in response to the refresh command REF_CMD, (2 * Y bits, twice the original Y bits), and outputs a refresh signal REF having an activation period.

여기에서, 리프레쉬 신호(REF)는 리프레쉬 명령(REF_CMD)이 인가될 때 활성화 되었다가 한번의 리프레쉬 명령(REF_CMD) 당 리프레쉬되는 메모리 셀들의 개수에 해당하는 메모리 셀이 리프레쉬 완료된 후에 비활성화되는 특징을 가지므로, 한번의 리프레쉬 명령(REF_CMD) 이후에 리프레쉬 신호(REF)가 활성화되었다가 비활성화된 이후에 다시 리프레쉬 명령(REF_CMD)이 인가될 수 있을 것이다. 또한, 리프레쉬 신호(REF)의 활성화 구간은 배속 인에이블(EN_REF_2X)의 논리값에 관계없이 일정한 시간 간격을 가지며, DRAM의 리프레쉬 동작에 관련된 동작 규격인 tRFC(리프레쉬 로우 싸이클 타임)보다 짧다.
Here, since the refresh signal REF is activated when the refresh command REF_CMD is applied and the memory cell corresponding to the number of memory cells to be refreshed per refresh command REF_CMD is disabled after the refresh is completed , The refresh command REF_CMD may be applied after the refresh signal REF is activated and deactivated after one refresh command REF_CMD. The activation period of the refresh signal REF has a constant time interval regardless of the logical value of the double-speed enable EN_REF_2X and is shorter than the operation standard tRFC (refresh low cycle time) related to the refresh operation of the DRAM.

보다 상세하게, 리프레쉬 제어부(200)는 리프레쉬 명령(REF_CMD)이 인가되고 배속 인에이블(EN_REF_2X)이 비활성화된 경우에 한번의 리프레쉬 명령(REF_CMD) 당 리프레쉬되는 메모리 셀들의 개수를 Y bits가 되도록 제어하고, 활성화구간을 가지는 리프레쉬 신호(REF)를 출력한다. 이와 달리, 리프레쉬 명령(REF_CMD)이 인가되고 배속 인에이블(EN_REF_2X)이 활성화된 경우에 한번의 리프레쉬 명령(REF_CMD) 당 리프레쉬되는 메모리 셀들의 개수를 2배(2*Y btis)가 되도록 2배속으로 제어하고, 활성화구간을 가지는 리프레쉬 신호(REF)를 출력한다.
More specifically, when the refresh command REF_CMD is applied and the double-speed enable EN_REF_2X is inactivated, the refresh control unit 200 controls the number of memory cells to be refreshed per refresh command REF_CMD to be Y bits , And outputs a refresh signal REF having an activation period. Alternatively, when the refresh command REF_CMD is applied and the double-speed enable EN_REF_2X is activated, the number of memory cells to be refreshed per refresh command REF_CMD is doubled (2 * Y btis) so that the number of memory cells is doubled And outputs a refresh signal REF having an activation period.

참고적으로, 리프레쉬 제어부(200)의 구성은 종래 기술과 동일한 구성이며, 해당 기술분야의 당업자라면 다양한 형태로 구성할 수 있으므로, 자세한 회로는 생략한다.
For reference, the configuration of the refresh control unit 200 is the same as that of the prior art, and a person skilled in the art can make various configurations, so a detailed circuit is omitted.

자동 배속 전환부(300)는 리프레쉬 모드신호(MODE_1~MODE_n) 및 리프레쉬 신호(REF)에 응답하여 배속 인에이블(EN_REF_2X)를 출력한다.
The automatic double speed switching unit 300 outputs a double speed enable signal EN_REF_2X in response to the refresh mode signals MODE_1 to MODE_n and the refresh signal REF.

보다 상세하게, 자동 배속 전환부(300)은 일정한 활성화 구간을 갖는 연속된 리프레쉬 신호(REF)가 입력되는 시간 동안에, 리프레쉬 신호(REF)의 활성화 구간을 감지하고 그 구간이 감지될 때마다 배속 인에이블(EN_REF_2X)을 활성화 또는 비활성화 사이를 천이하면서, 일정한 패턴을 갖는 배속 인에이블(EN_REF_2X)를 출력한다. 연속된 리프레쉬 신호(REF)가 입력되는 동안에 배속 인에이블(EN_REF_2X)가 활성화 또는 비활성화 사이를 천이하는 횟수는 리프레쉬 모드신호(MODE_1~MODE_n)에 따라 일정한 비율로 결정되고 이러한 일정한 비율에 따라 일정한 패턴이 결정되는 것이다. 즉, 리프레쉬 모드신호(MODE_1~MODE_n)에 따라 배속 인에이블(EN_REF_2X)의 활성화/비활성화 사이에서 변경되는 일정한 패턴이 결정된다.
More specifically, the automatic double speed switching unit 300 detects the activation period of the refresh signal REF during a period of time during which a continuous refresh signal REF having a predetermined activation period is input, (EN_REF_2X) having a constant pattern while transitioning the enable (EN_REF_2X) between activation or deactivation. The number of times the double-speed enable EN_REF_2X transitions between activation or deactivation while the consecutive refresh signals REF are input is determined at a constant rate according to the refresh mode signals MODE_1 to MODE_n, It is decided. That is, a certain pattern to be changed between activation / deactivation of the double-speed enable EN_REF_2X is determined according to the refresh mode signals MODE_1 to MODE_n.

도 3은 본 발명의 실시예에 따른 리프레쉬 제어 회로의 자동 배속 전환부를 도시한 구체적인 회로도이다
3 is a specific circuit diagram showing the automatic double speed switching unit of the refresh control circuit according to the embodiment of the present invention

도 3을 참조하면, 자동 배속 전환부(300)는 논리합연산부(310), 카운터부(320), 신호조합부(330), 배속모드선택부(340), 및 논리곱연산부(350)을 포함한다.
3, the automatic double speed switching unit 300 includes an OR operation unit 310, a counter unit 320, a signal combination unit 330, a double-speed mode selection unit 340, and an AND operation unit 350 do.

우선, 본 실시예에 따른 리프레쉬 모드정의부(100)의 리프레쉬 모드신호(MODE_1~MODE_n)를 4개로 구성하고, 한번의 리프레쉬 명령(REF_CMD) 당 리프레쉬되는 메모리 셀들의 개수를 기준으로 원래의 배속인 1배속, 1.25배속, 1.5배속, 1.75배속, 및 2배속의 리프레쉬 모드가 설정될 수 있다고 가정한다.
First, the refresh mode signals MODE_1 to MODE_n of the refresh mode defining unit 100 according to the present embodiment are configured into four, and the number of refresh mode signals MODE_1 to MODE_n It is assumed that a refresh mode of 1x, 1.25x, 1.5x, 1.75x, and 2x can be set.

논리합 연산부(310)는 리프레쉬 모드 정의부(100)의 제 1 내지 4 리프레쉬 모드신호(MODE_1~MODE_4)를 입력으로 받아 논리합(OR)연산을 하여 전환 인에이블(CHANGE_EN)을 출력한다. 보다 상세하게, 제 1 내지 4 리프레쉬 모드신호(MODE_1~MODE_4) 중 어느 하나라도 하이 레벨로 활성화된 신호를 갖는 경우, 전환 인에이블(CHANGE_EN)은 하이 레벨로 활성화된다. 참고적으로, 제 1 내지 4 리프레쉬 모드신호(MODE_1~MODE_4) 중 2개 이상이 하이 레벨의 활성화된 신호를 가질 수는 없다.
The OR operation unit 310 receives the first to fourth refresh mode signals MODE_1 to MODE_4 of the refresh mode defining unit 100 as inputs and performs an OR operation to output a switching enable signal CHANGE_EN. More specifically, when any one of the first to fourth refresh mode signals MODE_1 to MODE_4 has a signal activated to a high level, the switching enable (CHANGE_EN) is activated to a high level. For reference, two or more of the first to fourth refresh mode signals MODE_1 to MODE_4 can not have a high-level activated signal.

카운터부(320)는 리프레쉬 신호(REF) 및 전환 인에이블(CHANGE_EN)에 응답하여 제 1, 2 카운터신호(OUT0, OUT1)를 출력한다. 보다 상세하게, 카운터부(320)은 전환 인에이블(CHANGE_EN)이 하이 레벨로 활성화되고, 다수의 리프레쉬 신호(REF)의 하이 레벨을 갖는 활성화 구간이 입력되는 경우에 리프레쉬 신호(REF)의 활성화 구간의 하강 에지(edge)를 카운트하여 제 1, 2 카운터출력(OUT0, OUT1)의 논리값을 '11', '01', '10', 또는 '00'의 순서로 반복하여 출력한다. 카운터부(320)은 일반적으로 사용되는 2비트(bit) 카운터(Counter) 회로이므로, 자세한 구성에 대한 설명은 생략한다. 카운터부(320)은 전환 인에이블(CHANGE_EN)이 로우 레벨로 비활성화된 경우에는 동작하지 않는다.
The counter 320 outputs the first and second counter signals OUT0 and OUT1 in response to the refresh signal REF and the switching enable signal CHANGE_EN. More specifically, in the case where the switching enable (CHANGE_EN) is activated to the high level and the activation period having the high level of the plurality of refresh signals (REF) is input, the counter 320 generates the refresh period And outputs the logic values of the first and second counter outputs OUT0 and OUT1 repeatedly in the order of '11', '01', '10', or '00'. Since the counter 320 is a generally used 2-bit counter circuit, a detailed description of the configuration will be omitted. The counter 320 does not operate when the switching enable (CHANGE_EN) is inactivated to the low level.

신호조합부(330)는 제 1, 2 카운트출력(OUT0, OUT1) 신호에 응답하여 제 1 내지 3배속제어신호(OUT_125X, OUT_150X, OUT_175X)를 출력한다.
The signal combining unit 330 outputs the first to third-speed control signals OUT_125X, OUT_150X, and OUT_175X in response to the first and second count outputs OUT0 and OUT1.

신호조합부(330)는 제 1 내지 4 인버터(INV1~INV4), 및 제1 내지 3 낸드게이트(NAND1, NAND2, NAND3)를 포함한다. 제 1 카운터출력(OUT0)는 제 2 낸드게이트(NAND2)의 일단에 연결되고, 제 1, 3 인버터(INV1, INV3)의 입력에 연결된다. 제 2 카운트출력(OUT1)는 제 1 낸드게이트(NAND1)의 일단에 연결되고, 제 2, 4 인버터(INV2, INV4)의 입력에 연결된다. 제 1 인버터(INV1)의 출력은 제 1 낸드게이트(NAND1)의 나머지 일단에 연결되고, 제 2 인버터(INV2)의 출력은 제 2 낸드게이트(NAND2)의 나머지 일단에 연결되고, 제 3 인버터(INV3)의 출력 및 제 4 인버터(INV4)의 출력은 제 3 낸드게이트(NAND3)의 두 입력단에 각각 연결한다. 제 1 내지 3 낸드게이트(NAND1, NAND2, NAND3)의 출력은 각각 제 1 내지 3 배속제어신호(OUT_125X, OUT_150X, OUT_175X)에 연결된다.
The signal combination unit 330 includes first to fourth inverters INV1 to INV4 and first to third NAND gates NAND1, NAND2 and NAND3. The first counter output OUT0 is connected to one end of the second NAND gate NAND2 and is connected to the inputs of the first and third inverters INV1 and INV3. The second count output OUT1 is connected to one end of the first NAND gate NAND1 and is connected to the inputs of the second and fourth inverters INV2 and INV4. The output of the first inverter INV1 is connected to the other end of the first NAND gate NAND1 and the output of the second inverter INV2 is connected to the other end of the second NAND gate NAND2, INV3 and the output of the fourth inverter INV4 are connected to the two input terminals of the third NAND gate NAND3, respectively. Outputs of the first to third NAND gates NAND1, NAND2 and NAND3 are connected to the first to third speed control signals OUT_125X, OUT_150X and OUT_175X, respectively.

배속모드 선택부(340)는 제 1 내지 3 배속제어신호(OUT_125X, OUT_150X, OUT_175X) 및 하이 레벨의 논리값 '1'을 갖는 공급전압(VDD)을 입력받고, 제 1 내지 4 리프레쉬 모드신호(MODE_1~MODE_4)에 응답하여 제 1 내지 3 배속제어신호(OUT_125X, OUT_150X, OUT_175X) 및 공급전압(VDD) 중에 하나를 선택하여 그 선택된 신호를 출력한다.
The double speed mode selection unit 340 receives the first to third speed control signals OUT_125X, OUT_150X and OUT_175X and the supply voltage VDD having the high logic value '1' Speed control signals OUT_125X, OUT_150X, OUT_175X and the supply voltage VDD in response to the first to third speed control signals MODE_1 to MODE_4.

여기에서, 제 1 내지 4 리프레쉬 모드신호(MODE_1~MODE_4)중에서 제 1 리프레쉬 모드신호(MODE_1)만이 하이 레벨로 활성화되는 경우에는 제 1 배속제어신호(OUT_125X)가 선택되어 출력되고, 제 2 리프레쉬 모드신호(MODE_2)만이 하이 레벨로 활성화되는 경우에는 제 2 배속제어신호(OUT_150X)가 선택되어 출력되며, 제 3 리프레쉬 모드신호(MODE_3)만이 하이 레벨로 활성화되는 경우에는 제 3 배속제어신호(OUT_175X)가 선택되어 출력되고, 제 4 리프레쉬 모드신호(MODE_4)만이 하이 레벨로 활성화되는 경우에는 공급전압(VDD)가 선택되어 출력된다.Here, when only the first refresh mode signal MODE_1 is activated to the high level among the first to fourth refresh mode signals MODE_1 to MODE_4, the first speed control signal OUT_125X is selected and output, and the second refresh mode The second speed control signal OUT_150X is selected and output when only the signal MODE_2 is activated to the high level and the third speed control signal OUT_175X is selected when only the third refresh mode signal MODE_3 is activated to the high level, And when only the fourth refresh mode signal MODE_4 is activated to the high level, the supply voltage VDD is selected and outputted.

논리곱 연산부(350)는 배속모드 선택부(340)의 출력과 전환 인에이블(CHANGE_EN)를 논리곱 연산하여, 그 결과값을 배속 인에이블(EN_REF_2X)로 출력한다. 전환 인에이블(CHANGE_EN)이 하이 레벨로 활성화된 경우에는 배속모드 선택부(340)의 출력이 그대로 배속 인에이블(EN_REF_2X)로 출력되고, 전환 인에이블(CHANGE_EN)이 로우 레벨로 비활성화된 경우에는 배속 인에이블(EN_REF_2X)은 로우 레벨로 비활성화된다.
The AND operation unit 350 performs an AND operation on the output of the double-speed mode selection unit 340 and the switching enable (CHANGE_EN), and outputs the resultant value as a double-speed enable (EN_REF_2X). When the switching enable signal CHANGE_EN is activated to the high level, the output of the double-speed mode selecting unit 340 is directly output to the double-speed enable EN_REF_2X. When the switching enable signal CHANGE_EN is inactivated to the low level, Enabling (EN_REF_2X) is deactivated to low level.

이하에서, 도 3을 참조하여, 본 발명의 실시예에 따른 반도체 메모리 장치의 리프레쉬 제어 회로의 동작을 자세히 설명하기로 한다.
Hereinafter, the operation of the refresh control circuit of the semiconductor memory device according to the embodiment of the present invention will be described in detail with reference to FIG.

도 4는 도 2 및 도 3의 본 발명의 실시예에 따른 반도체 메모리 장치의 리프레쉬 제어 회로의 타이밍도이다.
4 is a timing chart of the refresh control circuit of the semiconductor memory device according to the embodiment of the present invention shown in Figs. 2 and 3. Fig.

리프레쉬 모드정의부(100)의 리프레쉬 모드신호(MODE_1~MODE_n)에 따라 한번의 리프레쉬 명령(REF_CMD) 당 리프레쉬되는 메모리 셀들의 개수를 기준으로 원래의 배속인 1배속, 1.25배속, 1.5배속, 1.75배속, 및 2배속의 리프레쉬 모드가 설정될 수 있으므로, 이를 하나씩 자세히 살펴보도록 한다.
1.25 times, 1.5 times, 1.5 times, 1.75 times, or 1.75 times the original number of memory cells based on the number of memory cells to be refreshed per refresh command (REF_CMD) in accordance with the refresh mode signals (MODE_1 to MODE_n) , And a double-speed refresh mode, which will be described one by one.

도 4의 타이밍도(a)를 참조하면, 제 1 내지 4 리프레쉬 모드신호(MODE_1~MODE_4) 중 어느 하나가 하이레벨의 논리값 '1'을 갖는 경우에는 전환 인에이블(CHANGE_EN)이 하이 레벨로 활성화되어 카운터부(320)가 동작하므로, 리프레쉬 신호(REF)의 하이 레벨을 갖는 활성화 구간의 하강 에지(edge)가 하나씩 입력될 때마다 이를 감지하고, 카운터(320)을 동작시켜 제 1, 2 카운터출력(OUT0, OUT1)의 값은 '11', '01', '10', 및 '00'의 순서로 반복하여 출력한다.
Referring to the timing diagram (a) of FIG. 4, when any one of the first to fourth refresh mode signals MODE_1 to MODE_4 has a logical value '1' of a high level, the switching enable signal CHANGE_EN is set to a high level Each time the falling edge of the active period having the high level of the refresh signal REF is inputted one by one and the counter 320 is operated to operate the counter 320 so that the first, The values of the counter outputs OUT0 and OUT1 are repeatedly output in the order of '11', '01', '10', and '00'.

그래서, 제 1, 2 카운터출력(OUT0, OUT1)를 입력받는 신호조합부(330)는 제 1 배속제어신호(OUT_125X)를 활성화 또는 비활성화 사이를 천이하는 일정한 패턴인 '1', '0', '0', '0'으로 순차적으로 반복하여 출력하고, 제 2 배속제어신호(OUT_150X)를 활성화 또는 비활성화 사이를 천이하는 일정한 패턴인 '1', '0', '1', '0'으로 순차적으로 반복하여 출력하고, 제 3 배속제어신호(OUT_175X)로 활성화 또는 비활성화 사이를 천이하는 일정한 패턴인 '1', '1', '1', '0'으로 순차적으로 반복하여 출력한다.
The signal combining unit 330 receives the first and second counter outputs OUT0 and OUT1 and outputs the first and second speed control signals OUT_125X and OUT_125X with a predetermined pattern of 1, 1 ',' 0 ',' 1 ', and' 0 ', which are constant patterns for sequentially switching between the activation and the inactivation of the second speed control signal OUT_150X, 1 ',' 1 ', and' 0 ', which are constant patterns for transitioning between activation or inactivation with the third speed control signal OUT_175X, in sequence.

만약, 1.25배속의 리프레쉬 모드인, 제 1 내지 4 리프레쉬 모드신호(MODE_1~MODE_4) 중 제 1 리프레쉬 모드신호(MODE_1)만이 하이 레벨로 활성화되는 경우 배속모드 선택부(340)는 제 1 배속제어신호(OUT_125X)를 선택하고, 활성화 또는 비활성화 사이를 천이하는 일정한 패턴인 '1', '0', '0', '0'으로 배속 인에이블(EN_REF_2X)을 반복하여 출력한다. 이 때에 4개의 리프레쉬 명령(REF_CMD)이 연속하여 입력된다고 하였을 경우에, 연속된 4개의 리프레쉬 명령(REF_CMD)이 입력되는 시간 동안, 배속 인에이블(EN_REF_2X)을 일정한 패턴인 '1', '0', '0', '0'으로 출력하므로, 활성화 및 비활성화 구간의 비율에 따라 2배속으로 메모리 셀이 리프레쉬되는 시간 구간은 1/4이 된다. 따라서, 연속된 4개의 리프레쉬 명령(REF_CMD) 시간 동안에 평균적으로 한번의 리프레쉬 명령(REF_CMD) 당 리프레쉬되는 메모리 셀들의 개수는 원래의 1.25배가 된다. 따라서, 평균적으로 한번의 리프레쉬 명령(REF_CMD) 당 리프레쉬에 소비되는 전력소모는 1.25배가 된다.
If only the first refresh mode signal MODE_1 of the first to fourth refresh mode signals MODE_1 to MODE_4, which is the 1.25-times refresh mode, is activated to the high level, the double-speed mode selection unit 340 selects the first- (EN_REF_2X) with '1', '0', '0', and '0' as a constant pattern to switch between activation and deactivation. When the four refresh commands REF_CMD are continuously inputted at this time, the double-speed enable EN_REF_2X is set to '1' and '0', which are constant patterns, for the time during which four consecutive refresh commands REF_CMD are input. , '0', and '0', respectively. Thus, the time period during which the memory cell is refreshed at 2x speed is 1/4 depending on the ratio of the activation and inactivation sections. Thus, the number of memory cells to be refreshed per refresh command (REF_CMD) on average during the four consecutive refresh command (REF_CMD) times is 1.25 times the original number. Therefore, on average, the power consumption consumed for refreshing per refresh command (REF_CMD) is 1.25 times.

또한, 1.5배속의 리프레쉬 모드인, 만약 제 1 내지 4 리프레쉬 모드신호(MODE_1~MODE_4) 중 제 2 리프레쉬 모드신호(MODE_2)만이 하이레벨로 활성화되는 경우 배속모드 선택부(340)는 제 2 배속제어신호(OUT_150X)를 선택하고, 활성화 또는 비활성화 사이를 천이하는 일정한 패턴인 '1', '0', '1', '0'으로 배속 인에이블(EN_REF_2X)을 반복하여 출력한다. 이 때에 4개의 리프레쉬 명령(REF_CMD)이 연속하여 입력된다고 하였을 경우에, 연속된 4개의 리프레쉬 명령(REF_CMD)이 입력되는 시간 동안, 배속 인에이블(EN_REF_2X)을 일정한 패턴인 '1', '0', '1', '0'으로 출력하므로, 활성화 및 비활성화 구간의 비율에 따라 2배속으로 메모리 셀을 리프레쉬하는 시간 구간은 2/4이 된다. 따라서, 연속된 4개의 리프레쉬 명령(REF_CMD) 시간 동안에 평균적으로 한번의 리프레쉬 명령(REF_CMD) 당 리프레쉬되는 메모리 셀들의 개수는 원래의 1.5배가 된다. 따라서, 평균적으로 한번의 리프레쉬 명령(REF_CMD) 당 리프레쉬에 소비되는 전력소모는 1.5배가 된다.
When only the second refresh mode signal MODE_2 of the first to fourth refresh mode signals MODE_1 to MODE_4 is activated to a high level, the double speed mode selection unit 340 selects the second speed control mode (EN_REF_2X) is repeatedly output by selecting a signal OUT_150X and changing the state between activation and deactivation by a predetermined pattern of '1', '0', '1', and '0'. When the four refresh commands REF_CMD are continuously inputted at this time, the double-speed enable EN_REF_2X is set to '1' and '0', which are constant patterns, for the time during which four consecutive refresh commands REF_CMD are input. , '1', and '0', the time period for refreshing the memory cell at 2 × speed is 2/4 depending on the ratio of the activation and inactivation sections. Thus, the number of memory cells to be refreshed per refresh command REF_CMD on average during the four consecutive refresh command (REF_CMD) times is 1.5 times the original number. Therefore, on average, the power consumption consumed for refreshing per refresh command (REF_CMD) is 1.5 times.

또한, 1.75배속의 리프레쉬 모드인, 만약 제 1 내지 4 리프레쉬 모드신호(MODE_1~MODE_4) 중 제 3 리프레쉬 모드신호(MODE_3)만이 하이레벨로 활성화되는 경우 배속모드 선택부(340)는 제 3 배속제어신호(OUT_175X)를 선택하고, 활성화 또는 비활성화 사이를 천이하는 일정한 패턴인 '1', '1', '1', '0'으로 배속 인에이블(EN_REF_2X)을 반복하여 출력한다. 이 때에 4개의 리프레쉬 명령(REF_CMD)이 연속하여 입력된다고 하였을 경우에, 연속된 4개의 리프레쉬 명령(REF_CMD)이 입력되는 시간 동안, 배속 인에이블(EN_REF_2X)을 일정한 패턴인 '1', '1', '1', '0'으로 출력하므로, 활성화 및 비활성화 구간의 비율에 따라 2배속으로 메모리 셀을 리프레쉬하는 시간 구간은 3/4이 된다. 따라서, 연속된 4개의 리프레쉬 명령(REF_CMD) 시간 동안에 평균적으로 한번의 리프레쉬 명령(REF_CMD) 당 리프레쉬되는 메모리 셀들의 개수는 원래의 1.75배가 된다. 따라서, 평균적으로 한번의 리프레쉬 명령(REF_CMD) 당 리프레쉬에 소비되는 전력소모는 1.75배가 된다.
When only the third refresh mode signal MODE_3 of the first to fourth refresh mode signals MODE_1 to MODE_4 is activated to a high level, the double speed mode selection unit 340 selects the third speed control mode (EN_REF_2X) is repeatedly output by selecting a signal OUT_175X and changing the state between activation and deactivation to '1', '1', '1', and '0'. When the four refresh commands REF_CMD are continuously input at this time, the double-speed enable EN_REF_2X is set to '1' and '1', which are constant patterns, for the time during which four consecutive refresh commands REF_CMD are input. , '1', and '0', the time period for refreshing the memory cell at 2 × speed is 3/4 depending on the ratio of the activation and inactivation sections. Thus, the average number of memory cells to be refreshed per refresh command (REF_CMD) during the four consecutive refresh command (REF_CMD) times is 1.75 times the original number. Therefore, on average, the power consumption consumed for refreshing per refresh command (REF_CMD) is 1.75 times.

또한, 2배속의 리프레쉬 모드인, 만약 제 1 내지 4 리프레쉬 모드신호(MODE_1~MODE_4)중에서 제 4 리프레쉬 모드신호(MODE_4)만이 하이 레벨로 활성화되는 경우 배속모드 선택부(340)는 하이레벨의 논리값 '1'을 갖는 공급전압(VDD)을 선택하고, 배속 인에이블(EN_REF_2X)로 '1' 값을 계속하여 출력한다. 이 때에는 입력되는 리프레쉬 명령(REF_CMD)마다 항상 2배속으로 메모리 셀을 리프레쉬하게 되므로, 결국 평균적으로 한번의 리프레쉬 명령(REF_CMD) 당 리프레쉬되는 메모리 셀들의 개수는 원래의 2배가 된다. 따라서, 평균적으로 한번의 리프레쉬 명령(REF_CMD) 당 리프레쉬에 소비되는 전력소모는 2배가 된다.
When only the fourth refresh mode signal MODE_4 is activated to the high level from among the first to fourth refresh mode signals MODE_1 to MODE_4, the double-speed mode selection unit 340 selects the high- The supply voltage VDD having the value '1' is selected, and the value '1' is continuously output to the double-speed enable EN_REF_2X. At this time, since the memory cells are always refreshed at twice the speed of the input refresh command REF_CMD, the number of memory cells to be refreshed per refresh command REF_CMD on average is doubled. Therefore, on average, the power consumption consumed for refreshing per refresh command REF_CMD is doubled.

이와 달리, 도 4의 타이밍도(b)를 참조하면, 원래배속인 1배속의 리프레쉬 모드인, 제 1, 2, 3, 4 리프레쉬 모드신호(MODE_1~MODE_4)가 모두 로우 레벨의 논리값 '0'을 갖는 경우에 전환 인에이블(CHANGE_EN)이 로우 레벨로 비활성화되고, 배속 인에이블(EN_REF_2X)이 로우 레벨로 비활성화되므로, 리프레쉬 제어부(200)은 한번의 리프레쉬 명령(REF_CMD) 당 리프레쉬되는 메모리 셀을 원래의 개수(Y bits)에 해당하는 1배속으로 리프레쉬한다.
4, all the first, second, third, and fourth refresh mode signals (MODE_1 to MODE_4), which are originally double-speed refresh modes, The refresh enable signal CHANGE_EN is deactivated to a low level and the double-speed enable EN_REF_2X is deactivated to a low level so that the refresh control unit 200 can control the memory cell to be refreshed per one refresh command REF_CMD And is refreshed at 1x speed corresponding to the original number (Y bits).

전술한 바와 같이, 본 발명의 실시예에 따른 반도체 메모리 장치의 리프레쉬 제어 회로는 연속으로 입력되는 소정의 리프레쉬 명령(REF_CMD) 동안에, 평균적으로 리프레쉬 명령(REF_CMD) 1회 당 리프레쉬되는 메모리 셀들의 개수를 원래의 1배 ~ 2배(혹은 정수배) 사이에서 다양하게 선택할 수 있기 때문에, 메모리 셀의 데이터 유지 능력에 적합한 조건 하에서, 연속된 소정의 리프레쉬 명령 동안 평균적으로 리프레쉬 명령(REF_CMD) 1회 당 소비되는 리프레쉬 소비전력을 다양하게 선택할 수 있으므로, 트레이드-오프(Trade-off)관계에 있는 리프레쉬로 인한 소비전력을 감소 시킬 수 있다.
As described above, the refresh control circuit of the semiconductor memory device according to the embodiment of the present invention calculates the number of memory cells to be refreshed per refresh command (REF_CMD) on average during a predetermined refresh command REF_CMD (REF_CMD) is consumed on an average basis during a predetermined predetermined refresh command under a condition suitable for the data holding ability of the memory cell, since it can be selected in various ways from the original one to two times Since the refresh power consumption can be selected in various ways, the power consumption due to the refresh in the trade-off relationship can be reduced.

이상, 본 발명의 실시예에 따라 구체적인 설명을 하였다. 참고적으로 본 발명의 기술적 사상과는 직접 관련이 없는 부분이지만, 본 발명을 보다 자세히 설명하기 위하여 추가적인 구성을 포함한 실시예를 예시할 수 있다. 또한, 신호 및 회로의 활성화 상태를 나타내기 위한 액티브 하이(Active High) 또는 액티브 로우(Active Low)의 구성은 실시예에 따라 달라질 수 있다. 또한, 동일한 기능을 구현하기 위해 필요에 따라 트랜지스터의 구성은 변경될 수 있다. 이러한 실시의 변경에 다른 구체적인 설명은 경우의 수가 많고, 이에 대한 변경은 통상의 전문가라면 누구나 쉽게 유추할 수 있기에 그에 대한 열거는 생략하기로 한다.
The embodiments of the present invention have been described in detail above. Although the present invention has been fully described by way of example with reference to the accompanying drawings, it is to be understood that the invention is not limited to the disclosed embodiments. In addition, the configuration of the active high or the active low for indicating the activation state of the signal and the circuit may vary according to the embodiment. In addition, the configuration of the transistor can be changed as necessary in order to realize the same function. It should be noted that the detailed description of the modification of the embodiment is many in number, and the modification thereof can be easily deduced by any ordinary expert, so an enumeration thereof will be omitted.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
Thus, those skilled in the art will appreciate that the present invention may be embodied in other specific forms without departing from the spirit or essential characteristics thereof. It is therefore to be understood that the embodiments described above are to be considered in all respects only as illustrative and not restrictive. It is intended that the present invention covers the modifications and variations of this invention provided they come within the scope of the appended claims and their equivalents. .

100: 리프레쉬 모드정의부
200: 리프레쉬 제어부
300: 자동 배속 전환부 100: Refresh mode definition section
200: Refresh control unit
300: Automatic double speed switching unit

Claims (6)

외부 입력에 응답하여 리프레쉬 모드 신호를 출력하는 리프레쉬 모드 정의부;
상기 리프레쉬 모드 신호 및 리프레쉬 신호에 응답하여 일정한 패턴을 갖는 배속 인에이블 신호를 출력하기 위한 자동배속 전환부; 및
리프레쉬 명령에 응답하여, 상기 배속 인에이블에 따라 상기 리프레쉬 명령 1회 당 리프레쉬되는 메모리 셀들의 개수를 1배 또는 정수배로 제어하고, 상기 리프레쉬 신호를 출력하기 위한 리프레쉬 제어부
를 구비하는 반도체 메모리의 리프레쉬 제어 회로

A refresh mode defining unit that outputs a refresh mode signal in response to an external input;
An automatic double speed switching unit for outputting a double-speed enable signal having a predetermined pattern in response to the refresh mode signal and the refresh signal; And
In response to a refresh command, controls the number of memory cells to be refreshed per refresh command in accordance with the double-speed enable to be one or an integer multiple, and to output the refresh signal
A refresh control circuit

제 1 항에 있어서,
상기 외부 입력은
테스트 모드(Test Mode), 퓨즈(Fuse) 프로그래밍, 또는 MRS(Mode Register Set)에 따라 설정되는 것
을 특징으로 하는 반도체 메모리 장치의 리프레쉬 제어 회로
The method according to claim 1,
The external input
Test mode, Fuse programming, or MRS (Mode Register Set)
The refresh control circuit of the semiconductor memory device
제 1 항에 있어서,
상기 리프레쉬 신호는
항상 일정한 시간 길이의 활성화 구간을 갖고, 상기 활성화 구간 동안 상기 리프레쉬 명령 1회 당 리프레쉬되는 메모리 셀들이 모두 리프레쉬 되는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 제어회로
The method according to claim 1,
The refresh signal
Characterized in that all the memory cells to be refreshed per refresh command are refreshed during the active period with an active period of always constant time length,
제 1 항에 있어서,
상기 정수배는 2배인 것
을 특징으로 하는 반도체 메모리 장치의 리프레쉬 제어 회로
The method according to claim 1,
The integral multiple is two times
The refresh control circuit of the semiconductor memory device
제 1 항에 있어서,
상기 배속 인에이블 신호가 갖는 상기 일정한 패턴은
활성화 및 비활성화 구간의 비율에 따라 상기 활성화 구간의 비율이 0%이상 100%이하까지 다양한 값을 가지는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 제어 회로
The method according to claim 1,
The constant pattern of the double-speed enable signal
And the ratio of the active period to the activation period is varied from 0% to 100% according to the ratio of the activation period and the inactive period.
제 3 항에 있어서,
상기 자동 배속 전환부는
상기 리프레쉬 신호가 활성화구간을 감지하여 상기 일정한 패턴을 생성하기 위한 카운터회로를 구비하는것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 제어 회로





The method of claim 3,
The automatic double-
And a counter circuit for generating the predetermined pattern by sensing the activation period of the refresh signal.





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* Cited by examiner, † Cited by third party
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