KR20140032290A - 적층 세라믹 커패시터 및 그 제조방법. - Google Patents
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Abstract
본 발명은 유전체층을 포함하는 세라믹 본체; 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부전극; 및 상기 제1 내부전극과 전기적으로 연결된 제1 외부전극 및 상기 제2 내부전극과 전기적으로 연결된 제2 외부전극;을 포함하며, 상기 유전체층은 세라믹 분말을 소성하여 형성된 벌크형태의 유전체를 재분쇄하여 형성되는 유전체 입자와 열가소성 수지를 포함하는 적층 세라믹 전자부품을 제공한다.
Description
본 발명은 고온의 열처리가 필요 없어 제조 공정을 간소화할 수 있는 적층 세라믹 전자 부품 및 그 제조 방법에 관한 것이다.
일반적으로 커패시터, 인턱터, 압전체 소자, 바리스터, 또는 서미스터 등의 세라믹 재료를 사용하는 전자부품은 세라믹 재료로 이루어진 세라믹 본체, 본체 내부에 형성된 내부전극 및 상기 내부전극과 접속되도록 세라믹 본체 표면에 설치된 외부전극을 구비한다.
세라믹 전자부품 중 적층 세라믹 커패시터는 적층된 복수의 유전체층, 일 유전체층을 사이에 두고 대향 배치되는 내부전극, 상기 내부전극에 전기적으로 접속된 외부전극을 포함한다.
일반적으로, 적층 세라믹 커패시터의 제조방법은 세라믹 그린시트를 제조하고, 세라믹 그린시트 상에 도전성 페이스트를 인쇄하여 내부전극 막을 형성한다. 내부전극 막이 형성된 세라믹 그린시트를 수십 내지 수백층 까지 겹쳐 쌓아 올려 그린 세라믹 적층체를 만든다. 이 후 그린 세라믹 적층체를 고온 및 고압으로 압착하여 딱딱한 그린 세라믹 적층체를 만들고, 절단 공정을 거쳐 그린 칩을 제조한다. 이후 그린 칩을 가소, 소성, 연마하고, 외부전극을 형성하여 적층 세라믹 커패시터를 완성한다.
이러한 공법은 바인더를 제거하는 가소공정이 필요함과 동시에 성능 구현을 위해 열처리를 해야하는 번거로움이 있으며 환경 오염 등의 문제가 있어 최근, 기존의 공법을 통해서 제작되는 적층 세라믹 커패시터를 대체할 새로운 적층 세라믹 커패시터 및 그 제조 방법이 요구된다.
본 발명은 고온의 열처리가 필요 없어 제조 공정을 간소화할 수 있는 적층 세라믹 전자 부품 및 그 제조 방법을 제공하고자 한다.
본 발명의 일 실시형태는 유전체층을 포함하는 세라믹 본체; 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부전극; 및 상기 제1 내부전극과 전기적으로 연결된 제1 외부전극 및 상기 제2 내부전극과 전기적으로 연결된 제2 외부전극;을 포함하며, 상기 유전체층은 세라믹 분말을 소성하여 형성된 벌크형태의 유전체를 재분쇄하여 형성되는 유전체 입자와 열가소성 수지를 포함하는 적층 세라믹 전자부품을 제공한다.
상기 유전체층은 상기 유전체 입자 100 중량부 및 상기 열가소성 수지 20 내지 60 중량부를 포함할 수 있으며, 상기 유전체 입자는 0.5μm 내지 0.7μm의 크기를 가질 수 있다.
상기 제1 및 제2 내부전극은 전도성 폴리머를 포함할 수 있다.
상기 제1 및 제2 외부전극은 도전성 금속 및 에폭시 수지를 포함할 수 있으며, 상기 에폭시 수지는 페놀 노볼락형 에폭시 수지, 크레졸 노볼락형 에폭시 수지, 나프톨 변성 노볼락형 에폭시 수지, 비스페놀 A형 에폭시 수지, 비스페놀 F형 에폭시 수지, 비페닐형 에폭시 수지, 트리페닐형 에폭시 수지 등의 페놀계 글리시딜에테르형 에폭시 수지; 디시클로펜타디엔 골격을 갖는 디시클로펜타디엔형 에폭시 수지; 나프탈렌 골격을 갖는 나프탈렌형 에폭시 수지; 디하이드록시벤조피란형 에폭시 수지; 디아미노페닐메탄 등의 폴리아민을 원료로 한 글리시딜아민형 에폭시 수지; 트리페놀메탄형 에폭시 수지; 테트라페닐에탄형 에폭시 수지; 또는 이들의 혼합물일 수 있다.
본 발명의 일 실시형태는 유전체층을 포함하는 세라믹 본체; 상기 세라믹 본체 내에 배치되는 내부전극; 및 상기 내부전극과 전기적으로 연결된 외부전극;을 포함하며, 상기 유전체층은 유전체 입자 100 중량부 및 열가소성 수지 20 내지 60 중량부를 포함하는 적층 세라믹 전자부품을 제공한다.
상기 내부전극은 전도성 폴리머를 포함할 수 있으며, 상기 외부전극은 도전성 금속 및 에폭시 수지를 포함할 수 있다.
본 발명의 다른 실시형태는 유전체 입자를 마련하는 단계; 상기 유전체 입자를 열가소성 수지에 분산시켜 사출하는 방식으로 세라믹 시트를 마련하는 단계; 상기 세라믹 시트에 전도성 폴리머를 인쇄하여 내부전극을 형성하는 단계; 상기 내부전극이 인쇄된 세라믹 시트를 적층하여 세라믹 본체를 마련하는 단계; 상기 세라믹 본체의 측면에 외부전극 페이스트를 도포하는 단계; 및 상기 외부전극 페이스트를 경화시키는 단계; 를 포함하는 적층 세라믹 전자부품의 제조방법을 제공한다.
상기 유전체 입자를 마련하는 단계는 세라믹 분말을 소성하여 벌크 형태의 유전체를 제조하는 단계; 및 벌크 형태의 유전체를 분쇄하여 유전체 입자를 마련하는 단계; 를 포함할 수 있으며, 상기 유전체 입자는 0.5μm 내지 0.7μm의 크기를 가질 수 있다.
상기 외부전극 페이스트는 도전성 금속 및 에폭시 수지를 포함할 수 있으며, 상기 외부전극 페이스트를 경화시키는 단계는 150℃ 내지 250℃에서 수행될 수 있다.
본 발명의 적층 세라믹 전자부품 및 그 제조방법에 따르면 제조시 고온의 열처리가 불필요하기 때문에 공정이 간소해 지고 비용 절감 및 대량 생산이 가능한 효과가 있다.
도 1 은 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 개략적으로 나타내는 사시도이다.
도 2는 도 1의 A-A'단면도에 해당한다.
도 3은 본 발명의 일 실시 형태에 따른 적층 세라믹 전자부품의 제조 공정을 나타내는 흐름도이다.
도 2는 도 1의 A-A'단면도에 해당한다.
도 3은 본 발명의 일 실시 형태에 따른 적층 세라믹 전자부품의 제조 공정을 나타내는 흐름도이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.
도 1 및 도 2 는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 개략적으로 나타내며, 각각 사시도 및 도 1의 A-A'단면도에 해당한다.
본 발명의 일 실시형태는 유전체층(11)을 포함하는 세라믹 본체(10); 상기 세라믹 본체(10) 내에서 상기 유전체층(11)을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부전극(21,22); 및 상기 제1 내부전극(21)과 전기적으로 연결된 제1 외부전극(31) 및 상기 제2 내부전극(22)과 전기적으로 연결된 제2 외부전극(32);을 포함하며, 상기 유전체층(11)은 세라믹 분말을 소성하여 형성된 벌크형태의 유전체를 재분쇄하여 형성되는 유전체 입자(11a)와 열가소성 수지(11b)를 포함하는 적층 세라믹 전자부품을 제공한다.
상기 유전체층(11)에 포함되는 유전체 입자(11a)는 세라믹 분말을 그대로 사용하는 것이 아니라 소성을 통하여 벌크형태의 유전체로 제작한 후에 다시 분쇄하는 방법으로 얻어진다. 상기 세라믹 분말은 초기의 작은 시드(seed) 분말로부터 입상장을 통해 얻고자 하는 크기의 입자를 각각 독립적으로 형성시켜 얻어지므로, 표면의 결함 등으로 인하여 유전율이 저하될 수 있다.즉, 자유표면을 가지는 세라믹 분말의 경우에는 표면에 많은 결함이 있으며, 첨가제를 따로 적용하지 않은 관계로 열가소성 수지(11b)와 혼합시 용량이 확보되지 않을 수 있다. 따라서 적당한 절연특성의 확보가 가능하도록 소성을 통하여 유전체의 미세구조를 형성시킨 후 재분쇄하는 방식으로 유전체 입자(11a)를 얻는 것이 바람직하다.
상기 유전체 입자(11a)의 원재료인 세라믹 분말은 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않으며, 예를 들어, 티탄산바륨(BaTiO3) 분말일 수 있다.
유전체의 분쇄정도는 유전체의 시트 두께를 고려하여 결정할 수 있으며, 유전체 시트의 1/2 이하의 크기로 분쇄되어야 한다. 나아가 티탄산바륨의 유전율은 티탄산바륨 그레인(grain)의 크기가 0.5μm 내지 0.7μm일 때 최대값을 가지는 것에 비추어, 상기 유전체 입자(11a)는 0.5μm 내지 0.7μm의 크기를 가지는 것이 바람직하다.
상기 유전체층(11)은 상기 유전체 입자(11a) 100 중량부 및 상기 열가소성 수지(11b) 20 내지 60 중량부를 포함할 수 있으며, 열가소성 수지(11b)가 유전체 입자(11a) 100 중량부에 대해 20 중량부 미만인 경우, 유전체 입자(11a) 사이의 빈공간을 매우지 못할 수 있고, 60 중량부를 초과하여 포함되는 경우, 유전율 및 절연특성이 확보되지 못할 수 있다.
상기 열가소성 수지(11b)는 사출성형과 같은 방법으로 유전체 입자(11a)와 혼합하여 유전체층(11)을 형성시킬 수 있는 것이면 특별히 제한되지 않는다. 나아가 이에 제한되는 것은 아니나, 상기 열가소성 수지(11b)의 예로 폴리에틸렌수지, 폴리아세탈수지, 염화비닐수지, 폴리스티렌수지, 아크릴수지, 폴리프로필렌수지, 폴리카보네이트수지, ABS계 수지(acrylonitrile-butadiene-styrene resin) 등을 들 수 있다.
상기 제1 및 제2 내부전극(21,22)은 전도성 폴리머를 포함할 수 있다. 상기 전도성 폴리머는 전자 및 전류가 흐를 수 있는 것이면 특별히 제한되지 않으며, 그 예로 폴리아세틸렌, 폴리아닐린, 폴리싸이오펜, 폴리피롤 등을 들 수 있으나, 이에 제한되는 것은 아니다.
상기 제1 및 제2 외부전극(31,32)은 도전성 금속 및 에폭시 수지를 포함할 수 있으며, 상기 에폭시 수지는 페놀 노볼락형 에폭시 수지, 크레졸 노볼락형 에폭시 수지, 나프톨 변성 노볼락형 에폭시 수지, 비스페놀 A형 에폭시 수지, 비스페놀 F형 에폭시 수지, 비페닐형 에폭시 수지, 트리페닐형 에폭시 수지 등의 페놀계 글리시딜에테르형 에폭시 수지; 디시클로펜타디엔 골격을 갖는 디시클로펜타디엔형 에폭시 수지; 나프탈렌 골격을 갖는 나프탈렌형 에폭시 수지; 디하이드록시벤조피란형 에폭시 수지; 디아미노페닐메탄 등의 폴리아민을 원료로 한 글리시딜아민형 에폭시 수지; 트리페놀메탄형 에폭시 수지; 테트라페닐에탄형 에폭시 수지; 또는 이들의 혼합물일 수 있다.
상기 제1 및 제2 외부전극(31,32)에 포함되는 도전성 금속은 정전 용량 형성을 위해 상기 내부전극(21,22)과 전기적으로 연결될 수 있는 재질이면 특별히 제한되지 않으며, 예를 들어, 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
본 발명의 일 실시형태에 따른 적측 세라믹 전자부품은 유전체층(11)을 포함하는 세라믹 본체(10); 상기 세라믹 본체(10) 내에 배치되는 내부전극(21,22); 및 상기 내부전극(21,22)과 전기적으로 연결된 외부전극(31,32);을 포함하며, 상기 유전체층(11)은 유전체 입자(11a) 100 중량부 및 열가소성 수지(11b) 20 내지 60 중량부를 포함할 수 있다.
상기 내부전극(21,22)은 전도성 폴리머를 포함할 수 있으며, 상기 외부전극(31,32)은 도전성 금속 및 에폭시 수지를 포함할 수 있다.
본 발명의 다른 실시형태는 유전체 입자(11a)를 마련하는 단계; 상기 유전체 입자(11a)를 열가소성 수지(11b)에 분산시켜 사출하는 방식으로 세라믹 시트를 마련하는 단계; 상기 세라믹 시트에 전도성 폴리머를 인쇄하여 내부전극(21,22)을 형성하는 단계; 상기 내부전극(21,22)이 인쇄된 세라믹 시트를 적층하여 세라믹 본체(10)를 마련하는 단계; 상기 세라믹 본체(10)의 측면에 외부전극 페이스트를 도포하는 단계; 및 상기 외부전극 페이스트를 경화시키는 단계; 를 포함하는 적층 세라믹 전자부품의 제조방법을 제공한다.
상기 유전체 입자(11a)를 마련하는 단계는 세라믹 분말을 소성하여 벌크 형태의 유전체를 제조하는 단계; 및 벌크 형태의 유전체를 분쇄하여 유전체 입자(11a)를 마련하는 단계; 를 포함할 수 있으며, 상기 유전체 입자(11a)는 0.5μm 내지 0.7μm의 크기를 가질 수 있다.
본 발명이 제공하는 방법에 따라 유전체 입자(11a)와 열가소성 수지(11b)를 혼합하여 사출하는 방식으로 세라믹 시트를 제작하는 경우, 유기 용매를 사용하지 않기 때문에 시트형성을 위한 별도의 필름을 사용하지 않아도 되는 장점이 있다. 나아가 제거되어야 하는 바인더가 포함되지 않으므로 고온의 열처리를 하지 않아도 되며, 환경적으로도 유리하다.
상기 내부전극(21,22)의 형성과 관련하여 기존 방식은 금속인 내부전극을 소결시키는 열처리를 통해 적층 세라믹 전자부품을 제조하였으나, 본 발명은 금속 대신 전도성 폴리머를 사용하여 세라믹 시트에 직접 전도성 폴리머를 인쇄하여 내부전극의 역할을 하도록 한다. 전도성 폴리머의 경우 내부전극 소결을 위한 별도의 열처리 과정을 거치지 않아도 되는 장점이 있다.
상기 외부전극 페이스트는 도전성 금속 및 에폭시 수지를 포함할 수 있다.
본 발명의 적층 세라믹 전자부품의 본체는 기존의 세라믹 본체(10)와 달리, 폴리머를 포함하고 있기 때문에 고온의 열처리는 사용할 수 없으며, 이 때문에 외부전극(31,32)의 경화 역시 폴리머의 분해가 잘 일어나지 않는 200℃ 근방에서 수행되어야 한다. 좀 더 바람직하게 상기 경화시키는 단계는 150℃ 내지 250℃에서 수행될 수 있다.
본 발명은 유전체층(11), 내부전극(21,22) 및 외부전극(31,32)이 폴리머를 포함하여 형성되며, 이로인해 고온의 열처리가 불필요하기 때문에 적층 세라믹 전자부품의 제조공정이 간소해 지고 제조 비용을 절감할 수 있는 효과가 있다.
나아가 유전체층과 내부전극의 소결수축 거동차이에 따른 불량을 방지할 수 있으며, 폴리머의 탄성으로 인해 충격흡수가 뛰어나 크랙 발생을 완화할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
10 : 세라믹 본체
11 : 유전체층
11a : 유전체 입자
11b : 열가소성 수지
21 : 제1 내부전극
22 : 제2 내부전극
31 : 제1 외부전극
32 : 제2 외부전극
11 : 유전체층
11a : 유전체 입자
11b : 열가소성 수지
21 : 제1 내부전극
22 : 제2 내부전극
31 : 제1 외부전극
32 : 제2 외부전극
Claims (14)
- 유전체층을 포함하는 세라믹 본체;
상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부전극; 및
상기 제1 내부전극과 전기적으로 연결된 제1 외부전극 및 상기 제2 내부전극과 전기적으로 연결된 제2 외부전극;을 포함하며,
상기 유전체층은 세라믹 분말을 소성하여 형성된 벌크형태의 유전체를 재분쇄하여 형성되는 유전체 입자와 열가소성 수지를 포함하는 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 유전체층은 상기 유전체 입자 100 중량부; 및
상기 열가소성 수지 20 내지 60 중량부; 를 포함하는 것을 특징으로 하는 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 유전체 입자는 0.5μm 내지 0.7μm의 크기를 갖는 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 제1 및 제2 내부전극은 전도성 폴리머를 포함하는 것을 특징으로 하는 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 제1 및 제2 외부전극은 도전성 금속 및 에폭시 수지를 포함하는 것을 특징으로 하는 적층 세라믹 전자부품.
- 제 4항에 있어서,
상기 에폭시 수지는 페놀 노볼락형 에폭시 수지, 크레졸 노볼락형 에폭시 수지, 나프톨 변성 노볼락형 에폭시 수지, 비스페놀 A형 에폭시 수지, 비스페놀 F형 에폭시 수지, 비페닐형 에폭시 수지, 트리페닐형 에폭시 수지 등의 페놀계 글리시딜에테르형 에폭시 수지; 디시클로펜타디엔 골격을 갖는 디시클로펜타디엔형 에폭시 수지; 나프탈렌 골격을 갖는 나프탈렌형 에폭시 수지; 디하이드록시벤조피란형 에폭시 수지; 디아미노페닐메탄 등의 폴리아민을 원료로 한 글리시딜아민형 에폭시 수지; 트리페놀메탄형 에폭시 수지; 테트라페닐에탄형 에폭시 수지; 또는 이들의 혼합물인 적층 세라믹 전자부품.
- 유전체층을 포함하는 세라믹 본체;
상기 세라믹 본체 내에 배치되는 내부전극; 및
상기 내부전극과 전기적으로 연결된 외부전극;을 포함하며,
상기 유전체층은 유전체 입자 100 중량부 및 열가소성 수지 20 내지 60 중량부를 포함하는 적층 세라믹 전자부품.
- 제7항에 있어서,
상기 내부전극은 전도성 폴리머를 포함하는 적층 세라믹 전자부품.
- 제7항에 있어서,
상기 외부전극은 도전성 금속 및 에폭시 수지를 포함하는 것을 특징으로 하는 적층 세라믹 전자부품.
- 유전체 입자를 마련하는 단계;
상기 유전체 입자를 열가소성 수지에 분산시켜 사출하는 방식으로 세라믹 시트를 마련하는 단계;
상기 세라믹 시트에 전도성 폴리머를 인쇄하여 내부전극을 형성하는 단계;
상기 내부전극이 인쇄된 세라믹 시트를 적층하여 세라믹 본체를 마련하는 단계;
상기 세라믹 본체의 측면에 외부전극 페이스트를 도포하는 단계; 및
상기 외부전극 페이스트를 경화시키는 단계; 를 포함하는 적층 세라믹 전자부품의 제조방법.
- 제10항에 있어서,
상기 유전체 입자를 마련하는 단계는 세라믹 분말을 소성하여 벌크 형태의 유전체를 제조하는 단계; 및
벌크 형태의 유전체를 분쇄하여 유전체 입자를 마련하는 단계; 를 포함하는 적층 세라믹 전자부품의 제조방법.
- 제10항 또는 제11항에 있어서,
상기 유전체 입자는 0.5μm 내지 0.7μm의 크기를 갖는 적층 세라믹 전자부품의 제조방법.
- 제10항에 있어서,
상기 외부전극 페이스트는 도전성 금속 및 에폭시 수지를 포함하는 것을 특징으로 하는 적층 세라믹 전자부품의 제조방법.
- 제10항에 있어서,
상기 외부전극 페이스트를 경화시키는 단계는 150℃ 내지 250℃에서 수행되는 것인 적층 세라믹 전자부품의 제조방법.
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| KR1020120099003A KR20140032290A (ko) | 2012-09-06 | 2012-09-06 | 적층 세라믹 커패시터 및 그 제조방법. |
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| KR1020120099003A KR20140032290A (ko) | 2012-09-06 | 2012-09-06 | 적층 세라믹 커패시터 및 그 제조방법. |
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|---|---|
| KR20140032290A true KR20140032290A (ko) | 2014-03-14 |
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| KR (1) | KR20140032290A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107403690A (zh) * | 2016-05-20 | 2017-11-28 | 三星电机株式会社 | 层叠电子部件及其制造方法 |
-
2012
- 2012-09-06 KR KR1020120099003A patent/KR20140032290A/ko not_active Application Discontinuation
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| CN107403690A (zh) * | 2016-05-20 | 2017-11-28 | 三星电机株式会社 | 层叠电子部件及其制造方法 |
| KR20170131069A (ko) * | 2016-05-20 | 2017-11-29 | 삼성전기주식회사 | 적층 전자부품 및 그 제조방법 |
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