KR20140011765A - Ultra thin film capacitor and menufacturing method thereof - Google Patents
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Abstract
Description
본 발명은 초박막 커패시터 및 그 제조방법에 관한 것이다. 구체적으로는 낮은 ESR 및 낮은 ESL을 구현하는 초박막 커패시터 및 그 제조방법에 관한 것이다.
The present invention relates to an ultra-thin capacitor and a method of manufacturing the same. Specifically, the present invention relates to an ultra-thin capacitor that realizes low ESR and low ESL, and a method of manufacturing the same.
최근에 이동통신기기 및 휴대용 전자기기의 시장이 확대됨에 따라, 초소형이면서도 높은 커패시턴스 값을 갖는 커패시터에 대한 요구가 증가하고 있다. 이에 따라 소형화가 가능하면서, 높은 커패시턴스 값을 얻을 수 있는 박막형 다층 세라믹 커패시터(multi-layered ceramic capacitor, MLCC)가 활발히 연구되고 있다. 하지만 박막형 다층 세라믹 커패시터라고 해도 수십층의 다층구조로 이루어져서 커패시턴스 값은 높으나 두께를 낮추는데 한계가 있다.2. Description of the Related Art [0002] Recently, as the market for mobile communication devices and portable electronic devices has expanded, there has been an increasing demand for capacitors having very small and high capacitance values. Accordingly, a multi-layered ceramic capacitor (MLCC) capable of obtaining a high capacitance value while enabling miniaturization has been actively studied. However, even thin-film multilayer ceramic capacitors have a multi-layer structure of dozens of layers, the capacitance value is high, but there is a limit in reducing the thickness.
최근에 이런 문제를 해결하기 위해 실리콘 기판 위에 박막전극과 유전체를 이용하여 박막형 커패시터 개발이 활발히 이루어지고 있다. Recently, thin film capacitors have been actively developed using thin film electrodes and dielectrics on silicon substrates to solve these problems.
그러나, 커패시턴스는 많이 높아졌으나, 박막 유전체의 특성에 맞는 사용가능한 전극이 제한되며, 그로 인해 커패시터에 기생하는 내부 등가직렬저항(ESR:Equivalent Series Resistance) 값이 높게 나타난다. ESR이 작을수록 더 좋은 성능의 커패시터가 되며, 기생 저항이 있으면 충방전 시간에 오차를 일으키고 누설 전류를 발생시켜 시스템 성능을 저하시키는 역할을 한다. 따라서, 높은 내부 ESR은 최근 들어 MPU(Microprocessor unit)과 같이 더 빠른 실행 속도와 에너지 소비를 적게 하는 제품 성능의 요구에 맞지 않아 실제 사용에 제한적일 수밖에 없다.
However, although the capacitance is much higher, usable electrodes are limited in accordance with the characteristics of the thin film dielectrics, and the value of the equivalent equivalent series resistance (ESR) parasitic on the capacitor is high. The smaller the ESR, the better the performance of the capacitor. The presence of parasitic resistance causes errors in charging and discharging time and causes the leakage current to degrade system performance. Therefore, high internal ESR is limited to practical use because it does not meet the requirement of product performance such as MPU (Microprocessor unit) which has faster execution speed and less energy consumption.
전술한 문제를 해결하고자, 박막 유전층과 번갈아 적층되는 내부 전극층에 비저항이 낮은 전극층을 부가함으로써 내부 ESR을 낮추고 내부 ESL을 낮출 수 있는 초박막 커패시터 및 그 제조방법을 제안하고자 한다. In order to solve the above problems, an ultra-thin film capacitor and a method of manufacturing the same may be proposed by adding an electrode layer having a low specific resistance to an internal electrode layer alternately stacked with a thin film dielectric layer, thereby lowering an internal ESR and an internal ESL.
전술한 문제를 해결하기 위하여, 본 발명의 제1 실시예에 따라, 기판; 기판 상에서 다수의 내부 전극층과 번갈아 적층된 박막 유전층에 의해 형성된 유전체; 기판 상의 유전체 내부에서 박막 유전층과 번갈아 적층된 다수의 내부 전극층에 의해 형성되되, 내부 전극층은 박막 유전층과 접하는 적층면을 갖는 제1 전극층 및 제1 전극층 사이에 형성되되 제1 전극층 보다 비저항이 낮은 물질로 이루어진 제2 전극층을 포함하는, 내부 전극; 및 기판 상의 내부 전극 양측에 형성되되, 각각 적층된 내부 전극층과 번갈아 전기적 연결된 비아 전극; 을 포함하여 이루어지는 초박막 커패시터가 제안된다.
In order to solve the above problem, according to the first embodiment of the present invention, there is provided a substrate; A dielectric formed by a thin film dielectric layer alternately stacked with a plurality of internal electrode layers on the substrate; A material formed by a plurality of internal electrode layers alternately stacked with a thin film dielectric layer in a dielectric on a substrate, wherein the internal electrode layer is formed between the first electrode layer and the first electrode layer having a lamination surface in contact with the thin film dielectric layer, and has a lower resistivity than the first electrode layer. An internal electrode comprising a second electrode layer made of; And via electrodes formed on both sides of the internal electrodes on the substrate, and alternately electrically connected to the stacked internal electrode layers. An ultra-thin capacitor comprising a is proposed.
이때, 하나의 예에서, 커패시터는: 기판 상에 그리고 유전체 및 내부 전극의 결합 구조체의 하부에 형성된 내부 패시베이션층; 및 기판 상에서 유전체의 외부를 둘러싸는 외부 패시베이션 막; 을 더 포함할 수 있다.
Here, in one example, the capacitor comprises: an inner passivation layer formed on the substrate and under the coupling structure of the dielectric and the internal electrode; And an outer passivation film surrounding the outside of the dielectric on the substrate; As shown in FIG.
또한, 하나의 예에 따르면, 내부 전극은, 최하부에 형성된 베이스 전극층 및 베이스 전극층의 상부에서 박막 유전층과 번갈아 적층된 다수의 내부 전극층을 포함할 수 있다.
In addition, according to one example, the internal electrode may include a base electrode layer formed at the bottom and a plurality of internal electrode layers alternately stacked with the thin film dielectric layer on the base electrode layer.
또한, 하나의 예에서, 박막 유전층은 BST(BaSrTiO3), SrTiO3, BaTiO3 나, Pb(Zr,Ti)O3 나, SrBi4Ti4O15 등의 비스무트(bismuth) 층상 화합물로 이루어질 수 있다.Further, in one example, a thin film dielectric layer is BST (BaSrTiO 3), SrTiO 3 , BaTiO 3 or Pb (Zr, Ti) O 3, or be made of a Bi (bismuth) layered compound, such as SrBi 4 Ti 4 O 15 have.
또 하나의 예에 따르면, 제1 전극층은 Pt 재질로 이루어질 수 있다. 또한, 제2 전극층은 Cu, Ag, Au, Al, Ru, Ir, Ni, Co, Mo, W 중 하나의 금속 물질로 이루어질 수 있다.
According to another example, the first electrode layer may be made of a Pt material. In addition, the second electrode layer may be made of one metal material of Cu, Ag, Au, Al, Ru, Ir, Ni, Co, Mo, W.
다음으로, 전술한 문제를 해결하기 위하여, 본 발명의 제2 실시예에 따라, 기판; 기판 상에서 다수의 내부 전극층과 번갈아 적층된 박막 유전층에 의해 형성된 유전체; 기판 상의 유전체 내부에서 박막 유전층과 번갈아 적층된 다수의 내부 전극층에 의해 형성되되, 내부 전극층은 제1 전극층 및 제1 전극층 보다 비저항이 낮은 물질로 이루어진 제2 전극층이 적층되어 이루어진, 내부 전극; 및 기판 상의 내부 전극 양측에 형성되되, 각각 적층된 내부 전극층과 번갈아 전기적 연결된 비아 전극; 을 포함하여 이루어지는 초박막 커패시터가 제안된다.
Next, in order to solve the above problem, according to the second embodiment of the present invention, there is provided a substrate; A dielectric formed by a thin film dielectric layer alternately stacked with a plurality of internal electrode layers on the substrate; An internal electrode formed by a plurality of internal electrode layers alternately stacked with a thin film dielectric layer in the dielectric on the substrate, wherein the internal electrode layer is formed by stacking a first electrode layer and a second electrode layer made of a material having a lower resistivity than the first electrode layer; And via electrodes formed on both sides of the internal electrodes on the substrate, and alternately electrically connected to the stacked internal electrode layers. An ultra-thin capacitor comprising a is proposed.
이때, 하나의 예에 있어서, 커패시터는: 기판 상에 그리고 유전체 및 내부 전극의 결합 구조체의 하부에 형성된 내부 패시베이션층; 및 기판 상에서 유전체의 외부를 둘러싸는 외부 패시베이션 막; 을 더 포함할 수 있다.
Here, in one example, the capacitor comprises: an inner passivation layer formed on the substrate and under the coupling structure of the dielectric and the internal electrode; And an outer passivation film surrounding the outside of the dielectric on the substrate; As shown in FIG.
또한, 하나의 예에서, 박막 유전층은 BST(BaSrTiO3), SrTiO3, BaTiO3 나, Pb(Zr,Ti)O3 나, SrBi4Ti4O15 등의 비스무트(bismuth) 층상 화합물로 이루어질 수 있다.Further, in one example, a thin film dielectric layer is BST (BaSrTiO 3), SrTiO 3 , BaTiO 3 or Pb (Zr, Ti) O 3, or be made of a Bi (bismuth) layered compound, such as SrBi 4 Ti 4 O 15 have.
또 하나의 예에 따르면, 제1 전극층은 Pt 재질로 이루어질 수 있다. 또한, 제2 전극층은 Cu, Ag, Au, Al, Ru, Ir, Ni, Co, Mo, W 중 하나의 금속 물질로 이루어질 수 있다.
According to another example, the first electrode layer may be made of a Pt material. In addition, the second electrode layer may be made of one metal material of Cu, Ag, Au, Al, Ru, Ir, Ni, Co, Mo, W.
다음으로, 전술한 문제를 해결하기 위하여, 본 발명의 제3 실시예에 따라, 기판을 준비하는 단계; 기판 상에 다수의 박막 유전층과 다수의 내부 전극층을 번갈아 적층시킨 내부전극 적층체를 형성시키되, 내부 전극층은 박막 유전층과 접하는 적층면을 갖는 제1 전극층 및 제1 전극층 사이에 형성되되 제1 전극층 보다 비저항이 낮은 물질로 이루어진 제2 전극층을 포함하도록 내부전극 적층체를 형성하는 단계; 및 기판 상에 형성된 내부전극 적층체의 양측에 비아홀을 형성하고, 비아홀의 충진 도전체가 적층된 내부 전극층과 번갈아 전기적 연결되도록 비아 전극을 형성하는 단계; 를 포함하여 이루어지는 초박막 커패시터 제조방법이 제안된다.
Next, in order to solve the above problem, according to a third embodiment of the present invention, preparing a substrate; An internal electrode stack is formed on the substrate by alternately stacking a plurality of thin film dielectric layers and a plurality of internal electrode layers, wherein the inner electrode layer is formed between the first electrode layer and the first electrode layer having a lamination surface in contact with the thin film dielectric layer, Forming an internal electrode stack to include a second electrode layer made of a material having a low specific resistance; Forming via holes on both sides of the internal electrode stack formed on the substrate, and forming via electrodes so that the filling conductors of the via holes are alternately electrically connected to the stacked internal electrode layers; It is proposed an ultra-thin film capacitor manufacturing method comprising a.
이때, 하나의 예에서, 기판을 준비하는 단계는 기판 상에 내부 패시베이션층을 형성하는 단계를 포함하고, 내부전극 적층체를 형성하는 단계에서는 내부 패시베이션층 상에 내부전극 적층체를 형성하되, 내부전극 적층체의 외부를 둘러싸는 외부 패시베이션 막을 형성하는 단계를 더 포함하고, 비아 전극을 형성하는 단계에서는 외부 패시베이션 막과 내부전극 적층체를 관통하는 비아홀을 형성하여 비아 전극을 형성할 수 있다.
At this time, in one example, preparing the substrate includes forming an internal passivation layer on the substrate, and in forming the internal electrode laminate, the internal electrode laminate is formed on the internal passivation layer, but The method may further include forming an outer passivation film surrounding the outside of the electrode stack, and in the forming of the via electrode, a via hole penetrating through the outer passivation film and the inner electrode stack may be formed.
또한, 하나의 예에 있어서, 박막 유전층은 ALD, PEALD, CVD, MOCVD, PECVD, PVD 공정 중의 어느 하나의 공정에 의해 형성될 수 있다. In addition, in one example, the thin film dielectric layer may be formed by any one of an ALD, PEALD, CVD, MOCVD, PECVD, PVD process.
이때, 박막 유전층은 BST(BaSrTiO3), SrTiO3, BaTiO3 나, Pb(Zr,Ti)O3 나, SrBi4Ti4O15 등의 비스무트(bismuth) 층상 화합물로 이루어질 수 있다.
At this time, the thin film dielectric layer may be made of a bismuth (bismuth) layered compounds, such as BST (BaSrTiO 3), SrTiO 3 , BaTiO 3 or, Pb (Zr, Ti) O 3 or, SrBi 4 Ti 4 O 15.
또한, 하나의 예에 따르면, 제1 전극층은 ALD, PEALD, CVD, MOCVD, PECVD, PVD 공정 중의 어느 하나의 공정에 의해 형성될 수 있고, 또한, 제2 전극층은 ALD, PEALD, CVD, MOCVD, PECVD, PVD 공정 중의 어느 하나의 공정 또는 도금 공정에 의해 형성될 수 있다.According to one example, the first electrode layer may be formed by any one of ALD, PEALD, CVD, MOCVD, PECVD, PVD processes, and the second electrode layer may be ALD, PEALD, CVD, MOCVD, It may be formed by any one of a PECVD, PVD process or a plating process.
이때, 또 하나의 예에서, 제1 전극층은 Pt 재질로 이루어질 수 있다. 또한, 제2 전극층은 Cu, Ag, Au, Al, Ru, Ir, Ni, Co, Mo, W 중 하나의 금속 물질로 이루어질 수 있다.
At this time, in another example, the first electrode layer may be made of a Pt material. In addition, the second electrode layer may be made of one metal material of Cu, Ag, Au, Al, Ru, Ir, Ni, Co, Mo, W.
다음으로, 전술한 문제를 해결하기 위하여, 본 발명의 제4 실시예에 따라, 기판을 준비하는 단계; 기판 상에 다수의 박막 유전층과 다수의 내부 전극층을 번갈아 적층시킨 내부전극 적층체를 형성시키되, 내부 전극층은 제1 전극층 및 제1 전극층 보다 비저항이 낮은 물질로 이루어진 제2 전극층이 적층되도록 내부전극 적층체를 형성하는 단계; 및 기판 상에 형성된 내부전극 적층체의 양측에 비아홀을 형성하고, 비아홀의 충진 도전체가 적층된 내부 전극층과 번갈아 전기적 연결되도록 비아 전극을 형성하는 단계; 를 포함하여 이루어지는 초박막 커패시터 제조방법이 제안된다.
Next, in order to solve the above problem, according to a fourth embodiment of the present invention, preparing a substrate; Internal electrode stacks are formed by alternately stacking a plurality of thin film dielectric layers and a plurality of internal electrode layers on a substrate, wherein the internal electrode layers are stacked such that the first electrode layer and a second electrode layer made of a material having a lower resistivity than the first electrode layer are stacked. Forming a sieve; Forming via holes on both sides of the internal electrode stack formed on the substrate, and forming via electrodes so that the filling conductors of the via holes are alternately electrically connected to the stacked internal electrode layers; It is proposed an ultra-thin film capacitor manufacturing method comprising a.
이때, 하나의 예에서, 기판을 준비하는 단계는 기판 상에 내부 패시베이션층을 형성하는 단계를 포함하고, 내부전극 적층체를 형성하는 단계에서는 내부 패시베이션층 상에 내부전극 적층체를 형성하되, 내부전극 적층체의 외부를 둘러싸는 외부 패시베이션 막을 형성하는 단계를 더 포함하고, 비아 전극을 형성하는 단계에서는 외부 패시베이션 막과 내부전극 적층체를 관통하는 비아홀을 형성하여 비아 전극을 형성할 수 있다.
At this time, in one example, preparing the substrate includes forming an internal passivation layer on the substrate, and in forming the internal electrode laminate, the internal electrode laminate is formed on the internal passivation layer, but The method may further include forming an outer passivation film surrounding the outside of the electrode stack, and in the forming of the via electrode, a via hole penetrating through the outer passivation film and the inner electrode stack may be formed.
또한, 하나의 예에 있어서, 박막 유전층은 BST(BaSrTiO3)을 이용하여 ALD, PEALD, CVD, MOCVD, PECVD, PVD 공정 중의 어느 하나의 공정에 의해 형성될 수 있다.
Further, in one example, the thin film dielectric layer may be formed by any one of ALD, PEALD, CVD, MOCVD, PECVD, PVD processes using BST (BaSrTiO 3 ).
또한, 하나의 예에 따르면, 제1 전극층은 ALD, PEALD, CVD, MOCVD, PECVD, PVD 공정 중의 어느 하나의 공정에 의해 형성될 수 있고, 또한, 제2 전극층은 ALD, PEALD, CVD, MOCVD, PECVD, PVD 공정 중의 어느 하나의 공정 또는 도금 공정에 의해 형성될 수 있다.According to one example, the first electrode layer may be formed by any one of ALD, PEALD, CVD, MOCVD, PECVD, PVD processes, and the second electrode layer may be ALD, PEALD, CVD, MOCVD, It may be formed by any one of a PECVD, PVD process or a plating process.
이때, 또 하나의 예에서, 제1 전극층은 Pt 재질로 이루어질 수 있고, 제2 전극층은 Cu, Ag, Au, Al, Ru, Ir, Ni, Co, Mo, W 중 하나의 금속 물질로 이루어질 수 있다.
At this time, in another example, the first electrode layer may be made of a Pt material, the second electrode layer may be made of one metal material of Cu, Ag, Au, Al, Ru, Ir, Ni, Co, Mo, W. have.
본 발명의 실시예에 따라, 박막 유전층과 번갈아 적층되는 내부 전극층에 비저항이 낮은 전극층을 부가함으로써 내부 ESR을 낮추고 내부 ESL을 낮출 수 있다.
According to the exemplary embodiment of the present invention, the internal ESR may be lowered and the internal ESL may be lowered by adding an electrode layer having a low specific resistance to the internal electrode layers alternately stacked with the thin film dielectric layer.
본 발명의 하나의 실시예에 따라, 반도체 제작 공정을 적용하여 박막 유전체, 예컨대, BST(BaSrTiO3)와 박막 전극, 예컨대 Pt(Platinium) 전극을 사용하므로, 최종 칩두께를 낮출 수 있다. 또한, 본 발명의 하나의 예에 따르면, 다층 세라믹 커패시터 보다 두께가 낮아서 내장 기판에 삽입하여 SiP(System in Package) 가능한 두께의 커패시터 제작이 가능할 수 있다.
According to one embodiment of the present invention, a thin film dielectric such as BST (BaSrTiO 3 ) and a thin film electrode such as Pt (platinum) electrode may be used by applying a semiconductor fabrication process, thereby reducing the final chip thickness. In addition, according to one example of the present invention, since the thickness is lower than that of the multilayer ceramic capacitor, a capacitor having a thickness capable of inserting into an embedded substrate (System in Package) may be possible.
또한, 종래의 수십에서 수백 층을 쌓는 MLCC는 전극의 총 실제 길이가 길어지므로 ESL(Equivalent Series Inductance)이 높은 반면, 본 발명의 실시예에 따르면, 고유전율의 유전체가 박막으로 두께가 낮고 전극 또한 박막으로 두께가 낮아 실제 전극의 길이가 짧아지는 효과가 있어 ESL을 낮출 수 있다. 이에 따라, 본 발명의 하나의 예에서, 고유전율을 가진 유전체를 사용하므로, 실제 전극 면적이 작아지고 그로 인해 ESL이 낮아져서 고주파 제품에 적용이 가능해 진다.
In addition, the MLCC, which has several hundreds of layers in the prior art, has a high ESL (Equivalent Series Inductance) because the total actual length of the electrode is long, but according to the embodiment of the present invention, the dielectric having a high dielectric constant is thin and the electrode is also thin. The low thickness of the thin film has the effect of shortening the length of the actual electrode, thereby reducing the ESL. Accordingly, in one example of the present invention, since a dielectric having a high dielectric constant is used, the actual electrode area is small, thereby lowering the ESL, thereby making it applicable to high frequency products.
게다가, 종래와 같이 내부 전극층으로 Pt 전극만 사용하면 내부 전극 저항이 높아져 ESR이 높아지는 문제가 발생하나, 본 발명의 하나의 실시예에 따르면, 비저항이 낮은 도전층, 예컨대 비저항이 낮은 금속을 제1 전극층, 예컨대 Pt 전극층 상하로 배치하여 전극의 전체 저항을 낮추는 효과가 있다. In addition, when only the Pt electrode is used as the internal electrode layer as in the related art, the internal electrode resistance is increased to increase the ESR. However, according to one embodiment of the present invention, a conductive layer having a low specific resistance, such as a metal having a low specific resistance, may be used. The upper and lower electrode layers, for example, Pt electrode layers, have the effect of lowering the overall resistance of the electrodes.
특히, 박막 가능한 유전체인 예컨대 BST 유전체의 유전체 특성을 발현하기 위해서는 박막 전극으로 예컨대 Pt 전극을 함께 사용해야하는데, 본 발명의 하나의 예에서와 같이 박막전극인 Pt 전극과 함께 비저항이 낮은 제2 전극층 더해서 사용하므로 높은 커패시턴스를 유지하면서 내부 저항을 낮추어 낮은 ESR을 갖는 커패시터 제작이 가능하다.
In particular, in order to express the dielectric properties of a thin film capable dielectric such as a BST dielectric, for example, a Pt electrode should be used together as a thin film electrode. This allows the fabrication of capacitors with low ESR by lowering internal resistance while maintaining high capacitance.
본 발명의 다양한 실시예에 따라 직접적으로 언급되지 않은 다양한 효과들이 본 발명의 실시예들에 따른 다양한 구성들로부터 당해 기술분야에서 통상의 지식을 지닌 자에 의해 도출될 수 있음은 자명하다.
It is apparent that various effects not directly referred to in accordance with various embodiments of the present invention can be derived by those of ordinary skill in the art from the various configurations according to the embodiments of the present invention.
도 1a는 본 발명의 하나의 실시예에 따른 초박막 커패시터를 개략적으로 나타낸 단면도이다.
도 1b는 본 발명의 또 하나의 실시예에 따른 초박막 커패시터를 개략적으로 나타낸 단면도이다.
도 2a는 도 1a에 따른 초박막 커패시터에서 박막 유전층 및 내부 전극층의 적층구조를 개략적으로 나타낸 도면이다.
도 2b는 도 1b에 따른 초박막 커패시터에서 박막 유전층 및 내부 전극층의 적층구조를 개략적으로 나타낸 도면이다.
도 3은 본 발명의 또 하나의 실시예에 따른 초박막 커패시터를 개략적으로 나타낸 단면도이다.
도 4a는 본 발명의 또 하나의 실시예에 따른 초박막 커패시터를 개략적으로 나타낸 단면도이다.
도 4b는 본 발명의 또 하나의 실시예에 따른 초박막 커패시터를 개략적으로 나타낸 단면도이다.
도 5a 내지 5c는 도 4a에 따른 초박막 커패시터 제조방법을 개략적으로 나타낸 도면이다.1A is a schematic cross-sectional view of an ultra-thin capacitor according to an embodiment of the present invention.
1B is a schematic cross-sectional view of an ultra-thin capacitor according to still another embodiment of the present invention.
FIG. 2A is a schematic diagram illustrating a laminated structure of a thin film dielectric layer and an internal electrode layer in the ultra-thin capacitor according to FIG. 1A.
FIG. 2B is a schematic view illustrating a laminated structure of a thin film dielectric layer and an internal electrode layer in the ultra-thin capacitor according to FIG. 1B.
3 is a cross-sectional view schematically showing an ultra-thin capacitor according to another embodiment of the present invention.
4A is a schematic cross-sectional view of an ultra-thin capacitor according to still another embodiment of the present invention.
4B is a schematic cross-sectional view of an ultra-thin capacitor according to still another embodiment of the present invention.
5A to 5C are schematic views illustrating a method of manufacturing the ultra-thin capacitor according to FIG. 4A.
전술한 과제를 달성하기 위한 본 발명의 실시예들이 첨부된 도면을 참조하여 설명될 것이다. 본 설명에 있어서, 동일부호는 동일한 구성을 의미하고, 당해 분야의 통상의 지식을 가진 자에게 본 발명의 이해를 도모하기 위하여 부차적인 설명은 생략될 수도 있다.BRIEF DESCRIPTION OF THE DRAWINGS Fig. 1 is a block diagram showing the configuration of a first embodiment of the present invention; Fig. In the description, the same reference numerals denote the same components, and a detailed description may be omitted for the sake of understanding of the present invention to those skilled in the art.
본 명세서에서 하나의 구성요소가 다른 구성요소와 연결, 결합 또는 배치 관계에서 '직접'이라는 한정이 없는 이상, '직접 연결, 결합 또는 배치'되는 형태뿐만 아니라 그들 사이에 또 다른 구성요소가 개재됨으로써 연결, 결합 또는 배치되는 형태로도 존재할 수 있다.As used herein, unless an element is referred to as being 'direct' in connection, combination, or placement with other elements, it is to be understood that not only are there forms of being 'directly connected, They may also be present in the form of being connected, bonded or disposed.
본 명세서에 비록 단수적 표현이 기재되어 있을지라도, 발명의 개념에 반하거나 명백히 다르거나 모순되게 해석되지 않는 이상 복수의 구성 전체를 대표하는 개념으로 사용될 수 있음에 유의하여야 한다. 본 명세서에서 '포함하는', '갖는', '구비하는', '포함하여 이루어지는' 등의 기재는 하나 또는 그 이상의 다른 구성요소 또는 그들의 조합의 존재 또는 부가 가능성이 있는 것으로 이해되어야 한다.It should be noted that, even though a singular expression is described in this specification, it can be used as a concept representing the entire constitution unless it is contrary to, or obviously different from, or inconsistent with the concept of the invention. It is to be understood that the description of 'comprising', 'having', 'comprising', 'comprising', etc., in this specification includes the possibility of the presence or addition of one or more other components or combinations thereof.
본 명세서에서 참조되는 도면들은 본 발명의 실시예를 설명하기 위한 예시로써, 모양, 크기, 두께 등은 기술적 특징의 효과적인 설명을 위해 과장되게 표현된 것일 수 있다.
BRIEF DESCRIPTION OF THE DRAWINGS The above and other features and advantages of the present invention will become more apparent by describing in detail exemplary embodiments thereof with reference to the attached drawings, in which: FIG.
우선, 본 발명의 제1 실시예에 따른 초박막 커패시터를 도면을 참조하여 구체적으로 살펴본다. 이때, 참조되는 도면에 기재되지 않은 도면부호는 동일한 구성을 나타내는 다른 도면에서의 도면부호일 수 있다.
First, the ultra-thin capacitor according to the first embodiment of the present invention will be described in detail with reference to the drawings. Here, reference numerals not shown in the drawings to be referred to may be reference numerals in other drawings showing the same configuration.
도 1a는 본 발명의 하나의 실시예에 따른 초박막 커패시터를 개략적으로 나타낸 단면도이고, 도 2a는 도 1a에 따른 초박막 커패시터에서 박막 유전층 및 내부 전극층의 적층구조를 개략적으로 나타낸 도면이고, 도 3은 본 발명의 또 하나의 실시예에 따른 초박막 커패시터를 개략적으로 나타낸 단면도이고, 도 4a는 본 발명의 또 하나의 실시예에 따른 초박막 커패시터를 개략적으로 나타낸 단면도이다.
1A is a cross-sectional view schematically showing an ultra thin film capacitor according to an embodiment of the present invention, FIG. 2A is a schematic view showing a stack structure of a thin film dielectric layer and an internal electrode layer in the ultra thin film capacitor according to FIG. 1A, and FIG. 4 is a cross-sectional view schematically showing an ultra-thin capacitor according to another embodiment of the present invention, Figure 4a is a schematic cross-sectional view showing an ultra-thin capacitor according to another embodiment of the present invention.
먼저, 도 1a를 참조하면, 하나의 예에 따른 초박막 커패시터는 기판(10), 다수의 박막 유전층(50)에 의해 형성된 유전체, 다수의 내부 전극층(30)에 의해 형성된 내부 전극, 및 비아 전극(70)을 포함하여 이루어질 수 있다. 또한, 도 4a를 참조하면, 하나의 예에 따른 초박막 커패시터는 내부 패시베이션층(20) 및 외부 패시베이션 막(80)을 더 포함할 수 있다.
First, referring to FIG. 1A, an ultra-thin capacitor according to an example may include a
구체적으로, 도 1a를 참조하면, 초박막 커패시터의 기판(10)은 실리콘, 알루미나, 사파이어 등의 재질로 이루어질 수 있다. 또한, 도 4a를 참조하면, 하나의 예에서, 기판 상에 내부 패시베이션층(20)이 구비될 수 있다. 게다가, 또 하나의 예에서, 내부 패시베이션층(20) 상에 유전체와 접착력을 향상시키기 위한 접착보조층(25)을 더 추가할 수 있다.
Specifically, referring to FIG. 1A, the
다음으로, 도 1a에 따른 초박막 커패시터의 유전체를 살펴본다.Next, the dielectric of the ultra-thin capacitor according to FIG. 1A will be described.
초박막 커패시터의 유전체는 기판 상에서 다수의 박막 유전층(50)이 적층되어 형성된다. 이때, 박막 유전층(50)은 다수의 내부 전극층(30)과 번갈아 적층된다.The dielectric of the ultra thin film capacitor is formed by stacking a plurality of thin film dielectric layers 50 on a substrate. In this case, the thin
또한, 하나의 예에서, 박막 유전층(50)은 BST(BaSrTiO3), SrTiO3, BaTiO3 이나, Pb(Zr,Ti)O3 이나, SrBi4Ti4O15 등의 비스무트(bismuth) 층상 화합물로 이루어질 수 있다.
Further, in one example, a thin
다음으로, 도 1a에 따른 초박막 커패시터의 내부 전극을 살펴본다.Next, the internal electrode of the ultra-thin capacitor according to Figure 1a.
초박막 커패시터의 내부 전극은 유전체 내부에서 다수의 내부 전극층(30)이 적층되어 형성된다. 이때, 다수의 내부 전극층(30)은 기판 상의 유전체 내부에서 다수의 박막 유전층(50)과 번갈아 적층되어 있다. 또한, 내부 전극층(30)은 제1 전극층(31)과 제2 전극층(33)을 포함하고 있다. 이때, 내부 전극층(30)의 제1 전극층(31)은 박막 유전층(50)과 접하는 적층면을 갖는다. 또한, 제2 전극층(33)은 제1 전극층(31) 사이에 형성되되 제1 전극층(31) 보다 비저항이 낮은 물질로 이루어진다. 도 2a를 참조하면, 제1 전극층(31) 사이에 제2 전극층(33)이 삽입되는 내부 전극층(30)을 도시하고 있다.The internal electrode of the ultra-thin capacitor is formed by stacking a plurality of internal electrode layers 30 inside the dielectric. In this case, the plurality of internal electrode layers 30 are alternately stacked with the plurality of thin film dielectric layers 50 inside the dielectric on the substrate. In addition, the
박막 유전층(50)와 접촉되는 제1 전극층(31)이 비저항이 높으므로, 비저항이 낮은 제2 전극층(33)을 제1 전극층(31) 사이에 부착시켜 커패시터의 내부 ESR(Equivalent Series Resistance)을 낮출 수 있다.
Since the
예컨대, 제1 전극층(31)은 Pt 또는 Au 재질로 이루어질 수 있다. For example, the
하나의 예에서, 제1 전극층(31)은 Pt 재질로 이루어질 수 있다. 이때, 제2 전극층(33)은 Cu, Ag, Au, Al, Ru, Ir, Ni, Co, Mo, W 중 하나의 금속 물질로 이루어질 수 있다.In one example, the
한편, 제1 전극층(31)이 Au 재질인 경우, 제2 전극층(33)은 Cu, Ag 중 하나의 금속 물질로 이루어질 수 있다.
Meanwhile, when the
이때, 도 3을 참조하여, 초박막 커패시터의 하나의 예를 더 살펴본다. 도 3을 참조하면, 초박막 커패시터의 내부 전극은 베이스 전극층 및 다수의 내부 전극층(30)을 포함하여 이루어질 수 있다. 이때, 베이스 전극층(30a)은 내부 전극 구조의 최하부에 형성되어 있다. 그리고 다수의 내부 전극층(30)은 베이스 전극층(30a)의 상부에서 다수의 박막 유전층(50)과 번갈아 적층되어 있다.
In this case, referring to FIG. 3, one example of the ultra-thin capacitor will be further described. Referring to FIG. 3, an inner electrode of the ultra thin film capacitor may include a base electrode layer and a plurality of inner electrode layers 30. At this time, the
다음으로, 도 1a에 따른 초박막 커패시터의 비아 전극(70)을 살펴본다.Next, the via
초박막 커패시터의 비아 전극(70)은 기판 상의 내부 전극 양측에 형성된다. 이때, 비아 전극 각각은 적층된 내부 전극층(30)과 번갈아 전기적 연결되어 있다.Via
예컨대, 도 4a를 참조하면, 비아 전극(70)은 외부 패시베이션 막(80)의 상부에 형성된 외부 전극패드(71)를 포함할 수 있다.
For example, referring to FIG. 4A, the via
다음으로, 도 4a를 참조하여, 제1 실시예에 따른 초박막 커패시터의 다른 예들을 살펴본다.Next, other examples of the ultra-thin capacitor according to the first embodiment will be described with reference to FIG. 4A.
도 4a를 참조하면, 하나의 예에서, 초박막 커패시터는 내부 패시베이션층(20)을 더 포함할 수 있다. 이때, 내부 패시베이션층(20)은 기판 상에 그리고 유전체 및 내부 전극의 결합 구조체의 하부에 형성된다. 예컨대, 내부 패시베이션층(20)은 예를 들면 SiNx, SiOx, TiOx, TaOx, SiON, AlOx 등의 무기 보호층, 또는, 예를 들면 폴리이미드 수지나 에폭시(epoxy) 수지 등의 유기 보호층(또는 유기 절연층)을 이용할 수 있다. 또한, 도 4a를 더 참조하면, 하나의 예에서, 내부 패시베이션층(20)과 유전체 및 내부 전극의 결합 구조체 사이에는 그들 사이의 접착력을 향상시키기 위한 접착보조층(25)이 개재될 수 있다. 접착보조층(25)은 내부 패시베이션층(20)과 유전체 및 내부 전극의 결합 구조체를 보다 강하게 접착시킨다. 비록, 도시되지 않았으나, 도 4a에 도시된 바와 달리, 도 1a와 같은 구조에서도 기판(10)과 유전체 및 내부 전극의 결합 구조체 사이에 접착보조층(25)이 추가로 개재될 수 있다.
Referring to FIG. 4A, in one example, the ultra thin capacitor may further include an
또한, 도 4a를 참조하면, 또 하나의 예에서, 초박막 커패시터는 외부 패시베이션 막(80)을 더 포함할 수 있다. 이때, 외부 패시베이션 막(80)은 기판 상에서 유전체의 외부를 둘러싸고 있다. 예컨대, 외부 패시베이션 막(80)은 예를 들면 SiNx, SiOx, TiOx, TaOx, SiON, AlOx 등의 무기 보호층, 또는, 예를 들면 폴리이미드 수지나 에폭시(epoxy) 수지 등의 유기 보호층(또는 유기 절연층)을 이용할 수 있다. 또한, 도 4a를 더 참조하면, 외부 패시베이션 막(80)과 유전체 사이에는 절연층(60)이 추가로 개재될 수 있다. 이때, 절연층(60)은 유전체 외부를 둘러싸며, 유전체를 외부와 전기적으로 절연시킨다. 예컨대, 절연층(60)은 실리콘 나이트라이드(SiNx) 혹은 기타의 절연물질로 이루어질 수 있다.
In addition, referring to FIG. 4A, in another example, the ultra-thin capacitor may further include an
다음으로, 본 발명의 제2 실시예에 따른 초박막 커패시터를 도면을 참조하여 구체적으로 살펴본다. 이때, 전술한 제1 실시예에 따른 초박막 커패시터들 및 도 3이 참조될 수 있고, 그에 따라 중복되는 설명들은 생략될 수도 있다.Next, an ultra-thin capacitor according to a second embodiment of the present invention will be described in detail with reference to the drawings. In this case, reference may be made to the ultra-thin capacitors and FIG. 3 according to the first embodiment, and thus overlapping descriptions may be omitted.
도 1b는 본 발명의 하나의 실시예에 따른 초박막 커패시터를 개략적으로 나타낸 단면도이고, 도 2b는 도 1b에 따른 초박막 커패시터에서 박막 유전층(50) 및 내부 전극층(30)의 적층구조를 개략적으로 나타낸 도면이고, 도 4b는 본 발명의 또 하나의 실시예에 따른 초박막 커패시터를 개략적으로 나타낸 단면도이다.
FIG. 1B is a schematic cross-sectional view of an ultra thin film capacitor according to an exemplary embodiment of the present invention, and FIG. 2B is a schematic view illustrating a laminated structure of a thin
도 1b를 참조하면, 하나의 예에 따른 초박막 커패시터는 기판(10), 다수의 박막 유전층(50)에 의해 형성된 유전체, 다수의 내부 전극층(30)에 의해 형성된 내부 전극 및 비아 전극(70)을 포함하여 이루어질 수 있다. 또한, 도 4b를 참조하면, 하나의 예에 따른 초박막 커패시터는 내부 패시베이션층(20) 및 외부 패시베이션 막(80)을 더 포함할 수 있다. 예컨대, 내부 패시베이션층(20) 및/또는 외부 패시베이션 막(80)은 예를 들면 SiNx, SiOx, TiOx, TaOx, SiON, AlOx 등의 무기 보호층, 또는, 예를 들면 폴리이미드 수지나 에폭시(epoxy) 수지 등의 유기 보호층을 이용할 수 있다.Referring to FIG. 1B, an ultra thin film capacitor according to an example may include a
이때, 초박막 커패시터의 기판(10)은 실리콘, 알루미나, 사파이어 등의 재질로 이루어질 수 있다.
At this time, the
도 1b를 참조하여, 초박막 커패시터의 유전체를 살펴본다. 초박막 커패시터의 유전체는 기판 상에서 다수의 박막 유전층(50)이 적층되어 형성된다. 이때, 박막 유전층(50)은 다수의 내부 전극층(30)과 번갈아 적층된다.Referring to Figure 1b, looks at the dielectric of the ultra-thin capacitor. The dielectric of the ultra thin film capacitor is formed by stacking a plurality of thin film dielectric layers 50 on a substrate. In this case, the thin
또한, 하나의 예에서, 박막 유전층(50)은 BST(BaSrTiO3), SrTiO3, BaTiO3 나, Pb(Zr,Ti)O3 나, SrBi4Ti4O15 등의 비스무트(bismuth) 층상 화합물로 이루어질 수 있다.
Further, in one example, a thin
다음으로, 도 1b에 따른 초박막 커패시터의 내부 전극을 살펴본다. 초박막 커패시터의 내부 전극은 유전체 내부에서 다수의 내부 전극층(30)이 적층되어 형성된다. 다수의 내부 전극층(30)은 기판 상의 유전체 내부에서 다수의 박막 유전층(50)과 번갈아 적층되어 있다. Next, an internal electrode of the ultra thin film capacitor according to FIG. 1B will be described. The internal electrode of the ultra-thin capacitor is formed by stacking a plurality of internal electrode layers 30 inside the dielectric. The plurality of internal electrode layers 30 are alternately stacked with the plurality of thin film dielectric layers 50 inside the dielectric on the substrate.
이때, 내부 전극층(30)은 제1 전극층(31)과 제2 전극층(33)을 포함하고 있다. 내부 전극층(30)의 제1 전극층(31)의 일면은 박막 유전층(50)과 접하고 타면은 제2 전극층(33)과 접한다. 도 2b를 참조하면, 내부 전극층(30)은 제1 전극층(31)과 제2 전극층(33)이 서로 접하도록 형성되고, 제1 전극층(31)과 제2 전극층(33)의 접합체가 박막 유전층(50)과 번갈아 적층된다. 제2 전극층(33)은 제1 전극층(31) 보다 비저항이 낮은 물질로 이루어진다. 제1 전극층(31)이 비저항이 높으므로, 비저항이 낮은 제2 전극층(33)을 제1 전극층(31)에 부착시켜 커패시터의 내부 ESR(Equivalent Series Resistance)을 낮출 수 있다. In this case, the
예컨대, 제1 전극층(31)은 Pt 또는 Au 재질로 이루어질 수 있다. For example, the
하나의 예에서, 제1 전극층(31)은 Pt 재질로 이루어질 수 있다. 이때, 제2 전극층(33)은 Cu, Ag, Au, Al, Ru, Ir, Ni, Co, Mo, W 중 하나의 금속 물질로 이루어질 수 있다. 한편, 제1 전극층(31)이 Au 재질인 경우, 제2 전극층(33)은 Cu, Ag 중 하나의 금속 물질로 이루어질 수 있다.
In one example, the
또한, 도 3과 도 1b 또는 4b를 조합하여 살펴보면, 하나의 예에서, 초박막 커패시터의 내부 전극은 베이스 전극층 및 다수의 내부 전극층(30)을 포함하여 이루어질 수 있다. 이때, 베이스 전극층(30a)은 내부 전극 구조의 최하부에 형성되어 있다. 그리고 다수의 내부 전극층(30)은 베이스 전극층(30a)의 상부에서 다수의 박막 유전층(50)과 번갈아 적층된다.
3 and 1B or 4B, the internal electrode of the ultra-thin capacitor may include a base electrode layer and a plurality of internal electrode layers 30. At this time, the
다음으로, 도 1b에 따른 초박막 커패시터의 비아 전극(70)을 살펴본다. 초박막 커패시터의 비아 전극(70)은 기판 상의 내부 전극 양측에 형성된다. 이때, 비아 전극 각각은 적층된 내부 전극층(30)과 번갈아 전기적 연결되어 있다.Next, the via
예컨대, 도 4b를 참조하면, 비아 전극(70)은 외부 패시베이션 막(80)의 상부에 형성된 외부 전극패드(71)를 포함할 수 있다.
For example, referring to FIG. 4B, the via
다음으로, 도 4b를 참조하여, 제2 실시예에 따른 초박막 커패시터의 다른 예들을 살펴본다. Next, another example of the ultra-thin capacitor according to the second embodiment will be described with reference to FIG. 4B.
도 4b를 참조하면, 하나의 예에서, 초박막 커패시터는 내부 패시베이션층(20)을 더 포함할 수 있다. 내부 패시베이션층(20)은 기판 상에 그리고 유전체 및 내부 전극의 결합 구조체의 하부에 형성될 수 있다. 예컨대, 내부 패시베이션층(20)은 예를 들면 SiNx, SiOx, TiOx, TaOx, SiON, AlOx 등의 무기 보호층, 또는, 예를 들면 폴리이미드 수지나 에폭시(epoxy) 수지 등의 유기 보호층을 이용할 수 있다. 또한, 하나의 예에서, 도 4b를 더 참조하면, 내부 패시베이션층(20)과 유전체 및 내부 전극의 결합 구조체 사이에는 그들 사이의 접착력을 향상시키기 위한 접착보조층(25)이 개재될 수 있다. 비록, 도시되지 않았으나, 도 4b에 도시된 바와 달리, 도 1b와 같은 구조에서도 기판(10)과 유전체 및 내부 전극의 결합 구조체 사이에 접착보조층(25)이 추가로 개재될 수 있다.Referring to FIG. 4B, in one example, the ultra thin capacitor may further include an
또한, 도 4b를 참조하면, 또 하나의 예에서, 초박막 커패시터는 외부 패시베이션 막(80)을 더 포함할 수 있다. 이때, 외부 패시베이션 막(80)은 기판 상에서 유전체의 외부를 둘러싸고 있다. 예컨대, 외부 패시베이션 막(80)은 예를 들면 SiNx, SiOx, TiOx, TaOx, SiON, AlOx 등의 무기 보호층, 또는, 예를 들면 폴리이미드 수지나 에폭시(epoxy) 수지 등의 유기 보호층을 이용할 수 있다. 또한, 하나의 예에서, 외부 패시베이션 막(80)과 유전체 사이에는 절연층(60)이 추가로 개재될 수 있다. 절연층(60)은, 예컨대, 실리콘 나이트라이드(SiNx) 혹은 기타의 절연물질로 이루어질 수 있다.
Also, referring to FIG. 4B, in another example, the ultra thin capacitor may further include an
다음으로, 본 발명의 제3 실시예에 따른 초박막 커패시터 제조방법을 도면을 참조하여 구체적으로 살펴본다. 이때, 전술한 제1 실시예에 따른 초박막 커패시터들 및 도 1a, 2a, 3 및 4a가 참조될 수 있고, 그에 따라 중복되는 설명들은 생략될 수도 있다.Next, an ultra-thin film capacitor manufacturing method according to a third embodiment of the present invention will be described in detail with reference to the accompanying drawings. In this case, reference may be made to the ultra-thin capacitors according to the first embodiment described above and FIGS. 1A, 2A, 3, and 4A, and thus redundant descriptions may be omitted.
도 5a 내지 5c는 본 발명의 또 하나의 실시예에 따른 초박막 커패시터 제조방법을 개략적으로 나타낸 도면이다. 구체적으로, 도 5a 내지 5c는 도 4a에 따른 초박막 커패시터의 제조방법을 개략적으로 나타내고 있다. 마찬가지로, 도 1a 및 3에 따른 초박막 커패시터의 제조방법도 도 5a 내지 5c를 참조하여 설명될 수 있다.
5A to 5C schematically illustrate a method of manufacturing an ultra-thin capacitor according to another embodiment of the present invention. Specifically, FIGS. 5A to 5C schematically illustrate a method of manufacturing the ultra-thin capacitor according to FIG. 4A. Likewise, the method of manufacturing the ultra-thin capacitor according to FIGS. 1A and 3 may also be described with reference to FIGS. 5A to 5C.
도 5a 내지 5c를 참조하면, 하나의 예에 따른 초박막 커패시터 제조방법은 기판 준비 단계(도 5a 참조), 내부전극 적층체 형성 단계(도 5b 참조) 및 비아 전극 형성 단계(도 5c 참조)를 포함하여 이루어질 수 있다.
5A to 5C, a method of manufacturing an ultra-thin capacitor according to an example includes preparing a substrate (see FIG. 5A), forming an internal electrode stack (see FIG. 5B), and forming a via electrode (see FIG. 5C). It can be done by.
구체적으로, 도 5a를 참조하면, 기판 준비 단계에서는 내부전극 적층체가 형성될 기판(10)을 준비한다. 이때, 기판(10)은 실리콘, 알루미나, 사파이어 등의 재질로 이루어질 수 있다.Specifically, referring to FIG. 5A, in the substrate preparation step, the
도 5a에 도시되지 않았으나, 도 5b를 참조하면, 하나의 예에서, 기판 준비 단계는 기판 상에 내부 패시베이션층(20)을 형성하는 단계를 포함할 수 있다. 기판 준비 단계에서 기판 상에 내부 패시베이션층(20)이 형성되면, 도 5b에 도시된 바와 같이 내부전극 적층체 형성 단계에서 내부 패시베이션층(20) 상에 내부전극 적층체가 형성될 수 있다. 예컨대, 내부 패시베이션층(20)은 예를 들면 SiNx, SiOx, TiOx, TaOx, SiON, AlOx 등의 무기 보호층, 또는, 예를 들면 폴리이미드 수지나 에폭시(epoxy) 수지 등의 유기 보호층을 이용할 수 있다.Although not shown in FIG. 5A, referring to FIG. 5B, in one example, the substrate preparation step may include forming an
또한, 도 5b를 참조하여 살펴보면, 하나의 예에서, 기판 준비 단계는 내부 패시베이션층(20) 상에 접착보조층(25)을 형성하는 단계를 더 포함할 수 있다. 내부 패시베이션층(20) 상에 접착보조층(25)을 형성하는 단계는 기판 준비 단계가 아니더라도, 도 5b에 도시된 바와 같이 내부전극 적층체 형성 단계에서 이루어질 수도 있다. 도 5b를 참조하면, 내부전극 적층체 형성 단계에서는 접착보조층(25) 상에 내부전극 적층체가 형성될 수 있다.
In addition, referring to FIG. 5B, in one example, the preparing of the substrate may further include forming the adhesive
다음으로, 도 5b를 참조하여, 내부전극 적층체 형성 단계를 살펴본다. Next, referring to FIG. 5B, the internal electrode stack forming step will be described.
본 내부전극 형성 단계에서는, 기판 상에 다수의 박막 유전층(50)과 다수의 내부 전극층(30)을 번갈아 적층시킨 내부전극 적층체를 형성시킨다. 이때, 내부 전극층(30)은 제1 전극층(31) 및 제2 전극층(33)을 포함하고 있다. 내부 전극층(30)의 제1 전극층(31)은 박막 유전층(50)과 접하는 적층면을 갖는다. 또한, 내부 전극층(30)의 제2 전극층(33)은 제1 전극층(31) 사이에 형성되되 제1 전극층(31) 보다 비저항이 낮은 물질로 이루어진다.In the present internal electrode forming step, an internal electrode laminate in which a plurality of thin film dielectric layers 50 and a plurality of internal electrode layers 30 are alternately stacked is formed on a substrate. In this case, the
이때, 하나의 예에서, 박막 유전층(50)은 원자층증착(ALD, Atomic Layer Deposition), 플라즈마 원자층증착(PEALD, Plasma Enhanced Atomic Layer Deposition), 화학기상증착(CVD, Chemical Vapor Deposition), 플라즈마 화학기상증착(PECVD, Plasma Enhanced Chemical Vapor Deposition), MOCVD(Metalorganic Chemical Vapor Deposition), 물리기상증착(PVD, Physical Vapor Deposition) 공정 중의 어느 하나의 공정에 의해 형성될 수 있다.At this time, in one example, the thin
또한, 하나의 예에서, 박막 유전층(50)은 BST(BaSrTiO3) 물질로 이루어질 수 있다.Further, in one example, the thin
예컨대, 하나의 예에 따르면, 내부 전극층(30)의 제1 전극층(31)을 형성하는 단계에서, 제1 전극층(31)은 ALD, PEALD, CVD, MOCVD, PECVD, PVD 공정 중의 어느 하나의 공정에 의해 형성될 수 있다.For example, according to an example, in the forming of the
또한, 하나의 예에서, 내부 전극층(30)의 제2 전극층(33)을 형성하는 단계에서, 제2 전극층(33)은 ALD, PEALD, CVD, MOCVD, PECVD, PVD 공정 중의 어느 하나의 공정 또는 도금 공정에 의해 형성될 수 있다.Further, in one example, in the step of forming the
예컨대, 제1 전극층(31)은 Pt 또는 Au 재질로 이루어질 수 있다. For example, the
하나의 예에서, 제1 전극층(31)은 Pt 재질로 이루어질 수 있다. 이때, 제2 전극층(33)은 Cu, Ag, Au, Al, Ru, Ir, Ni, Co, Mo, W 중 하나의 금속 물질로 이루어질 수 있다. 한편, 제1 전극층(31)이 Au 재질인 경우, 제2 전극층(33)은 Cu, Ag 중 하나의 금속 물질로 이루어질 수 있다.
In one example, the
계속하여, 도 5b를 더 참조하면, 하나의 예에서, 내부전극 적층체 형성 단계는 외부 패시베이션 막(80)을 형성하는 단계를 포함할 수 있다. 이때, 외부 패시베이션 막(80)은 내부전극 적층체의 외부를 둘러싼다. 예컨대, 외부 패시베이션 막(80)은 예를 들면 SiNx, SiOx, TiOx, TaOx, SiON, AlOx 등의 무기 보호층, 또는, 예를 들면 폴리이미드 수지나 에폭시(epoxy) 수지 등의 유기 보호층을 이용할 수 있다.
With further reference to FIG. 5B, in one example, forming the inner electrode stack may include forming an
도 5b에 도시되지 않았으나, 도 5b와 도 3을 조합하여 살펴보면, 하나의 예에서, 내부전극 적층체 형성 단계는 베이스 전극층 형성 단계 및 내부 전극층 적층 단계를 포함할 수 있다. 이때, 베이스 전극층 형성 단계에서는 내부전극 적층체의 최하부 전극층으로 베이스 전극층(30a)을 형성한다. 그리고 내부 전극층 적층 단계에서는 베이스 전극층 상부에서 박막 유전층(50)과 내부 전극층(30)이 번갈아 적층된다.Although not shown in FIG. 5B, in combination with FIGS. 5B and 3, in an example, the forming of the inner electrode stack may include a base electrode layer forming step and an inner electrode layer laminating step. At this time, in the base electrode layer forming step, the
또한, 다른 예에서, 도 3에 도시된 바와 달리, 베이스 전극 없이 내부 전극층 적층 단계만을 포함할 수도 있다.
Also, in another example, it may include only the internal electrode layer stacking step without the base electrode, as shown in FIG.
다음으로, 도 5c를 참조하여, 비아 전극 형성 단계를 살펴본다.Next, the via electrode forming step will be described with reference to FIG. 5C.
비아 전극 형성 단계에서는 기판 상에 형성된 내부전극 적층체의 양측에 비아홀을 형성한다. 내부전극 적층체의 양측에 형성된 비아홀에 도전체를 충진하여 비아 전극(70)을 형성한다. 이때, 비아홀의 충진 도전체가 적층된 내부 전극층(30)과 번갈아 전기적 연결되도록, 비아 전극(70)을 형성한다.In the via electrode forming step, via holes are formed on both sides of the internal electrode stack formed on the substrate. Via
하나의 예에서, 도 5c를 더 참조하면, 도 5b의 내부전극 적층체 형성 단계에서 내부전극 적층체 외부를 둘러싸는 외부 패시베이션 막(80)이 형성된 경우, 비아 전극 형성 단계에서는 외부 패시베이션 막(80)과 내부전극 적층체를 관통하는 비아홀을 형성하여 비아 전극(70)을 형성할 수 있다.
In an example, referring to FIG. 5C, when the
다음으로, 본 발명의 제4 실시예에 따른 초박막 커패시터 제조방법을 도면을 참조하여 구체적으로 살펴본다. 이때, 전술한 제2 실시예에 따른 초박막 커패시터들 및 도 1b, 2b, 3 및 4b가 참조될 수 있고, 그에 따라 중복되는 설명들은 생략될 수도 있다.Next, an ultra-thin film capacitor manufacturing method according to a fourth embodiment of the present invention will be described in detail with reference to the accompanying drawings. In this case, reference may be made to the ultra-thin capacitors according to the above-described second embodiment and FIGS. 1B, 2B, 3, and 4B, and thus redundant descriptions may be omitted.
도 4a에 따른 초박막 커패시터의 제조방법을 개략적으로 나타내고 있는 도 5a 내지 5c를 참조하면, 마찬가지로, 도 1b 및 4b에 따른 초박막 커패시터의 제조방법도 설명될 수 있다.
5A to 5C schematically illustrating the method of manufacturing the ultra-thin capacitor according to FIG. 4A, the method of manufacturing the ultra-thin capacitor according to FIGS. 1B and 4B may also be described.
도 1b, 2b 및 4b와 도 5a 내지 5c를 조합하여 살펴보면, 하나의 예에 따른 초박막 커패시터 제조방법은 기판 준비 단계(도 5a 참조), 내부전극 적층체 형성 단계(도 1b 및 2b와 도 5b의 조합 참조) 및 비아 전극 형성 단계(도 1b와 도 5c의 조합 참조)를 포함하여 이루어질 수 있다.
1B, 2B, and 4B and FIGS. 5A through 5C, the ultra-thin capacitor manufacturing method according to an example includes a substrate preparation step (see FIG. 5A), an internal electrode stack forming step (FIGS. 1B and 2B and 5B). Combination) and via electrode forming step (see combination of FIGS. 1B and 5C).
도 5a를 참조하면, 기판 준비 단계에서는 내부전극 적층체가 형성될 기판(10)을 준비한다. 이때, 기판(10)은 실리콘, 알루미나, 사파이어 등의 재질로 이루어질 수 있다.Referring to FIG. 5A, in a substrate preparation step, a
또한, 도시되지 않았으나, 도 5b를 참조하면, 기판 준비 단계는 기판 상에 내부 패시베이션층(20)을 형성하는 단계를 포함할 수 있다. 이 경우, 차후에 내부 패시베이션층(20) 상에 내부전극 적층체가 형성될 수 있다. 예컨대, 내부 패시베이션층(20)은 예를 들면 SiNx, SiOx, TiOx, TaOx, SiON, AlOx 등의 무기 보호층, 또는, 예를 들면 폴리이미드 수지나 에폭시(epoxy) 수지 등의 유기 보호층을 이용할 수 있다.In addition, although not shown, referring to FIG. 5B, the preparing of the substrate may include forming an
또한, 도시되지 않았으나, 도 5b를 참조하여 살펴보면, 하나의 예에서, 기판 준비 단계는 내부 패시베이션층(20) 상에 내부 패시베이션층(20)과 내부전극 적층체 사이의 접착력을 향상시키기 위한 접착보조층(25)을 형성하는 단계를 더 포함할 수 있다. 이 경우, 차후 접착보조층(25) 상에 내부전극 적층체가 형성될 수 있다.
In addition, although not shown, referring to FIG. 5B, in one example, the substrate preparation step may include an adhesive aid for improving adhesion between the
다음으로, 도 1b 및 2b와 도 5b의 조합을 참조하여, 내부전극 적층체 형성 단계를 살펴본다. 내부전극 형성 단계에서는, 기판 상에 다수의 박막 유전층(50)과 다수의 내부 전극층(30)을 번갈아 적층시킨 내부전극 적층체를 형성시킨다. 내부 전극층(30)은 제1 전극층(31) 및 제2 전극층(33)을 포함하고 있다. 이때, 내부 전극층(30)의 제1 전극층(31)의 일면은 박막 유전층(50)과 접하고 타면은 제2 전극층(33)과 접한다. 제2 전극층(33)은 제1 전극층(31) 보다 비저항이 낮은 물질로 이루어진다. 제1 전극층(31)이 비저항이 높으므로, 비저항이 낮은 제2 전극층(33)을 제1 전극층(31)에 부착시켜 커패시터의 내부 ESR을 낮출 수 있다. Next, referring to the combination of FIGS. 1B and 2B and FIG. 5B, the internal electrode stack forming step will be described. In the internal electrode forming step, an internal electrode laminate in which a plurality of thin film dielectric layers 50 and a plurality of internal electrode layers 30 are alternately stacked is formed on a substrate. The
이때, 하나의 예에서, 박막 유전층(50)은 ALD, PEALD, CVD, MOCVD, PECVD, PVD 공정 중의 어느 하나의 공정에 의해 형성될 수 있다. In this example, the thin
또한, 하나의 예에서, 박막 유전층(50)은 BST(BaSrTiO3) 물질로 이루어질 수 있다.Further, in one example, the thin
예컨대, 하나의 예에 따르면, 내부 전극층(30)의 제1 전극층(31)은 ALD, PEALD, CVD, MOCVD, PECVD, PVD 공정 중의 어느 하나의 공정에 의해 형성될 수 있다. For example, according to one example, the
또한, 하나의 예에서, 내부 전극층(30)의 제2 전극층(33)은 ALD, PEALD, CVD, MOCVD, PECVD, PVD 공정 중의 어느 하나의 공정 또는 도금 공정에 의해 형성될 수 있다.Also, in one example, the
예컨대, 제1 전극층(31)은 Pt 또는 Au 재질로 이루어질 수 있다. 하나의 예에서, 제1 전극층(31)은 Pt 재질로 이루어질 수 있고, 이때, 제2 전극층(33)은 Cu, Ag, Au, Al, Ru, Ir, Ni, Co, Mo, W 중 하나의 금속 물질로 이루어질 수 있다. 한편, 제1 전극층(31)이 Au 재질인 경우, 제2 전극층(33)은 Cu, Ag 중 하나의 금속 물질로 이루어질 수 있다.
For example, the
계속하여, 도 1b와 도 5b를 조합하여 참조하면, 하나의 예에서, 내부전극 적층체 형성 단계는 외부 패시베이션 막(80)을 형성하는 단계를 포함할 수 있다. 이때, 외부 패시베이션 막(80)은 내부전극 적층체의 외부를 둘러싼다. 예컨대, 외부 패시베이션 막(80)은 예를 들면 SiNx, SiOx, TiOx, TaOx, SiON, AlOx 등의 무기 보호층, 또는, 예를 들면 폴리이미드 수지나 에폭시(epoxy) 수지 등의 유기 절연층을 이용할 수 있다.Subsequently, referring to the combination of FIGS. 1B and 5B, in one example, forming the inner electrode stack may include forming the
또한, 도시되지 않았으나, 도 1b와 도 5b와 도 3을 조합하여 살펴보면, 하나의 예에서, 내부전극 적층체 형성 단계는 베이스 전극층 형성 단계 및 내부 전극층 적층 단계를 포함할 수 있다. 이때, 베이스 전극층 형성 단계에서는 내부전극 적층체의 최하부 전극층으로 베이스 전극층(30a)을 형성한다. 그리고 내부 전극층 적층 단계에서는 베이스 전극층 상부에서 박막 유전층(50)과 내부 전극층(30)이 번갈아 적층된다. 또한, 다른 예에서, 도 3에 도시된 바와 달리, 베이스 전극 없이 내부 전극층 적층 단계만을 포함할 수도 있다.
In addition, although not shown, in combination with FIGS. 1B, 5B and 3, in an example, the forming of the internal electrode stack may include a base electrode layer forming step and an internal electrode layer stacking step. At this time, in the base electrode layer forming step, the
다음으로, 도 1b와 도 5c를 조합하여, 비아 전극 형성 단계를 살펴본다.Next, the via electrode forming step will be described by combining FIGS. 1B and 5C.
비아 전극 형성 단계에서는 기판 상에 형성된 내부전극 적층체의 양측에 비아홀을 형성한다. 내부전극 적층체의 양측에 형성된 비아홀에 도전체를 충진하여 비아 전극(70)을 형성한다. 이때, 비아홀의 충진 도전체가 적층된 내부 전극층(30)과 번갈아 전기적 연결되도록, 비아 전극(70)을 형성한다.In the via electrode forming step, via holes are formed on both sides of the internal electrode stack formed on the substrate. Via
하나의 예에서, 도 1b와 도 5c를 조합하여 참조하면, 외부 패시베이션 막(80)이 형성된 경우, 비아 전극 형성 단계에서는 외부 패시베이션 막(80)과 내부전극 적층체를 관통하는 비아홀을 형성하여 비아 전극(70)을 형성할 수 있다.
In an example, referring to the combination of FIGS. 1B and 5C, when the
본 발명의 하나의 실시예에 따라, 반도체 제작 공정을 적용하여 박막 유전체, 예컨대, BST(BaSrTiO3)와 박막 전극, 예컨대 Pt(Platinium) 전극을 사용하므로, 최종 칩두께를 낮출 수 있다. 또한, 본 발명의 하나의 예에 따르면, 다층 세라믹 커패시터 보다 두께가 낮아서 내장 기판(10)에 삽입하여 SiP(System in Package) 가능한 두께의 커패시터 제작이 가능할 수 있다.According to one embodiment of the present invention, a thin film dielectric such as BST (BaSrTiO 3 ) and a thin film electrode such as Pt (platinum) electrode may be used by applying a semiconductor fabrication process, thereby reducing the final chip thickness. In addition, according to one example of the present invention, since the thickness is lower than that of the multilayer ceramic capacitor, it may be possible to manufacture a capacitor having a thickness capable of inserting into the embedded substrate 10 (System in Package).
또한, 종래의 수십에서 수백 층을 쌓는 MLCC는 전극의 총 실제 길이가 길어지므로 커패시터에 기생하는 등가 직렬 인덕턴스(Equivalent Series Inductance)인 ESL이 높은 반면, 본 발명의 실시예에 따르면, 고유전율의 유전체가 박막으로 두께가 낮고 전극 또한 박막으로 두께가 낮아 실제 전극의 길이가 짧아지는 효과가 있어 ESL을 낮출 수 있다. 즉, 종래의 MLCC는 ESL 값이 높아 고주파로 갈수록 노이즈가 많이 생겨 회로내 임피던스 매칭이 어렵고, 고주파로 갈수록 한계가 발생하나, 본 발명의 하나의 예에서, 고유전율을 가진 유전체를 사용하므로, 실제 전극 면적이 작아지고 그로 인해 ESL이 낮아져서 고주파 제품에 적용이 가능해 진다.In addition, MLCC, which has several hundreds of layers in the prior art, has a high ESL, which is equivalent series inductance, which is parasitic in a capacitor because the total actual length of the electrode is increased, whereas according to an embodiment of the present invention, a dielectric having a high dielectric constant The thickness of the thin film is low and the electrode is also thin, so that the length of the actual electrode can be shortened, thereby reducing the ESL. In other words, the conventional MLCC has a high ESL value, which causes more noise at high frequencies, making it difficult to match impedance in a circuit, and a limit occurs at high frequencies. However, in one example of the present invention, since a dielectric having a high dielectric constant is used, The electrode area is small, which in turn lowers the ESL, making it suitable for high frequency applications.
게다가, 종래와 같이 내부 전극층(30)으로 Pt 전극만 사용하면 내부 전극 저항이 높아져 ESR이 높아지는 문제가 발생하나, 본 발명의 하나의 실시예에 따르면, 비저항이 낮은 도전층, 예컨대 비저항이 낮은 금속을 제1 전극층(31), 예컨대 Pt 전극층 상하로 배치하여 전극의 전체 저항을 낮추는 효과가 있다. 특히, 박막 가능한 유전체인 예컨대 BST 유전체의 유전체 특성을 발현하기 위해서는 박막 전극으로 예컨대 Pt 전극을 함께 사용해야하는데, 본 발명의 하나의 실시예에서와 같이 박막전극인 Pt 전극과 함께 비저항이 낮은 제2 전극층(33) 더해서 사용하므로 높은 커패시턴스를 유지하면서 내부 저항을 낮추어 낮은 ESR을 갖는 커패시터 제작이 가능하다.
In addition, when only the Pt electrode is used as the
이상에서, 전술한 실시예 및 첨부된 도면들은 본 발명의 범주를 제한하는 것이 아니라 본 발명에 대한 당해 기술분야에서 통상의 지식을 가진 자의 이해를 돕기 위해 예시적으로 설명된 것이다. 또한, 전술한 구성들의 다양한 조합에 따른 실시예들이 앞선 구체적인 설명들로부터 당업자에게 자명하게 구현될 수 있다. 따라서, 본 발명의 다양한 실시예는 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있고, 본 발명의 범위는 특허청구범위에 기재된 발명에 따라 해석되어야 하며, 당해 기술분야에서 통상의 지식을 가진 자에 의한 다양한 변경, 대안, 균등물들을 포함하고 있다.
The foregoing embodiments and accompanying drawings are not intended to limit the scope of the present invention but to illustrate the present invention in order to facilitate understanding of the present invention by those skilled in the art. Embodiments in accordance with various combinations of the above-described configurations can also be implemented by those skilled in the art from the foregoing detailed description. Accordingly, various embodiments of the invention may be embodied in various forms without departing from the essential characteristics thereof, and the scope of the invention should be construed in accordance with the invention as set forth in the appended claims. Alternatives, and equivalents by those skilled in the art.
10 : 기판 20 : 내부 패시베이션층
25 : 접착보조층 30, 130 : 내부 전극층
30a : 베이스 전극층 31 : 제1 전극층
33 : 제2 전극층 50 : 박막 유전층
60 : 절연층 70 : 비아 전극
71 : 외부 전극패드 80 : 외부 패시베이션 막10
25: adhesive
30a: base electrode layer 31: first electrode layer
33: second electrode layer 50: thin film dielectric layer
60: insulating layer 70: via electrode
71: external electrode pad 80: external passivation film
Claims (20)
상기 기판 상에서 다수의 내부 전극층과 번갈아 적층된 박막 유전층에 의해 형성된 유전체;
상기 기판 상의 상기 유전체 내부에서 상기 박막 유전층과 번갈아 적층된 다수의 내부 전극층에 의해 형성되되, 상기 내부 전극층은 상기 박막 유전층과 접하는 적층면을 갖는 제1 전극층 및 상기 제1 전극층 사이에 형성되되 상기 제1 전극층 보다 비저항이 낮은 물질로 이루어진 제2 전극층을 포함하는, 내부 전극; 및
상기 기판 상의 상기 내부 전극 양측에 형성되되, 각각 상기 적층된 상기 내부 전극층과 번갈아 전기적 연결된 비아 전극; 을 포함하여 이루어지는 초박막 커패시터.
Board;
A dielectric formed by a thin film dielectric layer alternately stacked with a plurality of internal electrode layers on the substrate;
And a plurality of internal electrode layers alternately stacked with the thin film dielectric layer in the dielectric on the substrate, wherein the internal electrode layer is formed between the first electrode layer and the first electrode layer having a lamination surface in contact with the thin film dielectric layer. An internal electrode comprising a second electrode layer made of a material having a lower specific resistance than the first electrode layer; And
A via electrode formed on both sides of the inner electrode on the substrate, the via electrodes alternately electrically connected to the stacked inner electrode layers; Ultra-thin capacitor comprising a.
상기 커패시터는:
상기 기판 상에 그리고 상기 유전체 및 내부 전극의 결합 구조체의 하부에 형성된 내부 패시베이션층; 및
상기 기판 상에서 상기 유전체의 외부를 둘러싸는 외부 패시베이션 막; 을 더 포함하는,
초박막 커패시터.
The method according to claim 1,
The capacitor is:
An internal passivation layer formed on the substrate and under the coupling structure of the dielectric and internal electrodes; And
An outer passivation film surrounding the outside of the dielectric on the substrate; ≪ / RTI >
Ultra-thin capacitors.
상기 내부 전극은, 최하부에 형성된 베이스 전극층 및 상기 베이스 전극층의 상부에서 상기 박막 유전층과 번갈아 적층된 다수의 내부 전극층을 포함하는,
초박막 커패시터.
The method according to claim 1,
The internal electrode may include a base electrode layer formed at a lowermost portion and a plurality of internal electrode layers alternately stacked with the thin film dielectric layer on the base electrode layer.
Ultra-thin capacitors.
상기 박막 유전층은 BST(BaSrTiO3), SrTiO3, BaTiO3, Pb(Zr,Ti)O3 또는 SrBi4Ti4O15로 이루어진,
초박막 커패시터.
4. The method according to any one of claims 1 to 3,
The thin-film dielectric layer is made of BST (BaSrTiO 3), SrTiO 3 , BaTiO 3, Pb (Zr, Ti) O 3 or SrBi 4 Ti 4 O 15,
Ultra-thin capacitors.
상기 제1 전극층은 Pt 재질로 이루어지고,
상기 제2 전극층은 Cu, Ag, Au, Al, Ru, Ir, Ni, Co, Mo, W 중 하나의 금속 물질로 이루어진,
초박막 커패시터.
4. The method according to any one of claims 1 to 3,
The first electrode layer is made of a Pt material,
The second electrode layer is made of a metal material of one of Cu, Ag, Au, Al, Ru, Ir, Ni, Co, Mo, W,
Ultra-thin capacitors.
상기 기판 상에서 다수의 내부 전극층과 번갈아 적층된 박막 유전층에 의해 형성된 유전체;
상기 기판 상의 상기 유전체 내부에서 상기 박막 유전층과 번갈아 적층된 다수의 내부 전극층에 의해 형성되되, 상기 내부 전극층은 제1 전극층 및 상기 제1 전극층 보다 비저항이 낮은 물질로 이루어진 제2 전극층이 적층되어 이루어진, 내부 전극; 및
상기 기판 상의 상기 내부 전극 양측에 형성되되, 각각 상기 적층된 상기 내부 전극층과 번갈아 전기적 연결된 비아 전극; 을 포함하여 이루어지는 초박막 커패시터.
Board;
A dielectric formed by a thin film dielectric layer alternately stacked with a plurality of internal electrode layers on the substrate;
The internal electrode layer is formed by a plurality of internal electrode layers alternately stacked with the thin film dielectric layer in the dielectric on the substrate, wherein the internal electrode layer is formed by stacking a first electrode layer and a second electrode layer made of a material having a lower resistivity than the first electrode layer. Internal electrodes; And
A via electrode formed on both sides of the inner electrode on the substrate, the via electrodes alternately electrically connected to the stacked inner electrode layers; Ultra-thin capacitor comprising a.
상기 커패시터는:
상기 기판 상에 그리고 상기 유전체 및 내부 전극의 결합 구조체의 하부에 형성된 내부 패시베이션층; 및
상기 기판 상에서 상기 유전체의 외부를 둘러싸는 외부 패시베이션 막; 을 더 포함하는,
초박막 커패시터.
The method of claim 6,
The capacitor is:
An internal passivation layer formed on the substrate and under the coupling structure of the dielectric and internal electrodes; And
An outer passivation film surrounding the outside of the dielectric on the substrate; ≪ / RTI >
Ultra-thin capacitors.
상기 박막 유전층은 BST(BaSrTiO3), SrTiO3, BaTiO3, Pb(Zr,Ti)O3 또는 SrBi4Ti4O15로 이루어진,
초박막 커패시터.
The method according to claim 6 or 7,
The thin-film dielectric layer is made of BST (BaSrTiO 3), SrTiO 3 , BaTiO 3, Pb (Zr, Ti) O 3 or SrBi 4 Ti 4 O 15,
Ultra-thin capacitors.
상기 제1 전극층은 Pt 재질로 이루어지고,
상기 제2 전극층은 Cu, Ag, Au, Al, Ru, Ir, Ni, Co, Mo, W 중 하나의 금속 물질로 이루어진,
초박막 커패시터.
The method according to claim 6 or 7,
The first electrode layer is made of a Pt material,
The second electrode layer is made of a metal material of one of Cu, Ag, Au, Al, Ru, Ir, Ni, Co, Mo, W,
Ultra-thin capacitors.
상기 기판 상에 다수의 박막 유전층과 다수의 내부 전극층을 번갈아 적층시킨 내부전극 적층체를 형성시키되, 상기 내부 전극층은 상기 박막 유전층과 접하는 적층면을 갖는 제1 전극층 및 상기 제1 전극층 사이에 형성되되 상기 제1 전극층 보다 비저항이 낮은 물질로 이루어진 제2 전극층을 포함하도록 상기 내부전극 적층체를 형성하는 단계; 및
상기 기판 상에 형성된 상기 내부전극 적층체의 양측에 비아홀을 형성하고, 상기 비아홀의 충진 도전체가 상기 적층된 상기 내부 전극층과 번갈아 전기적 연결되도록 비아 전극을 형성하는 단계; 를 포함하여 이루어지는 초박막 커패시터 제조방법.
Preparing a substrate;
An internal electrode stack is formed on the substrate by alternately stacking a plurality of thin film dielectric layers and a plurality of internal electrode layers, wherein the inner electrode layer is formed between the first electrode layer and the first electrode layer having a lamination surface in contact with the thin film dielectric layer. Forming the internal electrode stack to include a second electrode layer made of a material having a lower specific resistance than the first electrode layer; And
Forming via holes on both sides of the inner electrode stack formed on the substrate, and forming via electrodes so that the filling conductors of the via holes are alternately electrically connected to the stacked inner electrode layers; Ultra-thin capacitor manufacturing method comprising a.
상기 기판을 준비하는 단계는 상기 기판 상에 내부 패시베이션층을 형성하는 단계를 포함하고,
상기 내부전극 적층체를 형성하는 단계에서는 상기 내부 패시베이션층 상에 상기 내부전극 적층체를 형성하되, 상기 내부전극 적층체의 외부를 둘러싸는 외부 패시베이션 막을 형성하는 단계를 더 포함하고,
상기 비아 전극을 형성하는 단계에서는 상기 외부 패시베이션 막과 상기 내부전극 적층체를 관통하는 상기 비아홀을 형성하여 상기 비아 전극을 형성하는,
초박막 커패시터 제조방법.
The method of claim 10,
Preparing the substrate includes forming an inner passivation layer on the substrate,
The forming of the inner electrode stack may further include forming the inner electrode stack on the inner passivation layer and forming an outer passivation film surrounding the outside of the inner electrode stack.
In the forming of the via electrode, the via electrode penetrates the external passivation layer and the internal electrode stack to form the via electrode.
Ultra thin capacitor manufacturing method.
상기 박막 유전층은 ALD, PEALD, CVD, MOCVD, PECVD, PVD 공정 중의 어느 하나의 공정에 의해 형성되는,
초박막 커패시터 제조방법.
12. The method according to claim 10 or 11,
The thin film dielectric layer is formed by any one of ALD, PEALD, CVD, MOCVD, PECVD, PVD process,
Ultra thin capacitor manufacturing method.
상기 박막 유전층은 BST(BaSrTiO3), SrTiO3, BaTiO3, Pb(Zr,Ti)O3 또는 SrBi4Ti4O15로 이루어지는,
초박막 커패시터 제조방법.
The method of claim 12,
The thin-film dielectric layer is made of BST (BaSrTiO 3), SrTiO 3 , BaTiO 3, Pb (Zr, Ti) O 3 or SrBi 4 Ti 4 O 15,
Ultra thin capacitor manufacturing method.
상기 제1 전극층은 ALD, PEALD, CVD, MOCVD, PECVD, PVD 공정 중의 어느 하나의 공정에 의해 형성되고,
상기 제2 전극층은 ALD, PEALD, CVD, MOCVD, PECVD, PVD 공정 중의 어느 하나의 공정 또는 도금 공정에 의해 형성되는,
초박막 커패시터 제조방법.
12. The method according to claim 10 or 11,
The first electrode layer is formed by any one of ALD, PEALD, CVD, MOCVD, PECVD, PVD processes,
The second electrode layer is formed by any one of ALD, PEALD, CVD, MOCVD, PECVD, PVD process or plating process,
Ultra thin capacitor manufacturing method.
상기 제1 전극층은 Pt 재질로 이루어지고,
상기 제2 전극층은 Cu, Ag, Au, Al, Ru, Ir, Ni, Co, Mo, W 중 하나의 금속 물질로 이루어지는,
초박막 커패시터 제조방법.
The method according to claim 14,
The first electrode layer is made of a Pt material,
The second electrode layer is made of a metal material of Cu, Ag, Au, Al, Ru, Ir, Ni, Co, Mo, W,
Ultra thin capacitor manufacturing method.
상기 기판 상에 다수의 박막 유전층과 다수의 내부 전극층을 번갈아 적층시킨 내부전극 적층체를 형성시키되, 상기 내부 전극층은 제1 전극층 및 상기 제1 전극층 보다 비저항이 낮은 물질로 이루어진 제2 전극층이 적층되도록 상기 내부전극 적층체를 형성하는 단계; 및
상기 기판 상에 형성된 상기 내부전극 적층체의 양측에 비아홀을 형성하고, 상기 비아홀의 충진 도전체가 상기 적층된 상기 내부 전극층과 번갈아 전기적 연결되도록 비아 전극을 형성하는 단계; 를 포함하여 이루어지는 초박막 커패시터 제조방법.
Preparing a substrate;
An internal electrode stack is formed on the substrate by alternately stacking a plurality of thin film dielectric layers and a plurality of inner electrode layers, wherein the inner electrode layer is formed such that a first electrode layer and a second electrode layer made of a material having a lower resistivity than the first electrode layer are stacked. Forming the internal electrode stack; And
Forming via holes on both sides of the inner electrode stack formed on the substrate, and forming via electrodes so that the filling conductors of the via holes are alternately electrically connected to the stacked inner electrode layers; Ultra-thin capacitor manufacturing method comprising a.
상기 기판을 준비하는 단계는 상기 기판 상에 내부 패시베이션층을 형성하는 단계를 포함하고,
상기 내부전극 적층체를 형성하는 단계에서는 상기 내부 패시베이션층 상에 상기 내부전극 적층체를 형성하되, 상기 내부전극 적층체의 외부를 둘러싸는 외부 패시베이션 막을 형성하는 단계를 더 포함하고,
상기 비아 전극을 형성하는 단계에서는 상기 외부 패시베이션 막과 상기 내부전극 적층체를 관통하는 상기 비아홀을 형성하여 상기 비아 전극을 형성하는,
초박막 커패시터 제조방법.
18. The method of claim 16,
Preparing the substrate includes forming an inner passivation layer on the substrate,
The forming of the inner electrode stack may further include forming the inner electrode stack on the inner passivation layer and forming an outer passivation film surrounding the outside of the inner electrode stack.
In the forming of the via electrode, the via electrode penetrates the external passivation layer and the internal electrode stack to form the via electrode.
Ultra thin capacitor manufacturing method.
상기 박막 유전층은 BST(BaSrTiO3)을 사용하여 ALD, PEALD, CVD, MOCVD, PECVD, PVD 공정 중의 어느 하나의 공정에 의해 형성되고,
초박막 커패시터 제조방법.
The method according to claim 16 or 17,
The thin film dielectric layer is formed by any one of ALD, PEALD, CVD, MOCVD, PECVD, PVD processes using BST (BaSrTiO 3 ),
Ultra thin capacitor manufacturing method.
상기 제1 전극층은 ALD, PEALD, CVD, MOCVD, PECVD, PVD 공정 중의 어느 하나의 공정에 의해 형성되고,
상기 제2 전극층은 ALD, PEALD, CVD, MOCVD, PECVD, PVD 공정 중의 어느 하나의 공정 또는 도금 공정에 의해 형성되는,
초박막 커패시터 제조방법.
The method according to claim 16 or 17,
The first electrode layer is formed by any one of ALD, PEALD, CVD, MOCVD, PECVD, PVD processes,
The second electrode layer is formed by any one of ALD, PEALD, CVD, MOCVD, PECVD, PVD process or plating process,
Ultra thin capacitor manufacturing method.
상기 제1 전극층은 Pt 재질로 이루어지고,
상기 제2 전극층은 Cu, Ag, Au, Al, Ru, Ir, Ni, Co, Mo, W 중 하나의 금속 물질로 이루어지는,
초박막 커패시터 제조방법.
The method of claim 19,
The first electrode layer is made of a Pt material,
The second electrode layer is made of a metal material of Cu, Ag, Au, Al, Ru, Ir, Ni, Co, Mo, W,
Ultra thin capacitor manufacturing method.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120078832A KR20140011765A (en) | 2012-07-19 | 2012-07-19 | Ultra thin film capacitor and menufacturing method thereof |
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|---|---|---|---|---|
| JP2017123452A (en) * | 2016-01-04 | 2017-07-13 | サムソン エレクトロ−メカニックス カンパニーリミテッド． | Electronic component and method of manufacturing the same |
| US10026558B1 (en) | 2017-04-11 | 2018-07-17 | Samsung Electro-Mechanics Co., Ltd. | Multilayer capacitor and board having the same mounted thereon |
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- 2012-07-19 KR KR1020120078832A patent/KR20140011765A/en not_active Application Discontinuation
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| JP2017123452A (en) * | 2016-01-04 | 2017-07-13 | サムソン エレクトロ−メカニックス カンパニーリミテッド． | Electronic component and method of manufacturing the same |
| US9929231B2 (en) | 2016-01-04 | 2018-03-27 | Samsung Electro-Mechanics Co., Ltd. | Electronic component and method of manufacturing the same |
| US10026558B1 (en) | 2017-04-11 | 2018-07-17 | Samsung Electro-Mechanics Co., Ltd. | Multilayer capacitor and board having the same mounted thereon |
| KR20180114759A (en) | 2017-04-11 | 2018-10-19 | 삼성전기주식회사 | Multilayered capacitor and board having the same mounted thereon |
| JP2018182298A (en) * | 2017-04-11 | 2018-11-15 | サムソン エレクトロ−メカニックス カンパニーリミテッド． | Multilayer capacitor and board having the same mounted thereon |
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