KR20140010778A - Printed circuit board and semiconductor package having the same - Google Patents

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KR20140010778A
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김종훈
한권환
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Abstract

A printed circuit board and a semiconductor package including the same are disclosed. The printed circuit board according to the present invention comprises: a substrate body including multiple bond fingers; and first metal wires including a first wire unit which is formed on the substrate body in order to be connected to each bond finger and has a first surface area, and a first solder reservoir having a second surface area which is wider than the first surface area. According to the present invention, solder reservoirs are formed on a substrate and an uneven surface is formed on a flip chip bump in order to increase the surface area. As a result, excessively plated solder does not make a bridge and moves to the solder reservoir of a metal wire, while solder required for bump bonding remains on the uneven surface of the bump based on surface tension when bumps are formed. Therefore, bridges can be prevented from being produced between bumps and, at the same time, the interconnection between the chip and the substrate can be reliably achieved.

Description

인쇄회로기판 및 이를 갖는 반도체 패키지{Printed circuit board and semiconductor package having the same}Printed circuit board and semiconductor package having the same

본 발명은 인쇄회로기판 및 반도체 패키지에 관한 것으로, 특히 범프의 브릿지 현상을 방지하여 반도체 칩과 기판 간의 전기적인 연결이 안정적으로 이루어질 수 있도록 한 인쇄회로기판 및 반도체 패키지에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a printed circuit board and a semiconductor package, and more particularly, to a printed circuit board and a semiconductor package to prevent a bridge phenomenon of bumps so that electrical connection between the semiconductor chip and the substrate can be made stably.

반도체의 칩이 소형화, 다기능화, 고성능화, 대용량화가 급속이 이루어짐에 따라 패키징(packaging) 기술은 최종적으로 디바이스의 전기적 성능, 신뢰성, 생산성 및 전자 시스템의 소형화를 결정짓는 핵심기술로서 그 중요성이 더해 가고 있다.As semiconductor chips become smaller, more versatile, higher in performance, and larger in capacity, packaging technology is becoming increasingly important as a key technology that ultimately determines the electrical performance, reliability, productivity and miniaturization of electronic devices. have.

패키징 기술이란 웨이퍼 공정에서 만들어진 개개의 칩을 최종적으로 제품화하는 일련의 공정을 의미한다. 최근에는 단위 체적당 실장효율을 더욱 높이기 위해 BGA(ball grid array), 칩 크기와 거의 같은 크기의 CSP(chip size package), 칩 위에 또 다른 칩을 적층(stack)하거나, 기능이 다른 여러 개의 반도체 칩을 하나의 패키지 안에 배열하는 멀티칩 모듈(mutli chip module, MCM) 등의 기술이 등장하고 있다.Packaging technology refers to a series of processes that ultimately productize individual chips made in a wafer process. Recently, in order to further increase the mounting efficiency per unit volume, a ball grid array (BGA), a chip size package (CSP) of almost the same size as a chip size, another chip stacked on the chip, or several semiconductors having different functions Technologies such as multichip modules (MCMs) for arranging chips in one package are emerging.

특히, 최근 들어 전자기기의 소형화, 박형화 추세에 따라 반도체 소자를 외부 환경으로부터 보호하는 패키징 기술에 있어서, 고속, 고동작, 고밀도 실장 등이 요구되고 있으며, 이러한 요구에 부응하여 웨이퍼에서 얻어진 베어 칩(bare chip)을 기판에 직접 접착하는 플립칩 실장기술이 등장하고 있다. 즉 웨이퍼에서 절단된 개개의 반도체 칩을 패키징하는 것이 아니라, 웨이퍼 그대로 인쇄회로기판(PCB)에 본딩(bonding)하여 실장하는 플립칩 본딩(FCB; Flip Chip Bonding) 기술은 칩의 크기로 기판에 실장할 수 있어 CSP(chip size package)의 대표적인 방법으로 각광을 받고 있다.In particular, in recent years, packaging technology for protecting semiconductor devices from the external environment has been required in accordance with the trend of miniaturization and thinning of electronic devices, and high speed, high operation, high density mounting, and the like are required. Flip chip mounting technology for directly bonding bare chips to substrates has emerged. In other words, instead of packaging individual semiconductor chips cut from a wafer, a flip chip bonding (FCB) technology, in which a wafer is bonded and mounted on a printed circuit board (PCB) as it is, is mounted on a substrate in the size of a chip. It is able to do so, and it is attracting attention as a representative method of CSP (chip size package).

이러한 플립칩 본딩 방법에 의한 실장 시, 반도체 칩의 패드에 부착된 범프 높이에 따른 고정력을 안정적으로 확보하기 위해 액상 수지물질로 언더필(under fill) 층을 형성하고, 본딩 수행 능력을 향상시키며, 칩의 손상 및 열의 전달능력을 향상시키고 있다. 이러한 플립칩 본딩에 의한 실장 방식은 반도체 칩과 접속 패드 간의 접속거리가 매우 짧아 전기적 특성이 우수하며, 솔더볼(solder ball)의 자기정렬(self-alignment) 특성 때문에 접합이 용이하며, 소형, 경량화 및 칩 밑면에 입출력 패드가 있어 신호의 전송속도가 기존의 와이어(wire) 방식의 패키지보다 약 20배 정도 빠르다는 장점이 있다.When the flip chip bonding method is used, an underfill layer is formed of a liquid resin material to secure a fixing force according to the bump height attached to the pad of the semiconductor chip, and the bonding performance is improved. To improve the damage and heat transfer capacity. Such a mounting method by flip chip bonding has excellent electrical characteristics because the connection distance between the semiconductor chip and the connection pad is very short, and it is easy to join due to the self-alignment property of the solder ball, and the size, weight and The input / output pad on the bottom of the chip has the advantage that the transmission speed of the signal is about 20 times faster than the conventional wire type package.

한편, 최근 반도체 설계 기술의 발전에 따라 입출력 패드의 수가 증가하고 있으며 이러한 입출력 패드 수의 증가에 따라 입출력 패드의 피치가 감소하고 있고 따라서 입출력 패드 위에 형성되는 플립칩 범프의 피치도 감소하고 있다. 플립칩 범프의 피치 감소에 따라 범프 사이즈도 감소하게 되는데, 범프 사이즈가 감소하게 되면 플립칩 본딩 후 반도체 칩과 기판의 갭(gap)이 감소하여 언더필 공정이 어려워지게 된다. 따라서 플립칩 범프의 피치는 감소시키고 반도체 칩과 기판의 갭은 충분히 확보할 수 있는 플립칩 범프 구조의 개발이 필요하다.On the other hand, with the recent development of semiconductor design technology, the number of input / output pads has increased, and as the number of input / output pads has increased, the pitch of the input / output pads has decreased, and thus the pitch of flip chip bumps formed on the input / output pads has also decreased. As the pitch of the flip chip bumps decreases, the bump size also decreases. When the bump size decreases, the gap between the semiconductor chip and the substrate decreases after the flip chip bonding, making the underfill process difficult. Therefore, it is necessary to develop a flip chip bump structure that can reduce the pitch of the flip chip bumps and sufficiently secure the gap between the semiconductor chip and the substrate.

이러한 문제를 해결하기 위하여 미국 등록특허 US 6,229,220과 US 6,578,754에서는 메탈 포스트를 형성하는 플립칩 범프의 구조를 제안하였다. 이는 융점이 높은 메탈 재료로 포스트를 형성하고 포스트 끝단에 솔더를 얇게 형성하여 칩 본딩 온도에서도 포스트가 녹지 않아 칩과 기판의 갭(gap)을 확보할 수 있는 기술이다.In order to solve this problem, US Patent Nos. 6,229,220 and 6,578,754 have proposed structures of flip chip bumps forming metal posts. This is a technology that forms a post with a high melting point metal material and forms a thin solder at the end of the post so that the gap does not melt even at the chip bonding temperature, thereby securing a gap between the chip and the substrate.

그러나 이와 같은 기술은 솔더를 얇게 형성해야만 하는 단점을 갖고 있다. 즉, 포스트 끝단에 형성된 솔더의 양이 많은 경우 칩 본딩시 용융된 솔더가 범프 옆으로 흘러나와 범프 간에 브릿지(bridge)가 형성되게 된다. 따라서 솔더의 양 및 칩 본딩 압력의 설정에 어려움이 발생하게 된다.
However, this technique has the disadvantage of having to form a thinner solder. That is, when the amount of solder formed at the end of the post is large, the molten solder flows to the side of the bump during chip bonding, so that a bridge is formed between the bumps. Therefore, it is difficult to set the amount of solder and the chip bonding pressure.

본 발명은 기판 상에 형성된 금속배선 상에 솔더 유도부를 마련하여 기판의 회로밀도를 획기적으로 증가시킴으로써, 범프 브릿지의 발생을 방지하여 범프 피치가 미세(fine)한 경우에도 적용 가능한 인쇄회로기판 및 반도체 패키지를 제공한다.
The present invention provides a printed circuit board and a semiconductor that can be applied even when the bump pitch is fine by preventing the occurrence of bump bridges by providing a solder induction part on a metal wiring formed on the substrate to significantly increase the circuit density of the substrate. Provide the package.

전술한 과제를 해결하기 위하여, 본 발명은 복수의 제1 본드 핑거가 형성된 기판 몸체; 상기 각 제1 본드 핑거와 연결되도록 기판 몸체에 형성되는 제1 표면적을 갖는 제1 배선부 및 상기 제1 표면적보다 큰 제2 표면적을 갖는 제1 솔더 유도부를 구비한 복수의 제1 금속배선;을 포함하는 인쇄회로기판을 제공한다.In order to solve the above problems, the present invention is a substrate body formed with a plurality of first bond fingers; A plurality of first metal wires having a first wiring portion having a first surface area formed in the substrate body to be connected to each of the first bond fingers and a first solder induction portion having a second surface area larger than the first surface area; It provides a printed circuit board comprising.

상기 제1 배선부는 제1 폭을 가지며, 상기 제1 솔더 유도부는 상기 제1 폭보다 큰 제2 폭을 갖는다.The first wiring part has a first width, and the first solder guide part has a second width that is greater than the first width.

상기 제1 본드 핑거와 상기 제1 배선부는 동일한 폭을 갖는다.The first bond finger and the first wiring portion have the same width.

상기 어느 하나의 제1 본드 핑거에 연결되는 제2 배선부, 상기 제2 배선부보다 큰 표면적을 가지며 상기 제2 폭보다 큰 제3 폭을 갖는 제2 솔더 유도부를 구비한 제2 금속배선을 더 포함할 수 있다.And a second metal wiring having a second wiring portion connected to the first bond finger and a second solder induction portion having a larger surface area than the second wiring portion and having a third width greater than the second width. It may include.

상기 제1 본드 핑거보다 큰 폭을 갖는 제2 본드 핑거에 연결되며 상기 제1 배선부의 폭보다 큰 제4 폭을 갖는 제3 배선부, 상기 제3 배선부보다 큰 표면적을 갖는 제3 솔더 유도부를 구비한 제3 금속배선을 더 포함할 수 있다.A third wiring part connected to a second bond finger having a width greater than the first bond finger and having a fourth width greater than the width of the first wiring part, and a third solder induction part having a surface area larger than the third wiring part; It may further include a third metal wiring provided.

또한, 본 발명은 복수의 본드 핑거가 형성된 기판 몸체, 상기 각 본드 핑거와 연결되도록 기판 몸체에 형성되는 제1 표면적을 갖는 제1 배선부 및 상기 제1 표면적보다 큰 제2 표면적을 갖는 제1 솔더 유도부를 구비한 복수의 제1 금속배선;을 포함하는 기판; 상기 기판의 금속배선과 마주보는 면에 칩패드가 형성된 반도체 칩;을 포함하는 반도체 패키지를 제공한다.The present invention also provides a substrate body having a plurality of bond fingers, a first wiring portion having a first surface area formed on the substrate body to be connected to each of the bond fingers, and a first solder having a second surface area larger than the first surface area. A substrate including a plurality of first metal wires having an induction part; It provides a semiconductor package comprising a; semiconductor chip having a chip pad formed on a surface facing the metal wiring of the substrate.

상기 제1 배선부는 제1 폭을 가지며, 상기 제1 솔더 유도부는 상기 제1 폭보다 큰 제2 폭을 갖는다.The first wiring part has a first width, and the first solder guide part has a second width that is greater than the first width.

상기 제1 본드 핑거와 상기 제1 배선부는 동일한 폭을 갖는다.The first bond finger and the first wiring portion have the same width.

상기 어느 하나의 제1 본드 핑거에 연결되는 제2 배선부, 상기 제2 배선부보다 큰 표면적을 가지며 상기 제2 폭보다 큰 제3 폭을 갖는 제2 솔더 유도부를 구비한 제2 금속배선을 더 포함할 수 있다.And a second metal wiring having a second wiring portion connected to the first bond finger and a second solder induction portion having a larger surface area than the second wiring portion and having a third width greater than the second width. It may include.

상기 제1 본드 핑거보다 큰 폭을 갖는 제2 본드 핑거에 연결되며 상기 제1 배선부의 폭보다 큰 제4 폭을 갖는 제3 배선부, 상기 제3 배선부보다 큰 표면적을 갖는 제3 솔더 유도부를 구비한 제3 금속배선을 더 포함할 수 있다.A third wiring part connected to a second bond finger having a width greater than the first bond finger and having a fourth width greater than the width of the first wiring part, and a third solder induction part having a surface area larger than the third wiring part; It may further include a third metal wiring provided.

상기 칩패드에 형성되어 각 금속배선과 전기적으로 연결되는 범프;를 더 포함하는 것을 특징으로 하는 반도체 패키지.And bumps formed on the chip pads and electrically connected to the metal wires.

상기 범프는 적어도 하나 이상의 요부(凹部) 또는 철부(凸部)를 구비한 포스트를 포함하는 것을 특징으로 하는 반도체 패키지.
The bump comprises a post having at least one recessed part or at least one recessed part.

본 발명에 따르면, 기판의 금속배선에 솔더 유도부(reservoir)를 형성하고 플립칩 범프에는 표면적을 증가시키기 위한 요철을 형성하여, 범프 형성시 과도금된 솔더가 범프 간에 브릿지를 일으키지 않고 금속배선의 솔더 유도부로 빠져나가도록 하는 동시에 범프에 형성된 요철에는 표면장력으로 범프 본딩에 필요한 솔더가 남아있도록 함으로써, 범프 간 브릿지의 발생은 방지하면서도 칩과 기판의 인터커넥션(interconnection)은 안정적으로 이루어질 수 있다.
According to the present invention, by forming a solder reservoir on the metallization of the substrate and the irregularities for increasing the surface area on the flip chip bumps, the overplated solder does not bridge the bumps during the bump formation, the solder of the metallization By allowing the solder necessary for bump bonding to remain in the unevenness formed on the bumps while leaving the induction part, the interconnection between the chip and the substrate can be made stable while preventing the occurrence of bridges between the bumps.

도 1은 본 발명의 제1 실시예에 의한 인쇄회로기판을 도시한 평면도.
도 2는 본 발명의 제2 실시예에 의한 인쇄회로기판을 도시한 평면도.
도 3은 본 발명의 제3 실시예에 의한 인쇄회로기판을 도시한 평면도.
도 4는 본 발명에 의한 반도체 패키지의 일 실시예를 도시한 단면도.
도 5a 내지 도 5c는 각각 도 4의 반도체 패키지를 제조하는 공정을 개략적으로 도시한 단면도.
도 6은 본 발명에 의한 반도체 패키지의 다른 실시예를 도시한 단면도.
도 7은 본 발명에 따른 반도체 패키지를 적용한 전자 장치의 시스템 블록도.
도 8은 본 발명에 따른 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블록도.1 is a plan view showing a printed circuit board according to a first embodiment of the present invention.
2 is a plan view showing a printed circuit board according to a second embodiment of the present invention.
3 is a plan view showing a printed circuit board according to a third embodiment of the present invention;
4 is a cross-sectional view showing an embodiment of a semiconductor package according to the present invention.
5A through 5C are cross-sectional views schematically illustrating a process of manufacturing the semiconductor package of FIG. 4, respectively.
6 is a cross-sectional view showing another embodiment of a semiconductor package according to the present invention.
7 is a system block diagram of an electronic device to which the semiconductor package according to the present invention is applied.
8 is a block diagram illustrating an example of an electronic device including a semiconductor package according to the present invention.

이하에서는, 본 발명에 의한 인쇄회로기판 및 반도체 패키지의 바람직한 실시예를 첨부 도면을 참고하여 설명한다.Hereinafter, preferred embodiments of the printed circuit board and the semiconductor package according to the present invention will be described with reference to the accompanying drawings.

도 1은 본 발명의 제1 실시예에 의한 인쇄회로기판을 도시한 평면도이다.1 is a plan view showing a printed circuit board according to a first embodiment of the present invention.

도시된 바와 같이, 본 실시예의 인쇄회로기판(100)은 기판 몸체(110), 제1 금속배선(120)을 포함한다.As shown, the printed circuit board 100 of the present embodiment includes a substrate body 110 and the first metal wiring 120.

기판 몸체(110)는 대략 장방형의 구조로 이루어지며, 제1면(101)과 이에 대향하는 제2면(102)을 갖는다. 기판 몸체(110)의 제1면(101)에는 적어도 하나 이상의 본드 핑거(121)가 형성된다.The substrate body 110 has a substantially rectangular structure, and has a first surface 101 and a second surface 102 opposite thereto. At least one bond finger 121 is formed on the first surface 101 of the substrate body 110.

제1 금속배선(120)은 각각의 본드 핑거(121)와 연결되는 제1 배선부(122)와, 제1 배선부(122)와 연결되는 제1 솔더 유도부(reservoir)(123)를 포함한다.The first metal wire 120 includes a first wire part 122 connected to each bond finger 121, and a first solder induction part 123 connected to the first wire part 122. .

이때, 제1 본드 핑거(121)와 제1 배선부(122)는 동일한 폭을 가지며, 제1 배선부(122)는 제1 폭(W10)을 갖고 제1 솔도 유도부(123)는 제1 폭(W10)보다 큰 제2 폭(W20)을 갖는다.In this case, the first bond finger 121 and the first wiring portion 122 have the same width, the first wiring portion 122 has the first width W10 and the first conductivity guide portion 123 has the first width. It has a second width W20 larger than the width W10.

이와 같이, 제1 배선부(122)보다 큰 표면적을 갖는 제1 솔더 유도부(123)를 형성함으로써, 이후의 공정에서 범프 형성시 과도금된 솔더가 범프 간에 브릿지를 일으키지 않고 제1 솔더 유도부(123)로 빠져나가도록 할 수 있다.
As such, by forming the first solder guide part 123 having a surface area larger than that of the first wiring part 122, the first solder guide part 123 does not cause the overplated solder to bridge between bumps during bump formation in a subsequent process. Can be exited.

도 2는 본 발명의 제2 실시예에 의한 인쇄회로기판을 도시한 평면도이다.2 is a plan view illustrating a printed circuit board according to a second exemplary embodiment of the present invention.

도시된 바와 같이, 본 실시예의 인쇄회로기판(100)은 기판 몸체(110), 제1 금속배선(120) 및 제2 금속배선(130)을 포함한다.As shown, the printed circuit board 100 of the present embodiment includes a substrate body 110, a first metal wiring 120 and a second metal wiring 130.

기판 몸체(110)는 대략 장방형의 구조로 이루어지며, 제1면(101)과 이에 대향하는 제2면(102)을 갖는다. 기판 몸체(110)의 제1면(101)에는 적어도 하나 이상의 본드 핑거(121)가 형성된다.The substrate body 110 has a substantially rectangular structure, and has a first surface 101 and a second surface 102 opposite thereto. At least one bond finger 121 is formed on the first surface 101 of the substrate body 110.

제1 금속배선(120)은 복수의 제1 본드 핑거(121)와 연결되는 제1 배선부(122)와, 제1 배선부(122)와 연결되는 제1 솔더 유도부(123)를 포함한다. 제1 배선부(122)는 제1 폭(W10)을 가지며, 제1 솔도 유도부(123)는 제1 폭(W10)보다 큰 제2 폭(W20)을 갖는다.The first metal wire 120 includes a first wire part 122 connected to the plurality of first bond fingers 121 and a first solder guide part 123 connected to the first wire part 122. The first wiring part 122 has a first width W10, and the first brush guide part 123 has a second width W20 that is greater than the first width W10.

제2 금속배선(130)은 적어도 어느 하나의 제1 본드 핑거(131)와 연결되는 제2 배선부(132)와, 제2 배선부(132)와 연결되는 제2 솔더 유도부(133)를 포함한다. 제2 배선부(132)는 제1 배선부(122)의 폭과 동일한 제1 폭(W10)을 가지며, 제2 솔더 유도부(133)는 제1 폭(W10) 및 제2 폭(W20)보다 큰 제3 폭(W21)을 갖는다.
The second metal wire 130 includes a second wire part 132 connected to at least one first bond finger 131, and a second solder induction part 133 connected to the second wire part 132. do. The second wiring part 132 has a first width W10 that is the same as the width of the first wiring part 122, and the second solder induction part 133 is smaller than the first width W10 and the second width W20. It has a large 3rd width W21.

도 3은 본 발명의 제3 실시예에 의한 인쇄회로기판을 도시한 평면도이다.3 is a plan view illustrating a printed circuit board according to a third exemplary embodiment of the present invention.

도시된 바와 같이, 본 발명의 인쇄회로기판(100)은 기판 몸체(110), 제1 금속배선(120) 및 제3 금속배선(140)을 포함한다.As shown, the printed circuit board 100 of the present invention includes a substrate body 110, a first metal wiring 120 and a third metal wiring 140.

기판 몸체(110)는 대략 장방형의 구조로 이루어지며, 제1면(101)과 이에 대향하는 제2면(102)을 갖는다. 기판 몸체(110)의 제1면(101)에는 적어도 하나 이상의 본드 핑거(121)가 형성된다.The substrate body 110 has a substantially rectangular structure, and has a first surface 101 and a second surface 102 opposite thereto. At least one bond finger 121 is formed on the first surface 101 of the substrate body 110.

제1 금속배선(120)은 복수의 제1 본드 핑거(121)와 연결되는 제1 배선부(122)와, 제1 배선부(122)와 연결되는 제1 솔더 유도부(123)를 포함한다. 제1 배선부(122)는 제1 폭(W10)을 가지며, 제1 솔도 유도부(123)는 제1 폭(W10)보다 큰 제2 폭(W20)을 갖는다.The first metal wire 120 includes a first wire part 122 connected to the plurality of first bond fingers 121 and a first solder guide part 123 connected to the first wire part 122. The first wiring part 122 has a first width W10, and the first brush guide part 123 has a second width W20 that is greater than the first width W10.

제3 금속배선(140)은 제1 본드 핑거(121)보다 큰 폭을 갖는 적어도 어느 하나의 제3 본드 핑거(141)와 연결되는 제3 배선부(142)와, 제3 배선부(142)와 연결되는 제3 솔더 유도부(143)를 포함한다. 제3 배선부(142)는 제1 배선부(122)의 제1 폭(W10)보다 큰 제4 폭(W11)을 가지며, 제3 솔더 유도부(143)는 제4 폭(W11) 및 제2 폭(W20)보다 큰 제3 폭(W21)을 갖는다.
The third metal wire 140 may include a third wiring part 142 connected to at least one third bond finger 141 having a width greater than that of the first bond finger 121, and a third wiring part 142. And a third solder guide part 143 connected with the third solder guide part 143. The third wiring part 142 has a fourth width W11 larger than the first width W10 of the first wiring part 122, and the third solder guide part 143 has a fourth width W11 and a second width. It has a third width W21 larger than the width W20.

도 4는 본 발명에 의한 반도체 패키지를 도시한 것이다.4 illustrates a semiconductor package according to the present invention.

도 4를 참조하면, 본 발명의 반도체 패키지는 기판(100), 반도체 칩(200), 범프(300), 언더필층(도시 생략)을 포함한다.Referring to FIG. 4, the semiconductor package of the present invention includes a substrate 100, a semiconductor chip 200, a bump 300, and an underfill layer (not shown).

기판(100)은 도면상 제1면(101)과 이에 대향하는 제2면(102)을 갖는 기판 몸체(110)를 포함한다. 기판(100)의 제1면(101)에는 복수의 본드 핑거(121)가 형성되고, 각각의 본드 핑거(121)에는 금속배선(120)이 연결되는데, 각 금속배선은 제1 표면적을 갖는 배선부 및 제1 표면적보다 큰 제2 표면적을 갖는 솔더 유도부를 구비한다.The substrate 100 includes a substrate body 110 having a first surface 101 and a second surface 102 opposite thereto in the drawing. A plurality of bond fingers 121 are formed on the first surface 101 of the substrate 100, and metal bonds 120 are connected to each bond finger 121, and each metal wire has a first surface area. And a solder guide having a second surface area greater than the first surface area.

반도체 칩(200)은 도면상 제1면(201)과 이에 대향하는 제2면(202)을 갖는다. 반도체 칩(200)의 제2면(202)에는 복수의 칩패드(210)가 형성되며, 따라서 반도체 칩(200)은 기판(100)의 상측에 페이스다운(face down) 형태로 본딩된다.The semiconductor chip 200 has a first surface 201 and a second surface 202 opposite to the drawing. A plurality of chip pads 210 are formed on the second surface 202 of the semiconductor chip 200, so that the semiconductor chip 200 is bonded to the upper side of the substrate 100 in the form of face down.

범프(300)는 반도체 칩(200)의 칩패드(210)에 형성되어 반도체 칩(200)과 기판(100) 간의 전기적인 연결을 수행한다. 범프(300)는 포스트(310)와 솔더(320)를 포함하며, 포스트(310)는 예컨대, Cu, Au 등이 선택 적용될 수 있다. 포스트는 반도체 칩(200)의 각 칩패드(210)에 증착, 도금, 스텐실 프린팅(stencil printing), 스터드 범핑(stud bumping) 등의 다양한 방법을 이용하여 형성될 수 있다. 이때, 포스트(310)에는 솔더(320)와의 접촉 표면적을 증가시킬 수 있도록 적어도 하나 이상의 요철(凹凸)이 형성된다. 예컨대, 도 4와 같이 포스트(310)의 중앙에 '┏┓'자형으로 요부(凹部; 311)가 함몰 형성되거나, 도 8과 같이 포스트(310)의 중앙에 "┳"자형으로 철부(凸部; 312)가 하방으로 소정량 돌출될 수 있으며, 또는 요부와 철부가 순차적으로 반복 형성될 수도 있다.The bump 300 is formed on the chip pad 210 of the semiconductor chip 200 to perform electrical connection between the semiconductor chip 200 and the substrate 100. The bump 300 includes a post 310 and a solder 320, and the post 310 may be selectively applied to, for example, Cu, Au, or the like. The post may be formed on each chip pad 210 of the semiconductor chip 200 using various methods such as deposition, plating, stencil printing, stud bumping, and the like. At this time, at least one unevenness is formed in the post 310 to increase the contact surface area with the solder 320. For example, a recess 311 is recessed in the center of the post 310 as shown in FIG. 4, or a convex part in the center of the post 310 as shown in FIG. 8. 312 may protrude downward in a predetermined amount, or the recessed portions and the convex portions may be sequentially formed repeatedly.

도시되지 않았으나, 언더필층은 기판(100)과 반도체 칩(200) 사이의 간극에 충진되어 양자 간의 결합 상태를 견고하게 유지해 준다.
Although not shown, the underfill layer is filled in the gap between the substrate 100 and the semiconductor chip 200 to maintain the bonding state between the two.

이와 같이 구성된 인쇄회로기판을 이용하여 반도체 패키지를 제조하는 공정을 도 5a 내지 도 5c를 참고하여 설명하면 다음과 같다.A process of manufacturing a semiconductor package using the printed circuit board configured as described above will be described with reference to FIGS. 5A to 5C.

도 5a는 본 발명의 범프(300) 형성 구조를 도시한 것으로, 범프(300)가 형성된 직후 리플로우 전의 상태를 도시한 것이다. 도면을 참조하면, 범프(300)는 단면상 '┏┓'자형의 중앙이 함몰된 요부(311)를 갖는 포스트(310)를 구비하고 있으며, 포스트(310) 위에 솔더(320)가 도금되어 있다. 즉, 본 실시예의 범프(300)는 포스트(310)에 요철을 주어 이후에 용융된 솔더(320)가 포스트(310)에 안정적으로 트랩되도록 한 것이다.FIG. 5A illustrates the bump 300 forming structure of the present invention, which illustrates a state immediately before the reflow of the bump 300 is formed. Referring to the drawings, the bump 300 includes a post 310 having a recess 311 in which a center of a '┏┓' shape is recessed in cross section, and a solder 320 is plated on the post 310. That is, the bump 300 of the present exemplary embodiment is provided with irregularities in the post 310 so that the molten solder 320 is stably trapped in the post 310.

도 5b는 웨이퍼 레벨 리플로우 후의 범프(300) 형태를 도시하고 있다. 포스트(310)에 도포된 솔더(320)가 1차 리플로우 공정의 진행시 용융되면서 포스트(310)를 덮게 되고, 이로 인해 인접한 범프(300) 간에 브릿지가 발생하게 된다. 이때, 1차 리플로우 공정은 생략하고 후술하는 2차 리플로우 공정을 통해 플립칩 본딩을 수행할 수도 있으나, 이러한 경우 포스트(310)에 부착된 솔더(320)가 단차 형성될 우려가 높기 때문에 웨이퍼 레벨 상태에서 1차 리플로우 공정을 수행하는 것이 바람직하다.5B illustrates the bump 300 configuration after wafer level reflow. The solder 320 applied to the post 310 melts during the first reflow process to cover the post 310, thereby causing a bridge between adjacent bumps 300. In this case, the first reflow process may be omitted and flip chip bonding may be performed through a second reflow process, which will be described later. In this case, since the solder 320 attached to the post 310 may have a high level, wafers may be formed. It is desirable to perform the primary reflow process in the level state.

한편, 도 1 내지 도 3의 인쇄회로기판 중 어느 하나를 참조하면, 기판(100)에는 솔더 유도부(123,133,143)를 포함한 금속배선(120,130,140)이 구비되어 있다. 따라서, 도 3의 리플로우 공정이 진행된 웨이퍼 레벨의 반도체 칩(200)을 기판(100) 상에 페이스다운 형태로 안착시킨 후 2차 리플로우 공정을 진행하여 플립칩 본딩을 수행한다. 이때, 솔더 유도부(123,133,143)는 플립칩 본딩시 과도금된 솔더(320)를 표면장력에 의하여 흡입하는 역할을 하게 된다. 즉 솔더 유도부(123,133,143)가 과도금된 솔더(320)를 대부분 흡입함으로써 브릿지된 범프(300)가 서로 오픈된다.Meanwhile, referring to any one of the printed circuit boards of FIGS. 1 to 3, the substrate 100 includes metal wires 120, 130, and 140 including solder guide parts 123, 133, and 143. Accordingly, the semiconductor chip 200 of the wafer level having undergone the reflow process of FIG. 3 is seated on the substrate 100 in the form of face-down, and then the second reflow process is performed to perform flip chip bonding. In this case, the solder induction parts 123, 133, and 143 serve to suck the overplated solder 320 by surface tension during flip chip bonding. That is, the bridged bumps 300 are opened to each other by sucking the solder 320 over which the solder induction parts 123, 133, and 143 are overplated.

도 5c는 플립칩 본딩 후의 결합 단면을 도시하고 있다. 과도금된 솔더는 기판(100)에 형성된 솔더 유도부(123,133,143)로 이동하며, 요철을 갖는 범프(300)의 표면적에 의해 범프(300)에 형성된 솔더(320)는 솔더 유도부(120) 측으로 유동하지 않고 범프(300)와 금속배선(110) 간의 조인트를 형성하게 된다.5C shows the cross section after the flip chip bonding. The overplated solder moves to the solder guide parts 123, 133, and 143 formed on the substrate 100, and the solder 320 formed on the bump 300 does not flow toward the solder guide part 120 by the surface area of the bump 300 having unevenness. Without forming a joint between the bump 300 and the metallization 110.

즉, 금속배선(110)의 면적이 넓어 범프(300)의 솔더가 대부분 금속배선(110)으로 이동하게 되는 경우 범프(300)와 금속배선(120,130,140) 간에 오픈이 발생하게 되는데, 본 실시예에서는 범프(300)에 요철을 주어 표면장력에 의하여 솔더가 범프(300)에 트랩되도록 함으로써 범프(300)와 금속배선(120,130,140) 간에 오픈이 발생하는 것을 방지할 수 있다.
That is, when the area of the metal wiring 110 is wide and the solder of the bump 300 moves to the metal wiring 110, the opening is generated between the bump 300 and the metal wirings 120, 130, and 140. By giving the bumps 300 the unevenness to allow the solder to be trapped by the bumps 300 by the surface tension, it is possible to prevent the opening between the bumps 300 and the metal wires 120, 130, and 140.

상술한 반도체 패키지 기술은 다양한 종류의 반도체 소자들 및 이를 구비하는 패키지 모듈에 적용될 수 있다.The above-described semiconductor package technology can be applied to various kinds of semiconductor devices and a package module having the same.

도 7을 참조하면, 본 발명의 반도체 패키지는 전자 시스템(1000)에 적용될 수 있다. 전자 시스템(1000)은 제어기(1100), 입출력 장치(1200) 및 기억장치(1300)를 포함할 수 있다. 제어기(1100), 입출력 장치(1200) 및 기억장치(1300)는 데이터들이 이동하는 통로를 제공하는 버스(1500)를 통하여 결합될 수 있다.Referring to FIG. 7, the semiconductor package of the present invention may be applied to the electronic system 1000. The electronic system 1000 may include a controller 1100, an input / output device 1200, and a memory device 1300. The controller 1100, the input / output device 1200, and the memory device 1300 may be coupled through a bus 1500 that provides a path through which data moves.

예컨대, 제어기(1100)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 제어기(1100) 및 기억장치(1300)는 본 발명 실시예에 따른 반도체 패키지를 적어도 어느 하나를 포함할 수 있다. 입출력 장치(1200)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 기억장치(1300)는 데이터 및/또는 제어기(1100)에 의해 실행되는 명령어 등을 저장할 수 있다.For example, the controller 1100 may include at least one of at least one microprocessor, a digital signal processor, a microcontroller, and logic elements capable of performing functions similar thereto. The controller 1100 and the memory device 1300 may include at least one semiconductor package according to the embodiment of the present invention. The input / output device 1200 may include at least one selected from a keypad, a keyboard, a display device, and the like. The memory device 1300 may store data and / or commands executed by the controller 1100.

기억장치(1300)는 디램과 같은 휘발성 기억 소자 및/또는 플래시 메모리와 같은 비휘발성 기억 소자를 포함할 수 있다. 예를 들면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(100)은 대용량의 데이터를 상기 플래시 메모리 시스템에 안정적으로 저장할 수 있다.The memory device 1300 may include a volatile memory device such as a DRAM and / or a nonvolatile memory device such as a flash memory. For example, a flash memory may be installed in an information processing system such as a mobile device or a desktop computer. Such a flash memory may consist of a semiconductor disk device (SSD). In this case, the electronic system 100 may stably store large amounts of data in the flash memory system.

전자 시스템(1000)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(1400)를 더 포함할 수 있다. 인터페이스(1400)는 유무선 형태일 수 있다. 예컨대, 인터페이스(1400)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 전자 시스템(1000)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 그리고 입출력 장치 등이 더 제공될 수 있다.The electronic system 1000 may further include an interface 1400 for transmitting data to or receiving data from the communication network. The interface 1400 may be in a wired or wireless form. For example, the interface 1400 may include an antenna or a wired / wireless transceiver. The electronic system 1000 may further include an application chipset, a camera image processor (CIS), and an input / output device.

전자 시스템(1000)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 스마트폰(smart phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다.The electronic system 1000 may be implemented as a mobile system, a personal computer, an industrial computer, or a logic system performing various functions. For example, a mobile system may be a personal digital assistant (PDA), a portable computer, a web tablet, a mobile phone, a smart phone, a wireless phone, a laptop ( laptop) may be any one of a computer, a memory card, a digital music system, and an information transmission / reception system.

전자 시스템(1000)이 무선 통신을 수행할 수 있는 장비인 경우에, 전자 시스템(1000)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), NADC(North American Digital Cellular), E-TDMA(Enhanced-Time Division Multiple Access), WCDMA(Wideband Code Division Multiple Access), CDMA2000, LTE(Long Term Evolution), Wibro(Wireless Broadband Internet)과 같은 통신 시스템에서 사용될 수 있다.When the electronic system 1000 is a device capable of performing wireless communication, the electronic system 1000 may include Code Division Multiple Access (CDMA), Global System for Mobile communication (GSM), North American Digital Cellular (NADC), and E. -Can be used in communication systems such as Enhanced-Time Division Multiple Access (TDMA), Wideband Code Division Multiple Access (WCDMA), CDMA2000, Long Term Evolution (LTE), and Wireless Broadband Internet (Wibro).

도 8을 참조하면, 상술한 반도체 패키지는 메모리 카드(2000)의 형태로 제공될 수 있다. 일례로, 메모리 카드(2000)는 비휘발성 기억 소자와 같은 메모리(2100) 및 메모리 제어기(2200)를 포함할 수 있다. 메모리(2100) 및 메모리 제어기(2200)는 데이터를 저장하거나 저장된 데이터를 판독할 수 있다.Referring to FIG. 8, the above-described semiconductor package may be provided in the form of a memory card 2000. For example, the memory card 2000 may include a memory 2100 such as a nonvolatile memory device and a memory controller 2200. The memory 2100 and the memory controller 2200 may store data or read stored data.

메모리(2100)는 본 발명에 따른 반도체 패키지 기술이 적용된 비휘발성 기억 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 메모리 제어기(2200)는 호스트(2300)의 판독/쓰기 요청에 응답하여 저장된 데이터를 독출하거나, 데이터를 저장하도록 메모리(2100)를 제어할 수 있다.
The memory 2100 may include at least one of the nonvolatile memory elements to which the semiconductor package technology according to the present invention is applied. The memory controller 2200 may control the memory 2100 to read stored data or store data in response to a read / write request of the host 2300.

10 ; 반도체 패키지 100 ; 기판
110 ; 기판 몸체 120,130,140 ;금속배선
121,131,141 ; 본드 핑거 122,132,142 ; 배선부
123,133,143 ; 솔더 유도부 200 ; 반도체 칩
210 ; 칩패드 300 ; 범프
310 ; 포스트 320 ; 솔더10; Semiconductor package 100; Board
110; Substrate body 120, 130, 140; metal wiring
121,131,141; Bond fingers 122,132,142; The wiring portion
123,133,143; Solder induction part 200; Semiconductor chip
210; Chip pad 300; Bump
310; Post 320; Solder

Claims (12)

복수의 제1 본드 핑거가 형성된 기판 몸체;
상기 각 제1 본드 핑거와 연결되도록 기판 몸체에 형성되며 제1 표면적을 갖는 제1 배선부 및 상기 제1 표면적보다 큰 제2 표면적을 갖는 제1 솔더 유도부를 구비한 복수의 제1 금속배선;
을 포함하는 인쇄회로기판.A substrate body having a plurality of first bond fingers formed thereon;
A plurality of first metal wires formed on a substrate body to be connected to each of the first bond fingers and having a first wiring portion having a first surface area and a first solder induction portion having a second surface area larger than the first surface area;
And a printed circuit board. 제1항에 있어서,
상기 제1 배선부는 제1 폭을 가지며, 상기 제1 솔더 유도부는 상기 제1 폭보다 큰 제2 폭을 갖는 것을 특징으로 하는 인쇄회로기판.The method of claim 1,
And the first wiring portion has a first width, and the first solder guide portion has a second width greater than the first width. 제1항에 있어서,
상기 제1 본드 핑거와 상기 제1 배선부는 동일한 폭을 갖는 것을 특징으로 하는 인쇄회로기판.The method of claim 1,
And the first bond finger and the first wiring portion have the same width. 제1항에 있어서,
상기 어느 하나의 제1 본드 핑거에 연결되는 제2 배선부, 상기 제2 배선부보다 큰 표면적을 가지며 상기 제2 폭보다 큰 제3 폭을 갖는 제2 솔더 유도부를 구비한 제2 금속배선을 더 포함하는 것을 특징으로 하는 인쇄회로기판.The method of claim 1,
And a second metal wiring having a second wiring portion connected to the first bond finger and a second solder induction portion having a larger surface area than the second wiring portion and having a third width greater than the second width. Printed circuit board comprising a. 제1항에 있어서,
상기 제1 본드 핑거보다 큰 폭을 갖는 제2 본드 핑거에 연결되며 상기 제1 배선부의 폭보다 큰 제4 폭을 갖는 제3 배선부, 상기 제3 배선부보다 큰 표면적을 갖는 제3 솔더 유도부를 구비한 제3 금속배선을 더 포함하는 것을 특징으로 하는 인쇄회로기판.The method of claim 1,
A third wiring part connected to a second bond finger having a width greater than the first bond finger and having a fourth width greater than the width of the first wiring part, and a third solder induction part having a surface area larger than the third wiring part; The printed circuit board further comprises a third metal wiring provided. 복수의 본드 핑거가 형성된 기판 몸체, 상기 각 본드 핑거와 연결되도록 기판 몸체에 형성되는 제1 표면적을 갖는 제1 배선부 및 상기 제1 표면적보다 큰 제2 표면적을 갖는 제1 솔더 유도부를 구비한 복수의 제1 금속배선;을 포함하는 기판;
상기 기판의 금속배선과 마주보는 면에 칩패드가 형성된 반도체 칩;
을 포함하는 반도체 패키지.A plurality of substrates including a substrate body having a plurality of bond fingers, a first wiring portion having a first surface area formed in the substrate body to be connected to each of the bond fingers, and a first solder induction portion having a second surface area larger than the first surface area. A first metal wire;
A semiconductor chip having a chip pad formed on a surface of the substrate facing the metal wiring;
≪ / RTI > 제6항에 있어서,
상기 제1 배선부는 제1 폭을 가지며, 상기 제1 솔더 유도부는 상기 제1 폭보다 큰 제2 폭을 갖는 것을 특징으로 하는 인쇄회로기판.The method according to claim 6,
And the first wiring portion has a first width, and the first solder guide portion has a second width greater than the first width. 제6항에 있어서,
상기 제1 본드 핑거와 상기 제1 배선부는 동일한 폭을 갖는 것을 특징으로 하는 인쇄회로기판.The method according to claim 6,
And the first bond finger and the first wiring portion have the same width. 제6항에 있어서,
상기 어느 하나의 제1 본드 핑거에 연결되는 제2 배선부, 상기 제2 배선부보다 큰 표면적을 가지며 상기 제2 폭보다 큰 제3 폭을 갖는 제2 솔더 유도부를 구비한 제2 금속배선을 더 포함하는 것을 특징으로 하는 인쇄회로기판.The method according to claim 6,
And a second metal wiring having a second wiring portion connected to the first bond finger and a second solder induction portion having a larger surface area than the second wiring portion and having a third width greater than the second width. Printed circuit board comprising a. 제6항에 있어서,
상기 제1 본드 핑거보다 큰 폭을 갖는 제2 본드 핑거에 연결되며 상기 제1 배선부의 폭보다 큰 제4 폭을 갖는 제3 배선부, 상기 제3 배선부보다 큰 표면적을 갖는 제3 솔더 유도부를 구비한 제3 금속배선을 더 포함하는 것을 특징으로 하는 인쇄회로기판.The method according to claim 6,
A third wiring part connected to a second bond finger having a width greater than the first bond finger and having a fourth width greater than the width of the first wiring part, and a third solder induction part having a surface area larger than the third wiring part; The printed circuit board further comprises a third metal wiring provided. 제6항 내지 제10항 중 어느 한 항에 있어서,
상기 칩패드에 형성되어 각 금속배선과 전기적으로 연결되는 범프;를 더 포함하는 것을 특징으로 하는 반도체 패키지.11. The method according to any one of claims 6 to 10,
And bumps formed on the chip pads and electrically connected to the metal wires. 제11항에 있어서,
상기 범프는 적어도 하나 이상의 요부(凹部) 또는 철부(凸部)를 구비한 포스트를 포함하는 것을 특징으로 하는 반도체 패키지.12. The method of claim 11,
The bump comprises a post having at least one recessed part or at least one recessed part.
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