KR20130140355A - Semiconductor package and manufacturing method for the same - Google Patents

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KR20130140355A
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장철호
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Abstract

A semiconductor package according to the present invention includes a semiconductor chip on which multiple bonding pads are formed; a lead frame for mounting the semiconductor chip on a region where a step is formed, having electrode pads corresponding to the bonding pads on the upper surface of an outer part, and having a groove on the lower surface of the outer part; a conductive wire electrically connecting the electrode pads formed in the lead frame and the bonding pads of the semiconductor chip; and a sealing material molding a result material including the semiconductor chip and the groove formed on the lower surface of the lead frame. According to the present invention, the semiconductor chip is directly mounted on the lead frame by integrally forming the lead frame without separate die pads, and reliability against external impact is improved by forming a molding groove under the lead frame.

Description

반도체 패키지 및 그 제조방법{Semiconductor package and manufacturing method for the same}Semiconductor package and manufacturing method for the same

본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로, 특히 별도의 다이 패들을 구비하지 않고 리드 프레임을 일체형으로 형성하여 리드 프레임 상에 반도체 칩을 직접 실장하고, 리드 프레임의 하부에 몰딩 홈을 형성함으로써 외부 충격으로부터 신뢰성을 높일 수 있는 반도체 패키지 및 그 제조방법에 관한 것이다.
The present invention relates to a semiconductor package and a method for manufacturing the same, and in particular, by forming a lead frame integrally without a separate die paddle, directly mounting a semiconductor chip on the lead frame, and forming a molding groove under the lead frame. The present invention relates to a semiconductor package and a method of manufacturing the same that can improve reliability from external impact.

최근, 개인용 컴퓨터를 포함한 전자제품군이 소형화의 추세로 나아감에 따라 반도체 패키징 분야에서는 소형화, 고용량화 및 다기능화된 반도체 패키지에 대한 요구가 증가하고 있다. 이러한 요구에 부흥하여 반도체 패키지는 쓰루 홀(Through Hole) 타입에서 표면실장(Surface Mount) 타입으로 변화되고 있다.In recent years, as electronic product groups including personal computers have progressed in miniaturization, there is an increasing demand for miniaturization, high capacity, and multifunctional semiconductor packages in the semiconductor packaging field. In response to these demands, semiconductor packages are changing from a through hole type to a surface mount type.

상기 표면실장 타입은 대표적으로 BGA(Ball Grid Array), FBGA(Fine Ball Grid Array), QFP(Quad Flat Pakage), QFN(Quad Flad No-lead) 등이 있으며, 이들은 패키지의 크기를 줄이면서 실장밀도를 높이기 위해 '스택 기술'과 접목되어 멀티 칩 패키지(Multi-Chip Package)의 형태로 발전하고 있다. 여기서, 멀티 칩 패키지는 적어도 둘 이상의 패키지를 적층한 구조를 갖는 패키지 스택과 단일 패키지 내에 적어도 둘 이상의 반도체 칩을 적층한 칩 스택으로 나누어진다.The surface mount types typically include ball grid arrays (BGAs), fine ball grid arrays (FBGAs), quad flat pakage (QFP), and quad flad no-lead (QFN). It is being developed as a multi-chip package by combining with 'stack technology' in order to increase the cost. Here, the multi-chip package is divided into a package stack having a structure in which at least two packages are stacked and a chip stack in which at least two semiconductor chips are stacked in a single package.

도 1은 종래 기술에 따른 QFN 타입 반도체 패키지를 설명하기 위한 도면으로서, 도시된 바와 같이, 다이본딩패드(미도시)가 중심부에 형성되며 상기 다이본딩패드(미도시)의 주변부를 따라 형성된 복수의 단자부(12)를 갖는 리드프레임(10)과, 접착부재(14)를 개재하여 비활성면이 다이본딩패드(미도시)에 접착되는 반도체 다이(16)와, 반도체 다이(16)의 활성면과 복수의 리드부(12)를 전기적으로 연결하는 복수의 본딩와이어(18)와, 외부환경으로부터 내부의 손상을 방지하기 위해 반도체 다이(16)와 복수의 본딩와이어(18)를 몰딩하는 에폭시 몰딩 컴파운드 재료의 봉지제(110)로 구성된다.1 is a view for explaining a QFN type semiconductor package according to the prior art, as shown, a die bonding pad (not shown) is formed in the center and a plurality of die formed along the periphery of the die bonding pad (not shown) A lead frame 10 having a terminal portion 12, a semiconductor die 16 having an inactive surface bonded to a die bonding pad (not shown) via an adhesive member 14, an active surface of the semiconductor die 16, A plurality of bonding wires 18 electrically connecting the plurality of lead portions 12, and an epoxy molding compound for molding the semiconductor die 16 and the plurality of bonding wires 18 to prevent internal damage from the external environment. It consists of an encapsulant 110 of the material.

복수의 단자부(12)는 돌출되지 않은 형태로 리드프레임(10)에 포함되어 반도체 다이(16)를 외부와 전기적으로 연결시킨다. 접착부재(14)로는 전기적으로 절연특성을 갖는 에폭시 계열의 접착 테이프나 폴리이미드(polyimide) 재질의 접착 테이프 등이 이용된다.The plurality of terminal parts 12 are included in the lead frame 10 in a non-protruding form to electrically connect the semiconductor die 16 to the outside. As the adhesive member 14, an epoxy-based adhesive tape or a polyimide adhesive tape having electrical insulation properties may be used.

이러한, QFN 타입의 반도체 패키지는 별도의 기판에 형성되는 것이 아니기 때문에 리드프레임과 봉지재에 의해 고정하는 구조이다. Since the QFN type semiconductor package is not formed on a separate substrate, the QFN type semiconductor package is fixed by a lead frame and an encapsulant.

그러나, 이러한 리드프레임의 구조를 갖는 반도체 패키지는 외부 충격에 쉽게 불량 발생이 생기게 되는 문제점이 있다.
However, there is a problem that a semiconductor package having such a lead frame structure easily causes defects in external shock.

본 발명이 해결하고자 하는 기술적 과제는 별도의 다이 패들을 구비하지 않고 리드 프레임을 일체형으로 형성하여 리드 프레임 상에 반도체 칩을 직접 실장하고, 리드 프레임의 하부에 몰딩 홈을 형성함으로써 외부 충격으로부터 신뢰성을 높일 수 있는 반도체 패키지 및 그 제조방법을 제공하는 것이다.The technical problem to be solved by the present invention is to form a lead frame integrally without a separate die paddle to directly mount a semiconductor chip on the lead frame, and to form a molding groove in the lower portion of the lead frame to improve reliability from external impact. It is to provide a semiconductor package and a method of manufacturing the same that can be increased.

본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.It is to be understood that both the foregoing general description and the following detailed description are exemplary and explanatory and are not restrictive of the invention, unless further departing from the spirit and scope of the invention as defined by the appended claims. It will be possible.

상기 기술적 과제를 해결하기 위한 본 발명에 따른 반도체 패키지는, 복수의 본딩 패드가 형성된 반도체 칩과; 외곽부 하면에 홈이 형성되고 외곽부 상면에 상기 본딩 패드와 대응하는 전극 패드가 형성되며, 단차가 형성된 영역에 상기 반도체 칩을 실장하는 리드 프레임과; 상기 반도체 칩의 복수의 본딩 패드와 상기 리드 프레임에 형성된 전극 패드를 전기적으로 연결하는 도전성 와이어와; 상기 리드 프레임의 하면에 형성된 홈 및 상기 반도체 칩이 형성된 결과물을 몰딩하는 봉지재를 포함하는 점에 그 특징이 있다.According to an aspect of the present invention, there is provided a semiconductor package including: a semiconductor chip having a plurality of bonding pads formed therein; A lead frame having a groove formed in a lower surface of an outer portion, an electrode pad corresponding to the bonding pad formed on an upper surface of an outer portion, and mounting the semiconductor chip in an area where a step is formed; Conductive wires electrically connecting the plurality of bonding pads of the semiconductor chip and the electrode pads formed on the lead frame; It is characterized in that it comprises a sealing material for molding the groove formed on the lower surface of the lead frame and the resultant formed the semiconductor chip.

여기서, 특히 상기 반도체 칩이 실장되는 영역의 상기 리드 프레임의 중앙부는 소정 간격이 이격되도록 형성되는 점에 그 특징이 있다. Here, in particular, the center portion of the lead frame in the region where the semiconductor chip is mounted is characterized in that the predetermined intervals are formed to be spaced apart.

여기서, 특히 상기 반도체 칩은 전기적으로 절연특성을 갖는 에폭시 계열의 접착 테이프나 폴리이미드(polyimide) 재료의 접착 부재를 이용하여 상기 리드 프레임에 실장되는 점에 그 특징이 있다. In particular, the semiconductor chip is characterized in that the semiconductor chip is mounted on the lead frame by using an epoxy-based adhesive tape or an adhesive member made of polyimide material.

여기서, 특히 상기 봉지재는 에폭시 몰딩 컴파운드 재료를 이용하는 점에 그 특징이 있다. In particular, the encapsulant is characterized in that it uses an epoxy molding compound material.

또한, 본 발명에 따른 반도체 패키지의 제조방법은, 외곽부 하면에 홈을 형성하고, 상면에 복수의 전극 패드를 갖는 리드프레임을 마련하는 단계와; 상기 리드프레임의 중앙 영역에 접착부재를 개재하여 반도체 칩을 실장하는 단계와; 상기 반도체 칩과 상기 복수의 전극 패드를 와이어 본딩하는 단계와; 상기 봉지재를 이용하여 상기 결과물의 전면 및 상기 리드 프레임의 홈을 몰딩하는 단계를 포함하는 점에 그 특징이 있다. In addition, the method of manufacturing a semiconductor package according to the present invention comprises the steps of: forming a groove on the outer lower surface, and providing a lead frame having a plurality of electrode pads on the upper surface; Mounting a semiconductor chip through an adhesive member in a central region of the lead frame; Wire bonding the semiconductor chip and the plurality of electrode pads; It characterized in that it comprises the step of molding the front of the resultant and the groove of the lead frame using the encapsulant.

여기서, 특히 상기 리드프레임은 접착부를 갖는 커버레이 필름에 고정되어 마련되는 점에 그 특징이 있다. Here, in particular, the lead frame is characterized in that it is fixed to the coverlay film having an adhesive portion.

여기서, 특히 상기 커버레이 필름은 상기 와이어 본딩 단계 후 제거되는 점에 그 특징이 있다. Here, in particular, the coverlay film is characterized in that it is removed after the wire bonding step.

본 발명에 따르면, 별도의 다이 패들을 구비하지 않고 리드 프레임을 일체형으로 형성하여 리드 프레임 상에 반도체 칩을 직접 실장하고, 리드 프레임의 하부에 몰딩 홈을 형성함으로써 외부 충격으로부터 신뢰성을 높일 수 있다.
According to the present invention, the lead frame is integrally formed without a separate die paddle to directly mount a semiconductor chip on the lead frame, and a molding groove is formed in the lower portion of the lead frame, thereby increasing reliability from external impact.

도 1은 종래 기술에 따른 QFN 타입 반도체 패키지를 설명하기 위한 도면.
도 2는 본 발명에 따른 반도체 패키지의 평면도.
도 3은 본 발명에 따른 반도체 패키지의 구조를 개략적으로 도시한 도면.
도 4a 내지 도 4d는 본 발명에 따른 반도체 패키지의 제조방법에 대한 순서도. 1 is a view for explaining a QFN type semiconductor package according to the prior art.
2 is a plan view of a semiconductor package according to the present invention.
3 schematically illustrates the structure of a semiconductor package according to the present invention;
4A to 4D are flowcharts illustrating a method of manufacturing a semiconductor package according to the present invention.

이하 첨부된 도면을 참조하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 바람직한 실시 예를 상세히 설명한다. 다만, 본 발명의 바람직한 실시 예에 대한 동작 원리를 상세하게 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the detailed description of known functions and configurations incorporated herein will be omitted when it may unnecessarily obscure the subject matter of the present invention.

또한, 도면 전체에 걸쳐 유사한 기능 및 작용을 하는 부분에 대해서는 동일한 도면 부호를 사용한다.The same reference numerals are used for portions having similar functions and functions throughout the drawings.

덧붙여, 명세서 전체에서, 어떤 부분이 다른 부분과 '연결'되어 있다고 할때, 이는 '직접적으로 연결'되어 있는 경우뿐만 아니라, 그 중간에 다른 소자를 사이에 두고 '간접적으로 연결'되어 있는 경우도 포함한다. 또한 어떤 구성 요소를 '포함'한다는 것은, 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라, 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
In addition, in the entire specification, when a part is referred to as being 'connected' to another part, it may be referred to as 'indirectly connected' not only with 'directly connected' . Also, to include an element does not exclude other elements unless specifically stated otherwise, but may also include other elements.

이하 본 발명의 일 실시 예를 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명에 따른 반도체 패키지의 평면도이고, 도 3은 본 발명에 따른 반도체 패키지의 구조를 개략적으로 도시한 도면이다. 도 2 및 도 3에 도시된 바와 같이, 본 발명에 따른 반도체 패키지는, 복수의 본딩 패드가 형성된 반도체 칩(220)과; 외곽부 하면에 홈이 형성되고 외곽부 상면에 상기 본딩 패드와 대응하는 전극 패드가 형성되며, 단차가 형성된 영역에 상기 반도체 칩(220)을 실장하는 리드 프레임(210)과; 상기 반도체 칩(220)의 복수의 본딩 패드와 상기 리드 프레임(210)에 형성된 전극 패드를 전기적으로 연결하는 도전성 와이어(230)와; 상기 리드 프레임(210)의 하면에 형성된 홈(245) 및 상기 반도체 칩(210)이 형성된 결과물을 몰딩하는 봉지재(240)를 포함하여 구성된다. 2 is a plan view of a semiconductor package according to the present invention, and FIG. 3 is a view schematically showing the structure of the semiconductor package according to the present invention. 2 and 3, the semiconductor package according to the present invention includes a semiconductor chip 220 having a plurality of bonding pads; A lead frame (210) having grooves formed on the lower surface of the outer portion, electrode pads corresponding to the bonding pads formed on the upper surface of the outer portion, and mounting the semiconductor chip (220) in an area where a step is formed; Conductive wires 230 for electrically connecting the plurality of bonding pads of the semiconductor chip 220 and the electrode pads formed on the lead frame 210; It includes a groove 245 formed on the lower surface of the lead frame 210 and the encapsulant 240 for molding the resultant formed the semiconductor chip 210.

상기 리드 프레임(210)은 구리 또는 구리 합금 등의 금속 물질을 이용하여 형성되는 것이 바람직하고, 소정 패턴으로 형성되어 있다. The lead frame 210 is preferably formed using a metal material such as copper or a copper alloy, and is formed in a predetermined pattern.

보다 구체적으로, 상기 리드 프레임(210)은 외곽부의 하부면에 홈(245)이 형성되어 있으며, 중앙 영역에 단차부가 형성되어 있다. 이때, 상기 단차부가 형성된 중앙 영역은 소정 간격이 이격되도록 패턴(250)이 형성되어 있다. More specifically, the lead frame 210 has a groove 245 formed on the lower surface of the outer portion, and a stepped portion is formed in the central region. In this case, the pattern 250 is formed in the central region where the stepped portion is formed so as to be spaced apart from each other by a predetermined interval.

이러한, 상기 리드 프레임(210)은 하프 에칭(Half-Etching)에 의해 원하는 패턴을 형성하게 된다. 즉, 상기 리드 프레임(210)의 화학적 에칭은 금속 스트립 안으로 패턴을 식각하기 위해 포토리소그라피와 metal-dissolving 화학 물질을 사용하는 과정이다. 포토레지스트는 패턴을 가지는 감광 마스크을 통한 자외선 광에 노광처리되어 식각된다. The lead frame 210 forms a desired pattern by half-etching. That is, the chemical etching of the lead frame 210 is a process of using photolithography and metal-dissolving chemicals to etch the pattern into the metal strip. The photoresist is exposed to ultraviolet light through a photosensitive mask having a pattern and etched.

상기 리드 프레임(210)의 외곽부의 상면에는 복수의 전극 패드가 형성되어 있으며, 상기 전극 패드는 상기 리드 프레임(210)과 다른 금속으로 도금처리될 수 있다. 예를 들면, 은, 금, 니켈 팔라듐 또는 구리로 도금처리될 수 있다. A plurality of electrode pads are formed on an upper surface of the outer portion of the lead frame 210, and the electrode pads may be plated with a metal different from that of the lead frame 210. For example, it may be plated with silver, gold, nickel palladium or copper.

상기 리드 프레임(210)의 중앙 영역에는 상기 반도체 칩(220)이 실장된다. 이때, 상기 반도체 칩(210)은 전기적으로 절연특성을 갖는 에폭시 계열의 접착 테이프나 폴리이미드(polyimide) 재료의 접착 부재를 이용하여 상기 리드 프레임(210)에 실장된다. 여기서, 상기 반도체 칩(220)에는 복수의 본딩 패드가 형성되어 있으며, 상기 리드 프레임(210)의 복수의 전극 패드와 와이어 본딩되어 있다. The semiconductor chip 220 is mounted in the central region of the lead frame 210. In this case, the semiconductor chip 210 is mounted on the lead frame 210 by using an epoxy-based adhesive tape or an adhesive member made of polyimide material having electrical insulation properties. Here, a plurality of bonding pads are formed on the semiconductor chip 220 and wire bonded to the plurality of electrode pads of the lead frame 210.

상기 도전성 와이어(230)는 상기 반도체 칩(220)의 본딩 패드와 전극 패드를 상호간 전기적으로 연결한다. 상기 도전성 와이어(230)는 금(Au), 알루미늄(Al) 및 구리(Cu) 어느 하나 또는 그 합금을 이용하게 되는데, 본 발명에서 이를 한정하는 것은 아니다. 상기 도전성 와이어(230)는 바람직하게는 금(Au)으로 형성하는데, 연성과 전기전도도가 다른 금속에 비해서 높아서, 도전성 와이어(230)를 얇게 형성할 수 있으며, 얇게 형성하여도 전기전도도가 높아 와이어 본딩시에 용이하기 때문이다. The conductive wire 230 electrically connects the bonding pad and the electrode pad of the semiconductor chip 220 to each other. The conductive wire 230 may use any one of gold (Au), aluminum (Al), and copper (Cu) or an alloy thereof, but is not limited thereto. The conductive wire 230 is preferably formed of gold (Au), which is higher in ductility and electrical conductivity than other metals, so that the conductive wire 230 may be thinly formed, and the conductive wire 230 may have high electrical conductivity. This is because it is easy at the time of bonding.

상기 봉지재(240)는 에폭시 몰딩 컴파운드 재료를 이용하여 상기 반도체 칩(220) 및 상기 도전성 와이어(230)를 외부환경으로부터 보호하기 위해 이들을 인캡슐레이션(encapsulation)한다. 즉, 상기 봉지재(240)는 상기 리드 프레임(210)의 외곽부 하면에 형성된 홈(245) 및 중앙 영역의 소정 패턴(250)에도 몰딩한다. 이때, 상기 리드 프레임(210)의 홈(245)에 봉지재를 몰딩하여 상기 리드 프레임(210)을 상기 반도체 칩(220)과 상호 작용하여 고정시킴으로써 외부 충격으로부터 이탈되는 것을 방지하게 된다.
The encapsulant 240 encapsulates the semiconductor chip 220 and the conductive wire 230 using an epoxy molding compound material to protect the semiconductor chip 220 and the conductive wire 230 from an external environment. That is, the encapsulant 240 is also molded in the groove 245 and the predetermined pattern 250 of the central region formed on the lower surface of the outer edge of the lead frame 210. In this case, the encapsulant is molded into the groove 245 of the lead frame 210 to fix the lead frame 210 by interacting with the semiconductor chip 220 to prevent it from being separated from external impact.

도 4a 내지 도 4d는 본 발명에 따른 반도체 패키지의 제조방법에 대한 순서도이다. 도 4a에 도시된 바와 같이, 본 발명에 따른 반도체 패키지의 제조방법은, 외곽부 하면에 홈을 형성하고, 상면에 복수의 전극 패드를 갖는 리드 프레임(210)을 마련하는 단계가 수행된다. 4A to 4D are flowcharts illustrating a method of manufacturing a semiconductor package according to the present invention. As shown in FIG. 4A, in the method of manufacturing a semiconductor package according to the present invention, grooves are formed in the lower surface of the outer portion, and a lead frame 210 having a plurality of electrode pads is provided on the upper surface.

보다 구체적으로, 상기 리드 프레임(210)은 구리 또는 구리 합금 등의 금속 물질을 이용하여 형성되는 것이 바람직하고, 소정 패턴으로 형성되어 있다. 여기서, 상기 리드 프레임(210)은 외곽부의 하부면에 홈(245)이 형성되어 있으며, 중앙 영역에 단차부가 형성되어 있다. 이때, 상기 단차부가 형성된 중앙 영역은 소정 간격이 이격되도록 패턴(250)이 형성되어 있다. More specifically, the lead frame 210 is preferably formed using a metal material such as copper or a copper alloy, and is formed in a predetermined pattern. Here, the lead frame 210 has a groove 245 formed on the lower surface of the outer portion, and a stepped portion is formed in the central region. In this case, the pattern 250 is formed in the central region where the stepped portion is formed so as to be spaced apart from each other by a predetermined interval.

이러한, QFN 패키지용 리드 프레임(210)의 하부면을 접착부(202)을 갖는 커버레이 필름(coverlay film)(201)에 부착한다. 여기서, 커버레이 필름(201)은 리드프레임(210)의 형상을 유지시키기 위한 지지부로서의 역할을 수행한다.The bottom surface of the lead frame 210 for the QFN package is attached to a coverlay film 201 having an adhesive portion 202. Here, the coverlay film 201 serves as a support for maintaining the shape of the lead frame 210.

그리고, 도 4b에 도시된 바와 같이, 상기 리드 프레임(210)의 중앙 영역에 접착부재(222)를 개재하여 반도체 칩(220)을 실장하는 단계가 수행된다. 이때, 상기 반도체 칩(220)은 전기적으로 절연특성을 갖는 에폭시 계열의 접착 테이프나 폴리이미드(polyimide) 재료의 접착 부재를 이용하여 상기 리드 프레임(210)에 실장된다.As shown in FIG. 4B, the semiconductor chip 220 is mounted through the adhesive member 222 in the central region of the lead frame 210. In this case, the semiconductor chip 220 is mounted on the lead frame 210 by using an epoxy-based adhesive tape or an adhesive member made of polyimide material having electrical insulation properties.

그 다음으로, 도 4c에 도시된 바와 같이, 상기 반도체 칩(220)의 복수의 본딩 패드와 상기 리드 프레임(210)에 형성된 복수의 전극 패드를 와이어 본딩하는 단계가 수행된다. 여기서, 상기 도전성 와이어(230)는 상기 반도체 칩(220)의 본딩 패드와 상기 리드 프레임(210)의 전극 패드를 상호간 전기적으로 연결한다. 이때, 상기 도전성 와이어(230)는 금(Au), 알루미늄(Al) 및 구리(Cu) 어느 하나 또는 그 합금을 이용하게 되는데, 본 발명에서 이를 한정하는 것은 아니다. 상기 도전성 와이어()는 바람직하게는 금(Au)으로 형성하는데, 연성과 전기전도도가 다른 금속에 비해서 높아서, 도전성 와이어(230)를 얇게 형성할 수 있으며, 얇게 형성하여도 전기전도도가 높아 와이어 본딩시에 용이하기 때문이다. Next, as shown in FIG. 4C, wire bonding a plurality of bonding pads of the semiconductor chip 220 and a plurality of electrode pads formed in the lead frame 210 is performed. Here, the conductive wire 230 electrically connects the bonding pad of the semiconductor chip 220 and the electrode pad of the lead frame 210. In this case, the conductive wire 230 is made of any one of gold (Au), aluminum (Al) and copper (Cu) or an alloy thereof, but is not limited thereto. The conductive wire () is preferably formed of gold (Au), which is higher in ductility and electrical conductivity than other metals, so that the conductive wire 230 may be thinly formed, and even when thinly formed, the wire bonding is high. Because it is easy at the time.

그 다음, 도 4d에 나타낸 바와 같이, 상기 봉지재(240)를 이용하여 상기 결과물의 전면 및 상기 리드 프레임(210)의 홈(245)을 몰딩하는 단계가 수행된다. Next, as shown in FIG. 4D, molding the front surface of the resultant product and the groove 245 of the lead frame 210 using the encapsulant 240 is performed.

보다 구체적으로, 상기 와이어 본딩(230)이 완료된 결과물의 전면에 에폭시 몰딩 컴파운드 재료를 도포한 후 적정 범위의 열과 압력을 가하여 패키지 형태로 성형하는 몰딩공정을 진행하고, 이어 리드 프레임(210)에서 커버레이 필름(coverlay film)(201)을 제거한다. 여기서, 상기 결과물에 봉지재(240)를 형성할 때 상기 리드 프레임(210)의 외곽부 하부면에 형성된 홈(245) 및 중앙 영역 사이의 공간(250)에도 에폭시 몰딩 컴파운드 재료로 채워진다. More specifically, after the epoxy bonding compound material is applied to the entire surface of the result of the wire bonding 230 is completed, a molding process of forming a package form by applying heat and pressure in an appropriate range is carried out, and then the cover in the lead frame 210 The cover film 201 is removed. Here, when the encapsulant 240 is formed in the resultant, the space 250 between the groove 245 and the central region formed on the outer bottom surface of the lead frame 210 is also filled with an epoxy molding compound material.

따라서, 상기 리드 프레임(210)의 홈에 봉지재(240)를 몰딩하여 상기 리드 프레임(210)을 상기 반도체 칩(220)과 상호 작용하여 고정시킴으로써 외부 충격으로부터 이탈되는 것을 방지하게 된다.
Accordingly, by molding the encapsulant 240 in the groove of the lead frame 210 to fix the lead frame 210 by interacting with the semiconductor chip 220 to prevent the departure from an external impact.

이상에서 설명한 바와 같이, 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시 예에 관하여 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 범주에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 따라서 본 발명의 권리 범위는 설명된 실시 예에 국한되어 정해져서는 안되며, 후술하는 청구범위뿐만 아니라, 이와 균등한 것들에 의해 정해져야 한다.While the present invention has been particularly shown and described with reference to exemplary embodiments, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, Of course, this is possible. Therefore, the scope of the present invention should not be limited to the described embodiments, but should be defined by the equivalents as well as the claims that follow.

210 --- 리드 프레임 220 --- 반도체 칩
230 --- 도전성 와이어 240 --- 봉지재 210 --- lead frame 220 --- semiconductor chip
230 --- conductive wire 240 --- encapsulant

Claims (3)

복수의 본딩 패드가 형성된 반도체 칩과;
외곽부 하면에 홈이 형성되고 외곽부 상면에 상기 본딩 패드와 대응하는 전극 패드가 형성되며, 단차가 형성된 영역에 상기 반도체 칩을 실장하는 리드 프레임과;
상기 반도체 칩의 복수의 본딩 패드와 상기 리드 프레임에 형성된 전극 패드를 전기적으로 연결하는 도전성 와이어와;
상기 리드 프레임의 하면에 형성된 홈 및 상기 반도체 칩이 형성된 결과물을 몰딩하는 봉지재를 포함하는 것을 특징으로 하는 반도체 패키지.
A semiconductor chip in which a plurality of bonding pads are formed;
A lead frame having a groove formed in a lower surface of an outer portion, an electrode pad corresponding to the bonding pad formed on an upper surface of an outer portion, and mounting the semiconductor chip in an area where a step is formed;
Conductive wires electrically connecting the plurality of bonding pads of the semiconductor chip and the electrode pads formed on the lead frame;
And an encapsulant for molding a groove formed in a lower surface of the lead frame and a resultant product in which the semiconductor chip is formed.
제 1항에 있어서,
상기 반도체 칩이 실장되는 영역의 상기 리드 프레임의 중앙부는 소정 간격이 이격되도록 형성되는 것을 특징으로 하는 반도체 패키지.
The method of claim 1,
And a center portion of the lead frame in a region in which the semiconductor chip is mounted is formed to be spaced a predetermined distance apart.
제 1항에 있어서,
상기 반도체 칩은 전기적으로 절연특성을 갖는 에폭시 계열의 접착 테이프나 폴리이미드(polyimide) 재료의 접착 부재를 이용하여 상기 리드 프레임에 실장되는 것을 특징으로 하는 반도체 패키지.

The method of claim 1,
The semiconductor chip is a semiconductor package, characterized in that mounted on the lead frame using an adhesive member of the epoxy-based adhesive tape or polyimide material having an electrically insulating property.

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