KR20130136854A - 그래핀을 포함하는 투명 전극 및 그의 제조 방법 - Google Patents

그래핀을 포함하는 투명 전극 및 그의 제조 방법 Download PDF

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KR20130136854A
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이종람
김수영
권기창
동완재
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포항공과대학교 산학협력단
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Abstract

본 발명은 그래핀을 포함하는 투명 전극 및 그의 제조 방법에 관한 것이다. 본 발명에 의하면, 전자 소자의 투명 전극에 있어서, 상기 투명 전극은 그래핀을 포함하여 이루어지며, 상기 그래핀은 적어도 두 층을 이루어지고, P형으로 도핑된 투명 전극이 제공된다.

Description

그래핀을 포함하는 투명 전극 및 그의 제조 방법{TRANSPARENT ELECTRODE INCLUDING GRAPHENE AND METHOD FOR FABRICATING THE SAME}
본 발명은 그래핀을 포함하는 투명 전극 및 그의 제조 방법에 관한 것이다.
그래핀은 현재 가장 주목 받고 있는 신소재이다.
그래핀은 최근 탄소나노튜브 보다 열적, 전기적, 기계적 성질이 우수하다는 것이 보고되면서 다양한 분야에서 응용 연구가 진행되고 있는 신소재로서 흑연을 의미하는 그라파이트(Graphite)와 탄소의 이중결합을 가진 분자들 뜻하는 접미 '-ene'가 결합되어 만들어진 용어이다.
그래핀은 실제 육각형의 격자를 가진 탄소의 2차원 동소체를 이루고 있으며, 탄소가 무한히 연결된 평면은 원자가 띠와 전도띠가 만나는 전자가 없는 에너지 영역을 보이는 특성을 가진다.
그래핀은 전기적 특성이 우수하며, 표면 조건에 따라서 전기적 특성이 크게 변화하기 때문에 투명 전극 물질로서 적당하다. 특히, 그래핀의 2차원적인 특성을 이용하여 그래핀의 모든 표면이 표면 흡착물질에 노출되어 그것의 특성을 극대화 할 수 있다.
그래핀은 금속의 성질을 지니기 때문에 여분의 전자로 인한 주 전하량의 변화 때문에 생기는 존슨 잡음(Johnson noise)이 매우 적다. 뿐만 아니라, CVD 방법으로 합성한 그래핀은 표면의 결함(defect)이 매우 적기 때문에 열 변화에 의해 야기되는 효과가 적으며, 금속과의 접촉이 오믹(ohmic) 성질을 띠므로 접촉저항이 매우 낮다는 장점이 있다.
그래핀을 포함하는 투명 전극은 뛰어난 신축성, 유연성 및 투명도를 가지면서도 상대적으로 간단한 합성과 패터닝이 가능하기 때문에 많은 연구가 이루어지고 있다. 그러나 그래핀을 포함하는 투명 전극의 특성은 현재 상용되고 있는 ITO을 포함하는 투명 전극을 사용했을 경우의 50%에도 미치지 못하고 있는 실정이다.
특히, 그래핀의 광 투과도는 ITO보다 좋지만 면 저항은 ITO 보다 너무 높다는 문제점이 있다.
본 발명의 목적은 면 저항이 낮은 그래핀을 포함하는 투명 전극 및 그 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 일 측면에 따르면, 전자 소자의 투명 전극에 있어서, 상기 투명 전극은 그래핀을 포함하여 이루어지며, 상기 그래핀은 적어도 두 층을 이루어지고, P형으로 도핑된 투명 전극이 제공된다.
상기 그래핀들은 각각 그 표면에 전이 금속이 아일랜드 형태로 구비할 수 있다.
상기 전이 금속은 Au, Ir, Mo, Os, Pd 또는 Rh 중 적어도 하나를 포함할 수 있다.
상기 그래핀들은 적어도 제1 그래핀 및 제2 그래핀을 포함하며, 상기 제1 그래핀은 아미노기(-NH2)를 포함하며, 상기 제2 그래핀은 아황산기(SO3 -)를 포함할 수 있다.
상기 전자 소자는 유기 발광 다이오드(organic light emitting diode), 발광 다이오드(light emitting diode), LCD(liquid crystal display) 또는 PDP(plasma display pannel) 중 어느 하나일 수 있다.
본 발명의 일 측면에 따르면, 전자 소자의 투명 전극을 형성함에 있어서, 제1 그래핀을 준비하는 제1 그래핀 준비 단계; 제2 그래핀을 준비하는 제2 그래핀 준비 단계; 및 상기 제1 그래핀과 제2 그래핀을 결합시키는 그래핀 결합 단계를 포함하며, 상기 제1 그래핀 준비 단계:는 상기 제1 그래핀을 전사하는 제1 그래핀 전사 단계; 상기 제1 그래핀의 표면을 질산으로 표면 처리하는 질산 표면 처리 단계; 상기 표면 처리된 제1 그래핀의 표면 상에 전이금속 염화물 용액을 흘려주는 전이금속 염화물 용액 공급 단계; 스핀 코팅으로 상기 제1 그래핀의 표면 상에 상기 전이금속 염화물 용액 막을 형성하는 전이금속 염화물 용액 막 형성 단계; 및 상기 전이금속 염화물 용액 막이 형성된 제1 그래핀이 제1 전하를 띠도록 제1 전하 처리하는 제1 전하 처리 단계를 포함하고, 상기 제2 그래핀 준비 단계:는 상기 제2 그래핀을 전사하는 제2 그래핀 전사 단계; 및 상기 제2 그래핀이 제2 전하를 띠도록 제2 전하 처리하는 제2 전하 처리 단계를 포함하고, 상기 그래핀 결합 단계는 상기 제1 그래핀과 제2 그래핀 사이의 정전기력으로 이루어지는 투명 전극 제조 방법이 제공된다.
상기 투명 전극 제조 방법은 상기 그래핀 결합 단계 이후, 상기 제1 그래핀과 상기 제2 그래핀을 반복하여 결합시키는 단계를 더 포함할 수 있다.
상기 전이금속 염화물 용액 막 형성 단계는 상기 그래핀의 표면 상에 전이금속 염화물 용액을 일정 시간 흘려준 후, 일정 속도로 일정 시간 동안 스핀 코팅하여 상기 전이금속 염화물 용액 막을 형성하는 단계일 수 있다.
상기 전이금속 염화물 용액은 AuCl3, IrCl3, MoCl3, OsCl3, PdCl3 또는 RhCl3 중 적어도 어느 하나를 포함할 수 있다.
상기 제1 전하 처리 단계는 아미노기를 포함하는 제1 전하 처리 용액 내에 상기 제1 그래핀을 노출시켜 상기 제1 그래핀에 복수의 아미노기를 부착시키는 단계를 포함할 수 있다.
상기 제1 전하 처리 용액은 APTES(3-aminopropyltriethoxysilane)를 포함하는 용액일 수 있다.
상기 제2 전하 처리 단계는 아황산기를 포함하는 제2 전하 처리 용액 내에 상기 제2 그래핀을 노출시켜 상기 제2 그래핀의 표면에 복수의 아황산기를 부착시키는 단계를 포함할 수 있다.
상기 제2 전하 처리 용액은 SDS(Sodium dodecyl surfate)를 포함하는 용액일 수 있다.
본 발명에 의하면, 면 저항이 낮은 그래핀을 포함하는 투명 전극 및 그 제조 방법을 제공하는 효과가 있다.
도 1은 본 발명의 일 실시 예에 따른 그래핀을 포함하는 투명 전극을 포함하는 전자 소자를 도시한 단면도이다.
도 2는 본 발명의 일 실시 예에 따른 그래핀을 포함하는 투명 전극을 제조하는 방법을 보여주는 개념도들이다.
도 3 내지 도 11은 본 발명의 일 실시 예에 따른 그래핀을 포함하는 투명 전극의 특성을 보여주는 그래프들이다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시 예들을 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시 예에 따른 그래핀을 포함하는 투명 전극을 포함하는 전자 소자를 도시한 단면도이다.
도 1을 참조하여 설명하면, 본 발명의 일 실시 예에 따른 그래핀을 포함하는 투명 전극(100)은 전자 소자(10)의 투명 전극일 수 있다. 이때, 도 1의 A 영역은 상기 투명 전극(100)의 일부 영역을 확대하여 도시한 것이고, 도 1의 B 영역은 A 영역의 일부를 확대하여 도시한 것이다.
상기 전자 소자(10)는 유기 발광 다이오드(organic light emitting diode), 발광 다이오드(light emitting diode), LCD(liquid crystal display) 또는 PDP(plasma display pannel) 등과 같이 표시 장치일 수 있으며, 상기 투명 전극(100)은 상기 표시 장치의 전극으로 이용될 수 있다.
이때, 도 1에서는 상기 전자 소자(10)가 발광 다이오드인 것을 가정하고 도시하고 있으나, 이에 한정되지 않는다.
상기 전자 소자(10)는 기판(11) 및 상기 기판(11) 상에 구비된 반도체 소자(12)를 포함할 수 있다.
상기 반도체 소자(12)는 적어도 활성층(미 도시)을 포함하며, 상기 활성층(미 도시)를 그 사이에 개재한 N형 반도체층(미 도시) 및 P형 반도체층(미 도시)을 포함할 수 있다.
상기 투명 전극(100)은 도 1의 A 영역에 도시하고 있는 바와 같이 단일 층의 그래핀(110)이 적어도 두 층이 적층된 형태, 바람직하게는 단일 층의 그래핀(110)이 복수 층으로 적층된 형태로 구비될 수 있다.
상기 투명 전극(100)은 그 내부에 전이 금속(120)이 아일랜드(island) 형태로 구비될 수 있다. 정확하게는 상기 전이 금속(120)은 상기 단일 층의 그래핀(110)의 표면에 원자 단위 또는 원자들이 뭉쳐진 상태로 아일랜드 형태로 구비되어 있을 수 있다.
상기 전이 금속(120)은 Au, Ir, Mo, Os, Pd 또는 Rh 중 적어도 하나를 포함할 수 있다.
상기 전이 금속(120)은 상기 단일 층의 그래핀(110)의 표면, 바람직하게는 상기 그래핀(110)들 사이에 개재된 형태로 구비되어 상기 단일 층의 그래핀(110)을 P형으로 도핑하여 상기 단일 층의 그래핀(110)들의 저항, 특히, 면 저항을 감소시키는 역할을 한다.
상기 투명 전극(100)은 도 1의 B 영역에 도시하고 있는 바와 같이 단일 층의 그래핀(110)과 그 상부의 단일 층의 그래핀(110)은 서로 다른 극성의 전하를 띠고 있어 정전기력으로 서로 결합되어 구비될 수 있다.
상기 투명 전극(100)은 단일 층의 그래핀(110)이 복수 층으로 구비된 경우, 각 층들의 그래핀(110)은 교대로 서로 다른 극성의 전하를 띠고 있어 서로 정전기력으로 결합되어 구비될 수 있다.
즉, 상기 투명 전극(100)은 그 표면에 아미노기(-NH2)(130)를 포함하는 단일 층의 그래핀(110)과 그 상부에 그 표면에 아황산기(SO3 -)(140)를 포함하는 단일 층의 그래핀(110)을 구비할 수 있으며, 상기 그 표면에 아미노기(-NH2)(130)를 포함하는 단일 층의 그래핀(110)과 그 표면에 아황산기(SO3 -)(140)를 포함하는 단일 층의 그래핀(110)이 교대로 적층된 형태로 구비될 수 있다.
따라서, 본 발명의 일 실시 예에 따른 그래핀을 포함하는 투명 전극(100)은 P형으로 도핑되어 있어 순수한 그래핀을 포함하는 투명 전극에 비해 면 저항이 낮을 뿐만 아니라 복수의 그래핀들이 아미노기 또는 아황산기를 구비하고, 이들이 교대로 적층되어 정전기력에 의해 강하게 결합되어 구비되어 있을 수 있다.
도 2는 본 발명의 일 실시 예에 따른 그래핀을 포함하는 투명 전극을 제조하는 방법을 보여주는 개념도들이다.
도 2를 참조하여 설명하면, 본 발명의 일 실시 예에 따른 그래핀을 포함하는 투명 전극을 제조하는 방법은 우선, 단일 층(monolayer)의 그래핀을 복수 개 준비한다. 이때, 설명의 편의성을 위해 단일 층의 그래핀들 중 하나를 제1 그래핀(210)이라 칭하고, 다른 하나를 제2 그래핀(220)이라 칭한다.
상기 제1 그래핀(210)은 도 1을 참조하여 설명한 전자 소자(10) 상에 전사할 수 있으나, 설명의 편의상 베이스 기판(310) 상에 전사하는 것을 기준으로 설명한다.
상기 제1 그래핀(210)을 전사하는 방법은 우선, 금속 호일(예컨대, Cu 호일)(미 도시)을 준비하여, CVD 등과 같이 그래핀을 합성할 수 있는 합성 챔버 내에 위치시키고, 상기 금속 호일(미 도시)을 약 1000℃의 온도에서 수소 분위기(예컨대, H2 가스를 챔버 내부로 4sccm으로 흘려 줌)에서 열처리한 후, 탄소 소스 가스(예컨대, CH4 가스를 20sccm으로 흘려 줌)와 수소 가스(예컨대, H2 가스를 4sccm으로 흘려 줌)를 일정 시간 동안 흘려 주여 상기 금속 호일(미 도시) 상에 단일 층의 그래핀을 형성한다.
그리고, 상기 단일 층의 그래핀이 형성된 금속 호일(미 도시) 상에 PMMA(poly[methyl methacrylate]) 등과 같은 수지가 용해된 용액을 스핀 코팅하여 상기 단일 층의 그래핀이 형성된 금속 호일(미 도시)의 표면에 수지 코팅 막을 형성한 후, 상기 금속 호일(미 도시)을 식각하는 식각 용액에 침지하여 상기 금속 호일(미 도시)를 제거한 후, 베이스 기판(310) 상에 상기 수지 코팅 막이 형성된 단일 층의 그래핀을 안착시키고, 상기 수지 코팅 막을 제거하여 상기 제1 그래핀(210)이 전사된 베이스 기판(310)을 형성한다.
상기 제2 그래핀(220)을 준비하는 공정을 설명하면, 상기 제1 그래핀(210)을 마련하는 방법과 유사하게 상기 금속 호일(미 도시) 상에 단일 층의 그래핀을 형성하고, 상기 단일 층의 그래핀이 형성된 금속 호일(미 도시)의 표면에 PMMA 등과 같은 수지가 용해된 용액을 스핀 코팅하여 형성한 수지 코팅 막(410)을 형성한 후, 상기 금속 호일(미 도시)을 제거하여 상기 수지 코팅 막(410)이 코팅된 제2 그래핀(220)을 준비한다.
이어서, 상기 제1 그래핀(220)의 표면을 질산 표면 처리한다. 상기 제1 그래핀(220)의 질산 표면 처리는 상기 제1 그래핀(220)의 표면을 70wt%의 질산 용액에 노출시키거나, 상기 제1 그래핀(220)의 표면을 질산 가스에 노출시키는 처리일 수 있다.
이때, 상기 제1 그래핀(220)은 그 표면에서 하기 화학식 1의 반응이 일어나며, 그로 인해 전자가 부족한 상태, 즉, P형으로 도핑 되고, 이로 인해 면 저항이 감소된다.
[화학식 1]
6HNO3 + 25C → C25 +NO3 -·4HNO3 + NO2 + H2O
이어서, 상기 질산 표면 처리된 제1 그래핀(220)의 표면 상에 전이금속 염화물 용액을 흘려주어 상기 제1 그래핀(220)의 표면 상에 전이금속 염화물 용액을 공급하는 공정을 진행한 후, 일정 시간 동안 일정 속도로 스핀 코팅하여 상기 제1 그래핀(220)의 표면 상에 상기 전이금속 염화물 용액 막(320)을 형성하는 전이금속 염화물 용액 막 형성 공정을 진행하여 상기 제1 그래핀(220)의 표면을 전이금속으로 도핑하여 그 표면을 P형으로 도핑하는 공정을 진행한다.
이때, 상기 스핀 코팅은 상기 전이금속 염화물 용액을 흘려주고 30초 후 2500rpm으로 30초 동안 실시한다. 상기 전이금속 염화물 용액은 AuCl3, IrCl3, MoCl3, OsCl3, PdCl3 또는 RhCl3 중 적어도 어느 하나를 포함하는 용액일 수 있다.
이때, 상기 전이금속 염화물 용액을 AuCl3, IrCl3, MoCl3, OsCl3, PdCl3 또는 RhCl3을 각각 포함하는 용액들을 이용하여 상기 제1 그래핀(220)의 표면을 P형으로 도핑하는 것은, 하기 화학식 2 내지 7의 반응에 의해서이며, 상기 질산에 의한 질산 처리에 더해 Au, Ir, Mo, Os, Pd 또는 Rh의 3가 이온에 의해 전자가 더 모자란 상태가 되어 면 저항이 더 낮아진다. 이러한 반응은 각 전이금속들이 그래핀으로부터 전자를 빼앗아 환원되면서 일어난다.
[화학식 2]
Graphene + 3AuCl3 → Graphene + AuCl2 - + Au(I) + AuCl4 -
3AuCl2 - → Au0 + 2AuCl4 - + 2Cl-
AuCl4 - + Graphene → Graphene+ + Au0 + 4Cl-
[화학식 3]
Graphene + 3IrCl3 → Graphene + IrCl2 - + Ir(I) + IrCl4 -
3IrCl2 - → Ir0 + 2IrCl4 - + 2Cl-
IrCl4 - + Graphene → Graphene+ + Ir0 + 4Cl-
[화학식 4]
Graphene + 3MoCl3 → Graphene + MoCl2 - + Mo(I) + MoCl4 -
3MoCl2 - → Mo0 + 2MoCl4 - + 2Cl-
MoCl4 - + Graphene → Graphene+ + Mo0 + 4Cl-
[화학식 5]
Graphene + 3OsCl3 → Graphene + OsCl2 - + Os(I) + OsCl4 -
3OsCl2 - → Os0 + 2OsCl4 - + 2Cl-
OsCl4 - + Graphene → Graphene+ + Os0 + 4Cl-
[화학식 6]
Graphene + 3PdCl2 → Graphene + PdCl- + Pd(I) + PdCl3 -
3PdCl- → Os0 + 2PdCl3 - + 2Cl-
PdCl3 - + Graphene → Graphene+ + Pd0 + 3Cl-
[화학식 7]
Graphene + 3RhCl3 → Graphene + RhCl2 - + Rh(I) + RhCl4 -
3RhCl2 - → Os0 + 2RhCl4 - + 2Cl-
RhCl4 - + Graphene → Graphene+ + Rh0 + 4Cl-
이어서, 상기 P형으로 도핑된 상기 제1 그래핀(210)의 표면에 상기 제1 그래핀(210)이 제1 전하(예컨대, (+) 전하)를 띠도록 제1 전하 처리하는 제1 전하 처리 공정을 진행한다.
상기 제1 전하 처리 공정은 상기 제1 그래핀(210)의 표면을 친수성을 가지는 아미노기(-NH2)를 포함하는 제1 전하 처리 용액(330)에 노출시킴으로써 이루어질 수 있다. 상기 제1 그래핀(210)의 표면이 상기 제1 전하 처리 용액(330)에 노출됨으로써 상기 제1 그래핀(210)의 표면에 상기 아미노기가 복수 개 부착되어 상기 제1 그래핀(210)의 표면이 제1 전하 처리될 수 있다.
상기 제1 전하 처리 용액(330)은 APTES(3-aminopropyltriethoxysilane)를 포함하는 용액일 수 있다.
이때, 상기 제1 그래핀(210)의 표면을 P형으로 도핑하는 공정 및 제1 전하를 띠도록 제1 전하 처리하는 제1 전하 처리 공정을 설명하면서, 도 2에서는 상기 전이금속 염화물 용액 막(320) 및 제1 전하 처리 용액(330)이 상기 제1 그래핀(210) 상에 층으로 적층된 형태인 것처럼 도시하고 있으나, 실제로는 층들을 이루는 것이 아니라 적층 순으로 처리가 이루어진 것을 개념적으로 보여주는 것임을 밝혀 둔다. 또한, 이후에서 설명되는 상기 제2 그래핀(220)의 표면을 제2 전하를 띠도록 제2 전하 처리하는 제2 전하 처리 공정을 설명하면서, 제2 전하 처리 용액(420)을 층으로 표시하나 상기에서 상술한 바와 같이 층이 아니라 처리가 이루어진 것을 개념적으로 보여준 것임을 미리 밝혀 둔다.
이어서, 준비된 상기 수지 코팅 막(410) 상에 구비된 상기 제2 그래핀(220)의 표면을 제2 전하 처리 용액(420)에 노출시켜, 상기 제2 그래핀(220)의 표면이 제2 전하(예컨대, (-) 전하)를 띠도록 제2 전하 처리하는 공정을 진행한다.
상기 제2 전하 처리한 처리하는 공정은 아황산기(SO3 -)를 포함하는 제2 전하 처리 용액 내에 상기 제2 그래핀(220)의 표면을 노출시켜 상기 제2 그래핀(220)의 표면에 복수의 아황산기를 부착시킴으로써 이루어질 수 있다.
상기 제2 전하 처리 용액(420)은 SDS(Sodium dodecyl surfate)를 포함하는 용액일 수 있다.
이어서, 상기 제2전하 처리된 상기 제2 그래핀(220)의 표면이 상기 제1 전하 처리된 제1 그래핀(210)의 표면과 대응되도록 상기 제2 그래핀(220)을 배치시키고, 상기 수지 코팅 막(410)을 제거하여 상기 베이스 기판(310) 상에 제1 그래핀(210) 및 제2 그래핀(220)이 적층되어 결합된 투명 전극을 형성할 수 있다.
이때, 상기 제1 그래핀(210)과 제2 그래핀(220)은 서로 반대되는 극성으로 전하 처리되어 있어, 상기 제1 그래핀(210)과 제2 그래핀(220) 사이의 정전기력으로 결합하여 적층을 이룰 수 있다.
한편, 도 2에서 도시하고 있지 않지만, 단일 층의 그래핀이 복수 개 적층된 투명 전극은 상기 제2 그래핀(220) 상에 상기 제1 그래핀(210)을 형성하는 공정과 상기 제2 그래핀(220)을 형성하는 공정을 적절히 반복하여 상기 제1 그래핀(210)과 제2 그래핀(220)을 반복하여 적층함으로써 형성할 수 있다.
도 3 내지 도 11은 본 발명의 일 실시 예에 따른 그래핀을 포함하는 투명 전극의 특성을 보여주는 그래프들이다.
도 3을 참조하여 설명하면, 본 발명의 일 실시 예에 다른 그래핀을 포함하는 투명 전극(100)의 그래핀이 전이 금속에 의한 면 저항의 감소를 보여주는 그래프들로, P형으로 도핑하지 않은 그래핀(이하, '순 그래핀'으로 도시), 질산 도핑으로 도핑한 그래핀(이하, 'HNO3'으로 도시), 질산 도핑에 더해 Au 도핑한 그래핀(이하, 'Au'로 도시), 질산 도핑에 더해 Ir 도핑한 그래핀(이하, 'Ir'로 도시), 질산 도핑에 더해 Mo 도핑한 그래핀(이하, 'Mo'로 도시), 질산 도핑에 더해 Os 도핑한 그래핀(이하, 'Os'로 도시), 질산 도핑에 더해 Pd 도핑한 그래핀(이하, 'Pd'로 도시) 및 질산 도핑에 더해 Rh 도핑한 그래핀(이하, 'Rh'로 도시)의 면 저항을 비교하여 보면, P형으로 도핑하지 않은 그래핀에 비해 질산 도핑에 더해 Au, Ir, Mo, Os, Pd 또는 Rh을 도핑한 그래핀들은 면 저항이 감소하는 것을 알 수 있으며, 특히, 질산 도핑에 더해 Au 도핑한 그래핀의 경우 -55%의 변화를 보이는 것으로 보였다.
이는 그래핀은 질산 도핑에 더해 Au, Ir, Mo, Os, Pd 또는 Rh 등의 전이 금속을 도핑하는 경우 면 저항이 감소하는 것을 알 수 있고, 이로 인해 본 발명의 일 실시 예에 다른 그래핀을 포함하는 투명 전극(100) 역시 면 저항이 감소하는 것을 알 수 있다.
도 4를 참조하여 설명하면, 본 발명의 일 실시 예에 다른 그래핀을 포함하는 투명 전극(100)을 이루는 그래핀의 층수에 따른 투과율과 면 저항을 보여주는 그래프들로, 그래핀의 층수가 단일층에서 2층, 3층, 4층 및 5층으로 증가함에 따라 광에 대한 투과율은 낮아지나, 면 저항 역시 낮아지는 것을 알 수 있다.
따라서, 본 발명의 일 실시 예에 다른 그래핀을 포함하는 투명 전극(100)은 적층된 상기 그래핀의 수를 적절히 조절하여 투과율과 면 저항을 조절하여 구비할 수 있다.
도 5를 참조하여 설명하면, 본 발명의 일 실시 예에 다른 그래핀을 포함하는 투명 전극(100)을 이루는 그래핀을 질산 도핑을 실시한 후, 단일층, 2층, 3층, 4층 및 5층으로 적층하여 투과율과 면 저항을 측정한 결과를 보여주는 그래프들로, 아무런 도핑을 하지 않은 그래핀('순 그래핀'으로 도시)에 비해 질산 도핑한 그래핀의 층수가 증가할 수 록 투과율은 낮아지나, 면 저항은 낮아지는 것을 알 수 있다.
도 6 내지 도 11을 참조하여 설명하면, 본 발명의 일 실시 예에 다른 그래핀을 포함하는 투명 전극(100)을 이루는 그래핀을 각각 질산 도핑에 더해, Au, Ir, Mo, Os, Pd 또는 Rh도핑을 실시한 후, 단일층, 2층, 3층, 4층 및 5층으로 적층하여 투과율과 면 저항을 측정한 결과를 보여주는 그래프들로, 전이 금속의 종류에 따라 그 정도에 차이가 있기는 하나 그래핀의 층수가 증가할수록 투과율은 낮아지고, 아무런 도핑을 하지않은 그래핀에 비해 질산으로 도핑 처리한 그래핀은 면 저항이 낮아지고, 상기 질산으로 도핑 처리한 그래핀에 비해 질산 처리 후 각 전이 금속을 도핑한 그래핀을 더 많은 층수로 적층할수록 면 저항이 낮아지는 것을 알 수 있다.
따라서, 본 발명의 일 실시 예에 다른 그래핀을 포함하는 투명 전극(100)은 질산 도핑을 실시하고, Au, Ir, Mo, Os, Pd 또는 Rh도핑을 실시한 후, 단일층, 2층, 3층, 4층 및 5층으로 적층하여 구비되는 경우, 전이 금속의 종류에 따라 그 정도에 차이가 있기는 하나 그래핀의 층수가 증가할수록 투과율은 낮아지나 면 저항도 낮아지는 것을 알 수 있다.
이상 본 발명을 상기 실시 예들을 들어 설명하였으나, 본 발명은 이에 제한되는 것이 아니다. 당업자라면, 본 발명의 취지 및 범위를 벗어나지 않고 수정, 변경을 할 수 있으며 이러한 수정과 변경 또한 본 발명에 속하는 것임을 알 수 있을 것이다.
100 : 투명 전극 110 : 그래핀
120 : 전이 금속 130 : 아미노기
140 : 아황산기

Claims (13)

  1. 전자 소자의 투명 전극에 있어서,
    상기 투명 전극은 그래핀을 포함하여 이루어지며,
    상기 그래핀은 적어도 두 층을 이루어지고, P형으로 도핑된 투명 전극.
  2. 청구항 1에 있어서, 상기 그래핀들은 각각 그 표면에 전이 금속이 아일랜드 형태로 구비하는 투명 전극.
  3. 청구항 2에 있어서, 상기 전이 금속은 Au, Ir, Mo, Os, Pd 또는 Rh 중 적어도 하나를 포함하는 투명 전극.
  4. 청구항 1에 있어서, 상기 그래핀들은 적어도 제1 그래핀 및 제2 그래핀을 포함하며, 상기 제1 그래핀은 아미노기(-NH2)를 포함하며, 상기 제2 그래핀은 아황산기(SO3 -)를 포함하는 투명 전극.
  5. 청구항 1에 있어서, 상기 전자 소자는 유기 발광 다이오드(organic light emitting diode), 발광 다이오드(light emitting diode), LCD(liquid crystal display) 또는 PDP(plasma display pannel) 중 어느 하나인 투명 전극.
  6. 전자 소자의 투명 전극을 형성함에 있어서,
    제1 그래핀을 준비하는 제1 그래핀 준비 단계;
    제2 그래핀을 준비하는 제2 그래핀 준비 단계; 및
    상기 제1 그래핀과 제2 그래핀을 결합시키는 그래핀 결합 단계를 포함하며,
    상기 제1 그래핀 준비 단계:는
    상기 제1 그래핀을 전사하는 제1 그래핀 전사 단계;
    상기 제1 그래핀의 표면을 질산으로 표면 처리하는 질산 표면 처리 단계;
    상기 표면 처리된 제1 그래핀의 표면 상에 전이금속 염화물 용액을 흘려주는 전이금속 염화물 용액 공급 단계;
    스핀 코팅으로 상기 제1 그래핀의 표면 상에 상기 전이금속 염화물 용액 막을 형성하는 전이금속 염화물 용액 막 형성 단계; 및
    상기 전이금속 염화물 용액 막이 형성된 제1 그래핀이 제1 전하를 띠도록 제1 전하 처리하는 제1 전하 처리 단계를 포함하고,
    상기 제2 그래핀 준비 단계:는
    상기 제2 그래핀을 전사하는 제2 그래핀 전사 단계; 및
    상기 제2 그래핀이 제2 전하를 띠도록 제2 전하 처리하는 제2 전하 처리 단계를 포함하고,
    상기 그래핀 결합 단계는 상기 제1 그래핀과 제2 그래핀 사이의 정전기력으로 이루어지는 투명 전극 제조 방법.
  7. 청구항 6에 있어서, 상기 투명 전극 제조 방법은 상기 그래핀 결합 단계 이후, 상기 제1 그래핀과 상기 제2 그래핀을 반복하여 결합시키는 단계를 더 포함하는 투명 전극 제조 방법.
  8. 청구항 6에 있어서, 상기 전이금속 염화물 용액 막 형성 단계는 상기 그래핀의 표면 상에 전이금속 염화물 용액을 일정 시간 흘려준 후, 일정 속도로 일정 시간 동안 스핀 코팅하여 상기 전이금속 염화물 용액 막을 형성하는 단계인 투명 전극 제조 방법.
  9. 청구항 6에 있어서, 상기 전이금속 염화물 용액은 AuCl3, IrCl3, MoCl3, OsCl3, PdCl3 또는 RhCl3 중 적어도 어느 하나를 포함하는 용액인 투명 전극 제조 방법.
  10. 청구항 6에 있어서, 상기 제1 전하 처리 단계는 아미노기를 포함하는 제1 전하 처리 용액 내에 상기 제1 그래핀을 노출시켜 상기 제1 그래핀에 복수의 아미노기를 부착시키는 단계를 포함하는 용액인 투명 전극 제조 방법.
  11. 청구항 10에 있어서, 상기 제1 전하 처리 용액은 APTES(3-aminopropyltriethoxysilane)를 포함하는 용액인 투명 전극 제조 방법.
  12. 청구항 6에 있어서, 상기 제2 전하 처리 단계는 아황산기를 포함하는 제2 전하 처리 용액 내에 상기 제2 그래핀을 노출시켜 상기 제2 그래핀의 표면에 복수의 아황산기를 부착시키는 단계를 포함하는 용액인 투명 전극 제조 방법.
  13. 청구항 12에 있어서, 상기 제2 전하 처리 용액은 SDS(Sodium dodecyl surfate)를 포함하는 용액인 투명 전극 제조 방법.
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