KR20130123183A - 캐패시터 및 그 제조방법 - Google Patents
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Abstract
본 기술은 고유전막을 적용함에 동시에 누설전류를 개선할 수 있는 캐패시터 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 루틸상의 주석산화막을 포함하는 하부전극; 상기 하부전극 상에서 루틸상의 티타늄산화막을 포함하는 유전막; 및 상기 유전막 상의 상부전극을 포함하는 캐패시터를 제공한다.
Description
본 발명은 반도체 장치 제조 기술에 관한 것으로, 보다 구체적으로는 캐패시터 및 그 제조방법에 관한 것이다.
디램(DRAM)을 비롯한 반도체 장치의 고집적화에 따라 캐패시터의 충분한 정전용량을 확보하는 것이 큰 문제로 부각되고 있으며, 이를 해결하기 위한 하나의 방안으로서 캐패시터의 하부전극 표면적을 증가시키는 기술에 대한 연구가 많이 진행되어 왔다. 그러나, 고집적화에 수반되는 공정 마진의 저하로 인해 하부전극의 표면적을 증가시키는데는 한계가 있다.
이러한 한계를 극복하기 위하여 기존에 사용되고 있는 지르코늄산화막(ZrO2,ε=35)의 유전율보다 고유전율을 갖는 티타늄산화막(TiO2) 또는 다성분계 유전막(SrTiO3, BaSrTiO 등)을 캐패시터 유전막으로 사용하는 캐패시터 제조 기술에 대한 관심이 증대되고 있는데, 이는 캐패시터의 정전용량이 유전율에 비례하는 원리에 따른 것이다.
다성분계 유전막을 사용하는 경우에는 원하는 유전율을 구현하기 위하여 결정화를 위한 열처리와 같은 다수의 후처리가 필요하여 공정스탭이 증가하는 문제점, 고종횡비(high aspect ratio)를 갖는 하부전극에서는 유전막의 조성비를 제어하기 어려운 문제점 및 누설전류 발생을 억제하기 위하여 하부전극으로 귀금속물질을 사용해야하기 때문에 생산비가 증가하는 문제점이 있어 실제 양산에 적용하기는 쉽지 않은 실정이다.
또한, 단일 금속산화물로는 가장 큰 유전율을 갖는 것으로 알려진 티타늄산화막을 유전막으로 사용하는 경우, 고유전율을 얻기 위해서는 루틸(rutile)상의 결정상을 형성시켜야하는데, 이를 위해서는 700℃ 이상의 고온 열처리공정을 진행하거나, 또는 하부전극으로 티타늄산화막과 같은 루틸상을 갖는 루테늄산화막(RuO2), 이리듐산화막(IrO2)과 같은 귀금속산화막을 사용해야 한다는 문제점이 있어 이 역시 양산에 적용하기 쉽지 않은 실정이다.
본 발명의 실시예는 고유전막을 적용함과 동시에 누설전류를 개선할 수 있는 캐패시터 및 그 제조방법을 제공한다.
또한, 본 발명의 실시예는 캐패시터의 생산비용을 감소시킴과 동시에 양산 적용이 용이한 캐패시터 및 그 제조방법을 제공한다.
본 발명의 실시예에 따른 캐패시터는 루틸상의 주석산화막을 포함하는 하부전극; 상기 하부전극 상에서 루틸상의 티타늄산화막을 포함하는 유전막; 및 상기 유전막 상의 상부전극을 포함할 수 있다.
본 발명의 실시예에 따른 캐패시터 제조방법은 루틸상의 주석산화막을 포함한 하부전극을 형성하는 단계; 상기 하부전극 상에 루틸상의 티타늄산화막을 포함한 유전막을 형성하는 단계; 및 상기 유전막 상에 상부전극을 형성하는 단계를 포함할 수 있다.
상술한 과제의 해결 수단을 바탕으로 하는 본 기술은 유전막과 동일한 결정구조를 갖는 하부전극 상에 고유전율을 갖는 루틸상의 티타늄산화막을 형성함으로써, 유전막 형성공정이 용이하고, 저온에서 유전막을 형성할 수 있으며, 높은 충전용량을 갖는 캐패시터를 제공할 수 있다.
또한, 본 기술은 하부전극을 주석산화막으로 형성함으로써, 누설전류 특성을 개선할 수 있고, 생산비용 절감 및 양산 적용이 용이하다.
도 1은 본 발명의 실시예에 따른 캐패시터를 도시한 단면도
도 2는 본 발명의 실시예에 따른 캐패시터의 변형예를 도시한 단면도
도 3a 내지 도 3e는 본 발명의 실시예에 따른 캐패시터 제조방법을 도시한 공정단면도.
도 4a 내지 도 4e는 본 발명의 실시예에 따른 캐패시터를 구비한 반도체 장치의 제조방법을 도시한 공정단면도.
도 2는 본 발명의 실시예에 따른 캐패시터의 변형예를 도시한 단면도
도 3a 내지 도 3e는 본 발명의 실시예에 따른 캐패시터 제조방법을 도시한 공정단면도.
도 4a 내지 도 4e는 본 발명의 실시예에 따른 캐패시터를 구비한 반도체 장치의 제조방법을 도시한 공정단면도.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다. 후술할 본 발명의 실시예에서는 고유전율과 안정적인 누설전류 특성을 갖는 루틸(rutile)상의 티타늄산화막(TiO2)을 유전막으로 적용함과 동시에 루틸상의 티타늄산화막을 손쉽게 형성하고, 생산비용 절감 및 양산 적용이 용이하도록 루틸상의 주석산화막(SnO2)을 하부전극으로 적용한 캐패시터를 제공한다.
도 1은 본 발명의 실시예에 따른 캐패시터를 도시한 단면도이고, 도 2는 본 발명의 실시예에 따른 캐패시터의 변형예를 도시한 단면도이다. 이하에서는, 설명의 편의를 위하여 동일한 구성요소에 대해 동일한 도면부호를 사용하기로 한다.
도 1 및 도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 캐패시터는 루틸상의 주석산화막을 포함하는 하부전극(110), 하부전극(110) 상에서 루틸상의 티타늄산화막을 포함한 유전막(120) 및 유전막(120) 상의 상부전극(130)을 포함할 수 있다. 이때, 유전막(120)을 구성하는 루틸상의 티타늄산화막과 하부전극(110)을 구성하는 루틸상의 주석산화막은 서로 접하는 형태를 갖는다.
하부전극(110)은 루틸상의 주석산화막으로 이루어진 단일막일 수 있다(도 1 참조). 이때, 하부전극(110)은 3nm 내지 50nm 범위의 두께를 가질 수 있다. 또한, 하부전극(110)은 도전막(101)과 버퍼막(Buffer layer, 102)이 적층된 적층막일 수도 있다(도 2 참조). 이때, 버퍼막(102)은 루틸상의 주석산화막으로 이루어진 단일막일 수 있으며, 0.5nm 내지 10nm 범위의 두께를 가질 수 있다. 그리고, 도전막(101)은 TiN, TiAlN, TiCN, TaN, TaAlN, TaCN, W 및 WN으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 둘 이상이 적층된 적층막을 포함할 수 있다.
하부전극(110)을 구성하는 주석산화막은 막내 도펀트를 포함할 수 있다. 이때, 도펀트는 주석산화막의 저항을 낮추는 역할을 수행하는 것으로, 탄소(C), 안티몬(Sb) 및 불소(F)로 이루어진 그룹으로부터 선택된 어느 하나 또는 둘 이상일 수 있다. 여기서, 주석산화막에 도핑된 도펀트에 기인한 막질 저하를 방지하기 위하여 주석산화막의 전체 중량대비 도펀트가 차지하는 비율이 0% 내지 20% 범위를 가질 수 있다. 참고로, 주석산화막 전체 중량대비 도펀트가 차지하는 비율이 0%인 경우는 주석산화막에 도펀트가 도핑되지 않은 것을 의미한다.
하부전극(110)을 구성하는 주석산화막은 전도성 산화물로 저항이 작고, 도펀트를 도핑하여 저항을 크게 낮출 수 있으며, 내 산화성이 우수하여 안정적인 누설전류 특성을 확보하는데 유리하다는 장점이 있다. 또한, 루테늄(Ru) 또는 이리듐(Ir)과 같은 귀금속 물질 대비 가격 경쟁력이 우수하기 때문에 반도체 공정 양산에 채용하기에도 유리하다는 장점이 있다.
유전막(120)은 루틸상의 티타늄산화막으로 이루어진 단일막일 수 있으며, 5nm 내지 15nm 범위의 두께를 가질 수 있다. 참고로, 루틸상의 티타늄산화막은 단일 금속산화막으로는 가장 큰 유전율(유전상수가 약 100)을 갖는 물질로 알려져 있다. 주석산화막 상에 형성된 티타늄산화막은 서로 동일한 결정구조를 갖고, 주석산화막과 티타늄산화막 사이의 격자부정합(lattice mismatch)이 매우 작기 때문에 주석산화막과 티타늄질화막 사이의 계면특성 열화에 기인한 특성 열화를 방지할 수 있다.
유전막(120) 상의 상부전극(130)은 금속계 물질 예컨대, SnO2, TiN, TiAlN, TiCN, TaN, TaAlN, TaCN, W, WN, Ru, RuO2, Ir, IrO2 및 Pt로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 둘 이상이 적층된 적층막일 수 있다.
본 발명의 실시예에 따른 캐패시터는 유전막(120)과 동일한 결정구조를 갖는 주석산화막을 포함한 하부전극(110) 상에 티타늄산화막을 형성함으로써, 고유전율을 갖는 루틸상의 티타늄산화막을 용이하게 형성할 수 있고, 이들 사이의 계면특성 열화에 기인한 특성 열화를 방지할 수 있다.
또한, 하부전극(110)을 루틸상의 주석산화막으로 형성함으로써, 누설전류 특성을 개선할 수 있고, 기존 귀금속전극(예컨대, RuO2 또는 IrO2) 대비 가격이 저렴이 저렴하여 생산비용 절감 및 양산 적용이 용이하다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 캐패시터 제조방법을 도시한 공정단면도이다. 이하에서는, 도 1에 도시된 구조를 갖는 캐패시터를 제조하는 방법의 일례를 설명하기로 한다.
도 3a에 도시된 바와 같이, 소정의 구조물(예컨대, 기판) 상에 루틸상의 주석산화막을 포함한 하부전극(11)을 형성한다. 이때, 하부전극(11)은 루틸상의 주석산화막으로 이루어진 단일막(도 1 참조)으로 형성할 수 있으며, 3nm 내지 50nm 범위의 두께를 갖도록 형성할 수 있다. 참고로, 주석산화막은 별도의 결정화공정을 실시하지 않아도 막 자체의 결정구조가 루틸상을 갖는다.
주석산화막은 화학기상증착법(CVD) 또는 원자층증착법(ALD)을 사용하여 형성하거나, 또는 스터퍼팅법을 포함한 물리기상증착법을 이용하여 주석산화막 자체를 소정의 구조물 상에 증착하는 방법으로 형성할 수 있다. 또한, 주석산화막은 소정의 구조물 상에 주석막을 증착하고, 산화분위기에서 기형성된 주석막을 산화시키는 방법으로 형성할 수도 있다.
한편, 하부전극(11)은 도전막과 버퍼막이 적층된 적층막(도 2 참조)으로 형성할 수도 있다. 이때, 버퍼막은 루틸상의 주석산화막일 수 있으며, 0.5nm 내지 10nm 범위의 두께를 갖도록 형성할 수 있다. 도전막은 TiN, TiAlN, TiCN, TaN, TaAlN, TaCN, W 및 WN으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 둘 이상이 적층된 적층막으로 형성할 수 있다.
다음으로, 하부전극(11)의 저항을 낮추기 위하여 하부전극(11)에 도펀트를 도핑한다. 도펀트 도핑은 하부전극(11)을 형성하는 과정에서 도펀트를 주입하는 방법으로 실시하거나, 하부전극(11)을 형성한 이후에 도펀트를 주입하는 방법으로 실시할 수 있다.
주석산화막을 포함한 하부전극(11)의 저항을 낮추기 위한 도펀트로는 탄소(C), 안티몬(Sb) 및 불소(F)로 이루어진 그룹으로부터 선택된 어느 하나 또는 둘 이상을 사용할 수 있다. 이때, 하부전극(11)에 도핑된 도펀트에 기인한 막질 저하를 방지하기 위하여 하부전극(11) 전체 중량대비 도펀트가 차지하는 비율이 0% 내지 20% 범위를 갖도록 형성할 수 있다. 여기서, 하부전극(11) 전체 중량대비 도펀트가 차지하는 비율이 0%인 경우는 하부전극(11)에 대한 도펀트 도핑공정을 진행하지 않은 것을 의미한다.
도 3b에 도시된 바와 같이, 제1후처리(200)를 실시하여 기형성된 하부전극(11)의 막질을 향상시킨다. 이때, 제1후처리(200)를 통한 막질향상은 막내 결정성 증대, 막내 잔류하는 불순물 제거, 표면거칠기(roughness) 완화 및 막내 산소 공핍과 같은 결함 제거를 의미한다. 이하, 제1후처리(200)를 통해 막질이 향상된 하부전극(11)의 도면부호를 '11A'로 변경하여 표기하기로 한다.
제1후처리(200)는 열처리, 플라즈마처리 및 라디컬처리로 이루어진 그룹으로부터 선택된 어느 한 처리법 또는 둘 이상의 처리법을 혼용하여 실시할 수 있다. 그리고, 제1후처리(200)는 산소(O2), 오존(O3), 아르곤(Ar), 질소(N2) 및 수소(H2)로 이루어진 그룹으로부터 선택된 어느 하나의 가스분위기 또는 둘 이상이 혼합된 혼합가스분위기에서 실시할 수 있다.
도 3c에 도시된 바와 같이, 하부전극(11A) 상에 루틸상의 티타늄산화막을 포함한 유전막(12)을 형성한다. 이때, 유전막(12)은 루틸상의 티타늄산화막으로 이루어진 단일막으로 형성할 수 있으며, 5nm 내지 15nm 범위의 두께를 갖도록 형성할 수 있다. 참고로, 루틸상의 티타늄산화막은 100 정도의 유전상수를 갖는 고유전막(12)이다.
하부전극(11)의 결정구조가 루틸상이 아닌 경우에 하부전극(11) 상에 루틸상의 티타늄산화막을 형성하기 위해서는 적어도 700℃ 이상의 고온에서 형성공정을 진행해야하기 때문에 기형성된 구조물에 대한 열적 부담이 증가하는 문제점이 있다. 하지만, 본 발명의 실시예에서는 루틸상을 갖는 주석산화막을 포함한 하부전극(11A) 상에 티타늄산화막을 형성하기 때문에 700℃ 미만의 저온 구체적으로, 100℃ 내지 500℃ 범위의 온도에서 티타늄산화막 형성공정을 진행하여도 손쉽게 루틸상의 티타늄산화막을 형성할 수 있다. 참고로, 동일한 결정구조를 갖는 주석산화막과 티타늄산화막은 격자부정합이 매우 작아 주석산화막 상에 티타늄산화막을 형성하는 경우에는 상온에서도 고유전율인 루틸상의 티타늄산화막을 쉽게 형성할 수 있는 장점이 있다.
티타늄산화막은 화학기상증착법(CVD) 또는 원자층증착법(ALD)을 사용하여 형성하거나, 또는 스터퍼팅법을 포함한 물리기상증착법을 이용하여 티타늄산화막 자체를 하부전극(11A) 상에 증착하는 방법으로 형성할 수 있다. 또한, 티타늄산화막은 소정의 구조물 상에 티타늄막을 증착하고, 산화분위기에서 기형성된 티타늄막을 산화시키는 방법으로 형성할 수도 있다.
도 3d에 도시된 바와 같이, 제2후처리(300)를 실시하여 유전막(12)의 막질을 향상시킨다. 이때, 제2후처리(300)를 통한 막질향상은 막내 결정성 증대, 막내 잔류하는 불순물 제거, 표면거칠기(roughness) 완화 및 막내 산소 공핍과 같은 결함 제거를 의미한다. 이하, 제2후처리(300)를 통해 막질이 향상된 유전막(12)의 도면부호를 '12A'로 변경하여 표기하기로 한다.
제2후처리(300)는 열처리, 플라즈마처리 및 라디컬처리로 이루어진 그룹으로부터 선택된 어느 한 처리법 또는 둘 이상의 처리법을 혼용하여 실시할 수 있다. 그리고, 제2후처리(300)는 산소(O2), 오존(O3), 질소(N2), 수소(H2) 및 암모니아(NH3)로 이루어진 그룹으로부터 선택된 어느 하나의 가스분위기 또는 둘 이상이 혼합된 혼합가스분위기에서 실시할 수 있다.
도 3e에 도시된 바와 같이, 유전막(12A) 상에 상부전극(13)을 형성한다. 상부전극(13)은 금속계 물질 예컨대, SnO2, TiN, TiAlN, TiCN, TaN, TaAlN, TaCN, W, WN, Ru, RuO2, Ir, IrO2 및 Pt로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 둘 이상이 적층된 적층막을 형성할 수 있다.
상술한 본 발명의 실시예에 따라 형성된 캐패시터는 유전막(12A)과 동일한 결정구조(즉, 루틸상)를 갖는 하부전극(11A) 상에 고유전율을 갖는 루틸상의 티타늄산화막을 형성함으로써, 유전막(12A) 형성공정이 용이하고, 저온(100℃ 내지 500℃)에서 유전막(12A)을 형성할 수 있으며, 높은 충전용량을 제공할 수 있다.
또한, 하부전극(11A)을 루틸상의 주석산화막으로 형성함으로써, 누설전류 특성을 개선할 수 있고, 기존 귀금속전극(예컨대, RuO2 또는 IrO2) 대비 가격이 저렴이 저렴하여 생산비용 절감 및 양산 적용이 용이하다. 참고로, 주석산화막은 내 산화성이 우수하여 누설전류 특성을 개선할 수 있다.
도 4a 내지 도 4e는 본 발명의 실시예에 따른 캐패시터를 구비한 반도체 장치의 제조방법을 도시한 공정단면도이다. 이하에서는, 하부전극이 실린더 구조(cylinder structure)를 갖고, 캐패시터는 도 1에 도시된 적층구조를 갖는 반도체 장치를 제조하는 방법의 일례를 설명하기로 한다.
도 4a에 도시된 바와 같이, 소정의 구조물이 형성된 기판(31) 상에 층간절연막(32)을 형성한 후에 층간절연막(32)을 관통하는 스토리지노드콘택플러그(33)를 형성한다. 이때, 기판(31)에 형성된 소정의 구조물은 트랜지스터, 워드라인, 비트라인등을 포함할 수 있다.
다음으로, 스토리지노드콘택플러그(33)를 포함한 층간절연막(32) 상에 식각정지막(34) 및 몰드막(35)을 순차적으로 형성한다. 식각정지막(34)은 몰드막(35)과 식각선택비를 갖는 물질로 형성할 수 있다. 일례로, 식각정지막(34)은 질화막으로 형성할 수 있고, 몰드막(35)은 산화막 또는 실리콘막으로 형성할 수 있다.
다음으로, 몰드막(35) 상에 마스크패턴(미도시)을 형성하고, 마스크패턴을 식각장벽으로 몰드막(35) 및 식각정지막(34)을 순차적으로 식각하여 스토리지노드콘택플러그(33)를 노출시키는 스토리지노드홀(36)을 형성한다.
도 4b에 도시된 바와 같이, 스토리지노드홀(36)을 포함한 구조물 표면을 따라 일정한 두께로 루틸상의 주석산화막(37)을 형성한다. 이때, 주석산화막(37)은 스토리지노드(또는 하부전극)로 작용하며, 3nm 내지 50nm 범위의 두께를 갖도록 형성할 수 있다.
한편, 스토리지노드는 도전막(미도시)과 루틸상의 주석산화막(37)이 적층된 적층막으로 형성할 수도 있다. 이 경우, 주석산화막(37)은 0.5nm 내지 10nm 범위의 두께를 갖도록 형성할 수 있으며, 도전막은 TiN, TiAlN, TiCN, TaN, TaAlN, TaCN, W 및 WN으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 둘 이상이 적층된 적층막으로 형성할 수 있다.
다음으로, 주석산화막(37)의 저항을 낮추기 위하여 주석산화막(37)에 도펀트를 도핑한다. 도펀트 도핑공정은 주석산화막(37)을 형성하는 과정에서 도펀트를 주입하는 방법으로 실시하거나, 주석산화막(37)을 형성한 이후에 도펀트를 주입하는 방법으로 실시할 수 있다. 주석산화막(37)의 저항을 낮추기 위한 도펀트로는 탄소(C), 안티몬(Sb) 및 불소(F)로 이루어진 그룹으로부터 선택된 어느 하나 또는 둘 이상을 사용할 수 있다. 이때, 주석산화막(37)에 도핑된 도펀트에 기인한 막질 저하를 방지하기 위하여 주석산화막(37)의 전체 중량대비 도펀트가 차지하는 비율이 0% 내지 20% 범위를 갖도록 형성할 수 있다. 여기서, 주석산화막(37) 전체 중량대비 도펀트가 차지하는 비율이 0%인 경우는 주석산화막(37)에 대한 도펀트 도핑공정을 진행하지 않은 것을 의미한다.
다음으로, 기형성된 주석산화막(37)의 막질을 향상시키기 위한 후처리를 실시한다. 이때, 후처리를 통한 막질향상은 막내 결정성 증대, 막내 잔류하는 불순물 제거, 표면거칠기(roughness) 완화 및 막내 산소 공핍과 같은 결함 제거를 의미한다. 후처리는 열처리, 플라즈마처리 및 라디컬처리로 이루어진 그룹으로부터 선택된 어느 한 처리법 또는 둘 이상의 처리법을 혼용하여 실시할 수 있고, 산소(O2), 오존(O3), 아르곤(Ar), 질소(N2) 및 수소(H2)로 이루어진 그룹으로부터 선택된 어느 하나의 가스분위기 또는 둘 이상이 혼합된 혼합가스분위기에서 실시할 수 있다.
도 4c에 도시된 바와 같이, 스토리지노드 분리공정을 진행하여 인접한 스토리지노드 사이를 분리시킨다. 이하, 스토리지노드 분리공정 이후 실린더 형태를 갖는 주석산화막(37)의 도면부호를 '37A'로 변경하여 표기하기로 한다.
다음으로, 몰드막(35)을 제거하여 주석산화막(37A)의 외측벽을 노출시킨다.
도 4d에 도시된 바와 같이, 실린더 형태의 주석산화막(37A)을 포함한 구조물 표면을 따라 일정한 두께로 루틸상의 티타늄산화막(38)을 형성한다. 이때, 티타늄산화막(38)은 유전막으로 작용하며, 5nm 내지 15nm 범위의 두께를 갖도록 형성할 수 있다. 참고로, 루틸상의 티타늄산화막(38)은 100 정도의 유전상수를 갖는 고유전막이다.
루틸상의 주석산화막(37A) 상에 티타늄산화막(38)을 형성하기 때문에 700℃ 미만의 저온 구체적으로, 100℃ 내지 500℃ 범위의 온도에서 형성공정을 진행하여도 손쉽게 루틸상의 티타늄산화막(38)을 형성할 수 있다. 참고로, 동일한 결정구조를 갖는 주석산화막(37A)과 티타늄산화막(38)은 격자부정합(lattice mismatch)이 매우 작아 주석산화막(37A) 상에 티타늄산화막(38)을 형성하는 경우에는 상온에서도 고유전율인 루틸상의 티타늄산화막(38)을 쉽게 형성할 수 있는 장점이 있다.
다음으로, 티타늄산화막(38)의 막질을 향상시키기 위한 후처리를 실시한다. 이때, 후처리를 통한 막질향상은 막내 결정성 증대, 막내 잔류하는 불순물 제거, 표면거칠기(roughness) 완화 및 막내 산소 공핍과 같은 결함 제거를 의미한다. 후처리는 열처리, 플라즈마처리 및 라디컬처리로 이루어진 그룹으로부터 선택된 어느 한 처리법 또는 둘 이상의 처리법을 혼용하여 실시할 수 있고, 산소(O2), 오존(O3), 질소(N2), 수소(H2) 및 암모니아(NH3)로 이루어진 그룹으로부터 선택된 어느 하나의 가스분위기 또는 둘 이상이 혼합된 혼합가스분위기에서 실시할 수 있다.
도 4e에 도시된 바와 같이, 티타늄산화막(38) 상에 플레이트 전극(또는 상부전극, 39)을 형성한다. 플레이트 전극(39)은 금속계 물질 예컨대, SnO2, TiN, TiAlN, TiCN, TaN, TaAlN, TaCN, W, WN, Ru, RuO2, Ir, IrO2 및 Pt로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 둘 이상이 적층된 적층막을 형성할 수 있다.
상술한 본 발명의 실시예에 따라 형성된 캐패시터는 유전막과 동일한 결정구조(즉, 루틸상)를 갖는 주석산화막(37A) 상에 고유전율을 갖는 루틸상의 티타늄산화막(38)을 형성함으로써, 유전막 형성공정이 용이하고, 저온(100℃ 내지 500℃)에서 유전막을 형성할 수 있으며, 높은 충전용량을 제공할 수 있다.
또한, 하부전극을 루틸상의 주석산화막(37A)으로 형성함으로써, 누설전류 특성을 개선할 수 있고, 기존 귀금속전극(예컨대, RuO2 또는 IrO2) 대비 가격이 저렴이 저렴하여 생산비용 절감 및 양산 적용이 용이하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
101 : 도전막 102 : 주석산화막
110 : 하부전극 120 : 유전막
130 : 상부전극
110 : 하부전극 120 : 유전막
130 : 상부전극
Claims (13)
- 루틸상의 주석산화막을 포함하는 하부전극;
상기 하부전극 상에서 루틸상의 티타늄산화막을 포함하는 유전막; 및
상기 유전막 상의 상부전극
을 포함하는 캐패시터.
- 제1항에 있어서,
상기 주석산화막과 상기 티타늄산화막은 서로 접하는 형태를 갖는 캐패시터.
- 제1항에 있어서,
상기 하부전극은 루틸상의 주석산화막으로 이루어진 단일막이거나, 또는 도전막과 루틸상의 주석산화막이 적층된 적층막을 포함하는 캐패시터.
- 제1항에 있어서,
상기 주석산화막은 막내 도핑된 도펀드를 더 포함하는 캐패시터
- 제4항에 있어서,
상기 도펀트는 탄소(C), 안티몬(Sb) 및 불소(F)로 이루어진 그룹으로부터 선택된 어느 하나 또는 둘 이상을 포함하는 캐패시터
- 제4항에 있어서,
상기 주석산화막의 전체 중량대비 상기 도펀트는 0% 내지 20% 범위의 비율을 갖는 캐패시터.
- 루틸상의 주석산화막을 포함한 하부전극을 형성하는 단계;
상기 하부전극 상에 루틸상의 티타늄산화막을 포함한 유전막을 형성하는 단계; 및
상기 유전막 상에 상부전극을 형성하는 단계
를 포함하는 캐패시터 제조방법.
- 제7항에 있어서,
상기 주석산화막과 상기 티타늄산화막은 서로 접하도록 형성하는 캐패시터 제조방법.
- 제7항에 있어서,
상기 하부전극은 루틸상의 주석산화막으로 이루어진 단일막으로 형성하거나, 또는 도전막과 루틸상의 주석산화막이 적층된 적층막으로 형성하는 캐패시터 제조방법.
- 제7항에 있어서,
상기 티타늄산화막은 100℃ 내지 500℃ 범위의 온도에서 형성하는 캐패시터 제조방법.
- 제7항에 있어서,
상기 하부전극을 형성하는 단계에서,
상기 주석산화막에 도펀트를 도핑하는 캐패시터 제조방법.
- 제11항에 있어서,
상기 도펀트는 탄소(C), 안티몬(Sb) 및 불소(F)로 이루어진 그룹으로부터 선택된 어느 하나 또는 둘 이상을 포함하는 캐패시터 제조방법.
- 제11항에 있어서,
상기 주석산화막의 전체 중량대비 상기 도펀트는 0% 내지 20% 범위의 비율을 갖도록 형성하는 캐패시터 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120046422A KR20130123183A (ko) | 2012-05-02 | 2012-05-02 | 캐패시터 및 그 제조방법 |
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|---|---|---|---|
| KR1020120046422A KR20130123183A (ko) | 2012-05-02 | 2012-05-02 | 캐패시터 및 그 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20130123183A true KR20130123183A (ko) | 2013-11-12 |
Family
ID=49852575
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|---|---|---|---|
| KR1020120046422A KR20130123183A (ko) | 2012-05-02 | 2012-05-02 | 캐패시터 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20130123183A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11784213B2 (en) | 2020-10-12 | 2023-10-10 | Samsung Electronics Co., Ltd. | Integrated circuit device |
-
2012
- 2012-05-02 KR KR1020120046422A patent/KR20130123183A/ko not_active Application Discontinuation
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| US11784213B2 (en) | 2020-10-12 | 2023-10-10 | Samsung Electronics Co., Ltd. | Integrated circuit device |
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