KR20130120701A - Resistance variable memory device and method for fabricating the same - Google Patents

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Abstract

The technology relates to a variable resistance memory device and a manufacturing method thereof. The variable resistance memory device according to the technology includes: a first electrode; a second electrode; a variable resistance layer pattern which is interposed between the first and second electrodes and includes a protrusive part which protrudes laterally compared to the second electrode; and a protective film pattern which is formed on the protrusive part of the variable resistance layer pattern. According to the technology, damage to the variable resistance layer pattern and the non-exposure of a top electrode are prevented in a trench etching process for forming a conductive line connected to the top electrode and the switching property of the variable resistance memory device is improved by surrounding the bottom of the top electrode with the variable resistance layer pattern.

Description

가변 저항 메모리 장치 및 그 제조 방법{RESISTANCE VARIABLE MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME}TECHNICAL FIELD [0001] The present invention relates to a variable resistance memory device and a method of manufacturing the same,

본 발명은 가변 저항 메모리 장치 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 양 전극 사이에 개재되는 가변 저항층을 포함하는 가변 저항 메모리 장치 및 그 제조 방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a variable resistance memory device and a method of manufacturing the same, and more particularly, to a variable resistance memory device including a variable resistance layer interposed between both electrodes and a method of manufacturing the same.

가변 저항 메모리 장치는 외부 자극에 따라 저항이 변화하여 적어도 서로 다른 두 저항 상태 사이에서 스위칭(Switching)하는 특성을 이용하여 데이터를 저장하는 장치로서, ReRAM(Resistive Random Access Memory), PCRAM(Phase Change RAM), STT-RAM(Spin Transfer Torque-RAM) 등이 이에 포함된다. 특히, 가변 저항 메모리 장치는 간단한 구조로 형성할 수 있으면서도 비휘발성 등 여러 특성이 우수하여 이에 관한 연구가 많이 진행되고 있다.A variable resistance memory device is a device that stores data using a characteristic that a resistance changes according to an external stimulus and switches between at least two different resistance states. The variable resistance memory device includes a Resistive Random Access Memory (ReRAM), a Phase Change RAM ), And STT-RAM (Spin Transfer Torque-RAM). In particular, a variable resistance memory device can be formed with a simple structure, but is also excellent in various characteristics such as nonvolatility.

그중 ReRAM은 가변 저항 물질, 예컨대 페로브스카이트(Perovskite) 계열의 물질이나 전이금속 산화물로 이루어진 가변 저항층 및 가변 저항층 상·하부의 전극을 포함하는 구조를 가지는데, 전극에 인가되는 전압에 따라서 가변 저항층 내에 필라멘트(Filament) 전류 통로가 생성되거나 소멸된다. 이에 따라 가변 저항층은 필라멘트 전류 통로가 생성된 경우 저항이 낮은 상태가 되고, 필라멘트 전류 통로가 소멸된 경우 저항이 높은 상태가 된다.Among them, the ReRAM has a structure including a variable resistance layer made of a variable resistance material, for example, a perovskite series material or a transition metal oxide, and electrodes on and under the variable resistance layer, Thus, a filament current path is created or destroyed in the variable resistance layer. Accordingly, the resistance of the variable resistance layer becomes low when the filament current path is generated, and becomes high when the filament current path is eliminated.

그런데 종래 기술에 의하면 상부 전극에 접속되는 도전 라인을 형성하기 위한 트렌치 식각 공정에서 식각 타겟(Target)을 얕게 설정한 경우에는 상부 전극이 노출되지 않는 낫 오픈(Not Open) 현상이 발생하고, 반대로 식각 타겟을 깊게 설정한 경우에는 가변 저항층이 어택(Attack)을 받아 물성이 저하되는 문제가 있다.
However, according to the related art, when the etching target is set shallow in the trench etching process for forming the conductive line connected to the upper electrode, a not open phenomenon occurs in which the upper electrode is not exposed. When the target is set deep, there is a problem in that the variable resistance layer receives an attack and the physical properties are degraded.

본 발명의 일 실시예는, 상부 전극에 접속되는 도전 라인을 형성하기 위한 트렌치 식각 공정에서 상부 전극이 노출되지 않는 것을 방지함과 동시에 가변 저항층 패턴이 손상되는 것을 막을 수 있으며, 가변 저항층 패턴이 상부 전극의 하부를 둘러싸도록 형성함으로써 스위칭 동작 특성이 향상된 가변 저항 메모리 장치 및 그 제조 방법을 제공한다.
An embodiment of the present invention may prevent the upper electrode from being exposed in the trench etching process for forming the conductive line connected to the upper electrode, and prevent the variable resistance layer pattern from being damaged. Provided is a variable resistance memory device having a switching operation characteristic improved by forming a lower portion of the upper electrode, and a method of manufacturing the same.

본 발명의 일 실시예에 따른 가변 저항 메모리 장치는, 제1 전극; 제2 전극; 상기 제1 전극과 상기 제2 전극 사이에 개재되며, 상기 제2 전극에 비해 측방으로 돌출된 돌출부를 갖는 가변 저항층 패턴; 및 상기 가변 저항층 패턴의 상기 돌출부 상의 보호막 패턴을 포함할 수 있다.
A variable resistance memory device according to an embodiment of the present invention includes: a first electrode; A second electrode; A variable resistance layer pattern interposed between the first electrode and the second electrode and having a protrusion protruding laterally relative to the second electrode; And a passivation layer pattern on the protrusion of the variable resistance layer pattern.

또한, 본 발명의 일 실시예에 따른 가변 저항 메모리 장치의 제조 방법은, 기판 상에 제1 전극, 가변 저항층 패턴 및 제2 전극이 순차로 적층된 적층 구조물을 형성하는 단계; 상기 적층 구조물을 덮는 보호막을 형성하는 단계; 상기 보호막을 전면 식각하여 상기 제2 전극의 상부를 노출시키는 단계; 및 상기 제2 전극에 접속되는 도전 라인을 형성하는 단계를 포함할 수 있다.
In addition, a method of manufacturing a variable resistance memory device according to an embodiment of the present invention may include forming a stacked structure in which a first electrode, a variable resistance layer pattern, and a second electrode are sequentially stacked on a substrate; Forming a protective film covering the laminated structure; Etching the passivation layer to expose the upper portion of the second electrode; And forming a conductive line connected to the second electrode.

본 기술에 따르면, 상부 전극에 접속되는 도전 라인을 형성하기 위한 트렌치 식각 공정에서 상부 전극이 노출되지 않는 것을 방지함과 동시에 가변 저항층 패턴이 손상되는 것을 막을 수 있으며, 가변 저항층 패턴이 상부 전극의 하부를 둘러싸도록 형성함으로써 가변 저항 메모리 장치의 스위칭 동작 특성을 향상시킬 수 있다.
According to the present technology, in the trench etching process for forming the conductive line connected to the upper electrode, the upper electrode can be prevented from being exposed and the variable resistance layer pattern can be prevented from being damaged. By forming the lower portion of the semiconductor substrate to surround the lower portion thereof, switching operation characteristics of the variable resistance memory device may be improved.

도 1a 내지 도 1l은 본 발명의 제1 실시예에 따른 가변 저항 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 2는 본 발명의 제2 실시예에 따른 가변 저항 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 3a 내지 도 3i는 본 발명의 제3 실시예에 따른 가변 저항 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다.1A to 1L are cross-sectional views illustrating a variable resistance memory device and a method of manufacturing the same according to the first embodiment of the present invention.
2 is a cross-sectional view for describing a variable resistance memory device and a method of manufacturing the same according to the second embodiment of the present invention.
3A to 3I are cross-sectional views illustrating a variable resistance memory device and a method of manufacturing the same according to a third embodiment of the present invention.

이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
Hereinafter, the most preferred embodiment of the present invention will be described. In the drawings, the thickness and the spacing are expressed for convenience of explanation, and can be exaggerated relative to the actual physical thickness. In describing the present invention, known configurations irrespective of the gist of the present invention may be omitted. It should be noted that, in the case of adding the reference numerals to the constituent elements of the drawings, the same constituent elements have the same number as much as possible even if they are displayed on different drawings.

도 1a 내지 도 1l은 본 발명의 제1 실시예에 따른 가변 저항 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다. 특히, 도 1l은 본 발명의 제1 실시예에 따른 가변 저항 메모리 장치를 나타내는 단면도이고, 도 1a 내지 도 1k는 도 1l의 장치를 제조하기 위한 공정 중간 단계의 일례를 나타내는 단면도이다.1A to 1L are cross-sectional views illustrating a variable resistance memory device and a method of manufacturing the same according to the first embodiment of the present invention. In particular, FIG. 1L is a cross-sectional view illustrating a variable resistance memory device according to a first exemplary embodiment of the present invention, and FIGS. 1A to 1K are cross-sectional views illustrating an example of an intermediate process for manufacturing the device of FIG. 1L.

도 1a를 참조하면, 소정의 하부 구조물(미도시됨)을 갖는 기판(100) 상에 제1 절연막(110)을 형성한다. 제1 절연막(110)은 질화막 계열의 물질, 예컨대 실리콘 질화막을 증착하여 형성할 수 있다. 한편, 본 단면도에는 도시되지 않았으나 기판(100)은 가변 저항 메모리 장치를 구동하기 위한 주변 회로를 포함할 수 있다.Referring to FIG. 1A, a first insulating layer 110 is formed on a substrate 100 having a predetermined lower structure (not shown). The first insulating layer 110 may be formed by depositing a nitride film-based material such as a silicon nitride film. Although not illustrated in the cross-sectional view, the substrate 100 may include a peripheral circuit for driving the variable resistance memory device.

도 1b를 참조하면, 제1 절연막(110)을 선택적으로 식각하여 기판(100)을 노출시키는 홀(H1)을 형성한다. 홀(H1)은 평면상에서 볼 때 복수개가 매트릭스(Matrix) 형태로 배열될 수 있으며, 특히 본 단면도에 도시된 바와 같이 홀(H1)의 측벽이 경사지게 식각함으로써 후술하는 가변 저항층 상부의 폭이 하부의 폭보다 넓게 형성되도록 할 수 있다. 한편, 본 공정 후에 잔류하는 제1 절연막(110)을 제1 절연막 1차 패턴(110A)이라 한다.Referring to FIG. 1B, the first insulating layer 110 is selectively etched to form holes H1 exposing the substrate 100. A plurality of holes H1 may be arranged in a matrix form when viewed in plan view, and in particular, as shown in the cross-sectional view, the width of the upper portion of the variable resistance layer, which will be described later, is lowered by inclining sidewalls of the holes H1. It can be made wider than the width of. Meanwhile, the first insulating film 110 remaining after the present process is referred to as a first insulating film primary pattern 110A.

도 1c를 참조하면, 홀(H1)의 하부에 제1 전극(120)을 형성한 후, 제1 전극(120) 상에 홀(H1)을 매립하는 가변 저항층(130)을 형성한다.Referring to FIG. 1C, after forming the first electrode 120 under the hole H1, the variable resistance layer 130 filling the hole H1 is formed on the first electrode 120.

여기서, 제1 전극(120)은 도전 물질, 예컨대 백금(Pt), 금(Au), 은(Ag), 텅스텐(W), 알루미늄(Al), 루테늄(Ru), 이리듐(Ir), 티타늄(Ti), 탄탈륨(Ta), 하프늄(Hf), 지르코늄(Zr), 코발트(Co), 니켈(Ni), 크롬(Cr), 구리(Cu) 등의 금속, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 티타늄 알루미늄 질화물(TiAlN), 티타늄 실리콘 질화물(TiSiN) 등의 금속 질화물 또는 코발트 실리사이드(CoSix) 등의 금속 실리사이드 중 어느 하나 이상을 증착하여 형성할 수 있다.Here, the first electrode 120 is a conductive material such as platinum (Pt), gold (Au), silver (Ag), tungsten (W), aluminum (Al), ruthenium (Ru), iridium (Ir), titanium ( Metals such as Ti, tantalum (Ta), hafnium (Hf), zirconium (Zr), cobalt (Co), nickel (Ni), chromium (Cr), copper (Cu), titanium nitride (TiN), tantalum nitride ( TaN), tungsten nitride (WN), titanium aluminum nitride (TiAlN), titanium silicon nitride (TiSiN), such as metal nitride or cobalt silicide (CoSi x ) or any one or more of the metal silicide may be formed by depositing.

또한, 가변 저항층(130)은 산소 공공(Vacancy)이나 이온의 이동(Migration) 또는 물질의 상변화(Phase Change)에 의해 전기저항이 변하는 구조를 포함하거나, 또는 자기장(Magnetic Field)이나 스핀 전달 토크(Spin Transfer Torque; STT)에 의해 전기저항이 변하는 자기 터널 접합(Magnetic Tunnel Junction; MTJ) 구조를 포함할 수 있다.In addition, the variable resistance layer 130 includes a structure in which the electrical resistance is changed by oxygen vacancies, migration of ions, or phase change of materials, or a magnetic field or spin transfer. It may include a magnetic tunnel junction (MTJ) structure in which electrical resistance is changed by a torque (Spin Transfer Torque; STT).

여기서, 산소 공공이나 이온의 이동에 의해 전기저항이 변하는 구조는 STO(SrTiO3), BTO(BaTiO3), PCMO(Pr1 - xCaxMnO3) 등의 페로브스카이트(Perovskite) 계열의 물질이나 티타늄 산화물(TiO2, Ti4O7), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O5), 니오븀 산화물(Nb2O5), 코발트 산화물(Co3O4), 니켈 산화물(NiO), 텅스텐 산화물(WO3), 란탄 산화물(La2O3) 등의 전이금속 산화물(Transition Metal Oxide, TMO)을 포함하는 이원산화물을 포함할 수 있으며, 물질의 상변화에 의해 전기저항이 변하는 구조는 열에 의해 결정질 또는 비정질 상태로 변화되는 물질, 예컨대 게르마늄, 안티몬 및 텔루륨이 소정 비율로 결합된 GST(GeSbTe) 등의 칼코게나이드(Chalcogenide) 계열의 물질을 포함할 수 있다.Here, the structure in which the electrical resistance changes due to the oxygen vacancies or the movement of ions is formed of perovskite series such as STO (SrTiO 3 ), BTO (BaTiO 3 ), and PCMO (Pr 1 - x Ca x MnO 3 ). Material or titanium oxide (TiO 2 , Ti 4 O 7 ), hafnium oxide (HfO 2 ), zirconium oxide (ZrO 2 ), aluminum oxide (Al 2 O 3 ), tantalum oxide (Ta 2 O 5 ), niobium oxide (Nb 2 O 5 ), including transition metal oxides (TMO), such as cobalt oxide (Co 3 O 4 ), nickel oxide (NiO), tungsten oxide (WO 3 ), lanthanum oxide (La 2 O 3 ) A structure in which the electrical resistance is changed by phase change of a material may include a binary oxide, and a material that is changed into a crystalline or amorphous state by heat, such as germanium, antimony, and tellurium, in which GST (GeSbTe), etc. It may include a chalcogenide-based material.

또한, 상기 자기 터널 접합(MTJ) 구조는 자성 자유층, 자성 고정층 및 이들 사이에 개재되는 장벽층을 포함할 수 있으며, 상기 자성 자유층 및 상기 자성 고정층은 강자성체, 예컨대 철(Fe), 니켈(Ni), 코발트(Co), 가돌리늄(Gd), 디스프로슘(Dy) 또는 이들의 화합물을 포함할 수 있으며, 상기 장벽층은 마그네슘 산화물(MgO), 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 실리콘 산화물(SiO2) 등을 포함할 수 있다.The MTJ structure may include a magnetic free layer, a magnetic pinned layer, and a barrier layer interposed therebetween. The magnetic free layer and the magnetic pinned layer may include a ferromagnetic material such as Fe, Ni, (MgO), aluminum oxide (Al 2 O 3 ), hafnium oxide (HfO 2 ), or a combination thereof. The barrier layer may include at least one selected from the group consisting of MgO, Ni, Cobalt, Gd, 2 ), zirconium oxide (ZrO 2 ), silicon oxide (SiO 2 ), and the like.

도 1d를 참조하면, 가변 저항층(130)을 선택적으로 식각하여 홈(H2)을 형성한다. 홈(H2)은 평면상에서 볼 때 원 또는 타원 모양을 가질 수 있으며, 가변 저항층(130)의 중심부에 위치할 수 있다. 한편, 본 공정 후에 잔류하는 가변 저항층(130)을 가변 저항층 패턴(130A)이라 한다.Referring to FIG. 1D, the variable resistance layer 130 is selectively etched to form the groove H2. The groove H2 may have a circle or ellipse shape when viewed in plan view, and may be located at the center of the variable resistance layer 130. Meanwhile, the variable resistance layer 130 remaining after the present process is referred to as a variable resistance layer pattern 130A.

도 1e를 참조하면, 제1 절연막 1차 패턴(110A) 및 가변 저항층 패턴(130A) 상에 제2 전극용 도전막(140)을 형성한 후, 제2 전극용 도전막(140) 상에 후술하는 제2 전극이 형성될 영역을 덮는 제1 하드마스크 패턴(M1)을 형성한다. 제2 전극용 도전막(140)은 제1 전극(120)과 같은 도전 물질, 예컨대 금속, 금속 질화물 또는 금속 실리사이드 중 어느 하나 이상을 증착하여 형성할 수 있으며, 제1 하드마스크 패턴(M1)은 질화막 계열의 물질을 포함할 수 있다.Referring to FIG. 1E, after the second electrode conductive layer 140 is formed on the first insulating layer primary pattern 110A and the variable resistance layer pattern 130A, the second electrode conductive layer 140 is formed on the second electrode conductive layer 140. A first hard mask pattern M1 is formed to cover a region where a second electrode, which will be described later, is formed. The second electrode conductive layer 140 may be formed by depositing any one or more of a conductive material such as the first electrode 120, for example, a metal, a metal nitride, or a metal silicide, and the first hard mask pattern M1 may be formed. It may include a nitride film-based material.

도 1f를 참조하면, 제1 하드마스크 패턴(M1)을 식각 마스크로 제2 전극용 도전막(140)을 식각하여 제2 전극(140A)을 형성한다.Referring to FIG. 1F, the second electrode conductive layer 140 is etched using the first hard mask pattern M1 as an etch mask to form a second electrode 140A.

여기서, 제2 전극(140A)은 홈(H2)을 매립하면서 기판(100)과 수직한 방향으로 돌출될 수 있으며, 상부의 폭이 하부의 폭보다 넓은 기둥 형태로 형성될 수 있다. 한편, 제2 전극(140A)은 가변 저항층 패턴(130A)보다 기판(100)에 수평한 방향의 폭이 더 좁을 수 있으며, 본 공정 결과 기판(100) 상에 제1 전극(120), 가변 저항층 패턴(130A) 및 제2 전극(140A)이 순차로 적층된 적층 구조물이 형성된다.Here, the second electrode 140A may protrude in a direction perpendicular to the substrate 100 while filling the groove H2, and may be formed in a pillar shape having a width at an upper portion thereof wider than a width at a lower portion thereof. Meanwhile, the width of the second electrode 140A in a direction parallel to the substrate 100 may be narrower than that of the variable resistance layer pattern 130A. As a result of the process, the first electrode 120 and the variable width of the second electrode 140A may be narrowed. A laminate structure in which the resistive layer pattern 130A and the second electrode 140A are sequentially stacked is formed.

도 1g를 참조하면, 상기 적층 구조물을 덮는 보호막(150)을 형성한다. 보호막(150)은 가변 저항층 패턴(130A)의 상면을 완전히 덮는 두께로 형성하되, 질화막 또는 산화막 계열의 물질 및 폴리실리콘으로 이루어진 군으로부터 선택된 어느 하나 이상을 콘포멀(Conformal)하게 증착하여 형성할 수 있다.Referring to FIG. 1G, a passivation layer 150 covering the stack structure is formed. The passivation layer 150 may be formed to have a thickness completely covering the top surface of the variable resistance layer pattern 130A, and may be formed by conformally depositing one or more selected from the group consisting of a nitride film or an oxide-based material and polysilicon. Can be.

도 1h를 참조하면, 보호막(150)이 형성된 기판(100)을 전면 식각하여 제2 전극(140A)의 상부를 노출시킨다. 이때, 제1 하드마스크 패턴(M1)이 제거될 수 있으며, 본 공정 후에 잔류하는 제1 절연막 1차 패턴(110A) 및 보호막(150)을 각각 제1 절연막 2차 패턴(110B) 및 보호막 패턴(150A)이라 한다. 특히, 보호막 패턴(150A)은 후술하는 트렌치를 형성하기 위한 식각 공정에서 가변 저항층 패턴(130A)이 손상되는 것을 방지하는 역할을 한다.Referring to FIG. 1H, the entire surface of the substrate 100 on which the passivation layer 150 is formed is etched to expose the upper portion of the second electrode 140A. In this case, the first hard mask pattern M1 may be removed, and the first insulating film primary pattern 110A and the protective film 150 remaining after the process may be respectively replaced by the first insulating film secondary pattern 110B and the protective film pattern ( 150A). In particular, the passivation layer pattern 150A serves to prevent the variable resistance layer pattern 130A from being damaged in an etching process for forming a trench, which will be described later.

도 1i를 참조하면, 상기 적층 구조물을 포함하는 기판(100) 상에 제2 절연막(160)을 형성한 후, 제2 절연막(160) 상에 식각 정지막(170)을 형성한다.Referring to FIG. 1I, after forming the second insulating layer 160 on the substrate 100 including the stacked structure, the etch stop layer 170 is formed on the second insulating layer 160.

여기서, 제2 절연막(160)은 상기 적층 구조물을 완전히 매립하는 두께로 산화막 계열의 물질, 예컨대 실리콘 산화막(SiO2)을 증착한 후, 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 등의 평탄화 공정을 수행하여 형성할 수 있다. 한편, 식각 정지막(170)은 질화막 계열의 물질을 증착하여 형성할 수 있다.Here, the second insulating layer 160 is deposited with an oxide-based material such as silicon oxide (SiO 2 ) to a thickness that completely fills the stacked structure, and then planarization process such as chemical mechanical polishing (CMP) is performed. Can be formed. The etch stop layer 170 may be formed by depositing a nitride film-based material.

도 1j를 참조하면, 식각 정지막(170) 상에 제3 절연막(180)을 형성한 후, 제3 절연막(180) 상에 후술하는 도전 라인이 형성될 영역을 노출시키는 제2 하드마스크 패턴(M2)을 형성한다.Referring to FIG. 1J, after the third insulating layer 180 is formed on the etch stop layer 170, a second hard mask pattern exposing a region where conductive lines to be described later will be formed on the third insulating layer 180 ( M2).

여기서, 제3 절연막(180)은 산화막 계열의 물질을 증착하여 형성할 수 있으며, 제2 하드마스크 패턴(M2)은 비정질 탄소층(Amorphous Carbon Layer; ACL), 실리콘 산화질화막(Silicon Oxynitride; SiON) 및 하부 반사방지막(Bottom Anti-Reflective Coating; BARC)으로 이루어진 군으로부터 선택된 어느 하나 이상을 포함할 수 있다.The third insulating layer 180 may be formed by depositing an oxide-based material, and the second hard mask pattern M2 may include an amorphous carbon layer (ACL) and a silicon oxynitride (SiON). And a bottom anti-reflective coating (BARC).

도 1k를 참조하면, 제2 하드마스크 패턴(M2)을 식각 마스크로 제3 절연막(180), 식각 정지막(170) 및 제2 절연막(160)을 식각하여 제2 전극(140A)을 노출시키는 트렌치(T)를 형성한다. 이때, 보호막 패턴(150A)이 일부 식각될 수 있으나, 가변 저항층 패턴(130A)은 보호막 패턴(150A)에 의해 보호되어 어택(Attack)을 받지 않는다.Referring to FIG. 1K, the third insulating layer 180, the etch stop layer 170, and the second insulating layer 160 are etched using the second hard mask pattern M2 as an etch mask to expose the second electrode 140A. The trench T is formed. In this case, the passivation layer pattern 150A may be partially etched, but the variable resistance layer pattern 130A is protected by the passivation layer pattern 150A and thus does not receive an attack.

여기서, 트렌치(T)는 본 단면과 교차하는 방향으로 연장되는 슬릿(Slit) 형태를 가질 수 있으며, 본 공정 후에 잔류하는 제3 절연막(180), 식각 정지막(170) 및 제2 절연막(160)을 각각 제3 절연막 패턴(180A), 식각 정지막 패턴(170A) 및 제2 절연막 패턴(160A)이라 한다. 한편, 본 공정 결과 제2 하드마스크 패턴(M2)이 제거될 수 있다.The trench T may have a slit shape extending in a direction crossing the main cross section, and the third insulating layer 180, the etch stop layer 170, and the second insulating layer 160 remaining after the present process may be formed. ) Are referred to as a third insulating film pattern 180A, an etch stop film pattern 170A, and a second insulating film pattern 160A, respectively. Meanwhile, the second hard mask pattern M2 may be removed as a result of the process.

도 1l을 참조하면, 트렌치(T) 내에 제2 전극(140A)에 접속되는 도전 라인(190)을 형성한다. 도전 라인(190)은 도전 물질, 예컨대 텅스텐(W)과 같은 금속, 티타늄 질화물(TiN)과 같은 금속 질화물 또는 도핑된 폴리실리콘 중 어느 하나 이상을 트렌치(T)를 매립하는 두께로 증착한 후, 제3 절연막 패턴(180A)의 상면이 드러날 때까지 화학적 기계적 연마(CMP) 등의 평탄화 공정을 수행하여 형성할 수 있다.
Referring to FIG. 1L, a conductive line 190 is formed in the trench T to be connected to the second electrode 140A. The conductive line 190 deposits at least one of a conductive material such as a metal such as tungsten (W), a metal nitride such as titanium nitride (TiN), or doped polysilicon to a thickness filling the trench T. It may be formed by performing a planarization process such as chemical mechanical polishing (CMP) until the top surface of the third insulating layer pattern 180A is exposed.

이상에서 설명한 제조 방법에 의하여, 도 1l에 도시된 것과 같은 본 발명의 제1 실시예에 따른 가변 저항 메모리 장치가 제조될 수 있다.By the manufacturing method described above, the variable resistance memory device according to the first embodiment of the present invention as shown in FIG. 1L can be manufactured.

도 1l을 참조하면, 본 발명의 제1 실시예에 따른 가변 저항 메모리 장치는, 제1 전극(120), 제1 전극(120) 상부의 제2 전극(140A), 제1 전극(120)과 제2 전극(140A) 사이에 개재되면서 제2 전극(140A)에 비해 측방으로 돌출된 돌출부를 갖는 가변 저항층 패턴(130A), 가변 저항층 패턴(130A)의 상기 돌출부 상의 보호막 패턴(150A), 및 제2 전극(140A)에 접속되는 도전 라인(190)을 포함할 수 있다.Referring to FIG. 1L, a variable resistance memory device according to a first embodiment of the present invention may include a first electrode 120, a second electrode 140A on an upper portion of the first electrode 120, and a first electrode 120. A variable resistance layer pattern 130A having a protrusion projecting laterally than the second electrode 140A while interposed between the second electrodes 140A, a protective film pattern 150A on the protrusion of the variable resistance layer pattern 130A, And a conductive line 190 connected to the second electrode 140A.

여기서, 가변 저항층 패턴(130A)은 제2 전극(140A)의 하부를 둘러쌀 수 있으며, 산소 공공이나 이온의 이동 또는 물질의 상변화에 의해 전기저항이 변하는 구조를 포함하거나, 또는 자기장이나 스핀 전달 토크(STT)에 의해 전기저항이 변하는 자기 터널 접합(MTJ) 구조를 포함할 수 있다.
Here, the variable resistance layer pattern 130A may surround the lower portion of the second electrode 140A, and may include a structure in which electrical resistance is changed by oxygen vacancies, ions, or phase change of a material, or a magnetic field or spin. It may include a magnetic tunnel junction (MTJ) structure in which the electrical resistance is changed by the transmission torque (STT).

도 2는 본 발명의 제2 실시예에 따른 가변 저항 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다. 본 실시예를 설명함에 있어서, 전술한 제1 실시예와 실질적으로 동일한 부분에 대하여는 상세한 설명을 생략하기로 한다. 먼저, 제1 실시예와 동일하게 도 1a 및 도 1b의 공정을 수행한 후, 도 2의 공정을 수행한다.2 is a cross-sectional view for describing a variable resistance memory device and a method of manufacturing the same according to the second embodiment of the present invention. In the following description of the present embodiment, a detailed description of parts that are substantially the same as those of the above-described first embodiment will be omitted. First, the process of FIGS. 1A and 1B is performed in the same manner as in the first embodiment, and then the process of FIG. 2 is performed.

도 2를 참조하면, 홀(H1)의 하부에 제1 전극(120)을 형성한 후, 제1 전극(120)이 형성된 기판(100)의 표면을 따라 가변 저항층(130)을 형성한다.Referring to FIG. 2, after forming the first electrode 120 under the hole H1, the variable resistance layer 130 is formed along the surface of the substrate 100 on which the first electrode 120 is formed.

여기서, 제1 전극(120)은 금속, 금속 질화물 또는 금속 실리사이드와 같은 도전 물질을 증착하여 형성할 수 있다. 또한, 가변 저항층(130)은 상술한 제1 실시예와 같은 가변 저항 물질을 홀(H1)을 완전히 매립하지 않는 두께로 콘포멀하게 증착하여 형성할 수 있다.Here, the first electrode 120 may be formed by depositing a conductive material such as metal, metal nitride, or metal silicide. In addition, the variable resistance layer 130 may be formed by conformally depositing the same variable resistance material as the first embodiment to a thickness that does not completely fill the hole H1.

이어서, 제1 절연막 1차 패턴(110A)의 상면이 드러날 때까지 화학적 기계적 연마(CMP) 등의 평탄화 공정을 수행한다. 본 공정 결과, 도 1d에 도시된 바와 같이 중심부에 홈(H2)을 갖는 가변 저항층 패턴(130A)이 형성되며, 이후 제1 실시예와 동일하게 도 1e 내지 도 1l의 공정을 수행한다.Subsequently, a planarization process such as chemical mechanical polishing (CMP) is performed until the top surface of the first insulating layer primary pattern 110A is exposed. As a result, as shown in FIG. 1D, the variable resistance layer pattern 130A having the groove H2 is formed in the center thereof, and the processes of FIGS. 1E through 1L are performed in the same manner as in the first embodiment.

이상의 제2 실시예에 의하면 제1 실시예보다 패터닝 공정이 줄어 제조 비용을 절감할 수 있다.
According to the second embodiment described above, the manufacturing cost can be reduced by reducing the patterning process than the first embodiment.

도 3a 내지 도 3i는 본 발명의 제3 실시예에 따른 가변 저항 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다. 본 실시예를 설명함에 있어서, 전술한 제1 실시예와 실질적으로 동일한 부분에 대하여는 상세한 설명을 생략하기로 한다.3A to 3I are cross-sectional views illustrating a variable resistance memory device and a method of manufacturing the same according to a third embodiment of the present invention. In the following description of the present embodiment, a detailed description of parts that are substantially the same as those of the above-described first embodiment will be omitted.

도 3a를 참조하면, 소정의 하부 구조물(미도시됨)을 갖는 기판(200) 상에 제1 전극용 도전막(210) 및 가변 저항층(220)을 순차로 형성한다. 기판(200)은 가변 저항 메모리 장치를 구동하기 위한 주변 회로를 포함할 수 있다.Referring to FIG. 3A, a first electrode conductive film 210 and a variable resistance layer 220 are sequentially formed on a substrate 200 having a predetermined lower structure (not shown). The substrate 200 may include a peripheral circuit for driving the variable resistance memory device.

여기서, 제1 전극용 도전막(210)은 금속, 금속 질화물 또는 금속 실리사이드와 같은 도전 물질을 증착하여 형성할 수 있으며, 가변 저항층(220)은 물리 증착(Physical Vapor Deposition; PVD) 또는 원자층 증착(Atomic Layer Deposition; ALD) 방식으로 가변 저항 물질을 예컨대 10Å 내지 1000Å의 두께로 증착하여 형성할 수 있다. 특히, 가변 저항층(220)은 단일막 또는 다중막으로 형성하되, 전이금속 산화물(TMO)을 포함하는 이원산화물, 페로브스카이트 계열의 물질 및 칼코게나이드 계열의 물질로 이루어진 군으로부터 선택된 어느 하나 이상을 포함할 수 있다.Here, the first electrode conductive film 210 may be formed by depositing a conductive material such as metal, metal nitride, or metal silicide, and the variable resistance layer 220 may be formed by physical vapor deposition (PVD) or atomic layer. The variable resistance material may be formed by depositing a thickness of, for example, 10 μs to 1000 μs by an atomic layer deposition (ALD) method. In particular, the variable resistance layer 220 is formed of a single layer or multiple layers, any one selected from the group consisting of binary oxide containing a transition metal oxide (TMO), perovskite-based material and chalcogenide-based material It may include one or more.

도 3b를 참조하면, 가변 저항층(220) 상에 제2 전극용 도전막(230)을 형성한 후, 제2 전극용 도전막(230) 상에 후술하는 적층 구조물, 즉 메모리 셀이 형성될 영역을 덮는 제1 하드마스크 패턴(M1)을 형성한다.Referring to FIG. 3B, after forming the second electrode conductive film 230 on the variable resistance layer 220, a stacked structure, that is, a memory cell, to be described later is formed on the second electrode conductive film 230. A first hard mask pattern M1 covering the region is formed.

여기서, 제2 전극용 도전막(230)은 제1 전극용 도전막(210)과 같은 도전 물질을 예컨대 500Å 내지 2000Å의 두께로 증착하여 형성할 수 있으며, 제1 하드마스크 패턴(M1)은 비정질 탄소층(ACL), 실리콘 산화질화막(SiON) 및 하부 반사방지막(BARC)으로 이루어진 군으로부터 선택된 어느 하나 이상을 포함할 수 있다.Here, the second electrode conductive film 230 may be formed by depositing a conductive material such as the first electrode conductive film 210 to a thickness of, for example, 500 mW to 2000 mW, and the first hard mask pattern M1 may be amorphous. It may include any one or more selected from the group consisting of a carbon layer (ACL), a silicon oxynitride (SiON) and a lower anti-reflection film (BARC).

도 3c를 참조하면, 제1 하드마스크 패턴(M1)을 식각 마스크로 제2 전극용 도전막(230), 가변 저항층(220) 및 제1 전극용 도전막(210)을 식각하여 제1 전극(210A), 가변 저항층 패턴(220A) 및 제2 전극(230A)이 순차로 적층된 적층 구조물을 형성한다.Referring to FIG. 3C, the second electrode conductive layer 230, the variable resistance layer 220, and the first electrode conductive layer 210 are etched using the first hard mask pattern M1 as an etch mask to form the first electrode. The stacked structure 210A, the variable resistance layer pattern 220A, and the second electrode 230A are sequentially stacked.

여기서, 상기 적층 구조물은 수직 식각 프로파일을 갖는 기둥 형태로 형성될 수 있으며, 평면상에서 볼 때 원 또는 타원 모양을 가질 수 있다. 한편, 본 공정 후에 스트립(Strip) 공정을 수행하여 제1 하드마스크 패턴(M1)을 제거할 수 있으며, 식각 부산물을 제거하기 위한 세정 공정을 추가로 수행할 수 있다.Here, the laminated structure may be formed in a pillar shape having a vertical etching profile, and may have a circle or ellipse shape when viewed in plan view. Meanwhile, after the present process, a strip process may be performed to remove the first hard mask pattern M1, and a cleaning process may be further performed to remove etching by-products.

도 3d를 참조하면, 상기 적층 구조물이 형성된 기판(200)을 덮는 보호막(240)을 형성한다. 보호막(240)은 화학 증착(Chemical Vapor Deposition; CVD), 물리 증착(PVD) 또는 원자층 증착(ALD) 방식으로 질화막 계열의 물질, ONO(Oxide-Nitride-Oxide) 또는 탄탈륨 산화물(Ta2O5)과 같은 절연성 금속 산화물을 예컨대 30Å 내지 1000Å의 두께로 증착하여 형성할 수 있다.Referring to FIG. 3D, a passivation layer 240 is formed to cover the substrate 200 on which the stacked structure is formed. The protective layer 240 may be formed of a nitride-based material, oxide-nitride-oxide (ONO), or tantalum oxide (Ta 2 O 5 ) by chemical vapor deposition (CVD), physical vapor deposition (PVD), or atomic layer deposition (ALD). It may be formed by depositing an insulating metal oxide such as) to a thickness of 30 kPa to 1000 kPa, for example.

도 3e를 참조하면, 보호막(240)을 전면 식각하여 제2 전극(230A)의 상부를 노출시킨다. 본 공정 결과, 상기 적층 구조물의 측벽에 보호막 패턴(240A)이 형성되며, 보호막 패턴(240A)은 후술하는 트렌치를 형성하기 위한 식각 공정에서 가변 저항층 패턴(220A)이 손상되는 것을 방지하는 역할을 한다.Referring to FIG. 3E, the protective layer 240 is etched entirely to expose the upper portion of the second electrode 230A. As a result of the process, a protective film pattern 240A is formed on the sidewall of the laminated structure, and the protective film pattern 240A serves to prevent the variable resistance layer pattern 220A from being damaged in an etching process for forming a trench to be described later. do.

도 3f를 참조하면, 상기 적층 구조물을 포함하는 기판(200) 상에 제1 절연막(250)을 형성한 후, 제1 절연막(250) 상에 식각 정지막(260)을 형성한다.Referring to FIG. 3F, after forming the first insulating layer 250 on the substrate 200 including the stacked structure, an etch stop layer 260 is formed on the first insulating layer 250.

여기서, 제1 절연막(250)은 상기 적층 구조물을 완전히 매립하는 두께로 산화막 계열의 물질, 예컨대 실리콘 산화막을 증착한 후, 화학적 기계적 연마(CMP) 등의 평탄화 공정을 수행하여 형성할 수 있다. 한편, 식각 정지막(260)은 질화막 계열의 물질을 증착하여 형성할 수 있다.Here, the first insulating layer 250 may be formed by depositing an oxide-based material such as a silicon oxide layer to a thickness that completely fills the stack structure, and then performing a planarization process such as chemical mechanical polishing (CMP). The etch stop layer 260 may be formed by depositing a nitride film-based material.

도 3g를 참조하면, 식각 정지막(260) 상에 제2 절연막(270)을 형성한 후, 제2 절연막(270) 상에 후술하는 도전 라인이 형성될 영역을 노출시키는 제2 하드마스크 패턴(M2)을 형성한다.Referring to FIG. 3G, after the second insulating layer 270 is formed on the etch stop layer 260, a second hard mask pattern exposing a region where conductive lines to be described later will be formed on the second insulating layer 270 ( M2).

여기서, 제2 절연막(270)은 산화막 계열의 물질을 증착하여 형성할 수 있으며, 제2 하드마스크 패턴(M2)은 비정질 탄소층(ACL), 실리콘 산화질화막(SiON) 및 하부 반사방지막(BARC)으로 이루어진 군으로부터 선택된 어느 하나 이상을 포함할 수 있다.The second insulating layer 270 may be formed by depositing an oxide-based material, and the second hard mask pattern M2 may be formed of an amorphous carbon layer (ACL), a silicon oxynitride layer (SiON), and a lower antireflection layer (BARC). It may include any one or more selected from the group consisting of.

도 3h를 참조하면, 제2 하드마스크 패턴(M2)을 식각 마스크로 제2 절연막(270), 식각 정지막(260) 및 제1 절연막(250)을 식각하여 제2 전극(230A)을 노출시키는 트렌치(T)를 형성한다. 이때, 제1 및 제2 절연막(250, 270)과 보호막 패턴(240A) 간에 식각 선택비를 갖는 식각제를 이용한 건식 또는 습식 식각 공정을 수행할 수 있으며, 예컨대, C4F8, C4F6, Ar 및 O2로 이루어진 군으로부터 선택된 어느 하나 이상의 식각 가스를 이용하여 보호막 패턴(240A)은 식각되지 않도록 할 수 있다.Referring to FIG. 3H, the second insulating layer 270, the etch stop layer 260, and the first insulating layer 250 are etched using the second hard mask pattern M2 as an etch mask to expose the second electrode 230A. The trench T is formed. In this case, a dry or wet etching process using an etchant having an etching selectivity between the first and second insulating layers 250 and 270 and the passivation layer pattern 240A may be performed. For example, C 4 F 8 , C 4 F The protective film pattern 240A may not be etched using any one or more etching gases selected from the group consisting of 6 , Ar, and O 2 .

여기서, 트렌치(T)는 본 단면과 교차하는 방향으로 연장되는 슬릿 형태를 가질 수 있으며, 본 공정 후에 잔류하는 제2 절연막(270), 식각 정지막(260) 및 제1 절연막(250)을 각각 제2 절연막 패턴(270A), 식각 정지막 패턴(260A) 및 제1 절연막 패턴(250A)이라 한다. 한편, 본 공정 결과 제2 하드마스크 패턴(M2)이 제거될 수 있다.The trench T may have a slit shape extending in a direction crossing the main cross section, and the second insulating layer 270, the etch stop layer 260, and the first insulating layer 250 remaining after the present process may be formed. It is referred to as a second insulating film pattern 270A, an etch stop film pattern 260A, and a first insulating film pattern 250A. Meanwhile, the second hard mask pattern M2 may be removed as a result of the process.

도 3i를 참조하면, 트렌치(T) 내에 제2 전극(230A)에 접속되는 도전 라인(280)을 형성한다. 도전 라인(280)은 도전 물질, 예컨대 텅스텐(W)과 같은 금속, 티타늄 질화물(TiN)과 같은 금속 질화물 또는 도핑된 폴리실리콘 중 어느 하나 이상을 트렌치(T)를 매립하는 두께로 증착한 후, 제2 절연막 패턴(270A)의 상면이 드러날 때까지 화학적 기계적 연마(CMP) 등의 평탄화 공정을 수행하여 형성할 수 있다.
Referring to FIG. 3I, a conductive line 280 is formed in the trench T to be connected to the second electrode 230A. The conductive line 280 deposits any one or more of a conductive material such as a metal such as tungsten (W), a metal nitride such as titanium nitride (TiN), or doped polysilicon to a thickness filling the trench T. It may be formed by performing a planarization process such as chemical mechanical polishing (CMP) until the top surface of the second insulating layer pattern 270A is exposed.

이상에서 설명한 본 발명의 실시예들에 따른 가변 저항 메모리 장치 및 그 제조 방법에 의하면, 상부 전극에 접속되는 도전 라인을 형성하기 위한 트렌치 식각 공정에서 상부 전극이 노출되지 않는 낫 오픈(Not Open) 현상을 방지함과 동시에 과도 식각으로 인해 가변 저항층 패턴이 손상되는 것을 막을 수 있다. 또한, 가변 저항층 패턴이 상부 전극의 하부를 둘러싸도록 형성함으로써 가변 저항 메모리 장치의 스위칭 동작 특성을 향상시킬 수 있다.
According to the variable resistance memory device and the manufacturing method thereof according to the embodiments of the present invention described above, a not-open phenomenon in which the upper electrode is not exposed in a trench etching process for forming a conductive line connected to the upper electrode. At the same time, it is possible to prevent the variable resistance layer pattern from being damaged due to excessive etching. In addition, the variable resistance layer pattern may be formed to surround the lower portion of the upper electrode, thereby improving switching operation characteristics of the variable resistance memory device.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
It should be noted that the technical spirit of the present invention has been specifically described in accordance with the above-described preferred embodiments, but the above-described embodiments are intended to be illustrative and not restrictive. In addition, it will be understood by those of ordinary skill in the art that various embodiments are possible within the scope of the technical idea of the present invention.

100 : 기판 110B : 제1 절연막 2차 패턴
120 : 제1 전극 130A : 가변 저항층 패턴
140A : 제2 전극 150A : 보호막 패턴
160A : 제2 절연막 패턴 170A : 식각 정지막 패턴
180A : 제3 절연막 패턴 190 : 도전 라인
200 : 기판 210A : 제1 전극
220A : 가변 저항층 패턴 230A : 제2 전극
240A : 보호막 패턴 250A : 제1 절연막 패턴
260A : 식각 정지막 패턴 270A : 제2 절연막 패턴
280 : 도전 라인 H1 : 홀
H2 : 홈 M1 : 제1 하드마스크 패턴
M2 : 제2 하드마스크 패턴 T : 트렌치100 substrate 110B first insulating film secondary pattern
120: first electrode 130A: variable resistance layer pattern
140A: second electrode 150A: protective film pattern
160A: second insulating film pattern 170A: etch stop film pattern
180A: third insulating film pattern 190: conductive line
200: substrate 210A: first electrode
220A: variable resistance layer pattern 230A: second electrode
240A: protective film pattern 250A: first insulating film pattern
260A: etching stop film pattern 270A: second insulating film pattern
280: conductive line H1: hole
H2: groove M1: first hard mask pattern
M2: Second Hard Mask Pattern T: Trench

Claims (5)

제1 전극;
제2 전극;
상기 제1 전극과 상기 제2 전극 사이에 개재되며, 상기 제2 전극에 비해 측방으로 돌출된 돌출부를 갖는 가변 저항층 패턴; 및
상기 가변 저항층 패턴의 상기 돌출부 상의 보호막 패턴을 포함하는
가변 저항 메모리 장치.
A first electrode;
A second electrode;
A variable resistance layer pattern interposed between the first electrode and the second electrode and having a protrusion protruding laterally relative to the second electrode; And
A protective film pattern on the protrusion of the variable resistance layer pattern.
Variable resistor memory device.
제1 항에 있어서,
상기 가변 저항층 패턴은, 상기 제2 전극의 하부를 둘러싸는
가변 저항 메모리 장치.
The method according to claim 1,
The variable resistance layer pattern may surround a lower portion of the second electrode.
Variable resistor memory device.
기판 상에 제1 전극, 가변 저항층 패턴 및 제2 전극이 순차로 적층된 적층 구조물을 형성하는 단계;
상기 적층 구조물을 덮는 보호막을 형성하는 단계;
상기 보호막을 전면 식각하여 상기 제2 전극의 상부를 노출시키는 단계; 및
상기 제2 전극에 접속되는 도전 라인을 형성하는 단계를 포함하는
가변 저항 메모리 장치의 제조 방법.
Forming a stacked structure in which a first electrode, a variable resistance layer pattern, and a second electrode are sequentially stacked on a substrate;
Forming a protective film covering the laminated structure;
Etching the passivation layer to expose the upper portion of the second electrode; And
Forming a conductive line connected to the second electrode;
A method of manufacturing a variable resistance memory device.
제3 항에 있어서,
상기 가변 저항층 패턴은, 상기 제2 전극보다 상기 기판에 수평한 방향의 폭이 더 넓은
가변 저항 메모리 장치의 제조 방법.
The method of claim 3,
The variable resistance layer pattern has a wider width in a direction parallel to the substrate than the second electrode.
A method of manufacturing a variable resistance memory device.
제3 항에 있어서,
상기 적층 구조물 형성 단계는,
상기 기판 상에 상기 제1 전극 및 가변 저항층을 순차로 형성하는 단계;
상기 가변 저항층을 선택적으로 식각하여 홈을 형성하는 단계; 및
상기 홈을 매립하면서 상기 기판과 수직한 방향으로 돌출된 제2 전극을 형성하는 단계를 포함하는
가변 저항 메모리 장치의 제조 방법.The method of claim 3,
Forming the laminated structure,
Sequentially forming the first electrode and the variable resistance layer on the substrate;
Selectively etching the variable resistance layer to form a groove; And
Forming a second electrode protruding in the direction perpendicular to the substrate while filling the groove;
A method of manufacturing a variable resistance memory device.
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