KR20130092886A - 다항식 근사 기법에 기반한 ｄｐｍ 방식의 폴라 트랜스미터 - Google Patents

다항식 근사 기법에 기반한 ｄｐｍ 방식의 폴라 트랜스미터 Download PDF

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Abstract

다항식 근사 기법에 기반한 DPM 방식의 폴라 트랜스미터가 개시된다. 변환부는 인페이스(in-phase) 신호 및 쿼드러쳐(quadrature) 신호로 이루어진 입력 신호에 체비쉐프 다항식 근사 기법(Chebyshev polynomial approximation)을 적용하여 위상(phase) 신호 및 진폭(envelope) 신호로 변환한다. 매핑부는 위상 신호 및 진폭 신호 각각에 대해 사상화(mapping) 과정을 적용하여 이진 제어 비트 형식으로 변환한다. 래핑부는 이진 제어 비트 형식으로 변환된 위상 신호에 대하여 DPM(Digital Phase wrapping Modulation) 방식의 래핑(wrapping) 과정을 적용한다. 증폭부는 이진 제어 비트 형식으로 변환된 진폭 신호 및 래핑부에서 래핑 과정을 거친 위상 신호를 증폭한다. 본 발명에 따르면, 기존의 대표적인 코르딕(COrdinates Rotation DIgital Computer) 알고리즘과 비교할 때 반복 연산 과정이 생략되어 동일한 결과를 더욱 빠르게 얻을 수 있다. 또한 크기와 위상 신호를 동시해 추정해 내는 기존 기법과 달리 각각 독립적으로 크기와 위상 신호의 추정을 수행하기 때문에, 각각의 신호에 대해 원하는 만큼의 오차 수준을 가진 신호를 얻을 수 있다. 따라서 PAPR(Peak-to-Average Power Radio) 검출부 등과 같은 통신 시스템의 다른 부분에서도 별도의 중복(redundancy) 없이 데이터를 제공하여 시스템 전체의 부하를 줄일 수 있다.

Description

다항식 근사 기법에 기반한 ＤＰＭ 방식의 폴라 트랜스미터{DPM polar transmitter based on polynomial approximation method}
본 발명은 다항식 근사 기법에 기반한 DPM(Digital Phase wrapping Modulation) 방식의 폴라 트랜스미터(polar transmitter)에 관한 것으로, 보다 상세하게는, 입력 신호의 직교 좌표계(cartesian coordinate) 형식을 극 좌표계(polar coordinate) 형식으로 변환하는데 다항식 근사 기법을 사용하는 DPM 방식의 폴라 트랜스미터에 관한 것이다.
통신 시스템의 발달과 OFDM(Orthogonal Frequency Division Multiplexing) 통신 시스템을 기반으로 한 LTE(Long Term Evolution)등의 4세대 광대역 통신 시스템의 연구가 활발하게 이루어지면서, 차세대 통신 규격의 높은 시스템 성능 요구를 만족시키기에 적합한 전송기로 고효율의 폴라 트랜스미터(polar transmitter)가 주목받고 있다.
폴라 트랜스미터는 기존의 송신기에서 사용하는 인페이스(in-phase) 신호 및 쿼드러쳐(quadrature) 신호를 진폭(envelope) 신호 및 위상(phase) 신호로 변환하여 사용함으로써 수신부에서의 수신 효율을 증가시키고, 송신부에서는 비선형 전력 증폭기의 사용을 가능하게 하여 전송 효율을 증가시킬 수 있다.
하지만 신호 왜곡으로 인하여 광대역 특성이 감소하기 때문에 폴라 트랜스미터는 EDGE(Enhanced Data rates for GSM Evolution)와 같이 GSM(Global System for Mobile Communications) 방식을 구조적으로 계승하고, 개선한 형태의 협대역 통신 시스템의 일정 부분에 사용되고 있다.
따라서 이를 개선하기 위한 연구가 꾸준히 진행되고 있으며 최근 로크(Loke) 등의 연구에 의하면 IEEE 802.15.3a와 같은 초 광대역(Ultra Wide Band : UWB) 시스템 환경에서도 제한된 조건에서 일정 부분 폴라 트랜스미터가 효율적으로 사용될 수 있다.
광대역 환경을 지원하기 위한 DPM 방식의 폴라 트랜스미터는 신호 변환 과정에서 발생하는 대역 증가 현상과 같은 단점을 상당부분 완화하였으며, 좌표계 변환 과정을 거쳐 변환된 진폭 및 위상 신호에 사상화 과정(mapping process)을 적용하여 각각 m개 및 n개의 이진 제어 비트 형식으로 출력할 수 있다.
그러나 제어 비트를 사상화하는 과정은 일반적인 통신 시스템의 양자화(quantization) 과정과 매우 유사하기 때문에 오차가 발생하게 된다.
본 발명과 관련된 선행논문 2비트 시그마-델타 변조를 이용한 새로운 폴라 트랜스미터(임지연, 2007)에서는 2비트 시그마-델타 변조 방식을 도입하여 양자화 잡음을 낮출 수 있는 새로운 구조의 폴라 트랜스미터가 제안되었다.
그러나 새로운 구조의 폴라 트랜스미터를 구현해야 하기 때문에 기존의 폴라 트랜스미터를 사용하기 어렵다는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는, 입력 신호의 직교 좌표계 형식을 극 좌표계 형식으로 변환하기 위해 기존의 코르딕 알고리즘을 효율적으로 대체할 수 있는 DPM 방식의 폴라 트랜스미터를 제공함에 있다.
상기의 기술적 과제를 달성하기 위한, 본 발명에 따른 다항식 근사 기법에 기반한 DPM 방식의 폴라 트랜스미터는, 인페이스(in-phase) 신호 및 쿼드러쳐(quadrature) 신호로 이루어진 입력 신호에 체비쉐프 다항식 근사 기법(Chebyshev polynomial approximation)을 적용하여 위상(phase) 신호 및 진폭(envelope) 신호로 변환하는 변환부; 상기 위상 신호 및 상기 진폭 신호 각각에 대해 사상화(mapping) 과정을 적용하여 이진 제어 비트 형식으로 변환하는 매핑부;상기 이진 제어 비트 형식으로 변환된 위상 신호에 대하여 DPM(Digital Phase wrapping Modulation) 방식의 래핑(wrapping) 과정을 적용하는 래핑부; 및 상기 이진 제어 비트 형식으로 변환된 진폭 신호 및 상기 래핑부에서 래핑 과정을 거친 위상 신호를 증폭하는 증폭부;를 구비한다.
본 발명에 따른 다항식 근사 기법에 기반한 DPM 방식의 폴라 트랜스미터에 의하면, 기존의 대표적인 코르딕(COrdinates Rotation DIgital Computer : CORDIC) 알고리즘과 비교할 때 반복 연산 과정이 생략되어 동일한 결과를 더욱 빠르게 얻을 수 있다. 또한 진폭 및 위상 신호를 동시해 추정해 내는 기존 기법과 달리 각각 독립적인 추정을 수행하기 때문에, 각각의 신호에 대해 원하는 만큼의 오차 수준을 가진 신호를 얻을 수 있다. 따라서 PAPR(Peak-to-Average Power Radio) 검출부 등과 같은 통신 시스템의 다른 부분에서도 별도의 중복(redundancy) 없이 데이터를 제공하여 시스템 전체의 부하를 줄일 수 있다.
도 1은 일반적인 폴라 트랜스미터의 구조를 나타낸 도면,
도 2는 직교 좌표계 및 극 좌표계에서 입력 신호를 표현하는 방법을 나타낸 그래프,
도 3은 DPM 방식의 개루프(open-loop) 폴라 트랜스미터의 구조를 나타낸 도면,
도 4는 본 발명에 따른 다항식 근사 기법에 기반한 DPM 방식의 폴라 트랜스미터에 대한 바람직한 실시예의 구성을 도시한 블록도,
도 5는 변환부의 구체적인 구성을 도시한 블록도,
도 6은 저장부에 저장되어 있는 다항식의 계수를 나타낸 도면,
도 7은 코르딕 알고리즘의 반복 횟수에 따른 MSE 값을 나타낸 그래프,
도 8은 테일러 급수 근사 기법의 차수에 따른 MSE 값을 나타낸 그래프, 그리고,
도 9는 체비쉐프 근사 기법의 차수에 따른 MSE 값을 나타낸 그래프이다.
이하에서 첨부된 도면들을 참조하여 본 발명에 따른 다항식 근사 기법에 기반한 DPM 방식의 폴라 트랜스미터의 바람직한 실시예에 대해 상세하게 설명한다.
도 1은 일반적인 폴라 트랜스미터의 구조를 나타낸 도면이다.
도 1을 참조하면, 일반적인 폴라 트랜스미터는 좌표계 변환부, 진폭 변조부(envelope modulation), 위상 변조부(phase modulation) 및 디지털 전력 증폭기(Digital Power Amplifier : DPA)로 구성된다.
폴라 트랜스미터는 1952년 칸(Kahn)에 의해 처음 제안된 진폭 소거 재생(Envelope Elimination and Restoration : EER) 기술을 기반으로 한다. 기존의 EER 방식에서는 비선형 소자들을 이용해 진폭(envelope) 및 위상(phase) 신호를 추출하기 때문에, 진폭 및 위상 신호 경로 간의 부정합이나 여러 비선형성 등의 문제가 발생한다.
그러나 폴라 트랜스미터에서는 기저대역(baseband)에서 진폭 및 위상 신호를 분리함으로써 비선형 부가 회로가 필요하지 않기 때문에 이러한 문제점을 해결할 수 있다.
도 2는 직교 좌표계 및 극 좌표계에서 입력 신호를 표현하는 방법을 나타낸 그래프이다.
도 2를 참조하면, 도 2의 (a)는 직교 좌표계에서 신호를 표현하는 방법을 나타낸 그래프이고, 도 2의 (b)는 극 좌표계에서 신호를 표현하는 방법을 나타낸 그래프이다.
폴라 트랜스미터는 신호를 진폭 및 위상, 두 가지의 정보 신호로 각각 분리해 사용하며 일반적인 송신 신호 S(t)는 다음의 수학식 1과 같이 정의된다.
Figure pat00001
여기서, I(t)는 인페이스(in-phase) 신호를, Q(t)는 쿼드러쳐(quadrature) 신호를 나타내며 이는 다음의 수학식 2와 같이 각각 표현된다.
Figure pat00002
여기서, A(t)는 진폭 신호를, θ(t)는 위상 신호를 나타낸다. 수학식 2를 이용하여 수학식 1의 S(t)를 다시 극 좌표계 형식으로 표현하면, 다음의 수학식 3과 같이 정리된다.
Figure pat00003
또한 직교 좌표계 및 극 좌표계에서 표현되는 신호들은 다음의 수학식 4에 의해 상호 변환할 수 있다.
Figure pat00004
여기서, A(t)는 진폭 신호를, I(t)는 인페이스 신호를, Q(t)는 쿼드러쳐 신호를, θ(t)는 위상 신호를 나타낸다.
한편 앞서 설명한 바와 같이, 통신 시스템 적용에 다양한 장점을 지닌 폴라 트랜스미터도 신호 왜곡으로 인한 광대역 특성이 약화 되는 단점이 존재하기 때문에, 실제 사용은 EDGE와 같은 형태의 GSM 방식을 구조적으로 계승하고 개선한 협대역 통신 시스템의 일정 부분에 적용하는데 그치고 있는 실정이다.
따라서 광대역 특성에 취약한 폴라 트랜스미터의 단점을 보완하기 위한 DPM(Digital Phase wrapping Modulation) 방식의 폴라 트랜스미터가 사용된다.
도 3은 DPM 방식의 개루프(open-loop) 폴라 트랜스미터의 구조를 나타낸 도면이다.
도 3을 참조하면, DPM 방식의 개루프 폴라 트랜스미터는 좌표계 변환부, 진폭 매핑부(envelope mapping), 위상 매핑부(phase mapping), DPM 및 DPA로 구성된다.
좌표계 변환(cartesian to polar) 과정을 거쳐 변환된 진폭 및 위상 신호는 각각 사상화 과정을 거쳐 m개 및 n개의 이진 제어 비트 형식으로 변환되어 출력된다.
변환된 이진 제어 비트 m,n의 값에 따라 진폭 신호는 2m개의 레벨을 갖고, 위상 신호는 2n개의 레벨을 갖게 된다. 이 과정에서 신호의 크기 정보는 소실되나 위상 정보는 (0~2π) 구간에서 래핑(wrapping)을 거치므로 정보 손실이 발생하지 않기 때문에, 광대역 시스템에 적합하다.
현재 폴라 트랜스미터에서 직교 좌표계 형식을 극 좌표계 형식으로 변환하는데 가장 널리 사용되는 것은 코르딕 알고리즘이다. 그러나 코르딕 알고리즘은 삼각 함수와 같은 초월 함수를 구현하는데 있어서 복잡도를 증가시킨다.
또한 변환 과정에 수반되는 반복 연산 과정에 의해 캐리 지연 문제가 발생하는 빈도가 증가하고, 룩업 테이블(LookUp Table : LUT)의 사용으로 인하여 하드웨어로 구현 시 면적 부하가 증가하게 된다.
도 4는 본 발명에 따른 다항식 근사 기법에 기반한 DPM 방식의 폴라 트랜스미터에 대한 바람직한 실시예의 구성을 도시한 블록도이다.
도 4를 참조하면, 본 발명에 따른 다항식 근사 기법에 기반한 DPM 방식의 폴라 트랜스미터는 변환부(410), 매핑부(420), 래핑부(430) 및 증폭부(440)로 구성된다.
변환부(410)는 인페이스 신호 및 쿼드러쳐 신호로 이루어진 입력 신호에 체비쉐프 다항식 근사 기법(Chebyshev polynomial approximation)을 적용하여 위상 신호 및 진폭 신호로 변환한다. 변환부(410)는 도 3의 DPM 방식의 폴라 트랜스미터의 좌표계 변환부에 대응한다.
또한 변환부(410)는 다항식 근사 기법으로 체비쉐프 다항식 근사 기법뿐만 아니라, 테일러 급수 근사 기법(Taylor series expansion approximation)도 사용할 수 있다.
매핑부(420)는 위상 신호 및 진폭 신호 각각에 대해 사상화 과정을 적용하여 이진 제어 비트 형식으로 변환한다. 매핑부(420)는 도 3의 DPM 방식의 폴라 트랜스미터의 진폭 매핑부 및 위상 매핑부에 대응한다.
래핑부(430)는 이진 제어 비트 형식으로 변환된 위상 신호에 대하여 DPM 방식의 래핑 과정을 적용한다. 래핑부(430)는 도 3의 DPM 방식의 폴라 트랜스미터의 DPM에 대응한다.
증폭부(440)는 이진 제어 비트 형식으로 변환된 진폭 신호 및 래핑부(430)에서 래핑 과정을 거친 위상 신호를 증폭한다. 증폭부(440)는 도 3의 DPM 방식의 폴라 트랜스미터의 DPA에 대응한다.
도 5는 변환부(410)의 구체적인 구성을 도시한 블록도이다.
도 5를 참조하면, 변환부(410)는 나눗셈부(510), 저장부(520) 및 연산부(530)로 구성된다.
나눗셈부(510)는 쿼드러쳐 신호를 인페이스 신호로 나눈 다항식값을 산출한다. 그리고 저장부(520)에는 위상 신호 및 진폭 신호를 산출하기 위한 다항식의 계수가 각각 차수에 따라 사전에 저장되어 있다.
도 6은 저장부(520)에 저장되어 있는 다항식의 계수를 나타낸 도면이다.
도 6을 참조하면, 저장부(520)에는 위상 신호를 산출하기 위한 아크탄젠트(arctan) 계수 및 진폭 신호를 산출하기 위한 제곱근 계수가 각각 차수에 따라 사전에 저장되어 있다.
이는 코르딕 알고리즘은 단일 연산 과정에 기반해 반복연산을 통해 필요한 신호의 진폭 및 위상 값을 산출 하지만, 테일러 급수 근사 기법은 반복 연산과정에 따른 지연 없이 각각의 제곱근 추정 연산 및 아크탄젠트 추정 연산을 통해 신호의 진폭 및 위상 값을 산출하기 때문이다.
따라서 테일러 급수 근사 기법을 사용하는 경우 구현 복잡도가 증가할 확률은 높아지지만, 코르딕 알고리즘을 사용하는 경우에 비하여 캐리 지연 문제의 발생 확률은 대폭 감소한다.
다음의 수학식 5는 제곱근의 값을 얻기 위한 테일러 급수 근사식을 나타낸다.
Figure pat00005
여기서, 입력이 두 개인 시스템을 고려하여 식을 확장하면 입력 신호의 인페이스 신호를 x, 쿼드러쳐 신호를 y로 각각 설정하고 치환하여 수학식 5에 적용할 수 있다.
이 경우 제곱근 근사식의 입력 값 범위 (-1, 1]을 만족시키기 위해 x2 > y2 조건이 성립하는 범위에서 제곱근 내부의 y2/x2을 α= y2/x2로 치환하여 다음의 수학식 6을 산출할 수 있다.
Figure pat00006
시스템에서 위상 신호를 추정하기 위해 입력 신호의 인페이스 신호를 x, 쿼드러쳐 신호를 y로 설정하면 입력은 y/x, 정리하면 β= y/x로 치환되고 이를 근사식에 적용하면 다음의 수학식 7을 산출할 수 있다.
Figure pat00007
체비쉐프 근사 기법 역시 테일러 급수 근사와 유사하게 다항식 연산을 기반으로 한 근사 기법이며, 반복 연산을 기반으로 한 코르딕 알고리즘과 비교하여 상대적으로 간결하게 구현이 가능하다.
체비쉐프 다항식은 본질적으로 직교 순열(orthogonal sequence)을 기반으로 하고 있으며, 이를 이용한 근사식은 곱셈 누산(multiply accumulation) 중심으로 구현되어 비선형 함수의 근사에 큰 강점을 갖는다.
체비쉐프 다항식 근사 기법은 일반적으로 다음의 수학식 8과 같이 정의된다.
Figure pat00008
여기서, ck는 근사 계수를, φk는 제 1종(first kind)의 체비쉐프 근사를 사용하는 경우 Tk(x)가 된다.
수학식 8를 이용하여 얻은 제곱근과 아크탄젠트의 값을 계산하기 위한 체비쉐프 근사식은 각각 다음의 수학식 9와 같이 표현된다.
Figure pat00009
Figure pat00010
여기서,
Figure pat00011
이며,
Figure pat00012
의 범위를 갖는다. Tn(x)의 초기 값은 T0(x)=1, T1(x)=x로 각각 주어지며,
Figure pat00013
의 형태로 일반화하여 사용할 수 있다.
다시 도 5를 참조하면, 연산부(530)는 나눗셈부(510)에서 산출된 다항식에 저장부(520)에 저장된 다항식의 계수를 적용하여 위상 신호 및 진폭 신호를 산출한다.
본 발명의 성능을 평가하기 위한 실험을 수행하였다. 다항식 근사 기반의 테일러 급수 근사 기법과 체비쉐프 다항식 근사 기법을 사용하기 위해서, 각각의 기법들을 평균제곱오차(MSE)의 관점에서 성능을 측정하고 회로의 전달 지연 관점에서 지연 속도를 이론적으로 계산하여 비교하였다.
다음의 표 1은 실험 환경을 정리하여 나타낸 것이다.
파라미터 값
트랜스미터 타입 DPM 폴라 트랜스미터
신호 타입 OFDM
모듈레이션(Modulation) QPSK
매핑 비트의 수 m=3,4,5 n=3,4,5
FEC 없음
서브캐리어스(subcarriers)의 수 128
FFT/IFFT의 크기 128
코르딕 알고리즘과 이를 대체하기 위한 다항식 근사 기법과의 성능 평가를 위해 먼저 코르딕 알고리즘의 반복 횟수에 따른 MSE 성능을 측정하였다.
도 7은 코르딕 알고리즘의 반복 횟수에 따른 MSE 값을 나타낸 그래프이다.
도 7을 참조하면, 다항식 근사 기법과의 비교를 위해 제어 비트의 사상 레벨 값이 각각 3,4,5인 경우를 실행하였다. 사상 비트의 값이 3과 4인 경우 반복 횟수 증가에 따른 MSE 성능은 거의 유사하나, 5인 경우 반복 횟수 10회 이상을 기준으로 약 5dB 정도 성능이 향상된다. 이는 사상 비트가 증가하며 비트의 분해능이 함께 증가하기 때문이다.
도 8은 테일러 급수 근사 기법의 차수에 따른 MSE 값을 나타낸 그래프이다.
도 8을 참조하면, 도 8의 (a)는 제어 비트의 사상 레벨이 m=3, n=3인 경우, (b)는 m=4, n=4인 경우, (c)는 m=5, n=5인 경우 테일러 급수 근사 기법의 차수에 따른 MSE 값을 나타낸 그래프이다.
도 8의 각각의 그래프의 x축은 테일러 급수 근사 기법의 arctan 근사 차수를 나타내고, y축은 제곱근 근사 차수를 나타낸다. 또한 z축은 주어진 근사 차수에 대한 MSE 값을 dB 변환 값으로 표현한다.
일반적인 관점에서 5차 이하의 근사식을 저차 근사식으로 간주하는 경우 제어 비트가 m=3, n=3인 경우 및 m=4, n=4인 경우는 코르딕 알고리즘의 반복 횟수가 8회인 경우 얻어낸 MSE 성능과 유사한 성능을 보이며, 제어 비트가 m=5, n=5인 경우 코르딕 알고리즘의 반복 횟수가 9인 경우까지 저차 근사식으로 대체가 가능하다.
도 9는 체비쉐프 근사 기법의 차수에 따른 MSE 값을 나타낸 그래프이다.
도 9를 참조하면, 도 9의 (a)는 제어 비트의 사상 레벨이 m=3, n=3인 경우, (b)는 m=4, n=4인 경우, (c)는 m=5, n=5인 경우 체비쉐프 근사 기법의 차수에 따른 MSE 값을 나타낸 그래프이다.
도 9의 각각의 그래프의 x축은 체비쉐프 근사 기법의 arctan 근사 차수를, y축은 제곱근 근사 차수를 나타낸다. 또한 z축은 주어진 근사 차수에 대한 MSE 값을 dB 변환 값으로 표현한다.
제어 비트가 m=3, n=3인 경우 3차의 체비쉐프 근사를 수행한 경우에는 코르딕 알고리즘의 반복 횟수가 6인 경우와 비교하여 조금 부족한 성능을 보이며, 제어 비트가 m=4, n=4인 경우 코르딕 알고리즘의 반복 횟수가 7인 경우와 유사한 성능을 보인다.
m=5, n=5인 경우에는 5차 이하의 저차 근사식을 사용하여도 코르딕 알고리즘 반복 횟수가 9인 경우와 비교하여 유사한 오차 성능을 보인다.
회로의 전달 지연을 계산하기 위한 설계를 위한 가장 기본적인 소자 단위인 FA(Full Adder)를 하나의 단위 셀로 하여 연산기 알고리즘을 구현하는 경우, Xilinx의 FPGA 모듈에서 가산기(adder)와 감산기(substractor)의 이론적인 전달 지연 시간(propagation delay)은 다음의 수학식 11과 같다.
Figure pat00014
Figure pat00015
여기서, TOPCY는 명령어 값(operant) 입력에서 결과 값 출력(carry out) 사이의 전달 시간(propagation time)을, TBYP는 신호 입력(carry input)과 신호 출력(carry output) 사이의 전달 시간을, TNET은 두 개의 인접한 CLB(Configurable Logic Block)의 전달 경로 간의 지연을 나타낸다. 또한 TBYP=0.20ns, TNET=0.25ns의 고정된 값을 사용한다.
코르딕 알고리즘과 다항식 근사 기법들의 회로 전달 지연 관점에서의 성능을 비교하기 위해서, Xilinx FPGA 4vsx55 환경에서 FA를 기본 소자로 하고 병렬 처리 방식으로 구현할 때 회로의 로직 및 라우팅 지연 속도의 합을 비교하였다.
먼저 코르딕 알고리즘의 반복 횟수가 7인 경우의 MSE 성능을 기준으로 하여 이를 만족하는 다항식 근사 기법의 전달 지연 속도를 계산하였다.
다음의 표 2는 각각의 기법들에 대한 회로의 로직 및 라우팅 지연 속도를 제어 비트 값에 따라 나타낸다.
m,n 코르딕 알고리즘 테일러 근사기법 체비쉐프 근사기법
(3,3) 57.224ns 41.205ns n/a
(4,4) 50.071ns 38.027ns 27.151ns
(5,5) 50.071ns 30.904ns 27.151ns
표 2를 참조하면, 코르딕 알고리즘 대신 낮은 차수의 다항식 급수 근사 기법을 사용하는 경우에 회로의 전달 속도 관점에서 이득을 얻을 수 있음을 알 수 있다.
실험 결과에 따르면 본 발명에 따른 다항식 근사 기법에 기반한 DPM 방식의 폴라 트랜스미터는 제한된 사상 비트(mapping control bit)와 낮은 차수의 다항식 근사 기법을 사용해야 하는 특정 목적에 맞추어 설계된 시스템에서 매우 효율적으로 사용될 수 있을 것이다.
또한 주어진 결과를 바탕으로 향후 좌표계 변환부의 하드웨어 구현 측면에서 연구를 진행할 때 코르딕 알고리즘 대신 낮은 차수의 다항식 근사 기법을 적용함으로써 좌표 변환부의 처리 속도를 향상시킬 수 있다.
이상에서 본 발명의 바람직한 실시예에 대해 도시하고 설명하였으나, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형 실시가 가능한 것은 물론이고, 그와 같은 변경은 청구범위 기재의 범위 내에 있게 된다.

Claims (2)

  1. 인페이스(in-phase) 신호 및 쿼드러쳐(quadrature) 신호로 이루어진 입력 신호에 체비쉐프 다항식 근사 기법(Chebyshev polynomial approximation)을 적용하여 위상(phase) 신호 및 진폭(envelope) 신호로 변환하는 변환부;
    상기 위상 신호 및 상기 진폭 신호 각각에 대해 사상화(mapping) 과정을 적용하여 이진 제어 비트 형식으로 변환하는 매핑부;
    상기 이진 제어 비트 형식으로 변환된 위상 신호에 대하여 DPM(Digital Phase wrapping Modulation) 방식의 래핑(wrapping) 과정을 적용하는 래핑부; 및
    상기 이진 제어 비트 형식으로 변환된 진폭 신호 및 상기 래핑부에서 래핑 과정을 거친 위상 신호를 증폭하는 증폭부;를 포함하는 것을 특징으로 하는 폴라 트랜스미터.
  2. 제 1항에 있어서,
    상기 변환부는
    상기 쿼드러쳐 신호를 상기 인페이스 신호로 나눈 다항식값을 산출하는 나눗셈부;
    상기 위상 신호 및 상기 진폭 신호를 산출하기 위한 다항식의 계수가 각각 차수에 따라 사전에 저장되어 있는 저장부; 및
    상기 나눗셈부에서 산출된 다항식에 상기 저장부에 저장된 다항식의 계수를 적용하여 상기 위상 신호 및 상기 진폭 신호를 산출하는 연산부;를 포함하는 것을 특징으로 하는 폴라 트랜스미터.
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