KR20130038699A

KR20130038699A - Semiconductor package

Info

Publication number: KR20130038699A
Application number: KR1020110103198A
Authority: KR
Inventors: 이병우
Original assignee: 삼성전자주식회사
Priority date: 2011-10-10
Filing date: 2011-10-10
Publication date: 2013-04-18

Abstract

PURPOSE: A semiconductor package is provided to form a bump in a position which disaccords with the center line of a pattern on a substrate and to improve the height matching for a specific position. CONSTITUTION: A first metal line includes a first pad(110-1) and a second pad(110-2). A second metal line includes a third pad(120-1) and a fourth pad(120-2). A first bump(210) touches the first pad and the third pad. A second bump(220) touches the second pad and the fourth pad. The center of the second bump and the first bump is positioned on the central line of a fifth pad(130-1) of the third metal line(130).

Description

Semiconductor Package {Semiconductor package}

본 발명은 반도체 패키지에 관한 것으로 보다 상세하게는 신뢰성이 향상된 반도체 패키지에 관한 것이다. The present invention relates to a semiconductor package, and more particularly, to a semiconductor package having improved reliability.

최근 반도체 소자의 집적도가 증가함에 따라서, 플립칩 본딩(flip chip bonding)을 위한 칩 상의 범프(bump) 밀도도 증가를 하게 되었다. 이렇게 범프의 밀도가 증가함에 따라 범프의 높이 차이가 발생하게 되었고, 이 때문에 발생하는 문제를 해결하기 위해 다양한 연구가 진행되고 있다. Recently, as the degree of integration of semiconductor devices increases, the bump density on chips for flip chip bonding also increases. As the bump density increases, bump height difference occurs, and various studies are being conducted to solve the problem caused by the bump height.

플립칩은 기판 상의 전극 패턴과 칩(chip) 상의 범프(bump)를 연결하는 구조로, 패턴의 중심선에 범프의 기하학적 중심이 위치하여 패턴과 범프의 높이 정합성이 유지되어야 한다. 하지만, 반도체 소자의 집적도가 증가함에 따라 필요에 따라 높이가 다른 범프가 만들어 지게 되고, 이로 인하여 특정 위치에 대한 높이 정합성을 유지하기 어려운 경우가 발생한다. The flip chip has a structure in which an electrode pattern on a substrate and a bump on a chip are connected to each other, and the geometric center of the bump is positioned on the center line of the pattern so that the height matching between the pattern and the bump is maintained. However, as the degree of integration of the semiconductor device increases, bumps having different heights are made as necessary, which makes it difficult to maintain height matching for a specific position.

본 발명이 해결하려는 과제는, 범프와 금속 라인의 위치 관계 조정을 통해 신뢰성이 향상된 반도체 패키지를 제공하는 것이다. SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor package having improved reliability by adjusting the positional relationship between bumps and metal lines.

본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다. The problems to be solved by the present invention are not limited to the above-mentioned problems, and other matters not mentioned can be clearly understood by those skilled in the art from the following description.

신뢰성이 향상된 반도체 패키지를 제공하기 위해, 기판 상의 패턴의 중심선에 칩 상 범프의 기하학적 중심을 배치시키지 않음으로써, 특정 위치에 대한 높이 정합성을 확보한다.In order to provide a semiconductor package with improved reliability, by not disposing the geometric center of the bumps on the chip in the centerline of the pattern on the substrate, it ensures height matching for a specific position.

상기 과제를 해결하기 위한 본 발명의 반도체 패키지의 일 태양(aspect)은 서로 이격되고, 길이 방향으로 이웃한 제1 금속 라인과 제2 금속 라인을 포함하되, 상기 제1 금속 라인은 서로 연결된 제1 패드와 제2 패드를 포함하고, 상기 제2 금속 라인은 서로 연결된 제3 패드와 제4 패드를 포함하는 기판, 및 상기 제1 패드 및 상기 제3 패드와 접촉하는 복수의 제1 범프와, 상기 복수의 제1 범프와 이격되고 상기 제2 패드 및 상기 제4 패드와 접촉하는 복수의 제2 범프를 포함하는 반도체 장치를 포함하되, 상기 제1 패드는 제1 영역만큼 적어도 하나의 제1 범프와 오버랩되고, 상기 제3 패드는 제2 영역만큼 적어도 하나의 제1 범프와 오버랩되고, 상기 제2 패드는 제3 영역만큼 적어도 하나의 제1 범프와 오버랩되고, 상기 제4 패드는 제4 영역만큼 적어도 하나의 제2 범프와 오버랩되고, 상기 제1 영역은 상기 제3 영역보다 넓고, 상기 제2 영역은 상기 제4 영역보다 넓은 것을 포함한다. An aspect of a semiconductor package of the present invention for solving the above problems includes a first metal line and a second metal line which are spaced apart from each other and adjacent in a longitudinal direction, wherein the first metal line is connected to each other. A pad including a pad and a second pad, wherein the second metal line includes a third pad and a fourth pad connected to each other, a plurality of first bumps in contact with the first pad and the third pad, And a plurality of second bumps spaced apart from the plurality of first bumps and in contact with the second pads and the fourth pads, wherein the first pads include at least one first bump as the first region. Overlap the at least one first bump by the third region, the third pad overlap with the at least one first bump by the third region, and the fourth pad by the fourth region. At least one second bum And overlaps, the first region is wider than the first region 3, the second area includes wider than the fourth region.

본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다. Other specific details of the invention are included in the detailed description and drawings.

도 1은 본 발명의 일 실시예에 따른 반도체 패키지에서 사용되는 기판을 설명하기 위한 도면이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 반도체 패키지에 사용되는 반도체 장치를 나타내는 도면이다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 도면이다.
도 4a 및 도 4b는 도 3b의 Q 및 R 부분에서 기판과 범프가 오버랩되는 영역을 표시한 도면이다.
도 5는 도 3a의 B-B′를 자른 단면도이다.
도 6은 도 3a의 C-C′를 자른 단면도이다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 반도체 패키지에 사용되는 다른 반도체 장치를 나타내는 도면이다.
도 8은 도 1의 기판 및 도 7a의 반도체 장치를 사용한 반도체 패키지의 단면이다.
도 9a는 본 발명의 다른 실시예에 따른 반도체 패키지에 사용되는 반도체 장치를 나타낸 도면이다.
도 9b는 본 발명의 다른 실시예에 따른 반도체 패키지에서 기판 상에 솔더만 연결된 것을 나타낸 도면이다.
도 10은 도 10b의 F-F′를 자른 단면도이다.
도 11은 본 발명의 또 다른 실시예에 따른 반도체 패키지에서 기판 상에 솔더만 연결된 것을 나타낸 도면이다.
도 12는 도 12의 G-G′를 자른 단면도이다.1 is a view for explaining a substrate used in a semiconductor package according to an embodiment of the present invention.
2A and 2B are diagrams illustrating a semiconductor device used in a semiconductor package according to an embodiment of the present invention.
3A and 3B illustrate a semiconductor package according to an embodiment of the present invention.
4A and 4B illustrate regions where the substrate and the bump overlap in the Q and R portions of FIG. 3B.
5 is a cross-sectional view taken along line BB ′ of FIG. 3A.
FIG. 6 is a cross-sectional view taken along line CC ′ of FIG. 3A.
7A and 7B are diagrams illustrating another semiconductor device used in a semiconductor package according to an embodiment of the present invention.
8 is a cross-sectional view of a semiconductor package using the substrate of FIG. 1 and the semiconductor device of FIG. 7A.
9A is a diagram illustrating a semiconductor device used in a semiconductor package according to another embodiment of the present invention.
FIG. 9B is a view illustrating solder only connected to a substrate in a semiconductor package according to another exemplary embodiment of the present inventive concept.
FIG. 10 is a cross-sectional view taken along line FF ′ of FIG. 10B.
FIG. 11 illustrates that only solder is connected to a substrate in a semiconductor package according to still another embodiment of the inventive concept.
FIG. 12 is a cross-sectional view taken along the line GG ′ of FIG. 12.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. Advantages and features of the present invention and methods for achieving them will be apparent with reference to the embodiments described below in detail with the accompanying drawings. The present invention may, however, be embodied in many different forms and should not be construed as being limited to the embodiments set forth herein. Rather, these embodiments are provided so that this disclosure will be thorough and complete, and will fully convey the scope of the invention to those skilled in the art. Is provided to fully convey the scope of the invention to those skilled in the art, and the invention is only defined by the scope of the claims. In the drawings, the relative sizes of layers and regions may be exaggerated for clarity. Like reference numerals refer to like elements throughout.

하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다. When an element is referred to as being "connected to" or "coupled to" with another element, it may be directly connected to or coupled with another element or through another element in between. This includes all cases. On the other hand, when one element is referred to as being "directly connected to" or "directly coupled to " another element, it does not intervene another element in the middle. Like reference numerals refer to like elements throughout. “And / or” includes each and all combinations of one or more of the items mentioned.

소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. When elements or layers are referred to as "on" or "on" of another element or layer, intervening other elements or layers as well as intervening another layer or element in between. It includes everything. On the other hand, when a device is referred to as "directly on" or "directly on", it means that no device or layer is intervened in the middle.

비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다. Although the first, second, etc. are used to describe various elements, components and / or sections, it is needless to say that these elements, components and / or sections are not limited by these terms. These terms are only used to distinguish one element, element or section from another element, element or section. Therefore, it goes without saying that the first element, the first element or the first section mentioned below may be the second element, the second element or the second section within the technical spirit of the present invention.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. The terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting of the invention. In the present specification, the singular form includes plural forms unless otherwise specified in the specification. It is noted that the terms "comprises" and / or "comprising" used in the specification are intended to be inclusive in a manner similar to the components, steps, operations, and / Or additions.

다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다. Unless otherwise defined, all terms (including technical and scientific terms) used in the present specification may be used in a sense that can be commonly understood by those skilled in the art. Also, commonly used predefined terms are not ideally or excessively interpreted unless explicitly defined otherwise.

이하에서, 도 1 내지 도 8을 참고하여, 본 발명의 일 실시예에 따른 반도체 패키지에 대해 설명한다. Hereinafter, a semiconductor package according to an embodiment of the present invention will be described with reference to FIGS. 1 to 8.

도 1은 본 발명의 일 실시예에 따른 반도체 패키지에서 사용되는 기판을 설명하기 위한 도면이고, 도 2a 및 도 2b는 본 발명의 일 실시예에 따른 반도체 패키지에 사용되는 반도체 장치를 나타내는 도면이다. 도 3a 및 도 3b는 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 도면이고, 도 4a 및 도 4b는 도 3b의 Q 및 R 부분에서 기판과 범프가 오버랩되는 영역을 표시한 도면이다. 도 5는 도 3a의 B-B´를 자른 단면도이고, 도 6은 도 3a의 C-C´를 자른 단면도이다. 도 7a 및 도7b는 본 발명의 일 실시예에 따른 반도체 패키지에 사용되는 다른 반도체 장치를 나타낸 도면이고, 도 8은 도 1의 기판 및 도 7a의 반도체 장치를 사용한 반도체 패키지의 단면을 나타낸 도면이다. 1 is a view for explaining a substrate used in a semiconductor package according to an embodiment of the present invention, Figures 2a and 2b is a view showing a semiconductor device used in a semiconductor package according to an embodiment of the present invention. 3A and 3B are diagrams illustrating a semiconductor package according to an embodiment of the present invention, and FIGS. 4A and 4B are diagrams illustrating regions where a substrate and a bump overlap in Q and R portions of FIG. 3B. 5 is a cross-sectional view taken along line B-B 'of FIG. 3A, and FIG. 6 is a cross-sectional view taken along line C-C' of FIG. 3A. 7A and 7B illustrate another semiconductor device used in a semiconductor package according to an embodiment of the present invention, and FIG. 8 is a cross-sectional view of a semiconductor package using the substrate of FIG. 1 and the semiconductor device of FIG. 7A. .

먼저, 도 1을 참조하면, 기판(100) 상에 제1 금속 라인(110), 제2 금속 라인(120) 및 제3 금속 라인(130)가 형성되어 있다. 또한, 기판(100) 상에 솔더 리지스트(140, solder resist)가 형성되어 있다. First, referring to FIG. 1, a first metal line 110, a second metal line 120, and a third metal line 130 are formed on a substrate 100. In addition, a solder resist 140 is formed on the substrate 100.

구체적으로 설명하면, 기판(100)은 반도체 장치를 실장할 수 있는 것으로서 예를 들어, 인쇄 회로 기판(printed circuit board, PCB)일 수 있다. 인쇄 회로 기판은 예를 들어, 단층 인쇄 회로 기판, 빌드업 기판(Build-up board), 실버 쓰루홀 기판(Silver Through Hole PCB) 또는 임베디드 기판(Imbedded PCB) 일 수 있으나 이에 제한되지 않는다. Specifically, the substrate 100 may be a semiconductor device, and may be, for example, a printed circuit board (PCB). The printed circuit board may be, for example, a single-layer printed circuit board, a build-up board, a silver through hole PCB, or an embedded PCB, but is not limited thereto.

제1 내지 제3 금속 라인(110, 120, 130)은 기판(100) 상에 실장되는 반도체 장치의 외부 연결 단자 예를 들어, 솔더(solder) 또는 리드 프레임(lead frame)와 연결된다. 이하에서는 반도체 장치 상의 외부 연결 단자가 솔더인 경우를 이용하여 설명한다. 제1 내지 제3 금속 라인(110, 120, 130)는 전기를 통하는 물질 예를 들어, 은(silver) 또는 구리(copper)로 형성될 수 있으나, 이에 제한되는 것은 아니다.The first to third metal lines 110, 120, and 130 are connected to an external connection terminal, for example, a solder or lead frame, of the semiconductor device mounted on the substrate 100. Hereinafter, the case where the external connection terminal on the semiconductor device is a solder will be described. The first to third metal lines 110, 120, and 130 may be formed of an electrically conductive material, for example, silver or copper, but is not limited thereto.

제1 내지 제3 금속 라인(110, 120, 130)은 서로 이격되고, 길이 방향으로 이웃하고 있다. 제1 금속 라인(110)은 서로 연결된 제1 패드(110-1)와 제2 패드(110-2)를 포함하고 있고, 제2 금속 라인(120) 또한, 제3 패드(120-1)와 제4 패드(120-2)를 포함한다. 제1 금속 라인(110)에 있어서, 제1 패드(110-1)의 중심선의 연장선(M1)과 제2 패드(110-2)의 중심선의 연장선(M2)는 거리 L만큼 이격될 수 있다. 여기에서 중심선은 제1 패드(110-1)를 길이 방향으로 이등분하는 선을 의미한다.The first to third metal lines 110, 120, and 130 are spaced apart from each other and are adjacent to each other in the longitudinal direction. The first metal line 110 includes a first pad 110-1 and a second pad 110-2 connected to each other, and the second metal line 120 also includes a third pad 120-1. The fourth pad 120-2 is included. In the first metal line 110, the extension line M1 of the center line of the first pad 110-1 and the extension line M2 of the center line of the second pad 110-2 may be spaced apart by a distance L. FIG. Here, the center line means a line that bisects the first pad 110-1 in the longitudinal direction.

기판(100) 상에 형성된 제1 금속 라인(110)은 예를 들어, 서로 전기적으로 연결되어서, 제1 금속 라인(110)을 통해서 신호가 전달되는 제1 패드(110-1)과 전기적으로 연결되지 않아 신호가 전달되지 않는 제2 패드(110-2)를 포함할 수 있다. 하지만, 제1 금속 라인(110)와 제2 금속 라인(120)은 모두 전기적 신호가 전달되지 않는 솔더와 연결될 수도 있으므로 이에 한정되지 않는다. 제2 및 제3 금속 라인(120, 130) 또한 제1 금속 라인(110)과 동일하게 설명될 수 있으므로 생략한다.The first metal lines 110 formed on the substrate 100 are electrically connected to each other, for example, to the first pad 110-1 through which signals are transmitted through the first metal lines 110. If not, the second pad 110-2 may not include a signal. However, the first metal line 110 and the second metal line 120 are not limited thereto because both of them may be connected to a solder through which an electrical signal is not transmitted. Since the second and third metal lines 120 and 130 may also be described in the same manner as the first metal line 110, they will be omitted.

솔더 리지스트(140)은 기판(100) 상의 제1 내지 제3 금속 라인(110, 120, 130)을 가로지르도록 배치되어 있을 수 있다. 솔더 리지스트(140)은 금속 라인을 보호하고 전기적으로 절연하는 역할을 할 수 있다. 본 발명의 일 실시예에 따른 반도체 패키지에서, 솔더 리지스트(140)를 중심으로 일측에는 이하에서 설명할 제1 범프가 배치되고 타측에는 제2 범프가 배치될 수 있다.The solder resist 140 may be disposed to cross the first to third metal lines 110, 120, and 130 on the substrate 100. The solder resist 140 may serve to protect and electrically insulate the metal line. In the semiconductor package according to the exemplary embodiment of the present disclosure, a first bump to be described below may be disposed on one side and a second bump may be disposed on the other side of the solder resist 140.

도 2a 및 도 2b를 참조하여, 반도체 장치(200) 상의 O 영역에 복수의 제1 범프(210) 및 P 영역에 복수의 제2 범프(220)가 형성되어 있다. 솔더는 예를 들어, 범프(bump) 또는 솔더볼(solder ball)일 수 있으나, 본 발명의 일 실시예에 따라 범프를 이용하여 설명한다.2A and 2B, a plurality of first bumps 210 and a plurality of second bumps 220 are formed in an O region on the semiconductor device 200. The solder may be, for example, a bump or solder ball, but will be described using bumps in accordance with one embodiment of the present invention.

복수의 제1 범프(210) 및 복수의 제1 범프(210)와 이격되어 있는 제2 범프(220)가 반도체 장치(200) 상에 배치되어 있다. 제1 범프(210)는 반도체 장치(200)의 본딩 패드(250) 상에 배치되고, 반도체 장치(200)와 반도체 장치를 실장하는 기판 사이에서 전기적 신호를 전달하고, 반도체 장치(200)를 지탱할 수 있다. 제2 범프(220)는 반도체 장치의 보호막(240) 상에 배치되고, 반도체 장치(200)를 지탱할 수 있으나, 전기적 신호를 전달할 수는 없다. The plurality of first bumps 210 and the second bumps 220 spaced apart from the plurality of first bumps 210 are disposed on the semiconductor device 200. The first bump 210 is disposed on the bonding pad 250 of the semiconductor device 200, transmits an electrical signal between the semiconductor device 200 and a substrate on which the semiconductor device is mounted, and supports the semiconductor device 200. Can be. The second bump 220 may be disposed on the passivation layer 240 of the semiconductor device and may support the semiconductor device 200, but may not transmit an electrical signal.

도 2b는 도 2a의 A-A´를 자른 단면으로 제1 범프(210)는 본딩 패드(250) 상에 배치되고, 제2 범프(220)는 보호막(240) 상에 배치된다. 제1 범프(210)와 제2 범프(220)의 높이는 h으로 실질적으로 동일하지만, 반도체 장치(200)의 최상면(260)으로부터 높이는 제2 범프(220)가 제1 범프(210)보다 h1만큼 높다. 이것은 제2 범프(220)가 보호막(240) 상에 배치되기 때문이다. 이는 본 발명의 일 실시예에 따라, 반도체 장치(200)의 최상면(260)으로부터의 높이가 제1 범프(210)가 제2 범프(220)보다 낮을 뿐, 제1 범프(210)의 높이와 제2 범프(220)의 높이 관계는 제한되지 않는다.FIG. 2B is a cross-sectional view taken along line A-A 'of FIG. 2A, and the first bump 210 is disposed on the bonding pad 250, and the second bump 220 is disposed on the passivation layer 240. The heights of the first bumps 210 and the second bumps 220 are substantially the same as h, but the heights of the second bumps 220 from the top surface 260 of the semiconductor device 200 are h1 higher than that of the first bumps 210. high. This is because the second bumps 220 are disposed on the passivation layer 240. According to an embodiment of the present invention, the height from the top surface 260 of the semiconductor device 200 may be lower than the height of the first bump 210 and the first bump 210 may be lower than the height of the first bump 210. The height relationship of the second bumps 220 is not limited.

제1 범프(210)는 제1 필라(212, pillar)와 제1 범프캡(211, bump cap)을 포함하고, 제2 범프(220) 역시 제2 필라(222)와 제2 범프캡(221)을 포함한다. 범프의 중심 CE는 필라와 범프캡을 포함하는 기하학적인 중심을 나타내는 것이다. 예를 들어, 필라는 원통 형상이고 필라 상의 범프캡이 반구 형상일 경우, 원통과 반구의 기하학적인 중심이 연결된 것을 범프의 중심(CE)이라 한다. 즉 범프의 중심(CE)을 중심으로 범프를 회전시켜도, 회전에 의한 궤적이 범프의 모양과 동일하다. The first bump 210 includes a first pillar 212 and a first bump cap 211, and the second bump 220 also includes a second pillar 222 and a second bump cap 221. ). The center of bump bump CE represents the geometric center that includes the pillar and bump cap. For example, when the pillar is cylindrical and the bump cap on the pillar is hemispherical, the center of the bump (CE) is connected to the geometric center of the cylinder and the hemisphere. That is, even if the bump is rotated around the center CE of the bump, the trajectory caused by the rotation is the same as that of the bump.

구체적으로, 반도체 장치(200)는 예를 들어, 메모리 소자 또는 로직(logic) 소자 등을 포함할 수 있으나 이에 제한되는 것은 아니다. 반도체 장치(200)는 웨이퍼 단위의 기판일 수 있고 또는 웨이퍼를 복수 개로 분리한 칩 단위의 기판일 수 있다. 또한, 반도체 장치는 하나의 칩뿐만 아니라 복수 개의 칩을 적층한 형태가 될 수도 있다.In detail, the semiconductor device 200 may include, for example, a memory device or a logic device, but is not limited thereto. The semiconductor device 200 may be a substrate in a wafer unit or a substrate in a chip unit in which a plurality of wafers are separated. In addition, the semiconductor device may have a form in which not only one chip but also a plurality of chips are stacked.

솔더 캡(211, 221)은 예를 들어, 인쇄 회로 기판의 금속 라인과 연결되는 부분으로, 도전성 페이스트 예를 들어, 솔더 페이스트 또는 금속 페이스트일 수 있다. 필라(212, 222)는 반도체 장치(200)와 솔더 캡(211, 221, 231)사이에 위치하는 도전층으로 예를 들어, 니켈(Ni), 구리(Cu), 팔라듐(Pd), 백금(Pt), 금(Au) 또는 이들의 조합 등과 같이 여러 다양한 금속으로 이루어질 수 있다. The solder caps 211 and 221 may be, for example, portions connected to metal lines of a printed circuit board, and may be conductive pastes, for example, solder pastes or metal pastes. The pillars 212 and 222 are conductive layers positioned between the semiconductor device 200 and the solder caps 211, 221, and 231. For example, nickel (Ni), copper (Cu), palladium (Pd), and platinum ( Pt), gold (Au) or a combination thereof, and the like.

보호막(240)은 반도체 장치(200)을 외부 환경으로부터 보호하고 절연하는 것으로 예를 들어, 질화막, 산화막 또는 폴리이미드 등의 절연 물질로 이루어질 수 있다. The passivation layer 240 protects and insulates the semiconductor device 200 from the external environment. For example, the passivation layer 240 may be made of an insulating material such as a nitride film, an oxide film, or a polyimide.

본딩 패드(250)는 재배선된 것일 수 있고, 반도체 장치(200)의 중앙 또는 가장자리에 집중적으로 배열될 수도 있다. 또한, 본딩 패드(250)는 알루미늄(Al), 구리(Cu) 등의 금속으로 이루어질 수 있다.The bonding pads 250 may be rearranged or may be concentrated at the center or the edge of the semiconductor device 200. In addition, the bonding pad 250 may be made of a metal such as aluminum (Al), copper (Cu), or the like.

도 3a는 도 1의 기판과 도 2a의 반도체 장치를 연결한 반도체 패키지로 반도체 장치(200)가 기판(100) 상에 위치했을 때의 평면도이다. 도 3b는 도 3a의 반도체 패키지에서 기판(100) 상에 제1 및 제2 솔더(210, 220)만 위치한 것을 나타낸 평면도이다.3A is a plan view when the semiconductor device 200 is positioned on the substrate 100 by a semiconductor package connecting the substrate of FIG. 1 and the semiconductor device of FIG. 2A. 3B is a plan view illustrating that only the first and second solders 210 and 220 are positioned on the substrate 100 in the semiconductor package of FIG. 3A.

도 3a를 참조하여, 솔더 리지스트 패턴을 중심으로 일측에는 범프의 중심이 금속 라인의 중심선 상에 위치하고, 타측에는 범프의 중심이 금속 라인의 중심선에서 벗어나 위치하고 있다. Referring to FIG. 3A, the center of the bump is positioned on the center line of the metal line on one side and the center of the bump is located off the center line of the metal line on the other side of the solder resist pattern.

도 3b를 참조하여, 제1 금속 라인(110)은 중심선이 서로 평행하되 이격된 제1 패드(110-1)과 제2 패드(110-2)를 포함하고, 제1 패드(110-1)과 제2 패드(110-2)를 연결하는 제1 연결부가 솔더 리지스트(140) 아래에 위치한다. 제2 금속 라인(110)은 중심선이 서로 평행하되 이격된 제3 패드(120-1)과 제4 패드(120-2)를 포함하고, 제3 패드(120-1)과 제4 패드(120-2)를 연결하는 제2 연결부가 솔더 리지스트(140) 아래에 위치한다. 제3 금속 라인(110)은 중심선이 서로 평행하되 이격된 제5 패드(130-1)과 제6 패드(130-2)를 포함하고, 제5 패드(130-1)과 제6 패드(130-2)를 연결하는 제3 연결부가 솔더 리지스트(140) 아래에 위치한다. 제 5 및 6 패드(130-1, 130-2)의 중심선의 연장선(M1, M2)은 거리 L 만큼 이격되어 있고, 제1 및 제2 패드(110-1, 110-2)와 제3 및 제4 패드(120-1, 120-2)도 마찬가지로 L만큼 이격되어 있다.Referring to FIG. 3B, the first metal line 110 includes a first pad 110-1 and a second pad 110-2 with center lines parallel to each other and spaced apart from each other, and the first pad 110-1. The first connection portion connecting the second pad 110-2 with the solder resist 140 is positioned below the solder resist 140. The second metal line 110 includes a third pad 120-1 and a fourth pad 120-2 with center lines parallel to each other and spaced apart from each other, and include the third pad 120-1 and the fourth pad 120. A second connection connecting -2) is located under the solder resist 140. The third metal line 110 includes a fifth pad 130-1 and a sixth pad 130-2 with parallel center lines and spaced apart from each other, and includes the fifth pad 130-1 and the sixth pad 130. The third connection connecting -2) is located under the solder resist 140. Extension lines M1 and M2 of the center lines of the fifth and sixth pads 130-1 and 130-2 are spaced apart by a distance L, and the first and second pads 110-1 and 110-2 and the third and Similarly, the fourth pads 120-1 and 120-2 are spaced apart by L. FIG.

제1 범프(210)은 제1 및 제2 패드(110-1, 120-1) 상에 위치하고, 제2 범프(220)은 제2 및 제4 패드(110-2, 120-2) 상에 위치한다. 복수의 제1 범프(210)는 M1 방향으로 나란히 배열되어 있고, 복수의 제1 범프와 이격되고 M1 방향으로 복수의 제2 범프(220)도 나란히 배열되어 있다. The first bumps 210 are positioned on the first and second pads 110-1 and 120-1, and the second bumps 220 are positioned on the second and fourth pads 110-2 and 120-2. Located. The plurality of first bumps 210 are arranged side by side in the M1 direction, spaced apart from the plurality of first bumps, and the plurality of second bumps 220 are also arranged side by side in the M1 direction.

제3 금속 라인(130)와 연결된 제1 범프(210) 및 제2 범프(220)의 중심은 제3 금속 라인의 제5 패드(130-1) 부분의 중심선 또는 중심선의 연장선(M1) 상에 위치한다. 다시 말해, 제1 범프(210) 및 제2 범프(220)의 중심은 제6 패드(130-2) 부분의 중심선 또는 중심선의 연장선(M2)으로부터 거리 L 만큼 이격되어 있다. 이것은 제1 및 제2 금속 라인과 연결된 제1 및 제2 범프(110, 120)도 마찬가지므로 설명은 생략한다. 제1 금속 라인 및 제2 금속 라인 사이에는 절연 영역(150)이 형성되어 있고, 제1 금속 라인과 제2 금속 라인을 전기적으로 절연시킨다. The centers of the first bumps 210 and the second bumps 220 connected to the third metal lines 130 are on the center line of the portion of the fifth pad 130-1 of the third metal line or the extension line M1 of the center line. Located. In other words, the centers of the first bumps 210 and the second bumps 220 are spaced apart by the distance L from the center line of the sixth pad 130-2 or the extension line M2 of the center line. The same applies to the first and second bumps 110 and 120 connected to the first and second metal lines, and thus description thereof is omitted. An insulating region 150 is formed between the first metal line and the second metal line, and electrically insulates the first metal line and the second metal line.

도 4a 및 도 4b를 참조하여, 반도체 장치와 기판(100)이 연결되어 결합이 형성되는 영역은 제1 패드(110-1)와 적어도 하나의 제1 범프가 오버랩되는 제1 영역(X1), 제3 패드(120-1)와 적어도 하나의 제1 범프가 오버랩되는 제2 영역(X2), 제2 패드(110-2)와 적어도 하나의 제2 범프가 오버랩되는 제3 영역(Y11) 및 제2 패드(120-2)와 적어도 하나의 제2 범프가 오버랩되는 제4 영역(Y21)을 포함한다.4A and 4B, a region where a semiconductor device and a substrate 100 are connected to form a bond includes a first region X1 in which the first pad 110-1 overlaps with at least one first bump, A second region X2 overlapping the third pad 120-1 with at least one first bump, a third region Y11 overlapping the second pad 110-2 with at least one second bump, and A fourth region Y21 overlaps the second pad 120-2 and at least one second bump.

제2 범프와 기판(100)이 연결되어 결합을 형성하는 영역은 적어도 하나의 제2 범프와 기판(100)의 절연 영역(150)이 오버랩되는 영역(Y12, Y22) 또한 포함한다. 제1 범프와 기판(100)이 연결되어 결합을 형성하는 영역에 제1 범프와 절연 영역(150)이 오버랩되는 영역이 없는 것으로 도 4a에 도시되어 있으나, 본 발명의 일 실시예에 따른 것일 뿐, 이에 제한되지 않는다.The region where the second bumps and the substrate 100 are connected to form a bond also includes regions Y12 and Y22 where the at least one second bump and the insulating region 150 of the substrate 100 overlap. Although the region in which the first bump and the substrate 100 are connected to form a bond does not overlap with the first bump and the insulating region 150, it is illustrated in FIG. 4A, but is only according to an exemplary embodiment of the present invention. This is not restrictive.

기판(100) 상의 금속 라인에 전기적 신호를 전달하는 제1 범프가 연결되는 제1 영역(X1)의 넓이와 제2 영역(X2)의 넓이는 같고, 기판(100) 상의 금속 라인에 전기적 신호를 전달하지 않는 제2 범프가 연결되는 제3 영역(Y11)의 넓이와 제4 영역(Y21)의 넓이는 동일하다. 여기에서 영역의 넓이가 동일하다는 것은 공정 마진에 의해서 발생하는 약간의 넓이 차이도 포함하는 것은 자명하다. 제1 패드(110-1, 120-1)와 제1 범프가 연결되는 제1 및 제2 영역(X1, X2)의 넓이는 제2 패드(110-2, 120-2)와 제2 범프가 연결되는 제3 및 제4 영역(Y11, Y21)의 넓이보다 크다. 제2 범프와 제2 패드(110-2, 120-2)가 오버랩되는 영역(Y11, Y21)의 넓이와 제2 범프와 절연 영역(150)이 오버랩되는 영역(Y12, Y22)의 넓이 비율은 제한되지 않는다.The width of the first area X1 and the width of the second area X2 to which the first bump for transmitting the electrical signal to the metal line on the substrate 100 is the same, and the electrical signal to the metal line on the substrate 100 is the same. The width of the third region Y11 to which the second bump which does not transmit is connected and the width of the fourth region Y21 are the same. It is obvious here that the area widths are the same, and also include some area differences caused by process margins. The widths of the first and second regions X1 and X2, to which the first pads 110-1 and 120-1 and the first bumps are connected, are respectively defined by the second pads 110-2 and 120-2 and the second bumps. It is larger than the width of the connected third and fourth regions Y11 and Y21. The area ratios of the areas Y11 and Y21 where the second bumps and the second pads 110-2 and 120-2 overlap and the areas Y12 and Y22 where the second bumps and the insulating area 150 overlap with each other It is not limited.

도 5를 참조하여, 제1 범프(210)은 본딩 패드(250) 상에 위치하고 있고 제2 범프(220)은 보호막(240) 상에 위치한다. 본 발명의 일 실시예에 있어서, 제1 솔더캡(211)은 오로지 제1 금속 라인(110)와 연결(2110)된다. 제2 솔더캡(221)은 기판(100)의 절연 영역과 연결(2210)될 뿐만 아니라, 제1 금속 라인(110)과도 연결(미도시)된다. 즉, 제2 솔더캡(221)의 일부만이 제1 금속 라인(110)과 연결이 된다. 솔더캡의 일부만이 금속 라인과 연결된다는 것은 솔더캡 부피의 일부는 금속 라인과 연결이 되고, 솔더캡의 나머지 부피는 기판의 절연 영역과 연결되는 것이다.Referring to FIG. 5, the first bump 210 is positioned on the bonding pad 250 and the second bump 220 is positioned on the passivation layer 240. In one embodiment of the present invention, the first solder cap 211 is only connected 2110 with the first metal line 110. The second solder cap 221 is not only connected to the insulating region 2210 of the substrate 100 but also connected to the first metal line 110 (not shown). That is, only a part of the second solder cap 221 is connected to the first metal line 110. The fact that only part of the solder cap is connected to the metal line means that part of the solder cap volume is connected to the metal line, and the remaining volume of the solder cap is connected to the insulating region of the substrate.

제2 솔더캡(221)이 오로지 제1 금속 라인(110)와 연결된다면, 제1 범프(210)는 제2 범프(220)보다 더 너른 폭을 연결해야 한다. 즉, 제2 범프(220)는 보호막(240)과 제1 금속 라인(110) 간의 폭(W2)를 연결하면 되지만, 제1 범프(210)은 본딩 패드(250)과 제1 금속 라인 간의 폭(W1)을 연결해야 하는 것이다. 따라서, 제1 솔더캡(211)과 제1 금속 라인(110)가 연결된 부분(2110)에 인장 응력이 발생하거나 연결된 영역의 넓이가 작아질 수 있다. 반도체 패키지를 사용함에 따라, 제1 솔더캡(211)의 제1 금속 라인(110)와 연결된 부분(2110)이 분리될 수 있고, 이는 반도체 패키지의 신뢰성에 직결되는 문제가 된다. If the second solder cap 221 is only connected to the first metal line 110, the first bump 210 should connect a width wider than that of the second bump 220. That is, the second bump 220 may connect the width W2 between the passivation layer 240 and the first metal line 110, but the first bump 210 may have a width between the bonding pad 250 and the first metal line. You need to connect (W1). Therefore, tensile stress may occur in the portion 2110 where the first solder cap 211 and the first metal line 110 are connected, or the area of the connected region may be reduced. As the semiconductor package is used, the portion 2110 connected to the first metal line 110 of the first solder cap 211 may be separated, which is directly related to the reliability of the semiconductor package.

제2 범프(220)의 중심을 제1 금속 라인(110)의 중심선에서 이격시켜 연결시키면, 제2 솔더캡(221) 일부가 제1 금속 라인(110)과 연결이 된다. 이것은 반도체 장치(200)와 기판(100) 사이에서 제2 범프에 의해 지지되는 높이가 줄어들게 된다. 즉, 제2 솔더(220)가 반도체 장치(200)와 제1 금속 라인(110)를 연결해야 하는 폭의 너비는 W1에서 W2로 줄어들게 된다. 따라서, 제1 범프(210)와 제2 범프(220)의 높이 차이로 인해 발생하는 반도체 패키지의 신뢰성 문제를 해소할 수 있다.When the center of the second bump 220 is spaced apart from the center line of the first metal line 110, a part of the second solder cap 221 is connected to the first metal line 110. This reduces the height supported by the second bump between the semiconductor device 200 and the substrate 100. That is, the width of the width where the second solder 220 should connect the semiconductor device 200 and the first metal line 110 is reduced from W1 to W2. Therefore, it is possible to solve the reliability problem of the semiconductor package caused by the height difference between the first bump 210 and the second bump 220.

제1 금속 라인(110)와 제1 및 제2 솔더캡(211, 221)의 연결은 예를 들어, 솔더캡을 용융시켜는 방법을 통해 이루어질 수 있다. 구체적으로, 제1 금속 라인(110)와 제1 및 제2 솔더캡(211, 221)은 리플로우(reflow) 방식을 통해 이루어질 수 있다. 제1 및 제2 솔더캡(211, 221)이 제1 금속 라인(110) 또는 기판(100)의 절연 영역과 연결된 모양을 솔더캡의 중간부분의 너비가 좁아지는 형태로 도시하였으나, 이는 표면 에너지를 고려하여 예시적으로 도시한 것일 뿐, 이에 제한되지 않는다.The connection of the first metal line 110 and the first and second solder caps 211 and 221 may be made by, for example, melting the solder cap. In detail, the first metal line 110 and the first and second solder caps 211 and 221 may be formed through a reflow method. Although the shape of the first and second solder caps 211 and 221 connected to the insulating region of the first metal line 110 or the substrate 100 is shown in a form in which the width of the middle portion of the solder cap is narrowed, this is the surface energy. Is only shown by way of example in consideration of, but is not limited thereto.

도 6을 참조하여, 제2 솔더캡(221)은 제1 금속 라인(110)와 연결(2210-1)될 뿐만 아니라, 절연 영역(150)과도 연결(2210)되어 있다. 제2 솔더캡의 일부(221-1)는 절연 영역(150)과 연결되어, 실질적으로 제2 솔더의 높이가 줄어드는 효과가 발생을 한다. 따라서 본 발명의 일 실시예에 따른 반도체 패키지에서 반도체 장치(200)와 기판(100) 사이의 거리가 위치에 관계없이 실질적으로 동일할 수 있다.Referring to FIG. 6, the second solder cap 221 is not only connected to the first metal line 110 2210-1, but also connected to the insulating region 150. A portion of the second solder cap 221-1 is connected to the insulating region 150, thereby substantially reducing the height of the second solder. Therefore, in the semiconductor package according to the exemplary embodiment, the distance between the semiconductor device 200 and the substrate 100 may be substantially the same regardless of the position.

도 7a 내지 도 8을 참고하여, 본 발명의 일 실시예에 따른 반도체 패키지에 사용되는 다른 반도체 장치를 도 7a에 나타내었고, 도 7b는 도 7a를 E-E´를 자른 단면이다. 다른 반도체 장치를 사용하여 도 1의 기판과 결합시킨 반도체 패키지의 단면을 도 8에 나타내었다. 도 7a 및 도 7b를 참조하여, 반도체 장치(200) 상의 S 영역에 복수의 제3 범프(230) 및 T 영역에 복수의 제4 범프(220)가 형성되어 있다. 제3 및 제4 범프(230, 270)은 반도체 장치(200)의 보호막(240) 상에 배치되고, 반도체 장치(200)를 지탱할 수 있으나, 전기적 신호를 전달할 수 없다. 즉, 제3 및 제4 범프(230, 270)은 반도체 장치(200)의 지지(supporting)를 목적으로 하며, 반도체 장치(200)의 기하학적 중심선으로부터 거리를 달리하여 보호막(240) 상에 배치되어 있다. 반도체 장치의 기하학적 중심선은 예를 들어 반도체 장치가 직사각형일 경우, 기하학적 중심선을 기준으로 반도체 장치가 이등분되는 선이다. 반도체 장치의 최상면(260)으로부터 제3 범프(230) 및 제4 범프(270)의 높이는 h2로 실질적으로 동일하다. 7A to 8, another semiconductor device used in the semiconductor package according to the exemplary embodiment of the present invention is illustrated in FIG. 7A, and FIG. 7B is a cross-sectional view taken along line E-E ′ of FIG. 7A. 8 is a cross-sectional view of a semiconductor package bonded to the substrate of FIG. 1 using another semiconductor device. 7A and 7B, a plurality of third bumps 230 and a plurality of fourth bumps 220 are formed in an S region on the semiconductor device 200. The third and fourth bumps 230 and 270 may be disposed on the passivation layer 240 of the semiconductor device 200 and may support the semiconductor device 200, but may not transmit an electrical signal. That is, the third and fourth bumps 230 and 270 are for supporting the semiconductor device 200 and are disposed on the passivation layer 240 at a distance from the geometric center line of the semiconductor device 200. have. The geometric center line of the semiconductor device is a line in which the semiconductor device is bisected based on the geometric center line, for example, when the semiconductor device is rectangular. The heights of the third bumps 230 and the fourth bumps 270 from the top surface 260 of the semiconductor device are substantially the same as h 2.

도 8을 참조하여, 제3 범프캡(231)의 일부만이 기판(100) 상의 제1 금속 라인(110)과 연결(미도시)이 되지만, 제4 솔더캡(271)은 오로지 제1 금속 라인(110)와 연결(2710)된다. 즉, 제3 솔더캡(231)은 기판의 절연 영역과도 연결(2310)이 된다. 제3 및 제4 범프와 기판의 연결은 본 발명의 일 실시예를 설명하기 위한 것일 뿐, 이에 제한되지 않는다.Referring to FIG. 8, only a portion of the third bump cap 231 is connected to the first metal line 110 on the substrate 100 (not shown), but the fourth solder cap 271 is the first metal line only. And connected to 2110. That is, the third solder cap 231 is also connected to the insulating region 2323 of the substrate. The connection of the third and fourth bumps and the substrate is only for explaining an embodiment of the present invention, but is not limited thereto.

반도체 장치(200)의 두께가 얇아짐에 따라, 반도체 장치의 휨(bending)이 쉽게 발생을 한다. 이로 인하여 반도체 장치와 기판을 연결한 솔더가 분리가 쉽게 일어나, 반도체 패키지의 신뢰성이 저하될 수 있다. 반도체 장치의 휨은 반도체 장치의 기하학적 중심선을 중심으로 발생한다. 따라서, 중심선에서 멀어짐에 따라서 휨에 의한 변위는 커지게 된다. 반도체 장치(200)의 중심선으로부터 거리가 제4 범프(270)보다 가까운 제3 범프(230)가 오로지 제1 금속 라인과 연결이 된다고 가정한다. 그러면 반도체 장치의 휨이 발생할 때, 제4 솔더캡(271)과 제1 금속 라인(110)의 연결 부분의 응력이 증가될 것이다. 결과적으로, 제4 솔더캡(271)과 제1 금속 라인(110)이 연결된 부분(2710)이 인장 응력으로 인하여 분리될 수 있다. As the thickness of the semiconductor device 200 becomes thin, bending of the semiconductor device easily occurs. As a result, the solder connecting the semiconductor device and the substrate is easily separated, and thus the reliability of the semiconductor package may be degraded. Warpage of the semiconductor device occurs about the geometric center line of the semiconductor device. Therefore, as the distance from the center line increases, the displacement due to bending becomes large. It is assumed that the third bump 230 whose distance from the center line of the semiconductor device 200 is closer than the fourth bump 270 is connected only to the first metal line. Then, when the bending of the semiconductor device occurs, the stress of the connecting portion of the fourth solder cap 271 and the first metal line 110 will be increased. As a result, the portion 2710 connected to the fourth solder cap 271 and the first metal line 110 may be separated due to tensile stress.

제3 범프(230)의 중심을 제1 금속 라인(110)의 중심선에서 이격시켜 연결시키면, 제1 솔더캡(231)의 일부만이 제1 금속 라인(110)와 연결이 된다. 이를 통해서, 반도체 패키지 제조할 때, 반도체 장치(200)가 이미 약간의 휨으로 발생되고, 이후에 반도체 패키지의 휨이 발생할 때, 휨에 의해 발생하는 변위를 제한하여 준다. 따라서, 제4 솔더캡(271)과 제1 금속 라인(110)가 연결된 부분(2710)의 응력을 완화시키고, 반도체 패키지의 신뢰성을 향상시킬 수 있다. When the center of the third bump 230 is spaced apart from the center line of the first metal line 110, only a part of the first solder cap 231 is connected to the first metal line 110. Through this, when the semiconductor package is manufactured, the semiconductor device 200 is already generated with a slight warp, and when the warp of the semiconductor package occurs later, the displacement caused by the warp is limited. Therefore, stress of the portion 2710 connected to the fourth solder cap 271 and the first metal line 110 may be alleviated, and reliability of the semiconductor package may be improved.

도 9a 및 도 10을 참고하여, 본 발명의 다른 실시예에 따른 반도체 패키지에 대해 설명한다. 전술한 실시예와 중복되는 부분에 대한 설명은 간략히 하거나 생략하기로 한다.9A and 10, a semiconductor package according to another exemplary embodiment of the present invention will be described. Descriptions of parts overlapping with the above-described embodiments will be briefly or omitted.

도 9a는 본 발명의 다른 실시예에 따른 반도체 패키지에 사용되는 반도체 장치를 나타낸 도면이다. 도 9b는 본 발명의 다른 실시예에 따른 반도체 패키지에서 기판 상에 솔더만 연결된 곳을 나타낸 도면이고, 도 10은 도 9b의 F-F´를 자른 단면도이다. 9A is a diagram illustrating a semiconductor device used in a semiconductor package according to another embodiment of the present invention. FIG. 9B is a view illustrating a solder connection only on a substrate in a semiconductor package according to another exemplary embodiment. FIG. 10 is a cross-sectional view taken along line F ′ of FIG. 9B.

도 9a 및 도 9b를 참조하여, 제1 솔더(210)는 반도체 장치의 본딩 패드 상에 형성되어 전기적 신호를 전달할 수 있지만, 제2 솔더(220)는 보호막(240) 상에 형성되어 전기적 신호를 전달할 수 없을 수도 있다. 이에 제한되지 않고, 제1 솔더(210) 및 제2 솔더(220)가 보호막(240) 상에 형성되어는 모두 전기적 신호를 전달하지 않을 수도 있다. 9A and 9B, the first solder 210 may be formed on the bonding pad of the semiconductor device to transmit an electrical signal, but the second solder 220 may be formed on the passivation layer 240 to transmit the electrical signal. It may not be possible to deliver. Without being limited thereto, the first solder 210 and the second solder 220 may not all transmit an electrical signal if they are formed on the passivation layer 240.

제2 범프(220)는 Z 방향으로 제1 내지 제3 범프열(Z1, Z2, Z3)을 이루고 있고, 제1 범프(210)는 제1 내지 제3 범프열(Z1, Z2, Z3)의 연장선 상에서 이격되어 위치한다. 제1 내지 제3 범프열의 연장선은 각각 제1 내지 제3 범프열(Z1, Z2, Z3)을 이루고 있는 제2 범프(220)의 중심을 각각 지난다.The second bumps 220 form the first to third bump rows Z1, Z2, and Z3 in the Z direction, and the first bumps 210 form the first to third bump rows Z1, Z2, and Z3. Located apart on an extension line. The extension lines of the first to third bump rows respectively pass through the centers of the second bumps 220 forming the first to third bump rows Z1, Z2, and Z3, respectively.

도 9b는 반도체 장치가 실장되는 기판 상에 제1 및 제2 솔더(210, 220)만이 위치한 형태를 나타낸 평면도이다. 기판(100) 상에 제1 금속 라인(310), 제2 금속 라인(320) 및 제3 금속 라인(330)가 형성되어 있다. 제1 내지 제3 금속 라인은 예를 들어, 제1 솔더(410)와 연결되는 부분인 제1 패드(310-1, 320-1, 330-1)와 제2 솔더(420)와 연결되는 부분인 제2 패드(310-2, 320-2, 330-2)를 포함한다. 또한, 제1 금속 라인을 이루는 제1 패드(310-1)와 제2 패드(310-2)의 중심선은 일치되고 하나로 연결되어 있다.9B is a plan view illustrating a form in which only the first and second solders 210 and 220 are disposed on a substrate on which the semiconductor device is mounted. The first metal line 310, the second metal line 320, and the third metal line 330 are formed on the substrate 100. For example, the first to third metal lines may be connected to the first pads 310-1, 320-1, and 330-1 and the second solder 420, which are parts that are connected to the first solder 410, for example. And second pads 310-2, 320-2, and 330-2. In addition, the center lines of the first pad 310-1 and the second pad 310-2 constituting the first metal line are matched and connected to one another.

제1 금속 라인(310)와 연결되어 있는 제2 범프(220)의 중심은 제1 금속 라인의 중심선(MM1)과 이격되어 위치한다. 제1 금속 라인(310)와 연결된 제1 범프(210)는 제1 범프열(Z1)의 연장선 상에서 이격되어 있으나 제1 금속 라인의 중심선(MM1)에 제1 범프(210)의 중심이 위치한다. 위와 마찬가지로 제2 금속 라인(320)와 연결된 제1 및 제2 범프의 중심에 관한 설명과 제3 금속 라인(330)와 연결된 제1 및 제2 범프의 중심에 관한 설명이 될 수 있다. 도 9b에서 제1 범프열(Z1) 상에 위치한 제2 범프(220)는 각각 분리되어 있는 것으로 도시되어 있다. 하지만, 솔더캡을 용융시켜 기판(100)과 반도체 장치를 연결하는 과정에서, 제1 범프열(Z1) 상에 위치하고 절연 영역과 연결되는 제2 솔더캡의 일부는 하나로 연결될 수 있다. The center of the second bump 220 connected to the first metal line 310 is spaced apart from the center line MM1 of the first metal line 310. The first bump 210 connected to the first metal line 310 is spaced apart from the extension line of the first bump row Z1, but the center of the first bump 210 is positioned at the center line MM1 of the first metal line. . As described above, the description may be made regarding the center of the first and second bumps connected to the second metal line 320 and the center of the first and second bumps connected to the third metal line 330. In FIG. 9B, the second bumps 220 positioned on the first bump rows Z1 are shown to be separated from each other. However, in the process of connecting the substrate 100 and the semiconductor device by melting the solder cap, a portion of the second solder cap positioned on the first bump row Z1 and connected to the insulating region may be connected as one.

도 10을 참조하여, 제2 범프(220)의 중심 N2는 제1 내지 제3 금속 라인(310, 320, 330)의 중심선에서 이격되어 제1 내지 제3 금속 라인(310, 320, 330)과 연결되어 있다. 이격되어 있는 거리는 반도체 장치 상의 보호막의 두께, 반도체 장치의 휨 정도 등을 고려하여 결정할 수 있다. 제2 솔더캡(221)은 제1 금속 라인(310)과 연결(2210-1)될 뿐만 아니라, 절연 영역(150)과도 연결(2210)되어 있다. 제2 솔더(220)에 의해 연결된 부분의 기판(100)과 반도체 장치 사이의 거리는 제2 솔더캡(221)이 오로지 제1 내지 제3 금속 라인(310, 320, 330)과 연결될 때보다 줄어들 수 있다.Referring to FIG. 10, the center N2 of the second bump 220 may be spaced apart from the centerline of the first to third metal lines 310, 320, and 330 to be spaced apart from the first to third metal lines 310, 320, and 330. It is connected. The spaced distance may be determined in consideration of the thickness of the protective film on the semiconductor device, the degree of warpage of the semiconductor device, and the like. The second solder cap 221 is not only connected to the first metal line 310 2210-1, but also connected to the insulating region 150. The distance between the substrate 100 and the semiconductor device in the portion connected by the second solder 220 may be smaller than when the second solder cap 221 is connected to the first to third metal lines 310, 320, and 330 only. have.

도 11 및 도 12을 참고하여, 본 발명의 또 다른 실시예에 따른 반도체 패키지에 대해 설명한다. 전술한 실시예와 중복되는 부분에 대한 설명은 간략히 하거나 생략하기로 한다.11 and 12, a semiconductor package according to another embodiment of the present invention will be described. Descriptions of parts overlapping with the above-described embodiments will be briefly or omitted.

도 11은 본 발명의 또 다른 실시예에 따른 반도체 패키지에서 기판 상에 솔더만 연결된 것을 나타낸 도면이고, 도 12는 도 11의 G-G´를 자른 단면도이다. FIG. 11 is a view illustrating only solders connected to a substrate in a semiconductor package according to another exemplary embodiment of the present invention, and FIG. 12 is a cross-sectional view taken along line G-G ′ of FIG. 11.

도 11을 참조하여, 기판(100) 상에 복수 개의 금속 라인(340)가 형성되어 있고, 금속 라인(340)의 중심선은 각각 M이다. 제1 범프(210)의 중심은 금속 라인의 중심선(M) 상에 위치되어 있고, 제2 범프(220)의 중심은 금속 라인의 중심선(M)에서 이격되어 위치하고 있다. 제2 범프(220)의 중심은 금속 라인(340)의 중심선(M)을 중심으로 지그재그(zigzag)로 위치하고 있다. 제1 범프(210)와 제2 범프(220)은 모두 전기적 신호가 전달되지 않을 수도 있고, 제1 범프(210) 및 제2 범프(220) 중 어느 하나만이 전기적 신호가 전달될 수도 있다. 제2 범프의 중심을 금속 라인의 중심선(M)을 기준으로 지그재그로 배치하면, 제2 솔더캡의 용융 시 발생할 수 있는 솔더캡의 자기 정열(self align)을 방지할 수도 있다.Referring to FIG. 11, a plurality of metal lines 340 are formed on the substrate 100, and the center lines of the metal lines 340 are M, respectively. The center of the first bump 210 is located on the center line M of the metal line, and the center of the second bump 220 is spaced apart from the center line M of the metal line. The center of the second bump 220 is located in a zigzag with respect to the center line M of the metal line 340. Both the first bump 210 and the second bump 220 may not transmit an electrical signal, and only one of the first bump 210 and the second bump 220 may transmit an electrical signal. If the center of the second bump is arranged in a zigzag with respect to the center line M of the metal line, self alignment of the solder cap may be prevented, which may occur when the second solder cap is melted.

도 12를 참조하여, 제2 솔더캡(221)은 금속 라인(340)뿐만 아니라, 절연 영역과도 연결이 된다. 제2 범프의 중심(N21, N22)는 금속 라인(340)의 중심에서 이격되어 위치하고 있다. 제2 범프의 중심과 금속 라인의 중심선이 이격되는 거리는 반도체 장치 상의 보호막의 두께, 반도체 장치의 휨 정도 등을 고려하여 결정할 수 있다.Referring to FIG. 12, the second solder cap 221 is connected to the insulating region as well as the metal line 340. The centers N21 and N22 of the second bumps are spaced apart from the center of the metal line 340. The distance between the center of the second bump and the center line of the metal line may be determined in consideration of the thickness of the protective film on the semiconductor device, the degree of warpage of the semiconductor device, and the like.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. While the present invention has been described in connection with what is presently considered to be practical exemplary embodiments, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, You will understand. It is therefore to be understood that the above-described embodiments are illustrative in all aspects and not restrictive.

100: 기판 200: 반도체 장치
110, 310: 제1 금속 라인 120, 320: 제2 금속 라인
210: 제1 범프 220: 제2 범프
X1, X2, Y11, Y21: 금속 라인과 범프캡이 오버랩되는 영역의 넓이100: substrate 200: semiconductor device
110, 310: first metal line 120, 320: second metal line
210: first bump 220: second bump
X1, X2, Y11, Y21: Area of the overlapping metal line and bump cap

Claims

A first metal line and a second metal line spaced apart from each other and longitudinally adjacent to each other, wherein the first metal line includes a first pad and a second pad connected to each other, and the second metal line is connected to each other. A substrate comprising a third pad and a fourth pad; And
The semiconductor device includes a plurality of first bumps in contact with the first pad and the third pad, and a plurality of second bumps spaced from the plurality of first bumps and in contact with the second pad and the fourth pad. Including,
The first pad overlaps with at least one first bump by a first region, the third pad overlaps with at least one first bump by a second region, and the second pad includes at least one by one third region Overlap with a first bump, the fourth pad overlaps with at least one second bump by a fourth area,
The first region is wider than the third region, and the second region is wider than the fourth region.

The method of claim 1,
The width of the first area and the width of the second area are the same as each other,
The width of the third region and the width of the fourth region are the same.

The method according to claim 1,
The substrate includes an insulation region between the first metal line and the second metal line, and the second bump includes a region partially overlapping the insulation region.

The method according to claim 1,
The semiconductor device further includes a plurality of bonding pads and a passivation layer formed to expose the bonding pads.
The first bumps are disposed on the bonding pads, and the second bumps are disposed on the passivation layer.

The method according to claim 1,
The semiconductor device further includes a plurality of bonding pads and a passivation layer formed to expose the bonding pads.
Each of the first bumps and the second bumps is disposed on a passivation layer of the semiconductor device.

The method according to claim 1,
The center of the second bump is located in a zigzag spaced apart from the center line of the first and second metal line.

The method according to claim 1,
The first metal line may include a first pad and a second pad having center lines parallel to each other and spaced apart from each other, and include a first connection part connecting the first pad and the second pad to each other.
The second metal line may include a substrate including a third pad and a fourth pad having center lines parallel to each other and spaced apart from each other, and including a second connector connecting the third pad and the fourth pad to each other.
And a semiconductor device including a plurality of first bumps arranged side by side in the longitudinal direction and a second bump spaced apart from the plurality of first bumps and arranged side by side in the longitudinal direction.

The method according to claim 1,
A second bump connected to the first metal line is positioned on the semiconductor device in a first bump row in one direction;
A first bump connected to the first metal line is disposed on the semiconductor device spaced apart from an extension line of the first bump row;
A second bump connected to the second metal line is positioned on the semiconductor device in a second bump row in the one direction;
The first bump connected to the second metal line is disposed on the semiconductor device spaced apart from an extension line of the second bump row.

The method according to claim 1,
The semiconductor package of claim 1, wherein the first bump, the second bump, and the substrate are connected by using a reflow process.

The method according to claim 1,
A solder resist pattern disposed to cross the first metal line and the second metal line;
The semiconductor package includes a plurality of first bumps disposed at one side and a second bump disposed at the other side of the solder resist pattern.