KR20130011320A - Semiconductor device and method for manufacturing the same - Google Patents

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KR20130011320A
KR20130011320A KR1020110072389A KR20110072389A KR20130011320A KR 20130011320 A KR20130011320 A KR 20130011320A KR 1020110072389 A KR1020110072389 A KR 1020110072389A KR 20110072389 A KR20110072389 A KR 20110072389A KR 20130011320 A KR20130011320 A KR 20130011320A
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forming
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박준엽
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에스케이하이닉스 주식회사
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    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
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Abstract

PURPOSE: A semiconductor device and a manufacturing method thereof are provided to increase an area of a storage node by widening an area of a groove formed in a storage node contact than an overlap area between the storage node contact and a storage node. CONSTITUTION: An insulation layer(210) is formed on a substrate(100). A spacer(240) is formed in the sidewall of a storage node contact hole(H1). A storage node contact(SNC) is formed in the storage node contact hole. A first barrier layer(310) is formed along the bottom and the sidewall of the storage node contact. A storage node(SN) overlaps the storage node contact on the storage node contact. A second barrier layer(330) connects the first barrier layer to the storage node.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a semiconductor device,

본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 캐패시터의 정전 용량을 개선할 수 있는 반도체 장치 및 그 제조 방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a semiconductor device capable of improving a capacitance of a capacitor and a method for manufacturing the same.

디램(DRAM;Dynamic Random Access Memory)에서 캐패시터의 정전 용량(Capacitance)을 개선하려면 스토리지 노드(Storage Node)의 표면적이 최대가 되도록 설계하여야 한다. In order to improve the capacitance of a capacitor in a DRAM (DRAM), the surface area of a storage node must be maximized.

한편, 한정된 셀 영역 내에서 스토리지 노드 사이의 간격을 최대로 활용하기 위하여 스토리지 노드를 지그재그(Zigzag) 형태로 배열하면 하부에 형성된 스토리지 노드 콘택(Storage Node Contact)의 배열과 일치하지 않고 일정 면적씩 어긋나게 된다. On the other hand, if the storage nodes are arranged in a zigzag form to maximize the gap between the storage nodes within a limited cell area, they do not match the arrangement of the storage node contacts formed at the bottom and are shifted by a certain area. do.

도 1a 내지 도 1c는 종래 기술에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다. 실제로 스토리지 노드 콘택 및 스토리지 노드는 복수가 형성되지만, 편의를 위하여 각각 하나씩만 도시하였음을 유의하여야 한다.1A to 1C are cross-sectional views illustrating a semiconductor device and a method of manufacturing the same according to the prior art. In fact, although a plurality of storage node contacts and storage nodes are formed, it should be noted that only one is shown for convenience.

도 1a을 참조하면, 기판(10) 상에 게이트 구조물(11) 및 랜딩 플러그 콘택(LPC)을 형성한 후, 제1 절연막(20)을 형성한다. Referring to FIG. 1A, after forming the gate structure 11 and the landing plug contact LPC on the substrate 10, the first insulating layer 20 is formed.

이어서, 제1 절연막(20)을 선택적으로 식각하여 스토리지 노드와 연결될 랜딩 플러그 콘택(LPC)을 노출시키는 스토리지 노드 콘택홀(H10)을 형성한 후, 스토리지 노드 콘택홀(H10) 내에 스토리지 노드 콘택용 도전막을 매립하여 스토리지 노드 콘택(SNC)을 형성한다.Subsequently, the first insulating layer 20 is selectively etched to form the storage node contact hole H10 exposing the landing plug contact LPC to be connected to the storage node, and then the storage node contact hole H10 is used for the storage node contact hole H10. The conductive layer is embedded to form a storage node contact SNC.

도 1b를 참조하면, 제1 절연막(20) 및 스토리지 노드 콘택(SNC)을 덮는 제2 절연막(21)을 형성한 후, 제2 절연막(21)을 선택적으로 식각하여 스토리지 노드 콘택(SNC)을 노출시키는 스토리지 노드홀(H20)을 형성한다. Referring to FIG. 1B, after forming the second insulating layer 21 covering the first insulating layer 20 and the storage node contact SNC, the second insulating layer 21 is selectively etched to form the storage node contact SNC. A storage node hole H20 is formed to be exposed.

이어서, 스토리지 노드홀(H20)에 의해 노출되는 스토리지 노드 콘택(SNC)을 소정 깊이 식각하여 스토리지 노드 콘택(SNC) 내에 홈을 형성한다. Subsequently, the storage node contact SNC exposed by the storage node hole H20 is etched to a predetermined depth to form a groove in the storage node contact SNC.

도 1c를 참조하면, 스토리지 노드홀(H20) 및 홈의 내벽을 따라 스토리지 노드(SN)를 형성하고, 제2 절연막(21)을 제거한다.Referring to FIG. 1C, the storage node SN is formed along the storage node hole H20 and the inner wall of the groove, and the second insulating layer 21 is removed.

결과적으로, 스토리지 노드홀(H20)의 내벽 뿐만 아니라 스토리지 노드 콘택(SNC)의 홈 내에 스토리지 노드(SN)가 형성되어 스토리지 노드(SN)의 면적(점선 참조)이 증가한다.As a result, the storage node SN is formed not only in the inner wall of the storage node hole H20 but also in the groove of the storage node contact SNC, thereby increasing the area (see dotted line) of the storage node SN.

그러나, 한정된 셀 영역에서 캐패시터의 정전 용량을 개선하기 위해 스토리지 노드(SN)의 높이를 더욱 높히는 과정에서 고종횡비를 가지는 스토리지 노드홀(H20)를 형성하면서 스토리지 노드홀(H20)의 하부가 좁아지고, 스토리지 노드(SN)와 스토리지 노드 콘택(SNC)이 중첩되는 면적 또한 좁아진다. 따라서, 도 1a 내지 도 1c의 종래 기술에 의하여 스토리지 노드 면적을 확보하는데 한계가 있다.
However, the lower portion of the storage node hole H20 is narrow while forming the storage node hole H20 having a high aspect ratio in the process of increasing the height of the storage node SN to improve the capacitance of the capacitor in the limited cell area. In addition, the area where the storage node SN and the storage node contact SNC overlap is also narrowed. Therefore, there is a limit in securing the storage node area by the prior art of FIGS. 1A to 1C.

본 발명이 해결하려는 과제는, 한정된 셀 영역 내에서 캐패시터의 정전 용량을 개선할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것이다.
SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device and a method of manufacturing the same that can improve the capacitance of a capacitor within a limited cell region.

상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 기판 상에 형성되고, 스토리지 노드 콘택홀을 갖는 절연막; 상기 스토리지 노드 콘택홀 측벽의 스페이서; 상기 스토리지 노드 콘택홀 내에 형성되고, 상부의 전부 또는 일부가 제거되어 형성된 홈을 갖는 스토리지 노드 콘택; 상기 홈의 측벽 및 바닥면을 따라 형성된 제1 베리어막; 상기 스토리지 노드 콘택 상에서 상기 스토리지 노드 콘택과 일부가 중첩하는 스토리지 노드; 및 상기 제1 베리어막과 상기 스토리지 노드를 연결하는 제2 베리어막를 포함한다.In accordance with an aspect of the present invention, a semiconductor device includes: an insulating layer formed on a substrate and having a storage node contact hole; Spacers on sidewalls of the storage node contact holes; A storage node contact formed in the storage node contact hole and having a groove formed by removing all or a portion of an upper portion thereof; A first barrier film formed along sidewalls and bottom surfaces of the grooves; A storage node partially overlapping with the storage node contact on the storage node contact; And a second barrier layer connecting the first barrier layer and the storage node.

또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 기판 상에 제1 절연막을 형성하는 단계; 상기 제1 절연막을 선택적으로 식각하여 스토리지 노드 콘택홀을 형성하는 단계; 상기 스토리지 노드 콘택홀 측벽에 스페이서를 형성하는 단계; 상기 스토리지 노드 콘택홀 내에 매립되는 스토리지 노드 콘택을 형성하는 단계; 상기 스토리지 노드 콘택의 상부의 전부 또는 일부를 제거하여 홈을 형성하는 단계; 상기 홈의 측벽 및 바닥면을 따라 제1 베리어막을 형성하는 단계; 상기 홈의 일부를 매립하는 제2 절연막을 형성하는 단계; 상기 제2 절연막 상에 상기 제1 베리어막과 연결되는 제2 베리어막을 형성하는 단계; 및 상기 스토리지 노드 콘택 상에 상기 스토리지 노드 콘택과 일부가 중첩하고, 상기 제1 및 제2 베리어막에 의해 상기 스토리지 노드 콘택과 연결되는 스토리지 노드를 형성하는 단계를 포함한다.
In addition, a method of manufacturing a semiconductor device according to an embodiment of the present invention for solving the above problems, forming a first insulating film on a substrate; Selectively etching the first insulating layer to form a storage node contact hole; Forming spacers on sidewalls of the storage node contact holes; Forming a storage node contact embedded in the storage node contact hole; Removing all or a portion of the top of the storage node contact to form a groove; Forming a first barrier film along sidewalls and bottom surfaces of the grooves; Forming a second insulating film filling a portion of the groove; Forming a second barrier film connected to the first barrier film on the second insulating film; And forming a storage node partially overlapping the storage node contact on the storage node contact and connected to the storage node contact by the first and second barrier layers.

본 발명의 반도체 장치 및 그 제조 방법에 의하면, 한정된 셀 영역 내에서 캐패시터의 정전 용량을 개선할 수 있다.
According to the semiconductor device and the manufacturing method thereof of the present invention, it is possible to improve the capacitance of the capacitor within a limited cell region.

도 1a 내지 도 1c는 종래 기술에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 2a 내지 도 2h는 본 발명의 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 공정 단면도이다.
도 3은 본 발명의 다른 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 도면이다.1A to 1C are cross-sectional views illustrating a semiconductor device and a method of manufacturing the same according to the prior art.
2A to 2H are cross-sectional views illustrating a semiconductor device and a method of manufacturing the same according to an embodiment of the present invention.
3 is a diagram for describing a semiconductor device and a method of manufacturing the same according to another exemplary embodiment of the present disclosure.

이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
Hereinafter, the most preferred embodiment of the present invention will be described. In the drawings, the thickness and spacing are expressed for convenience of description and may be exaggerated compared to the actual physical thickness. In describing the present invention, known configurations irrespective of the gist of the present invention may be omitted. In adding reference numerals to the components of each drawing, it should be noted that the same components as much as possible, even if displayed on different drawings.

도 2a 내지 도 2h는 본 발명의 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 공정 단면도이다. 특히, 도 2h는 본 발명의 일 실시예에 따른 반도체 장치를 나타낸다.
2A to 2H are cross-sectional views illustrating a semiconductor device and a method of manufacturing the same according to an embodiment of the present invention. In particular, FIG. 2H illustrates a semiconductor device in accordance with an embodiment of the present invention.

먼저, 제조 방법을 설명한다.First, a manufacturing method is demonstrated.

도 2a를 참조하면, 기판(100) 상에 게이트 구조물(110) 및 랜딩 플러그 콘택(LPC)을 형성한다.Referring to FIG. 2A, the gate structure 110 and the landing plug contact LPC are formed on the substrate 100.

이어서, 게이트 구조물(110) 및 랜딩 플러그 콘택(LPC) 상에 제1 절연막(210) 및 희생 절연막(220)을 순서대로 형성한다. 제1 절연막(210)은 예컨대, HDP(High Density Plasma) 산화막 또는 SOD(Spin On Dielectric)막을 포함할 수 있고, 희생 절연막(220)은 예컨대, 산화막을 포함할 수 있다. Subsequently, the first insulating layer 210 and the sacrificial insulating layer 220 are sequentially formed on the gate structure 110 and the landing plug contact LPC. The first insulating layer 210 may include, for example, a high density plasma (HDP) oxide layer or a spin on dielectric (SOD) layer, and the sacrificial insulating layer 220 may include, for example, an oxide layer.

이어서, 제1 절연막(210) 및 희생 절연막(220)을 선택적으로 식각하여 스토리지 노드와 연결될 랜딩 플러그 콘택(LPC)을 노출시키는 스토리지 노드 콘택홀(H1)을 형성한다.Subsequently, the first insulating layer 210 and the sacrificial insulating layer 220 are selectively etched to form a storage node contact hole H1 exposing the landing plug contact LPC to be connected to the storage node.

도 2b를 참조하면, 희생 절연막(220) 및 스토리지 노드 콘택홀(H1)의 전면을 따라 스페이서용 절연막을 컨포멀하게(Conformally) 형성한 후, 전면 식각으로 희생 절연막(220) 상부 및 스토리지 노드 콘택홀(H1) 하부에 형성된 상기 스페이서용 절연막을 제거하여 스토리지 노드 콘택홀(H1)의 측벽에 스페이서(240)를 형성한다. 스페이서(240)는 절연 물질로써 예컨대, 질화막(Nitride)을 포함할 수 있다. Referring to FIG. 2B, an insulating film for spacers is conformally formed along the entire surface of the sacrificial insulating film 220 and the storage node contact hole H1, and then the upper surface of the sacrificial insulating film 220 and the storage node contact are formed by etching the entire surface. The spacer 240 is formed on the sidewall of the storage node contact hole H1 by removing the spacer insulating layer formed under the hole H1. The spacer 240 may include, for example, a nitride film as an insulating material.

이어서, 스토리지 노드 콘택홀(H1) 내에 스토리지 노드 콘택용 도전막을 형성한 후, 매립된 스토리지 노드 콘택용 도전막의 상부 전부를 제1 깊이(D1)까지 식각하여 형성된 홈을 갖는 스토리지 노드 콘택(SNC)을 형성한다. 상기 홈은 상기 스토리지 노드 콘택용 도전막이 식각된 공간을 의미한다. 다만, 본 발명은 이에 한정되지 않고 다른 실시예에서, 매립된 상기 스토리지 노드 콘택용 도전막의 상부 일부를 소정 깊이 식각하여 홈을 형성할 수 있다. 이 경우, 상기 홈을 형성함에 있어서, 스토리지 노드 콘택 및 스토리지 노드가 중첩되는 면적보다 큰 면적을 식각한다. 이에 대하여는 도 3을 참조하여 후술하기로 한다.Subsequently, after the conductive film for the storage node contact is formed in the storage node contact hole H1, the storage node contact SNC having a groove formed by etching the entire upper portion of the embedded storage node contact conductive film to the first depth D1. To form. The groove refers to a space where the conductive layer for the storage node contact is etched. However, the present invention is not limited thereto, and in another embodiment, a groove may be formed by etching a portion of the upper portion of the buried conductive node contact conductive film to a predetermined depth. In this case, in forming the groove, an area larger than the area where the storage node contact and the storage node overlap is etched. This will be described later with reference to FIG. 3.

도 2c를 참조하면, 희생 절연막(220)을 제거한 후, 제1 절연막(210), 스페이서(240) 및 스토리지 노드 콘택(SNC)의 전면을 따라 제1 베리어막(310)을 형성한다. 제1 베리어막(310)은 도전막으로 형성되고 금속 예컨대, 티타늄(Ti)을 포함할 수 있다.Referring to FIG. 2C, after the sacrificial insulating layer 220 is removed, the first barrier layer 310 is formed along the entire surface of the first insulating layer 210, the spacer 240, and the storage node contact SNC. The first barrier layer 310 may be formed of a conductive layer and include a metal, for example, titanium (Ti).

이어서, 평탄화 공정 등을 수행하여 스페이서(240) 상부의 제1 베리어막(310)을 제거한다.Subsequently, the planarization process may be performed to remove the first barrier layer 310 formed on the spacer 240.

도 2d를 참조하면, 제1 베리어막(310) 및 스페이서(240)을 덮는 제2 절연막(320)을 형성한다. 제2 절연막(320)은 예컨대, 산화막 또는 TEOS(Tetra Ethyl Ortho Silicate)막을 포함할 수 있다.Referring to FIG. 2D, a second insulating layer 320 covering the first barrier layer 310 and the spacer 240 is formed. The second insulating layer 320 may include, for example, an oxide film or a Tetra Ethyl Ortho Silicate (TEOS) film.

이어서, 제2 절연막(320)을 제1 깊이(D1)보다 얕은 제2 깊이(D2)까지 식각한다. 결과적으로, 제2 절연막(320)은 상기 스토리지 노드 콘택(SNC)의 홈 일부를 매립한다. Subsequently, the second insulating layer 320 is etched to a second depth D2 that is shallower than the first depth D1. As a result, the second insulating layer 320 fills a portion of the groove of the storage node contact SNC.

도 2e를 참조하면, 제1 베리어막(310), 스페이서(240) 및 제2 절연막(320)의 전면을 따라 제2 베리어막(330)을 형성한 후, 평탄화 공정을 수행하여 스페이서(240) 상부의 제2 베리어막(330)을 제거한다. 제2 베리어막(330)은 도전막으로 형성되고 금속 예컨대, 티타늄(Ti)을 포함할 수 있다.Referring to FIG. 2E, after forming the second barrier film 330 along the entire surface of the first barrier film 310, the spacer 240, and the second insulating film 320, the planarization process is performed to form the spacer 240. The upper second barrier layer 330 is removed. The second barrier layer 330 may be formed of a conductive layer and include a metal, for example, titanium (Ti).

본 실시예는 스페이서(240) 상부의 제1 베리어막(310)과 제2 베리어막(330)을 각각 다른 공정 단계에서 제거하였다. 다만, 본 발명은 이에 한정되지 않고 다른 실시예에서, 도 2c에서 설명한 단계에서 스페이서(240) 상부의 제1 베리어막(310)을 제거하는 공정을 생략하고, 스토리지 노드 콘택(SNC)의 홈의 일부를 매립하는 제2 절연막(320)을 형성한 후, 제2 베리어막(330)을 전면적으로 형성한다. 이어서, 평탄화 공정 등을 수행함으로써 스페이서(240) 상부의 제2 베리어막(330)과 제1 베리어막(310)을 함께 제거하여 도 2e의 공정 결과물을 획득할 수 있다.In the present embodiment, the first barrier layer 310 and the second barrier layer 330 on the spacer 240 are removed in different process steps. However, the present invention is not limited thereto, and in another embodiment, the step of removing the first barrier layer 310 on the spacer 240 in the step described with reference to FIG. 2C is omitted, and the groove of the storage node contact SNC is omitted. After the second insulating layer 320 is partially embedded, the second barrier layer 330 is formed over the entire surface. Subsequently, by performing a planarization process, the second barrier layer 330 and the first barrier layer 310 may be removed together to obtain the process result of FIG. 2E.

도 2f를 참조하면, 도 2e의 공정 결과물을 덮는 식각 정지막(410) 및 층간 절연막(420)을 순서대로 형성한다. 식각 정지막(410)은 예컨대, 질화막을 포함할 수 있고, 층간 절연막(420)은 예컨대, 산화막을 포함할 수 있다. Referring to FIG. 2F, an etch stop layer 410 and an interlayer insulating layer 420 covering the process resultant of FIG. 2E are sequentially formed. The etch stop layer 410 may include, for example, a nitride layer, and the interlayer insulating layer 420 may include, for example, an oxide layer.

이어서, 층간 절연막(420)을 선택적으로 식각하여 상부 스토리지 노드홀(H2)을 형성한다. 이때, 스토리지 노드 콘택(SNC)의 배열과는 달리 상부 스토리지 노드홀(H2)은 스토리지 노드 사이의 간격을 최대로 활용하기 위하여 지그재그(Zigzag)로 배열되므로, 스토리지 노드 콘택(SNC)과 상부 스토리지 노드홀(H2)은 일부 영역만 중첩한다. Subsequently, the interlayer insulating layer 420 is selectively etched to form the upper storage node hole H2. In this case, unlike the arrangement of the storage node contacts SNC, the upper storage node holes H2 are arranged in zigzag to maximize the gap between the storage nodes, so that the storage node contacts SNC and the upper storage nodes are arranged. The hole H2 overlaps only some regions.

이어서, 층간 절연막(420)을 식각한 결과 노출되는 식각 정지막(410) 중 상부 스토리지 노드홀(H2) 과 스토리지 노드 콘택(SNC)이 중첩하는 일부 영역만을 식각하여 제2 베리어막(330)을 노출시키는 하부 스토리지 노드홀(H3)을 형성한다. 결과적으로, 스토리지 노드 콘택(SNC)이 형성되지 않은 영역의 상부에는 식각 정지막(410)이 존재하여 이웃하는 스토리지 노드 콘택(SNC) 및 후속 공정으로 형성될 스토리지 노드가 연결되는 것을 방지할 수 있다. Subsequently, only a portion of the etch stop layer 410 exposed as a result of etching the interlayer insulating layer 420 overlaps the second barrier layer 330 by etching the partial region where the upper storage node hole H2 and the storage node contact SNC overlap. A lower storage node hole H3 is formed to be exposed. As a result, an etch stop layer 410 may be present on the region where the storage node contact SNC is not formed to prevent the neighboring storage node contact SNC and the storage node to be formed by a subsequent process from being connected. .

이어서, 하부 스토리지 노드홀(H3)에 의해 노출된 제2 베리어막(330)을 제거하여 제2 절연막(320)을 노출시킨다.Subsequently, the second barrier layer 330 exposed by the lower storage node hole H3 is removed to expose the second insulating layer 320.

도 2g를 참조하면, 스토리지 노드홀(H2, H3)이 형성된 결과물의 전면을 따라 스토리지 노드용 도전막을 형성한 후, 전면 식각으로 층간 절연막(420)의 상부 및 하부 스토리지 노드홀(H3)의 바닥면에 형성된 상기 스토리지 노드용 도전막을 제거하여 스토리지 노드(SN)를 형성하면서, 제2 절연막(320)을 노출시킨다. Referring to FIG. 2G, after the conductive film for the storage node is formed along the front surface of the resultant product in which the storage node holes H2 and H3 are formed, the bottom of the upper and lower storage node holes H3 of the interlayer insulating layer 420 are formed by front etching. The second insulating layer 320 is exposed while removing the conductive layer for the storage node formed on the surface to form the storage node SN.

도 2h를 참조하면, 딥 아웃(Dip Out) 공정을 수행하여 층간 절연막(420) 및 스토리지 노드 콘택(SNC)의 홈에 매립된 제2 절연막(320)을 제거한다. Referring to FIG. 2H, a dip out process is performed to remove the interlayer insulating layer 420 and the second insulating layer 320 embedded in the groove of the storage node contact SNC.

본 공정 결과, 스토리지 노드(SN)는 제1 베리어막(310) 및 제2 베리어막(330)을 통해 하부 레이어(Layer)에 형성된 스토리지 노드 콘택(SNC)과 연결된다. 결과적으로, 스토리지 노드홀(H2, H3) 측벽에 형성된 스토리지 노드(SN) 뿐만 아니라, 스토리지 노드 콘택(SNC) 상에 형성된 도전 물질인 제1 베리어막(310) 및 제2 베리어막(330)이 모두 전기적으로 연결되어 스토리지 노드 면적(점선 참조)을 증가시킨다.As a result of the process, the storage node SN is connected to the storage node contact SNC formed in the lower layer through the first barrier layer 310 and the second barrier layer 330. As a result, not only the storage node SN formed on the sidewalls of the storage node holes H2 and H3, but also the first barrier layer 310 and the second barrier layer 330, which are conductive materials formed on the storage node contact SNC, are formed. All are electrically connected to increase the storage node area (see dotted line).

즉, 종래 기술에 따른 스토리지 노드 면적과 비교할 때, 스토리지 노드 콘택(SNC) 및 스토리지 노드(SN)의 중첩 면적보다 큰 홈의 내벽까지 스토리지 노드 면적으로 확보되어 캐패시터의 정전 용량이 개선된다. That is, compared with the storage node area according to the prior art, the storage node area is secured to the inner wall of the groove larger than the overlap area of the storage node contact SNC and the storage node SN, thereby improving the capacitance of the capacitor.

또한, 스토리지 노드(SN) 및 스토리지 노드 콘택(SNC)은 제1 베리어막(310) 및 제2 베리어막(330)으로 둘러싸인 면적을 공유하므로, 종래 기술과는 달리 스토리지 노드 콘택(SNC) 및 스토리지 노드(SN)의 오버랩 마진(Overlap Margin)을 고려할 필요가 없다.
In addition, since the storage node SN and the storage node contact SNC share an area surrounded by the first barrier layer 310 and the second barrier layer 330, the storage node SN and the storage node contact SNC are different from each other. It is not necessary to consider the overlap margin of the node SN.

다음으로, 장치를 설명한다.Next, the apparatus will be described.

도 2h를 다시 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는, 기판(100), 기판(100) 상에 형성된 게이트 구조물(110) 및 랜딩 플러그 콘택(LPC), 게이트 구조물(110) 및 랜딩 플러그 콘택(LPC) 상에 형성되면서 스토리지 노드 콘택홀(H1)을 갖는 제1 절연막(210), 스토리지 노드 콘택홀(H1) 측벽에 형성된 스페이서(240), 스토리지 노드 콘택홀(H1) 내에 형성되고 상부 전부를 식각하여 형성된 홈을 갖는 스토리지 노드 콘택(SNC), 상기 홈의 측벽 및 바닥면을 따라 형성된 제1 베리어막(310), 스토리지 노드 콘택(SNC) 상에 형성되어 스토리지 노드 콘택(SNC)과 일부가 중첩하는 스토리지 노드(SN) 및 제1 베리어막(310)과 스토리지 노드(SN)를 연결하는 제2 베리어막(330) 및 식각 정지막(410)을 포함한다.Referring back to FIG. 2H, a semiconductor device according to an embodiment of the present disclosure may include a substrate 100, a gate structure 110 formed on the substrate 100, a landing plug contact (LPC), a gate structure 110, and the like. The first insulating layer 210 formed on the landing plug contact LPC and having the storage node contact hole H1, the spacer 240 formed on the sidewall of the storage node contact hole H1, and the storage node contact hole H1. And a storage node contact (SNC) having a groove formed by etching all of the upper portion, a first barrier layer 310 formed along sidewalls and bottom surfaces of the groove, and a storage node contact (SNC) formed on the storage node contact (SNC). ) And a second barrier layer 330 and an etch stop layer 410 connecting the storage node SN and the first barrier layer 310 and the storage node SN overlapping each other.

스페이서(240)를 사이에 두고 스토리지 노드 콘택(SNC)과 스토리지 노드(SN)를 연결하는 제1 베리어막(310) 및 제2 베리어막(330)이 그 외의 영역에 형성된 동일한 층의 제1 베리어막(310) 및 제2 베리어막(330)과 분리되어, 이웃하는 복수의 스토리지 노드 콘택(SNC) 및 스토리지 노드(SN)가 절연된다. The first barrier of the same layer having the first barrier layer 310 and the second barrier layer 330 connecting the storage node contact SNC and the storage node SN with the spacer 240 interposed therebetween. The plurality of neighboring storage node contacts SNC and the storage node SN are insulated from the layer 310 and the second barrier layer 330.

또한, 식각 정지막(410)이 스토리지 노드(SN)가 스토리지 노드 콘택(SNC)과 중첩되는 영역 외의 영역에 형성된 제2 베리어막(330)과 연결되는 것을 방지하므로, 이웃하는 스토리지 노드 콘택(SNC) 및 스토리지 노드(SN)와 전기적으로 분리시킨다.
In addition, since the etch stop layer 410 prevents the storage node SN from being connected to the second barrier layer 330 formed in an area other than the overlapping area of the storage node contact SNC, the neighboring storage node contact SNC is prevented. ) And the storage node SN.

도 3은 본 발명의 다른 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 도면이다. 이하에서는 전술한 본 발명의 일 실시예와 동일한 부분에 대하여는 설명을 생략하기로 하고, 차이점만을 설명하기로 한다.
3 is a diagram for describing a semiconductor device and a method of manufacturing the same according to another exemplary embodiment of the present disclosure. Hereinafter, a description of the same parts as the above-described embodiment of the present invention will be omitted, and only differences will be described.

먼저, 제조 방법을 설명한다.First, a manufacturing method is demonstrated.

도 3을 참조하면, 상기 도 2b에서 설명한 실시예 대신, 스토리지 노드 콘택홀(H1) 내에 매립된 스토리지 노드 콘택용 도전막의 상부 일부를 소정 깊이 식각하여 스토리지 노드 콘택(SNC) 상부에 홈을 형성할 수 있다. Referring to FIG. 3, instead of the embodiment described with reference to FIG. 2B, a portion of the upper portion of the conductive layer for the storage node contact embedded in the storage node contact hole H1 is etched to a predetermined depth to form a groove on the storage node contact SNC. Can be.

이와 같이, 스토리지 노드 콘택용 도전막의 상부 일부를 소정 깊이 식각하여 홈을 형성하는 경우, 홈의 면적을 스토리지 노드 콘택(SNC) 및 스토리지 노드(SN)가 중첩되는 영역보다 넓게 형성함으로써, 스토리지 노드의 면적(점선 참조)을 증가시키고 캐패시터의 용량을 개선할 수 있다.
As described above, when the upper portion of the conductive layer for the storage node contact is etched to a predetermined depth to form the groove, the area of the groove is formed to be wider than the region where the storage node contact SNC and the storage node SN overlap each other. The area (see dotted line) can be increased and the capacity of the capacitor can be improved.

다음으로, 장치를 설명한다.Next, the apparatus will be described.

도 3을 다시 참조하면, 스토리지 노드 콘택홀(H1) 내에 형성되고 상부 일부를 식각하여 형성된 홈을 갖는 스토리지 노드 콘택(SNC)을 포함한다.
Referring to FIG. 3 again, the storage node contact hole H1 includes a storage node contact SNC having a groove formed in the upper portion of the storage node contact hole H1.

본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
It is to be noted that the technical spirit of the present invention has been specifically described in accordance with the above-described preferred embodiments, but it is to be understood that the above-described embodiments are intended to be illustrative and not restrictive. In addition, it will be understood by those of ordinary skill in the art that various embodiments are possible within the scope of the technical idea of the present invention.

100 : 기판 110: 게이트 구조물
LPC : 랜딩 플러그 콘택 SNC : 스토리지 노드 콘택
210 : 제1 절연막 240 : 스페이서
310 : 제1 베리어막 320 : 제2 절연막
330 : 제2 베리어막 410: 식각 정지막
SN : 스토리지 노드 100 substrate 110 gate structure
LPC: Landing Plug Contact SNC: Storage Node Contact
210: first insulating film 240: spacer
310: first barrier film 320: second insulating film
330: second barrier film 410: etch stop film
SN: Storage Node

Claims (5)

기판 상에 형성되고, 스토리지 노드 콘택홀을 갖는 절연막;
상기 스토리지 노드 콘택홀 측벽의 스페이서;
상기 스토리지 노드 콘택홀 내에 형성되고, 상부의 전부 또는 일부가 제거되어 형성된 홈을 갖는 스토리지 노드 콘택;
상기 홈의 측벽 및 바닥면을 따라 형성된 제1 베리어막;
상기 스토리지 노드 콘택 상에서 상기 스토리지 노드 콘택과 일부가 중첩하는 스토리지 노드; 및
상기 제1 베리어막과 상기 스토리지 노드를 연결하는 제2 베리어막을 포함하는
반도체 장치.
An insulating film formed on the substrate and having a storage node contact hole;
Spacers on sidewalls of the storage node contact holes;
A storage node contact formed in the storage node contact hole and having a groove formed by removing all or a portion of an upper portion thereof;
A first barrier film formed along sidewalls and bottom surfaces of the grooves;
A storage node partially overlapping with the storage node contact on the storage node contact; And
And a second barrier layer connecting the first barrier layer and the storage node.
Semiconductor device.
제1 항에 있어서,
상기 스토리지 노드 콘택의 상부 일부가 제거되어 형성된 홈의 면적은,
상기 스토리지 노드 콘택과 상기 스토리지 노드가 중첩되는 면적보다 큰
반도체 장치
The method according to claim 1,
The area of the groove formed by removing an upper portion of the storage node contact is
The storage node contact and the storage node is larger than the overlapping area
Semiconductor device
기판 상에 제1 절연막을 형성하는 단계;
상기 제1 절연막을 선택적으로 식각하여 스토리지 노드 콘택홀을 형성하는 단계;
상기 스토리지 노드 콘택홀 측벽에 스페이서를 형성하는 단계;
상기 스토리지 노드 콘택홀 내에 매립되는 스토리지 노드 콘택을 형성하는 단계;
상기 스토리지 노드 콘택의 상부의 전부 또는 일부를 제거하여 홈을 형성하는 단계;
상기 홈의 측벽 및 바닥면을 따라 제1 베리어막을 형성하는 단계;
상기 홈의 일부를 매립하는 제2 절연막을 형성하는 단계;
상기 제2 절연막 상에 상기 제1 베리어막과 연결되는 제2 베리어막을 형성하는 단계; 및
상기 스토리지 노드 콘택 상에 상기 스토리지 노드 콘택과 일부가 중첩하고, 상기 제1 및 제2 베리어막에 의해 상기 스토리지 노드 콘택과 연결되는 스토리지 노드를 형성하는 단계를 포함하는
반도체 장치의 제조 방법.
Forming a first insulating film on the substrate;
Selectively etching the first insulating layer to form a storage node contact hole;
Forming spacers on sidewalls of the storage node contact holes;
Forming a storage node contact embedded in the storage node contact hole;
Removing all or a portion of the top of the storage node contact to form a groove;
Forming a first barrier film along sidewalls and bottom surfaces of the grooves;
Forming a second insulating film filling a portion of the groove;
Forming a second barrier film connected to the first barrier film on the second insulating film; And
Forming a storage node on the storage node contact, wherein the storage node contact partially overlaps the storage node contact and is connected to the storage node contact by the first and second barrier films.
The manufacturing method of a semiconductor device.
제3 항에 있어서,
상기 스토리지 노드를 형성하는 단계는,
상기 제2 베리어막 상에 식각 정지막 및 층간 절연막을 순서대로 형성하는 단계;
상기 층간 절연막을 선택적으로 식각하여 상부 스토리지 노드홀을 형성하는 단계;
상기 식각 정지막을 상기 상부 스토리지 노드홀 및 상기 스토리지 노드 콘택이 중첩하는 영역만큼 식각하여 하부 스토리지 노드홀을 형성하는 단계;
상기 하부 스토리지 노드홀에 의해 드러나는 상기 제2 베리어막을 식각하는 단계;
상기 상하부 스토리지 노드홀의 내벽을 따라 스토리지 노드용 도전막를 형성하는 단계; 및
상기 스토리지 노드 콘택 및 상기 스토리지 노드가 중첩하는 영역에 형성된 상기 스토리지 노드용 도전막을 제거하는 단계를 포함하는
반도체 장치의 제조 방법.
The method of claim 3,
Forming the storage node,
Sequentially forming an etch stop layer and an interlayer insulating layer on the second barrier layer;
Selectively etching the interlayer insulating layer to form an upper storage node hole;
Etching the etch stop layer by an area overlapping the upper storage node hole and the storage node contact to form a lower storage node hole;
Etching the second barrier layer exposed by the lower storage node hole;
Forming a conductive layer for a storage node along inner walls of the upper and lower storage node holes; And
Removing the conductive layer for the storage node formed in an area where the storage node contact and the storage node overlap.
The manufacturing method of a semiconductor device.
제3 항에 있어서,
상기 스토리지 노드 콘택의 상부 일부를 제거하여 홈을 형성하는 단계는,
상기 스토리지 노드 콘택과 상기 스토리지 노드가 중첩되는 면적보다 큰 면적을 식각하여 홈을 형성하는 단계를 포함하는
반도체 장치의 제조 방법.The method of claim 3,
Removing the upper portion of the storage node contact to form a groove,
Etching the area larger than an area where the storage node contact and the storage node overlap to form a groove;
The manufacturing method of a semiconductor device.
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