KR20130007419A - Method of forming capacitor structure and silicon etching liquid used in the same - Google Patents

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Abstract

PURPOSE: A method for forming a capacitor structure and a silicon etching solution used in the same are provided to efficiently and accurately remove amorphous silicon or polycrystal silicon. CONSTITUTION: A method for forming a capacitor structure is as follows. A first coat film(1) and a second coat film(2) are formed on a silicon wafer(3). A photoresist(4) is patterned and opened using anisotropic dry etching technique to form concave portions(Ka). A conductive film is formed along the wall surfaces of the concave portions and the top surface of the second coat film. A laying film for protecting the conductive film is formed on the conductive film. The second coat film and the laying film are removed using wet etching technique. A capacitor structure is formed by successively forming a lower electrode, a capacity insulation layer, and an upper electrode.

Description

커패시터 구조의 형성 방법 및 이것에 사용되는 실리콘 에칭액{METHOD OF FORMING CAPACITOR STRUCTURE AND SILICON ETCHING LIQUID USED IN THE SAME}METHOD OF FORMING CAPACITOR STRUCTURE AND SILICON ETCHING LIQUID USED IN THE SAME

본 발명은 커패시터 구조의 형성 방법 및 이것에 사용되는 실리콘 에칭액에 관한 것이다.The present invention relates to a method of forming a capacitor structure and a silicon etchant used therein.

종래, DRAM의 커패시터 구조로서 컨케이브형이 채용되어 왔다. 이 구조에서는 실린더 구멍 내에 하부 전극막을 형성하고, 그 내측면만을 전극으로서 기능시킨다. 이것에 의하면, 확실히 커패시터가 차지하는 면적을 작게 할 수 있지만, 실린더 구멍의 지름도 필연적으로 축소된다. 한편, DRAM의 디바이스 동작에 필요한 용량은 확보하지 않으면 안된다. 이 양자를 충족시키기 위해서 실린더 구멍의 깊이는 점점 깊어져 그 미세 가공 기술면에서의 대응이 어렵게 되어지고 있다. 이러한 상황에 대응해서 실린더 구조의 하부 전극의 내측 뿐만 아니라 외측도 사용해서 커패시터의 애스펙트비를 저감시킬 수 있는 크라운형 커패시터도 제안되어 있다(예를 들면 특허문헌 1 참조).Conventionally, a concave type has been adopted as a capacitor structure of DRAM. In this structure, a lower electrode film is formed in the cylinder hole, and only its inner surface functions as an electrode. According to this, although the area which a capacitor occupies can be made small certainly, the diameter of a cylinder hole also inevitably reduces. On the other hand, the capacity required for DRAM device operation must be secured. In order to satisfy both, the depth of the cylinder hole becomes deeper, and the correspondence in the microfabrication technique becomes difficult. In response to such a situation, there is also proposed a crown capacitor capable of reducing the aspect ratio of the capacitor by using not only the inside but also the outside of the lower electrode of the cylinder structure (see Patent Document 1, for example).

상기한 바와 같이 커패시터 구조의 애스펙트비를 억제하는 노력은 되고 있지만, 미세한 실린더 구조나 그 구멍을 정밀도 좋게 가공해서 형성하는 것은 그 자체가 용이하지 않다. 통상 이 가공은 웨트 에칭에 의해 행해지고 있다. 즉, 에칭액에 의해 나노미터~서브마이크로미터 사이즈로 깊이가 있는 실린더벽을 갖는 통형상 구조를 반도체 기판에 남기도록 그 내외의 부재를 제거하지 않으면 안된다. 특히 실린더 구멍 내의 제거는 포위된 공간으로부터 재료를 도려내듯이 제거하지 않으면 안되어 웨트 에칭에 의해 행하는 가공으로서 곤란을 수반한다. 또한, 실린더 구조가 밀집한 부분에서는 그 구멍 바깥에서도 동일한 사정으로 에칭이 곤란하게 된다. 그 가공성을 중시해서 에칭력이 높은 용제를 적용하는 것도 고려되지만, 그 작용에 의해 전극이나 그 밖의 부위를 부식시켜 버릴 우려가 있다. 또한, 보다 애스펙트비를 크게 하기 위해서 충전재의 재료가 SiO2로부터 다결정 실리콘 또는 비정질 실리콘으로 변경되는 경향이며, 이것에 대응한 양호한 에칭을 가능하게 하지 않으면 안된다.Efforts have been made to suppress the aspect ratio of the capacitor structure as described above. However, it is not easy to process the microcylindrical structure and the hole by precisely forming them. Usually this process is performed by wet etching. That is, the inside and outside members must be removed by the etching solution so as to leave the cylindrical structure having a cylinder wall with a depth of nanometer to submicrometer size on the semiconductor substrate. In particular, removal in the cylinder hole involves difficulty as processing performed by wet etching as the material must be removed from the enclosed space. Moreover, in the part where the cylinder structure is dense, etching becomes difficult also in the same situation outside the hole. It is also considered to apply a solvent having a high etching power while focusing on the workability, but there is a concern that the electrode and other parts may be corroded by the action. In addition, the tendency than that of the filler material in order to increase the aspect ratio changed to a polysilicon or amorphous silicon from the SiO 2, should do not enable a good response to this etching.

일본 특허 공개 2010-199136호 공보Japanese Patent Publication No. 2010-199136

그런데, 커패시터 구조의 형성은 배치식 세정 처리 장치에 의한 경우와 매엽식 세정 처리 장치에 의한 경우가 있다. 어느 방식에 있어서나 소정의 온도조건으로 일정 시간 에칭 처리가 행해지므로 그 동안 에칭액의 활성이 유지되고 있는 것이 바람직하다. 특히 매엽식으로 행할 경우 순환된 상태로 에칭액이 세정에 사용되게 되므로 이 소정 온도에 있어서의 순환 유지에 의해서도 처리 능력이 떨어지지 않는 즉 장수명인 것이 요구된다.By the way, formation of a capacitor structure may be carried out by the batch type | mold washing | cleaning apparatus and the case of a single | leaf type washing | cleaning processing apparatus. In either system, since the etching process is performed for a predetermined time under a predetermined temperature condition, the activity of the etching solution is preferably maintained during that time. In particular, since the etching liquid is used for washing in a circulated state when the sheet is single-leaf type, it is required that the processing capacity does not decrease even when the circulation is maintained at this predetermined temperature, that is, it has a long life.

그래서, 본 발명은 반도체 기판에 요철 형상을 이루도록 비정질 실리콘 또는 다결정 실리콘을 적확하고 또한 효율적으로 제거할 수 있고, 게다가 그 에칭이 행해지는 조건 하에서 장시간 활성이 유지되는 실리콘 에칭액 및 이것을 사용한 커패시터 구조의 형성 방법의 제공을 목적으로 한다.Therefore, the present invention can accurately and efficiently remove amorphous silicon or polycrystalline silicon so as to form an uneven shape on a semiconductor substrate, and furthermore, to form a silicon etching solution and a capacitor structure using the same, in which the activity is maintained for a long time under the conditions in which the etching is performed. To provide a method.

상기 과제는 이하의 수단에 의해 해결되었다.The above problem has been solved by the following means.

(1)암모니아와, 히드록실아민 화합물, 염기성 유기 화합물, 및 금속 함유 염기성 화합물로 이루어지는 군에서 선택되는 적어도 1개의 특정 염기성 화합물을 조합해서 포함하는 실리콘 에칭액을 다결정 실리콘막 또는 비정질 실리콘막에 적용해서 상기 다결정 실리콘막 또는 비정질 실리콘막의 적어도 일부를 제거함으로써 커패시터가 되는 요철 형상을 형성하는 커패시터 구조의 형성 방법.(1) A silicon etching solution containing a combination of ammonia, at least one specific basic compound selected from the group consisting of a hydroxylamine compound, a basic organic compound, and a metal-containing basic compound is applied to a polycrystalline silicon film or an amorphous silicon film. And forming at least one portion of the polycrystalline silicon film or the amorphous silicon film to form a concave-convex shape serving as a capacitor.

(2) (1)에 있어서, 상기 특정 염기성 화합물은 수산화 테트라메틸암모늄, 수산화 칼륨, 히드록실아민 화합물 및 알칸올아민으로 이루어지는 군에서 선택되는 적어도 1종인 형성 방법.(2) The method according to (1), wherein the specific basic compound is at least one selected from the group consisting of tetramethylammonium hydroxide, potassium hydroxide, a hydroxylamine compound, and an alkanolamine.

(3) (1) 또는 (2)에 있어서, 상기 암모니아의 질량(MA)과 상기 특정 염기성 화합물의 질량(MSB)의 함유비(MA/MSB)는 0.1~10인 형성 방법.(3) The formation method as described in (1) or (2) whose content ratio (M A / M SB ) of the mass (M A ) of the said ammonia and the mass (M SB ) of the said specific basic compound is 0.1-10.

(4) (1)~(3) 중 어느 하나에 있어서, 상기 암모니아의 농도는 5~25질량%인 형성 방법.(4) The formation method in any one of (1)-(3) whose density | concentration of the said ammonia is 5-25 mass%.

(5) (1)~(4) 중 어느 하나에 있어서, 상기 특정 염기성 화합물의 농도는 1~25질량%인 형성 방법.(5) The formation method in any one of (1)-(4) whose density | concentration of the said specific basic compound is 1-25 mass%.

(6) (1)~(5) 중 어느 하나에 있어서, 매엽식 처리 장치에 의해 상기 다결정 실리콘막 또는 비정질 실리콘막의 적어도 일부의 제거를 행하는 형성 방법.(6) The formation method according to any one of (1) to (5), wherein at least a part of the polycrystalline silicon film or the amorphous silicon film is removed by the sheet processing apparatus.

(7) (1)~(6) 중 어느 하나에 있어서, 상기 에칭액이 상기 암모니아를 포함하는 A제와 상기 특정 염기성 화합물을 포함하는 B제로 이루어지고, 사용시에 A제와 B제를 혼합하는 형성 방법.(7) The formation according to any one of (1) to (6), wherein the etching solution is composed of an A agent containing the ammonia and a B agent containing the specific basic compound, and the A agent and the B agent are mixed at the time of use. Way.

(8) (1)~(7) 중 어느 하나에 있어서, 상기 커패시터 구조를 구성하는 요철 형상부가 TiN을 포함해서 이루어지는 형성 방법.(8) The formation method in any one of (1)-(7) in which the uneven | corrugated shape part which comprises the said capacitor structure contains TiN.

(9) (1)~(8) 중 어느 하나에 있어서, 상기 실리콘 에칭액에 의해 상기 다결정 실리콘막 또는 비정질 실리콘막의 적어도 일부를 제거해서 애스펙트비(깊이/개구폭) 10 이상의 트렌치 구조를 형성하는 형성 방법.(9) The formation according to any one of (1) to (8), wherein the silicon etching solution removes at least a portion of the polycrystalline silicon film or the amorphous silicon film to form a trench structure having an aspect ratio (depth / opening width) of 10 or more. Way.

(10) (1)~(9) 중 어느 하나에 있어서, TiN, Ti, 또는 W로 이루어지는 전극막을 적어도 상기 요철구조의 벽면에 남기면서 상기 다결정 실리콘막 또는 상기 비정질 실리콘막에 대해서 에칭을 행하는 것을 특징으로 하는 형성 방법.(10) The etching according to any one of (1) to (9), wherein the polycrystalline silicon film or the amorphous silicon film is etched while leaving an electrode film made of TiN, Ti, or W at least on the wall surface of the uneven structure. Forming method characterized by.

(11) (1)~(10) 중 어느 하나에 있어서, 상기 다결정 실리콘막 또는 상기 비정질 실리콘막을 갖는 실질적으로 평평한 면을 갖는 반도체 기판을 준비하고, 상기 반도체 기판의 표면에 상기 에칭액을 적용해서 상기 다결정 실리콘막 또는 상기 비정질 실리콘막을 제거하여 그 제거된 부분을 오목부로 하고, 기판 내에 남겨진 볼록부를 커패시터의 하부 전극으로 하는 형성 방법.(11) The semiconductor substrate according to any one of (1) to (10), wherein the semiconductor substrate having a substantially flat surface having the polycrystalline silicon film or the amorphous silicon film is prepared, and the etching solution is applied to the surface of the semiconductor substrate. And removing the polycrystalline silicon film or the amorphous silicon film to form the recessed portion, and the convex portion left in the substrate as the lower electrode of the capacitor.

(12) (11)에 있어서, 상기 볼록부는 TiN으로 구성되어 있는 형성 방법.(12) The formation method according to (11), wherein the convex portion is made of TiN.

(13) 다결정 실리콘막 또는 비정질 실리콘막의 적어도 일부를 제거함으로써 커패시터가 되는 요철 형상을 이루어 커패시터 구조를 형성하기 위한 에칭액으로서, 암모니아와, 히드록실아민 화합물, 염기성 유기 화합물, 및 금속 함유 염기성 화합물로 이루어지는 군에서 선택되는 적어도 1개의 특정 염기성 화합물을 조합해서 포함하는 것을 특징으로 하는 실리콘 에칭액.(13) An etchant for forming a capacitor structure by removing at least a part of a polycrystalline silicon film or an amorphous silicon film to form a concave-convex shape serving as a capacitor, comprising an ammonia, a hydroxylamine compound, a basic organic compound, and a metal-containing basic compound. A silicon etching solution comprising at least one specific basic compound selected from the group in combination.

(14) (13)에 있어서, 상기 특정 염기성 화합물이 수산화 테트라메틸암모늄, 수산화 칼륨, 히드록실아민 화합물 및 알칸올아민으로 이루어지는 군에서 선택되는 적어도 1종인 에칭액.(14) The etching liquid according to (13), wherein the specific basic compound is at least one selected from the group consisting of tetramethylammonium hydroxide, potassium hydroxide, hydroxylamine compound, and alkanolamine.

(15) (13) 또는 (14)에 있어서, 상기 암모니아와 상기 특정 염기성 화합물의 함유 질량비는 0.1~10인 에칭액.(15) The etching liquid according to (13) or (14), wherein a content mass ratio of the ammonia and the specific basic compound is 0.1 to 10.

(16) (13)~(15) 중 어느 하나에 있어서, 상기 암모니아의 농도는 5~25질량%인 에칭액.(16) The etching liquid in any one of (13)-(15) whose density | concentration of the said ammonia is 5-25 mass%.

(17) (13)~(16) 중 어느 하나에 있어서, 상기 특정 염기성 화합물의 농도는 1~25질량%인 에칭액.The etching liquid in any one of (17) (13)-(16) whose density | concentration of the said specific basic compound is 1-25 mass%.

(18) (13)~(17) 중 어느 하나에 있어서, 매엽식 처리 장치에서 사용하는 에칭액.(18) The etching liquid according to any one of (13) to (17), which is used in a sheet processing apparatus.

(19) (13)~(18) 중 어느 하나에 있어서, 상기 암모니아를 함유하는 A제와 상기 특정 염기성 화합물을 함유하는 B제로 이루어지고, 사용시에 양쪽 제를 혼합해서 사용하는 키트로 한 것을 특징으로 하는 에칭액.(19) The kit according to any one of (13) to (18), comprising a agent A containing the ammonia and a agent B containing the specific basic compound, wherein both kits are mixed and used at the time of use. Etching liquid.

(20) (13)~(18) 중 어느 하나에 있어서, 상기 커패시터 구조를 구성하는 요철 형상부가 TiN을 포함해서 이루어지는 에칭액.(20) The etching liquid in any one of (13)-(18) in which the uneven | corrugated shape part which comprises the said capacitor structure contains TiN.

(발명의 효과)(Effects of the Invention)

본 발명의 실리콘 에칭액 및 이것을 사용한 커패시터 구조의 형성 방법에 의하면, 반도체 기판에 요철 형상을 이루도록 비정질 실리콘 또는 다결정 실리콘을 적확하고 또한 효율 좋게 제거할 수 있고, 게다가 그 에칭이 행해지는 조건 하에서 장시간 활성이 유지된다는 우수한 효과를 발휘한다. 또한, 본 발명에 의하면, 필요에 의해 에칭 잔사의 제거도 동시에 달성하여 공정의 효율화를 가능하게 한다.According to the silicon etching solution of the present invention and a method of forming a capacitor structure using the same, amorphous silicon or polycrystalline silicon can be removed accurately and efficiently so as to form an uneven shape on a semiconductor substrate, and furthermore, long-term activity is performed under the conditions under which the etching is performed. It is excellent to maintain. In addition, according to the present invention, the removal of the etching residue is also simultaneously achieved as necessary, thereby making the process more efficient.

도 1은 본 발명에 적용되는 커패시터 구조의 제작 공정예를 모식적으로 나타내는 단면도이다.
도 2는 본 발명에 적용되는 커패시터 구조의 제작 공정예를 모식적으로 나타내는 단면도이다(도 1의 계속).
도 3은 본 발명에 적용되는 커패시터 구조의 제작 공정예를 모식적으로 나타내는 단면도이다(도 2의 계속).
도 4는 본 발명에 적용되는 커패시터 구조의 제작 공정예를 모식적으로 나타내는 단면도이다(도 3의 계속).
도 5는 본 발명에 적용되는 커패시터 구조의 다른 예를 모식적으로 나타내는 단면도이다.
도 6은 본 발명에 적용되는 커패시터 구조의 다른 제작 공정예를 모식적으로 나타내는 단면도이다.
도 7은 도 6에 나타낸 VII-VII선 단면의 단면도이다.
BRIEF DESCRIPTION OF THE DRAWINGS It is sectional drawing which shows typically the manufacturing process example of the capacitor structure applied to this invention.
It is sectional drawing which shows typically the example of the manufacturing process of the capacitor structure applied to this invention (continuation of FIG. 1).
3 is a cross-sectional view schematically showing an example of the manufacturing process of the capacitor structure applied to the present invention (continued in FIG. 2).
It is sectional drawing which shows typically the example of the manufacturing process of the capacitor structure applied to this invention (continuation of FIG. 3).
5 is a cross-sectional view schematically showing another example of a capacitor structure applied to the present invention.
6 is a cross-sectional view schematically showing another example of the manufacturing process of the capacitor structure applied to the present invention.
FIG. 7 is a cross-sectional view taken along the line VII-VII shown in FIG. 6. FIG.

[커패시터 구조의 형성][Formation of Capacitor Structure]

우선, 본 발명에 의한 에칭액에 대해서 설명하기 전에 본 발명에 있어서 바람직하게 채용할 수 있는 커패시터 구조의 제조예에 대해서 도 1~도 5에 의거해 설명한다. 또한, 하기 상세한 설명에서는 커패시터 구조의 형성에 대해서 주로 설명하지만, 본 발명이 이것에 한정해서 해석되는 것은 아니다.First, before demonstrating the etching liquid by this invention, the manufacture example of the capacitor structure which can be preferably employ | adopted in this invention is demonstrated based on FIGS. In addition, although the formation of a capacitor structure is mainly demonstrated in the following detailed description, this invention is limited to this and is not interpreted.

(공정 a)(Step a)

본 실시형태의 제조예에 있어서는 실리콘 웨이퍼(3) 상에 제 1 성형막(1)과 제 2 성형막(2)이 형성되어 있다. 제 1 성형막(1)은 실린더 구멍의 개공시의 에칭 스토퍼막이며, 제 2 성형막(2)과 이방성 드라이에칭 프로세스로 에칭 레이트비를 갖는 막이다. 제 1 성형막(1)으로서는 예를 들면 LP-CVD 프로세스로 형성한 질화막 등을 들 수 있다. 한편, 제 2 성형막(2)에는 다결정 실리콘 또는 비정질 실리콘의 막을 들 수 있다. 또한 도시되어 있지 않지만 보호막을 형성해도 좋다.In the manufacturing example of the present embodiment, the first molded film 1 and the second molded film 2 are formed on the silicon wafer 3. The 1st shaping | molding film 1 is an etching stopper film | membrane at the time of opening of a cylinder hole, and is a film which has an etching rate ratio by the 2nd shaping | molding film 2 and an anisotropic dry etching process. As the 1st molded film 1, the nitride film formed by the LP-CVD process, etc. are mentioned, for example. On the other hand, the film of polycrystalline silicon or amorphous silicon can be mentioned for the 2nd shaping | molding film 2, for example. Although not shown, a protective film may be formed.

또한, 실리콘 웨이퍼(3)는 대폭 간략화해서 단층의 것으로서 나타내고 있지만, 통상은 여기에 소정의 회로 구조가 형성되어 있다. 예를 들면, 분리 절연막, 게이트 산화막, 게이트 전극, 확산층 영역, 폴리실리콘 플러그, 산화 실리콘막, 질화 실리콘막, 비트선, 금속 플러그, 질화막, 플라즈마 산화막, BPSG막 등을 사용한 것을 들 수 있다(예를 들면 상기 특허문헌 1 참조). 또한, 도 1~도 5에 있어서는 특히 해칭을 부여해서 나타내고 있지 않지만, 각 부재의 단면을 나타내고 있다(도 3(f)의 하측 도면은 평면도이다).In addition, although the silicon wafer 3 is greatly simplified and shown as a single | mono layer, normally, the predetermined circuit structure is formed here. For example, those using a separation insulating film, a gate oxide film, a gate electrode, a diffusion layer region, a polysilicon plug, a silicon oxide film, a silicon nitride film, a bit line, a metal plug, a nitride film, a plasma oxide film, a BPSG film, and the like can be mentioned. For example, refer to the said patent document 1). In addition, although hatching is given in particular in FIGS. 1-5, the cross section of each member is shown (the lower figure of FIG. 3 (f) is a top view).

(공정 b)(Step b)

이어서, 포토리소그래피 공정을 사용해서 포토레지스트(4)를 패터닝한 후, 이방성 드라이 에칭으로 개공한다(오목부(Ka)). 이 때의 포토레지스트(4) 및 드라이 에칭의 방법에 대해서는 이러한 종류의 제품에 적용되는 통상의 물 또는 방법을 적용하면 좋다.Subsequently, the photoresist 4 is patterned using a photolithography step, and then opened by anisotropic dry etching (concave portion Ka). As for the photoresist 4 and the method of dry etching at this time, any ordinary water or method applied to this kind of product may be applied.

(공정 c), (공정 d)(Step c), (Step d)

또한, 개공 후에 오목부(Ka)의 벽면(Wa)과 성형막(실리콘막)(2)의 상면(Wb)을 따라 TiN으로 이루어지는 도전막(5)을 형성한다. 그리고, 또한 도전막(5)을 보호하기 위한 매설막(6)(예를 들면 다결정 실리콘 또는 비정질 실리콘의 막)을 오목부에 충전하도록 순차 성막한다. 이 때 중간적으로(도전막(5) 형성 후에) 형성되는 오목부를 Kb로서 나타내고 있다.Further, after the opening, a conductive film 5 made of TiN is formed along the wall surface Wa of the recess Ka and the upper surface Wb of the molded film (silicon film) 2. Further, further, a buried film 6 (for example, a film of polycrystalline silicon or amorphous silicon) for protecting the conductive film 5 is sequentially formed so as to fill the recess. At this time, the recessed part formed intermediately (after formation of the conductive film 5) is shown as Kb.

(공정 e)(Step e)

매설막(6)의 성막 후에는 CMP(chemical mechanical polishing: 화학 기계 연마)로 웨이퍼 표면의 매설막(6) 및 도전막(5)(도 2, 도 3)의 일부를 제거해서 에치백 라인(E)까지 노출시킨다. 여기에서, 제 2 절연막(2) 및 매설막(6)을 웨트 에칭에 의해 제거한다. 본 발명에 있어서는 이 공정이 중요하며, 후술하는 본 발명에 의한 에칭액이 높은 효과를 발휘한다. 이 공정을 거쳐 실린더 구멍(Kc)을 갖는 커패시터의 하부 전극(실린더벽)(50)(도 3)이 형성된다. 실린더 구멍벽의 깊이(h2)는 특별히 한정되지 않지만, 이 종류의 디바이스의 통상의 구조를 고려하면, 500~2000nm인 것이 실제적이다. 또한, 본 발명의 에칭액은 상기한 바와 같이 에치백 등에 의해 평활하게 된 면에 적용하는 것이 바람직하고, 그것으로부터 매설막을 제거해서 트렌치 구조를 형성하는 것이 바람직하다.After the deposition film 6 is formed, a part of the buried film 6 and the conductive film 5 (FIGS. 2 and 3) on the wafer surface is removed by chemical mechanical polishing (CMP) to remove the etch back line ( E). Here, the second insulating film 2 and the buried film 6 are removed by wet etching. In this invention, this process is important and the etching liquid by this invention mentioned later exhibits a high effect. Through this process, the lower electrode (cylinder wall) 50 (FIG. 3) of the capacitor having the cylinder hole Kc is formed. Although the depth h 2 of the cylinder hole wall is not particularly limited, considering the normal structure of this kind of device, it is practical that it is 500 to 2000 nm. Moreover, it is preferable to apply the etching liquid of this invention to the surface smoothed by etch back etc. as mentioned above, and to remove a buried film from it, and to form a trench structure.

(공정 f)(Process f)

상기한 바와 같이 해서 형성한 커패시터의 하부 전극(50) 형성 후에 용량 절연막(9)을 형성하고, 이어서 플레이트 전극(상부 전극)(도시 생략)의 형성을 순차 행함으로써 커패시터 구조(10)를 형성할 수 있다. 또한, 본 명세서에 있어서 커패시터 구조란 커패시터 그 자체이어도 커패시터의 일부를 구성하는 구조부이어도 좋고, 도 4에 나타낸 예에서는 하부 전극(50)과 용량 절연막(9)으로 구성되는 것으로서 커패시터 구조(10)를 나타내고 있다. 또한, 도시한 것에서는 하부 전극(50)과 웨이퍼(3)를 성형막(1)으로 분리한 구성으로서 나타내고 있지만, 필요에 따라 동일 도면 또는 별도의 위치에서 양자가 전기적으로 접속된 구성인 것으로서 이해해도 좋다. 예를 들면, 성형막(1)의 부분에 플러그 구조나 다마신 구조를 형성해서 도통을 확보하는 구조이거나, 하부 전극(50)을 성형막(1)을 관통하는 형태로 형성한 것이거나 해도 좋다. 또한, 용량 절연막은 하부 전극(50) 뿐만 아니라, 그 밖의 기판표면에 형성되어 있어도 좋다.After forming the lower electrode 50 of the capacitor formed as described above, the capacitor insulating film 9 is formed, and then the capacitor structure 10 is formed by sequentially forming plate electrodes (upper electrodes) (not shown). Can be. In the present specification, the capacitor structure may be either the capacitor itself or a structural portion constituting a part of the capacitor. In the example shown in FIG. 4, the capacitor structure 10 is formed by the lower electrode 50 and the capacitor insulating film 9. It is shown. In addition, although shown in the figure as the structure which isolate | separated the lower electrode 50 and the wafer 3 by the shaping | molding film 1, it understands that it is a structure in which both were electrically connected at the same drawing or another position as needed. Also good. For example, a plug structure or a damascene structure may be formed in a portion of the molded film 1 to secure conduction, or the lower electrode 50 may be formed to pass through the molded film 1. . The capacitor insulating film may be formed not only on the lower electrode 50 but also on the other substrate surface.

도 5는 상기 실시형태의 커패시터 구조의 변형예를 나타내고 있다. 이 예에서는 하부 전극(실린더 구조)의 저부(81)와 주요부(82)는 다른 재료로 구성되어 있다. 예를 들면, 저부(81)를 Si3N4로 구성하고, 주요부(82)를 TiN으로 구성하는 예를 들 수 있다. 또한, 도 4, 도 5에서는 구조를 단면도로서 나타내고 있다.5 shows a modification of the capacitor structure of the above embodiment. In this example, the bottom portion 81 and the main portion 82 of the lower electrode (cylinder structure) are made of different materials. For example, there may be mentioned an example of constituting the bottom (81) with Si 3 N 4, and constituting the main part 82 as TiN. In addition, the structure is shown as sectional drawing in FIG.

이어서, 도 6, 도 7에 의거해서 상기 실시형태의 변형예(보호부(7)가 있는 형태)에 대해서 설명한다. 본 실시형태에서는 전극 보호막(7)을 형성한다. 전극 보호막은 커패시터 구조 형성시의 실리콘 재료의 제거에 사용하는 웨트 에칭액에 대해서 충분한 내성을 갖는 절연막인 것이 바람직하다. 또한 실린더 구멍(Ka)의 전체에 균일하게 성막할 수 있는 것이 바람직하다. 예를 들면, ALD(Atomic Layer Deposition)법을 사용한 질화막이나 5산화 탄탈(Ta2O5)막 등을 들 수 있다. 이것을 형성하는 순서는 특별히 한정되지 않지만, 등방성 에칭에 의해 전극 보호막의 성장후 전극 보호막을 제거한다. 구체적으로는 우선 성형막(2)을 성형층(21)을 포함하는 3층의 것으로 구성해 둔다(도 6(a)). 이것을 에칭하지만, 성형막(21)은 등방성 에칭에 있어서 에칭되기 쉬운 것이 채용되고 있다. 그 때문에, 등방성 에칭에 의해 이 부분에 함몰부(Va)가 형성된다(도 6(b)). 그 후, 보호막(도시 생략)을 형성하면, 오목부(Ka)의 벽면에 형성된 이 함몰부를 포함해서 표면이 보호막으로 덮여진다. 즉, 이 함몰부 내에 전극 보호막이 충전된다. 그 후, 등방성 에칭을 실시하면 보호부(7)만이 남겨진 상태가 된다. 이 이후는 상기 실시형태와 마찬가지로 도전막(5)을 적용해서 하부 전극(50)을 형성할 수 있다. 이어서, 본 실시형태의 에칭액으로 실리콘막 및 매설막을 제거하면 후기 하부 전극(50)을 이루었을 때 그것에 돌출된 전극 보호부(도시 생략)를 형성할 수 있다(도 6(c)). 이 전극 보호용 돌출부의 구조나 이점에 대해서는 일본 특허 공개 2010-199136호 공보에 상세하게 개시되어 있다. Next, based on FIG. 6, FIG. 7, the modification (the form with the protection part 7) of the said embodiment is demonstrated. In this embodiment, the electrode protective film 7 is formed. It is preferable that an electrode protective film is an insulating film which has sufficient tolerance with respect to the wet etching liquid used for the removal of the silicon material at the time of capacitor structure formation. Moreover, it is preferable that it can form into a film all over the cylinder hole Ka uniformly. For example, a nitride film, a tantalum pentoxide (Ta 2 O 5 ) film, etc. using ALD (Atomic Layer Deposition) method are mentioned. The order of forming this is not particularly limited, but after the growth of the electrode protective film, the electrode protective film is removed by isotropic etching. Specifically, first, the molded film 2 is composed of three layers including the molded layer 21 (Fig. 6 (a)). Although this is etched, what is easy to be etched in the isotropic etching of the molded film 21 is employ | adopted. Therefore, the recessed part Va is formed in this part by isotropic etching (FIG. 6 (b)). Then, when a protective film (not shown) is formed, the surface is covered with a protective film including this depression formed on the wall surface of the recess Ka. That is, an electrode protective film is filled in this recessed part. After that, when isotropic etching is performed, only the protection part 7 is left. Thereafter, the lower electrode 50 can be formed by applying the conductive film 5 as in the above embodiment. Subsequently, when the silicon film and the buried film are removed with the etching solution of the present embodiment, an electrode protective portion (not shown) protruding therefrom when the lower lower electrode 50 is formed can be formed (Fig. 6 (c)). The structure and advantage of this electrode protection protrusion are disclosed in detail in Japanese Patent Laid-Open No. 2010-199136.

본 변형예에 있어서는 실린더 구멍(Kc)으로부터의 매설막의 제거가 곤란한 것은 처음부터 보호부(7)이 있기 때문에 전극(50)간의 간극(오목형상부)(Kd)으로부터의 성형막(2)의 제거도 어렵게 된다. 오히려, 외측으로 돌출하는 보호부(7)가 둑과 같이 기능해서 그 하측에 있는 성형막의 제거 방출을 현저하게 곤란하게 하는 경우가 있다. 본 발명의 에칭액은 이러한 제거가 곤란한 형태에 있어서 특히 높은 효과를 발휘하기 때문에 그 적용이 바람직하다.In the present modification, it is difficult to remove the buried film from the cylinder hole Kc, since the protective part 7 is present from the beginning, so that the molded film 2 from the gap (concave-shaped part) Kd between the electrodes 50 can be obtained. It is also difficult to remove. Rather, the protective portion 7 protruding outward may function like a weir, making it difficult to remove and release the molded film underneath. Since the etching liquid of this invention exhibits especially high effect in the form which such removal is difficult, the application is preferable.

[실리콘 에칭액][Silicon etching solution]

이어서, 상기 공정 e에 있어서 설명한 웨트 에칭에 매우 효과적으로 사용할 수 있는 본원 발명의 실리콘 에칭액의 바람직한 실시형태에 대해서 설명한다. 본 실시형태의 에칭액에 있어서는 암모니아 및 특정 염기성 화합물을 조합해서 적용함으로써 전극 등의 부재를 손상시키지 않고 상술한 바와 같은 요철 형상이 있는 커패시터 구조의 형성에 의한 다결정 실리콘막 또는 비정질 실리콘막의 제거를 적확하게 행하는 것을 가능하게 했다. 그 상세한 이유는 미해명의 점을 포함하지만, 이하와 같이 추정된다. 즉, 암모니아는 저분자이며 또한 저pKb이기 때문에 계 중에 많은 수산기를 포함시킬 수 있다. 그 때문에 높은 실리콘 에칭 속도를 실현할 수 있다. 그러나, 암모니아는 휘발되기 쉽고, 그 효과의 발현 기간이 매우 짧아지기 쉽다. 상세한 것은 불분명하지만, 특정 염기성 화합물을 조합함으로써 장기간 계 중에 수산기를 유지하는 것이 가능하게 되고, 높은 에칭 속도를 장시간 유지할 수 있다고 생각되고 있다.Next, preferable embodiment of the silicon etching liquid of this invention which can be used very effectively for the wet etching demonstrated in the said process e is described. In the etching solution of the present embodiment, a combination of ammonia and a specific basic compound is used to accurately remove a polycrystalline silicon film or an amorphous silicon film by forming a capacitor structure having an uneven shape as described above without damaging a member such as an electrode. Made it possible to do. The detailed reason includes the point of unexplained, but is estimated as follows. That is, since ammonia is low molecular weight and low pKb, many hydroxyl groups can be contained in a system. Therefore, a high silicon etching rate can be realized. However, ammonia tends to volatilize and the expression period of the effect tends to be very short. Although it is not clear in detail, it is thought that by combining a specific basic compound, it becomes possible to hold a hydroxyl group in a long term system, and to maintain a high etching rate for a long time.

또한, 본 명세서에 있어서, 특정의 제를 조합한 액이란 상기 제를 함유하는 액조성물을 의미하는 것 이외에 사용전에 각각의 제 또는 그것을 함유하는 액을 혼합해서 사용하는 키트로서의 의미를 포함하는 것이다.In addition, in this specification, the liquid which combined the specific agent means not only the liquid composition containing the said agent, but also includes the meaning as a kit which mixes each agent or the liquid containing it before use, and uses it.

(암모니아)(ammonia)

본 실시형태의 에칭액은 암모니아를 필수 성분으로서 함유한다. 암모니아의 농도가 5~25질량%인 것이 바람직하고, 10~20질량%인 것이 더욱 바람직하다. 상기 하한값 이상으로 함으로써 높은 에칭 속도를 실현할 수 있다. 또 상기 상한값 이하로 함으로써 에칭 속도의 경시 쇠퇴를 완만하게 할 수 있다.The etching liquid of this embodiment contains ammonia as an essential component. It is preferable that the density | concentration of ammonia is 5-25 mass%, and it is more preferable that it is 10-20 mass%. By carrying out more than the said lower limit, high etching rate can be implement | achieved. Moreover, the time-dependent decline of an etching rate can be made gentle by using below the said upper limit.

(특정 염기성 화합물)(Specific basic compounds)

본 실시형태의 에칭액은 암모니아와 함께 암모니아 이외의 특정 염기성 화합물을 포함한다. 특정 염기성 화합물은 히드록실아민 화합물, 염기성 유기 화합물, 및 금속 함유 염기성 화합물로 이루어지는 군에서 선택된다.The etching liquid of this embodiment contains specific basic compounds other than ammonia with ammonia. The specific basic compound is selected from the group consisting of a hydroxylamine compound, a basic organic compound, and a metal-containing basic compound.

·염기성 유기 화합물Basic organic compound

염기성 유기 화합물의 구성 원소로서 탄소 및 질소를 갖는 것이 바람직하고, 아미노기를 갖는 것이 보다 바람직하다. 구체적으로는 염기성 유기 화합물은 유기 아민 및 제4급 암모늄 수산화물로 이루어지는 군에서 선택된 적어도 1개의 화합물인 것이 바람직하다. 또한, 유기 아민이란 구성 원소로서 탄소를 포함하는 아민을 의미한다.It is preferable to have carbon and nitrogen as a structural element of a basic organic compound, and it is more preferable to have an amino group. Specifically, the basic organic compound is preferably at least one compound selected from the group consisting of organic amines and quaternary ammonium hydroxides. In addition, an organic amine means the amine containing carbon as a structural element.

본 실시형태의 에칭액의 유기 알칼리 화합물로서 사용되는 유기 아민에는 모노에탄올아민, 디에탄올아민, 트리에탄올아민, 디에틸렌글리콜아민, N-히드록실에틸피페라진 등의 알칸올아민, 및/또는 에틸아민, 벤질아민, 디에틸아민, n-부틸아민, 3-메톡시프로필아민, tert-부틸아민, n-헥실아민, 시클로헥실아민, n-옥틸아민, 2-에틸헥실아민, o-크실렌디아민, m-크실릴렌디아민, 1-메틸부틸아민, 에틸렌디아민(EDA), 1,3-프로판디아민, 2-아미노벤질아민, N-벤질에틸렌디아민, 디에틸렌트리아민, 트리에틸렌테트라민 등의 수산기를 갖지 않는 유기 아민이 포함된다. 상기 작용이 효과적으로 발휘되는 관점에서 알칸올아민이 바람직하고, 그 중에서도 모노에탄올아민, 디에탄올아민, 트리에탄올아민, 디에틸렌글리콜아민, 에틸렌디아민(EDA), 1,3-프로판디아민, 디에틸렌트리아민, 트리에틸렌테트라민이 바람직하다. 또한, 본 명세서에 있어서의 화합물·기(원자단)의 표기에 있어서 치환 및 무치환을 기재하지 않는 표기는 치환기를 갖지 않는 것과 함께 치환기를 갖는 것도 포함하는 것이다. 예를 들면 「알킬기」란 치환기를 갖지 않는 알킬기(무치환 알킬기) 뿐만 아니라, 치환기를 갖는 알킬기(치환 알킬기)도 포함하는 것이다.Examples of the organic amine used as the organic alkali compound of the etching solution of the present embodiment include alkanolamines such as monoethanolamine, diethanolamine, triethanolamine, diethylene glycol amine, N-hydroxyethyl piperazine, and / or ethylamine, Benzylamine, diethylamine, n-butylamine, 3-methoxypropylamine, tert-butylamine, n-hexylamine, cyclohexylamine, n-octylamine, 2-ethylhexylamine, o-xylenediamine, m Hydroxyl groups such as xylylenediamine, 1-methylbutylamine, ethylenediamine (EDA), 1,3-propanediamine, 2-aminobenzylamine, N-benzylethylenediamine, diethylenetriamine, triethylenetetramine Organic amines that do not have. Alkanolamines are preferable from the viewpoint of effectively exerting the above-mentioned action, and among them, monoethanolamine, diethanolamine, triethanolamine, diethylene glycol amine, ethylenediamine (EDA), 1,3-propanediamine and diethylenetriamine And triethylenetetramine are preferred. In addition, in description of a compound and group (atom group) in this specification, the description which is not describing substitution and unsubstitution includes what has a substituent with the thing which does not have a substituent. For example, an "alkyl group" includes not only the alkyl group (unsubstituted alkyl group) which does not have a substituent but the alkyl group (substituted alkyl group) which has a substituent.

알칼리 화합물로서 사용되는 제4급 암모늄 수산화물로서는 테트라알킬암모늄 수산화물이 바람직하고, 저급(탄소수 1~4) 알킬기로 치환된 테트라알킬암모늄 수산화물이 보다 바람직하고, 구체적으로는 테트라메틸암모늄히드록시드(TMAH), 테트라에틸암모늄히드록시드(TEAH), 테트라프로필암모늄히드록시드(TPAH), 테트라부틸암모늄히드록시드(TBAH) 등을 들 수 있다. 또한 제4급 암모늄 수산화물로서 트리메틸히드록시에틸암모늄히드록시드(콜린), 메틸트리(히드록시에틸)암모늄히드록시드, 테트라(히드록시에틸)암모늄히드록시드, 벤질트리메틸암모늄히드록시드(BTMAH) 등도 들 수 있다. 그것에 추가해서 암모늄 수산화물과 1개 또는 그 이상의 제4급 암모늄 수산화물의 조합도 사용할 수 있다. 이들 중에서도 TMAH, TEAH, TPAH, TBAH, 콜린이 보다 바람직하고, TMAH, TBAH가 특히 바람직하다.As quaternary ammonium hydroxide used as an alkali compound, tetraalkylammonium hydroxide is preferable, tetraalkylammonium hydroxide substituted by a lower (C1-C4) alkyl group is more preferable, Specifically, tetramethylammonium hydroxide (TMAH) ), Tetraethylammonium hydroxide (TEAH), tetrapropylammonium hydroxide (TPAH), tetrabutylammonium hydroxide (TBAH) and the like. Further, as the quaternary ammonium hydroxide, trimethylhydroxyethylammonium hydroxide (choline), methyltri (hydroxyethyl) ammonium hydroxide, tetra (hydroxyethyl) ammonium hydroxide, benzyltrimethylammonium hydroxide (BTMAH ) And the like. In addition, a combination of ammonium hydroxide and one or more quaternary ammonium hydroxides may be used. Among these, TMAH, TEAH, TPAH, TBAH and choline are more preferable, and TMAH and TBAH are particularly preferable.

이들 유기 아민 및 제4급 암모늄 수산화물은 1종 단독으로 또는 2종 이상을 혼합해서 사용할 수 있다.These organic amines and quaternary ammonium hydroxides can be used individually by 1 type or in mixture of 2 or more types.

또한, 본 명세서에 있어서 「화합물」이라는 단어를 말미에 붙여서 부를 때,또는 특정 명칭 또는 화학식으로 나타낼 때에는 상기 화합물 그 자체에 추가해서 그 염, 착체, 그 이온을 포함하는 의미로 사용한다. 또한, 소망의 효과를 발휘하는 범위에서 소정 형태로 수식된 유도체를 포함하는 의미이다. 또한, 본 명세서에 있어서 치환·무치환을 명기하고 있지 않은 치환기에 대해서는 그 기에 임의의 치환기를 갖고 있어도 좋은 의미이다. 이것은 치환·무치환을 명기하고 있지 않은 화합물에 대해서도 동의이다. 바람직한 치환기로서는 하기 치환기 T를 들 수 있다.In addition, in this specification, when the term "compound" is called at the end, or when represented by a specific name or chemical formula, it is used in the meaning including the salt, a complex, and the ion in addition to the said compound itself. In addition, it is the meaning containing the derivative modified by the predetermined form in the range which shows the desired effect. In addition, it is a meaning which may have arbitrary substituents in the group about the substituent which does not specify substitution and unsubstitution in this specification. This is also true for compounds that do not specify substitution or non-substitution. As the preferable substituent, the following substituent T can be mentioned.

(치환기 T)(T exchanger T)

알킬기(바람직하게는 탄소원자수 1~20의 알킬기, 예를 들면 메틸, 에틸, 이소프로필, t-부틸, 펜틸, 헵틸, 1-에틸펜틸, 벤질, 2-에톡시에틸, 1-카르복시메틸 등), 알케닐기(바람직하게는 탄소원자수 2~20의 알케닐기, 예를 들면, 비닐, 알릴, 올레일 등), 알키닐기(바람직하게는 탄소원자수 2~20의 알키닐기, 예를 들면, 에티닐, 부타디이닐, 페닐에티닐 등), 시클로알킬기(바람직하게는 탄소원자수 3~20의 시클로알킬기, 예를 들면, 시클로프로필, 시클로펜틸, 시클로헥실, 4-메틸시클로헥실 등), 아릴기(바람직하게는 탄소원자수 6~26의 아릴기, 예를 들면, 페닐, 1-나프틸, 4-메톡시페닐, 2-클로로페닐, 3-메틸페닐 등), 헤테로환기(바람직하게는 탄소원자수 2~20의 헤테로환기, 예를 들면, 2-피리딜, 4-피리딜, 2-이미다졸릴, 2-벤조이미다졸릴, 2-티아졸릴, 2-옥사졸릴 등), 알콕시기(바람직하게는 탄소원자수 1~20의 알콕시기, 예를 들면, 메톡시, 에톡시, 이소프로필옥시, 벤질옥시 등), 아릴옥시기(바람직하게는 탄소원자수 6~26의 아릴옥시기, 예를 들면, 페녹시, 1-나프틸옥시, 3-메틸페녹시, 4-메톡시페녹시 등), 알콕시카르보닐기(바람직하게는 탄소원자수 2~20의 알콕시카르보닐기, 예를 들면, 에톡시카르보닐, 2-에틸헥실옥시카르보닐 등), 아미노기(바람직하게는 탄소원자수 0~20의 아미노기, 예를 들면, 아미노, N,N-디메틸아미노, N,N-디에틸아미노, N-에틸아미노, 아닐리노 등), 술폰아미드기(바람직하게는 탄소원자수 0~20의 술폰아미드기, 예를 들면, N,N-디메틸술폰아미드, N-페닐술폰아미드 등), 아실옥시기(바람직하게는 탄소원자수 1~20의 아실옥시기, 예를 들면, 아세틸옥시, 벤조일옥시 등), 카르바모일기(바람직하게는 탄소원자수 1~20의 카르바모일기, 예를 들면, N,N-디메틸카르바모일, N-페닐카르바모일 등), 아실아미노기(바람직하게는 탄소원자수 1~20의 아실아미노기, 예를 들면, 아세틸아미노, 벤조일아미노 등), 시아노기, 또는 할로겐 원자(예를 들면 불소원자, 염소원자, 브롬원자, 요오드원자 등)이며, 보다 바람직하게는 알킬기, 알케닐기, 아릴기, 헤테로환기, 알콕시기, 아릴옥시기, 알콕시카르보닐기, 아미노기, 아실아미노기, 시아노기 또는 할로겐 원자이며, 특히 바람직하게는 알킬기, 알케닐기, 헤테로환기, 알콕시기, 알콕시카르보닐기, 아미노기, 아실아미노기 또는 시아노기를 들 수 있다.Alkyl groups (preferably alkyl groups having 1 to 20 carbon atoms, for example methyl, ethyl, isopropyl, t-butyl, pentyl, heptyl, 1-ethylpentyl, benzyl, 2-ethoxyethyl, 1-carboxymethyl, etc.) , Alkenyl groups (preferably alkenyl groups having 2 to 20 carbon atoms, for example, vinyl, allyl, oleyl, etc.), alkynyl groups (preferably alkynyl groups having 2 to 20 carbon atoms, for example, ethynyl , Butadiinyl, phenylethynyl, etc.), a cycloalkyl group (preferably a cycloalkyl group having 3 to 20 carbon atoms, for example, cyclopropyl, cyclopentyl, cyclohexyl, 4-methylcyclohexyl, etc.), aryl group ( Preferably an aryl group having 6 to 26 carbon atoms, for example, phenyl, 1-naphthyl, 4-methoxyphenyl, 2-chlorophenyl, 3-methylphenyl and the like, a heterocyclic group (preferably 2 to carbon atoms) 20 heterocyclic groups such as 2-pyridyl, 4-pyridyl, 2-imidazolyl, 2-benzoimidazolyl, 2-thiazolyl, 2-oxazole Etc.), an alkoxy group (preferably an alkoxy group having 1 to 20 carbon atoms, for example, methoxy, ethoxy, isopropyloxy, benzyloxy, etc.), an aryloxy group (preferably having 6 to 26 carbon atoms) Aryloxy groups such as phenoxy, 1-naphthyloxy, 3-methylphenoxy, 4-methoxyphenoxy and the like, alkoxycarbonyl groups (preferably alkoxycarbonyl groups having 2 to 20 carbon atoms, for example) , Ethoxycarbonyl, 2-ethylhexyloxycarbonyl, etc.), amino group (preferably amino group having 0 to 20 carbon atoms, for example, amino, N, N-dimethylamino, N, N-diethylamino , N-ethylamino, anilino, etc.), sulfonamide groups (preferably sulfonamide groups having 0 to 20 carbon atoms, for example, N, N-dimethylsulfonamide, N-phenylsulfonamide, etc.), acyl ox Period (preferably acyloxy group of 1-20 carbon atoms, for example, acetyloxy, benzoyloxy, etc.), carbamoyl group (bar Preferred are carbamoyl groups having 1 to 20 carbon atoms, such as N, N-dimethylcarbamoyl and N-phenylcarbamoyl, acylamino groups (preferably acylamino groups having 1 to 20 carbon atoms, For example, acetylamino, benzoylamino, etc.), cyano group, or halogen atom (for example, fluorine atom, chlorine atom, bromine atom, iodine atom, etc.), and more preferably an alkyl group, an alkenyl group, an aryl group, hetero Ventilation, alkoxy group, aryloxy group, alkoxycarbonyl group, amino group, acylamino group, cyano group or halogen atom, particularly preferably alkyl group, alkenyl group, heterocyclic group, alkoxy group, alkoxycarbonyl group, amino group, acylamino group or cyano group Can be mentioned.

·히드록실아민 화합물Hydroxylamine compounds

본 발명에 있어서는 특정 염기성 화합물로서 히드록실아민 화합물을 사용할 수 있다. 히드록실아민 화합물로서는 히드록실아민 이외에 히드록실아민의 염을 들 수 있다. 히드록실아민의 염으로서는 히드록실아민 질산염(HAN이라고도 불려진다), 히드록실아민 황산염(HAS라고도 불려진다), 히드록실아민 인산염, 히드록실아민 염산염 등을 예시할 수 있다. 에칭액에 히드록실아민의 유기산염도 사용할 수 있고, 히드록실아민시트르산염, 히드록실아민옥살산염 등을 예시할 수 있다. 이들 히드록실아민의 염 중 히드록실아민 질산염, 히드록실아민 황산염, 히드록실아민 인산염, 히드록실아민 염산염 등의 무기산염이 알루미늄이나 구리, 티타늄 등의 금속에 대해서 불활성이므로 바람직하다. 특히, 히드록실아민 질산염, 히드록실아민 황산염이 바람직하다. 이들 히드록실아민 화합물은 1종 단독으로 또는 2종 이상을 혼합해서 사용할 수 있다.In this invention, a hydroxylamine compound can be used as a specific basic compound. As a hydroxylamine compound, the salt of hydroxylamine is mentioned besides hydroxylamine. Examples of the salt of the hydroxylamine include hydroxylamine nitrate (also called HAN), hydroxylamine sulfate (also called HAS), hydroxylamine phosphate, hydroxylamine hydrochloride and the like. The organic acid salt of hydroxylamine can also be used for etching liquid, and hydroxylamine citrate, hydroxylamine oxalate, etc. can be illustrated. Inorganic acid salts, such as hydroxylamine nitrate, hydroxylamine sulfate, hydroxylamine phosphate, and hydroxylamine hydrochloride, are inert with respect to metals, such as aluminum, copper, and titanium, among these salts of hydroxylamine. In particular, hydroxylamine nitrate and hydroxylamine sulfate are preferable. These hydroxylamine compounds can be used individually by 1 type or in mixture of 2 or more types.

·금속 함유 염기성 화합물Metal-containing basic compound

금속 함유 염기성 화합물로서는 수산화 칼륨, 수산화 나트륨, 수산화 리튬, 수산화 세슘, 수산화 칼슘을 들 수 있고, 그 중에서도 수산화 칼륨, 수산화 나트륨이 바람직하고, 수산화 칼륨이 보다 바람직하다.Examples of the metal-containing basic compound include potassium hydroxide, sodium hydroxide, lithium hydroxide, cesium hydroxide and calcium hydroxide. Among them, potassium hydroxide and sodium hydroxide are preferable, and potassium hydroxide is more preferable.

본 발명에 있어서는 에칭액에 암모니아와, 특정 염기성 화합물 2종 이상을 함유시키는 것이 바람직하다. 2종 이상의 특정 염기성 화합물의 조합으로서는 적어도 히드록실아민 화합물과 염기성 유기 화합물 및/또는 염기성 무기 화합물의 조합인 것이 바람직하고, 그 중에서도 적어도 히드록실아민 화합물과 제4급 암모늄 수산화물의 조합이 보다 바람직하고, 적어도 히드록실아민 화합물과 TMAH 및/또는 MEA의 조합이 특히 바람직하다.In this invention, it is preferable to make an etching liquid contain ammonia and 2 or more types of specific basic compounds. It is preferable that it is a combination of a hydroxylamine compound, a basic organic compound, and / or a basic inorganic compound as a combination of 2 or more types of specific basic compounds, Especially, the combination of a hydroxylamine compound and a quaternary ammonium hydroxide is more preferable, Particular preference is given to combinations of at least a hydroxylamine compound with TMAH and / or MEA.

특정 염기성 화합물의 함유량은 본 실시형태의 에칭액의 전체 질량에 대해서 1~25질량%의 범위내에서 함유시키는 것이 바람직하고, 1~15질량% 함유시키는 것이 보다 바람직하다. 상기 상한값 이하 및 하한값 이상으로 함으로써 높은 에칭 속도를 유지할 수 있으므로 바람직하다. 또한, 성능이 포화되므로 그 관점에서도 상기 상한 이하로 대응하면 좋다.It is preferable to contain content of a specific basic compound within the range of 1-25 mass% with respect to the total mass of the etching liquid of this embodiment, and it is more preferable to contain 1-15 mass%. Since a high etching rate can be maintained by using below the said upper limit and above the lower limit, it is preferable. Moreover, since performance is saturated, it is good to respond below the said upper limit also from the viewpoint.

또한, 암모니아의 질량(MA)과 특정 염기성 화합물의 질량(MSB)의 함유비(MA/MSB)가 0.1~10인 것이 바람직하고, 0.3~5인 것이 보다 바람직하다. 상기 상한값 이하로 함으로써 에칭 속도를 유지할 수 있으므로 바람직하다. 상기 하한값 이상으로 함으로써 높은 에칭 속도를 얻을 수 있으므로 바람직하다. 또한, 특정 염기성 화합물은 1종을 사용해도, 2종 이상을 조합해서 사용해도 좋다.Moreover, it is preferable that the content ratio (M A / M SB ) of the mass (M A ) of ammonia and the mass (M SB ) of a specific basic compound is 0.1-10, and it is more preferable that it is 0.3-5. Since the etching rate can be maintained by using below the said upper limit, it is preferable. Since a high etching rate can be obtained by using more than the said lower limit, it is preferable. In addition, 1 type may be used for a specific basic compound, or may be used for it in combination of 2 or more type.

상술한 바와 같이 히드록실아민염 등 특정 염기성 화합물은 음이온으로 이루어지는 염을 사용해도 좋지만, 본 발명에 있어서는 강산 유래의 음이온의 염을 사용할 경우 등 계 내의 pH를 염기성 화합물의 첨가 등에 의해 알카리성으로 유지하는 것이 바람직하다.As mentioned above, although specific basic compounds, such as a hydroxylamine salt, may use the salt which consists of an anion, in this invention, when using the salt of an anion derived from a strong acid, pH in an system etc. is kept alkaline by addition of a basic compound, etc. It is preferable.

(pH)(pH)

본 발명의 실리콘 에칭액은 알카리성이며, pH8 이상으로 조정되어 있는 것이 바람직하다. 이 조정은 상기 알칼리 화합물과 히드록실아민 화합물의 첨가량을 조정함으로써 행할 수 있다. 단, 본 발명의 효과를 손상시키지 않는 한에 있어서 다른 pH 조정제를 사용해서 상기 범위의 pH로 해도 좋다. 실리콘 에칭액의 pH는 또한 9 이상인 것이 바람직하고, 11 이상인 것이 보다 바람직하다. 이 pH가 상기 하한값 이상인 것에 의해 충분한 에칭 속도를 얻을 수 있다. 상기 pH에 특별히 상한은 없지만, 14 이하인 것이 실제적이다. It is preferable that the silicon etching liquid of this invention is alkaline, and is adjusted to pH8 or more. This adjustment can be performed by adjusting the addition amount of the said alkali compound and the hydroxylamine compound. However, as long as the effect of this invention is not impaired, you may make it the pH of the said range using another pH adjuster. It is preferable that it is 9 or more, and, as for pH of a silicon etching liquid, it is more preferable that it is 11 or more. Sufficient etching rate can be obtained when this pH is more than the said lower limit. Although there is no upper limit in particular in the said pH, it is practical that it is 14 or less.

(그 밖의 성분)(Other ingredients)

·유기 용제의 첨가Addition of organic solvent

본 발명의 실리콘 에칭액에 있어서는 또한 수용성 유기 용제를 첨가해도 좋다. 이것에 의해, 웨이퍼의 면 내에 있어서의 균일한 에칭성을 더욱 향상시킬 수 있는 점에서 유효하다. 수용성 유기 용제는 알콜류(예를 들면, 에틸렌글리콜, 글리세린, 1,3-프로판디올, 1,3-부탄디올, 1,4-부탄디올, 프로필렌글리콜, 푸르푸릴알콜, 2-메틸―2,4-펜탄디올), 글리콜류(예를 들면, 디에틸렌글리콜, 디프로필렌글리콜, 디프로필렌글리콜메틸에테르, 프로필렌글리콜모노프로필렌글리콜), 디메틸술폭시드, 에테르류(예를 들면, 에틸렌글리콜디메틸에테르, 디에틸렌글리콜디메틸에테르, 트리에틸렌글리콜디메틸에테르, 테트라에틸렌글리콜디메틸에테르, 프로필렌글리콜디메틸에테르)가 바람직하다. 첨가량은 에칭액 전량에 대해서 0.1~20질량%인 것이 바람직하고, 1~15질량%인 것이 보다 바람직하다. 이 양이 상기 하한값 이상인 것에 의해 상기 에칭의 균일성의 향상을 효과적으로 실현할 수 있다. 한편, 상기 상한값 이하인 것에 의해 다결정 실리콘막 또는 비정질 실리콘막, 기타 금속막에 대한 젖음성을 확보한다고 할 수 있다.In the silicon etching liquid of this invention, you may add the water-soluble organic solvent further. This is effective in that the uniform etching property in the surface of the wafer can be further improved. Water-soluble organic solvents are alcohols (for example, ethylene glycol, glycerin, 1,3-propanediol, 1,3-butanediol, 1,4-butanediol, propylene glycol, furfuryl alcohol, 2-methyl-2,4-pentane Diol), glycols (for example, diethylene glycol, dipropylene glycol, dipropylene glycol methyl ether, propylene glycol monopropylene glycol), dimethyl sulfoxide, ethers (for example, ethylene glycol dimethyl ether, diethylene glycol Dimethyl ether, triethylene glycol dimethyl ether, tetraethylene glycol dimethyl ether, and propylene glycol dimethyl ether) are preferable. It is preferable that it is 0.1-20 mass% with respect to etching liquid whole quantity, and, as for an addition amount, it is more preferable that it is 1-15 mass%. When this quantity is more than the said lower limit, the improvement of the uniformity of the said etching can be implement | achieved effectively. On the other hand, when it is below the said upper limit, it can be said that wetting property with respect to a polycrystalline silicon film, an amorphous silicon film, and other metal films is ensured.

·계면활성제의 첨가· Addition of surfactants

본 발명의 실리콘 에칭액에는 계면활성제를 더 함유시켜도 좋다. 계면활성제로서는 비이온성, 음이온성, 양이온성 계면활성제, 및 양성 계면활성제를 사용할 수 있다. 산화 방지액 중의 계면활성제의 함유량은 산화 방지액의 전체 질량에 대해서 바람직하게는 0.0001~5질량%이며, 보다 바람직하게는 0.0001~1질량%이다. 계면활성제를 산화 방지액에 첨가함으로써 그 점도를 조정해서 에칭의 면내 균일성의 보다나은 향상을 개량할 수 있으므로 바람직하다. 이러한 계면활성제는 일반적으로 상업적으로 입수 가능하다. 이들 계면활성제는 단독 또는 복수 조합해서 사용해도 좋다.The silicon etching solution of the present invention may further contain a surfactant. As the surfactant, nonionic, anionic, cationic surfactants, and amphoteric surfactants can be used. Content of surfactant in antioxidant liquid becomes like this. Preferably it is 0.0001-5 mass% with respect to the total mass of antioxidant liquid, More preferably, it is 0.0001-1 mass%. It is preferable because the viscosity can be adjusted by adding the surfactant to the antioxidant solution to further improve the in-plane uniformity of etching. Such surfactants are generally commercially available. You may use these surfactant individually or in combination of 2 or more.

비이온성 계면활성제로서는 예를 들면, 폴리알킬렌옥사이드알킬페닐에테르계 계면활성제, 폴리알킬렌옥사이드알킬에테르계 계면활성제, 폴리에틸렌옥사이드와 폴리프로필렌옥사이드로 이루어지는 블럭 폴리머계 계면활성제, 폴리옥시알킬렌디스티렌화 페닐에테르계 계면활성제, 폴리알킬렌트리벤질페닐에테르계 계면활성제, 아세틸렌폴리알킬렌옥사이드계 계면활성제를 들 수 있다.As a nonionic surfactant, For example, polyalkylene oxide alkyl phenyl ether type surfactant, polyalkylene oxide alkyl ether type surfactant, the block polymer type surfactant which consists of polyethylene oxide and a polypropylene oxide, polyoxyalkylene disstyreneization Phenyl ether type surfactant, a polyalkylene tribenzyl phenyl ether type surfactant, and an acetylene polyalkylene oxide type surfactant are mentioned.

음이온성 계면활성제로서는 알킬황산 에스테르, 알킬술폰산, 알킬벤젠술폰산, 알킬나프탈렌술폰산, 알킬디페닐에테르술폰산, 폴리옥시에틸렌알킬에테르카르복실산, 폴리옥시에틸렌알킬에테르아세트산, 폴리옥시에틸렌알킬에테르프로피온산, 및 이들의 염을 들 수 있다.As anionic surfactant, Alkyl sulfate ester, alkyl sulfonic acid, alkylbenzene sulfonic acid, alkyl naphthalene sulfonic acid, alkyl diphenyl ether sulfonic acid, polyoxyethylene alkyl ether carboxylic acid, polyoxyethylene alkyl ether acetic acid, polyoxyethylene alkyl ether propionic acid, and These salts can be mentioned.

양이온성 계면활성제로서는 제4급 암모늄염계 계면활성제, 또는 알킬피리듐계 계면활성제를 들 수 있다. As cationic surfactant, a quaternary ammonium salt type surfactant or an alkyl pyridium type surfactant is mentioned.

양성 계면활성제로서는 베타인형 계면활성제, 아미노산형 계면활성제, 이미다졸린형 계면활성제, 아민옥사이드형 계면활성제를 들 수 있다.As an amphoteric surfactant, a betaine type surfactant, an amino acid type surfactant, an imidazoline type surfactant, and an amine oxide type surfactant are mentioned.

에칭액 중의 계면활성제의 함유량은 에칭액의 전체 질량에 대해서 바람직하게는 0.0001~5질량%이며, 보다 바람직하게는 0.0001~1질량%이다. 계면활성제를 세정 조성물에 첨가함으로써 세정 조성물의 점도를 조정하고, 세정 대상물에의 젖음성을 개량할 수 있으므로 바람직하고, 또한 기판이나 절연막 등에 대한 부식성의 양자가 보다 우수하다는 점에서도 바람직하다. 이러한 계면활성제는 일반적으로 상업적으로 입수 가능하다. 이들 계면활성제는 단독 또는 복수 조합해서 사용해도 좋다.Content of surfactant in etching liquid becomes like this. Preferably it is 0.0001-5 mass% with respect to the total mass of etching liquid, More preferably, it is 0.0001-1 mass%. It is preferable because the viscosity of the cleaning composition can be adjusted and the wettability to the cleaning object can be improved by adding the surfactant to the cleaning composition, and it is also preferable that both of the corrosiveness to the substrate, the insulating film, and the like are more excellent. Such surfactants are generally commercially available. You may use these surfactant individually or in combination of 2 or more.

(수성 매체)(Aqueous medium)

본 실시형태의 에칭액은 수성 매체를 매체로 하는 수계의 액조성물인 것이 바람직하다. 수성 매체란 물 및 물에 가용인 용질을 용해한 수용액을 말한다. 용질로서는 예를 들면, 알콜이나 무기 화합물의 염을 들 수 있다. 단, 용질을 적용하는 경우라도 그 양은 소망의 효과가 발휘되는 범위로 억제되어 있는 것이 바람직하다. 또한, 상기 수계의 조성물이란 수성 매체가 주된 매체로 되어 있는 것을 말하고, 고형분 이외의 매체의 과반이 수성 매체인 것이 바람직하고, 70질량% 이상이 보다 바람직하고, 90질량% 이상인 것이 특히 바람직하다.It is preferable that the etching liquid of this embodiment is an aqueous liquid composition which uses an aqueous medium as a medium. An aqueous medium means water and the aqueous solution which melt | dissolved the solute soluble in water. As a solute, the salt of an alcohol or an inorganic compound is mentioned, for example. However, even when the solute is applied, the amount is preferably suppressed in the range in which the desired effect is exerted. In addition, the said aqueous composition means that an aqueous medium becomes a main medium, It is preferable that more than half of media other than solid content is an aqueous medium, 70 mass% or more is more preferable, It is especially preferable that it is 90 mass% or more.

또한, 본 명세서에 있어서, 반도체 기판이란 웨이퍼 뿐만 아니라 그것에 회로 구조가 실시된 기판 구조체 전체를 포함하는 의미로 사용한다. 반도체 기판 부재란 상기에서 정의되는 반도체 기판을 구성하는 부재를 가리키며 1개의 재료로 이루어져 있어도 복수의 재료로 이루어져 있어도 좋다. 또한, 가공이 완료된 반도체 기판을 반도체 기판 제품으로서 구별해서 부르는 경우가 있고, 이것에 필요에 따라 가공을 더 추가해서 다이싱해서 인출한 칩 및 그 가공 제품을 반도체 소자라고 한다.In addition, in this specification, a semiconductor substrate is used by the meaning containing not only a wafer but the whole board | substrate structure in which the circuit structure was given. A semiconductor substrate member refers to the member which comprises the semiconductor substrate defined above, and may consist of one material, or may consist of several material. Moreover, the processed semiconductor substrate may be distinguished and called as a semiconductor substrate product, and the chip | tip and the processed product which further processed and dicing and pulled out this as needed are called a semiconductor element.

또한, 반도체 기판의 상하는 특별히 정해지지 않아도 좋지만, 본 명세서에 있어서 도시한 것에 의거해서 말하면, 웨이퍼(3)의 측을 하부(저부)의 방향으로 하고, 도전막(5)의 측을 상부(천부)의 방향으로 한다.In addition, although the upper and lower limits of a semiconductor substrate do not need to be determined in particular, based on what was shown in this specification, the side of the wafer 3 is made into the lower (bottom) direction, and the side of the conductive film 5 is made into the upper part (thousand). In the direction of.

(키트)(Kit)

본 발명의 에칭액은 A제와 B제로 이루어지고, 사용 직전에 A제와 B제를 혼합하는 키트이어도 좋다. 이 경우 예를 들면 A제에는 암모니아가 포함되고, B제에는 수산화 테트라메틸암모늄 등의 특정 염기성 화합물이 포함되는 구성 등을 들 수 있다. 이렇게 2개의 키트로 나누는 것은 제조 비용의 관점에서 바람직하다.The etching liquid of this invention consists of agent A and agent B, and the kit which mixes agent A and agent B just before use may be sufficient. In this case, the structure etc. which ammonia is contained in agent A, and certain basic compounds, such as tetramethylammonium hydroxide, are contained in agent B are mentioned, for example. This division into two kits is preferable from the viewpoint of manufacturing cost.

또한, 이러한 실시형태에서는 매엽식 처리 장치의 약액 순환 중에 한쪽의 제만을 추첨해도 좋다. 이렇게 함으로써 높은 에칭 속도는 더욱 오래 실현된다.In this embodiment, only one agent may be drawn during the chemical liquid circulation of the sheet processing apparatus. By doing this, a high etching rate is realized longer.

[에칭 조건][Etching Condition]

본 실시형태에 있어서 에칭을 행하는 조건은 특별히 한정되지 않지만, 스프레이식 또는 웨이퍼스핀식(매엽식)의 에칭이어도 배치식(침지식)의 에칭이어도 좋다. 스프레이식(웨이퍼스핀식)의 에칭에 있어서는 반도체 기판을 소정의 방향으로 반송 또는 회전시키고, 그 공간에 에칭액을 분사해서 상기 반도체 기판에 상기 에칭액을 접촉시킨다. 한편, 배치식의 에칭에 있어서는 에칭액으로 이루어지는 액욕에 반도체 기판을 침지시켜 상기 액욕 내에서 반도체 기판과 에칭액을 접촉시킨다. 이들 에칭 방식은 소자의 구조나 재료 등에 따라 적당히 구별해서 사용되면 좋다.Although the conditions which etch in this embodiment are not specifically limited, Etching of a spray type | mold or wafer spin type | mold (sheet type | mold) or batch type (immersion type | mold) may be sufficient. In the spray type (wafer fin type) etching, the semiconductor substrate is conveyed or rotated in a predetermined direction, the etching liquid is injected into the space, and the etching liquid is brought into contact with the semiconductor substrate. On the other hand, in a batch etching, a semiconductor substrate is immersed in the liquid bath which consists of etching liquid, and a semiconductor substrate and an etching liquid are made to contact in the said liquid bath. These etching methods may be appropriately used according to the structure, material, and the like of the device.

에칭을 행하는 환경 온도는 웨이퍼스핀식의 경우 분사 공간을 15~100℃로 하는 것이 바람직하고, 20~80℃로 하는 것이 보다 바람직하다. 에칭액쪽은 20~100℃로 하는 것이 바람직하고, 30~95℃로 하는 것이 보다 바람직하고, 50~90℃로 하는 것이 특히 바람직하다. 상기 하한값 이상으로 함으로써 금속층에 대한 충분한 에칭 속도를 확보할 수 있어 바람직하다. 상기 상한값 이하로 함으로써 에칭의 선택성을 확보할 수 있어 바람직하다. 에칭액의 공급 속도는 특별히 한정되지 않지만, 0.05~2L/min으로 하는 것이 바람직하고, 0.1~1L/min으로 하는 것이 보다 바람직하다. 상기 하한값 이상으로 함으로써 에칭의 면내의 균일성을 확보할 수 있어 바람직하다. 상기 상한값 이하로 함으로써 연속 처리시에 안정된 선택성을 확보할 수 있어 바람직하다. 반도체 기판을 회전시킬 때에는 그 크기 등에도 의하지만, 상기와 동일한 관점에서 0~500rpm으로 회전시키는 것이 바람직하고, 10~400rpm으로 회전시키는 것이 바람직하다. In the case of the wafer spin type, the etching temperature is preferably set to an injection space of 15 to 100 ° C, more preferably 20 to 80 ° C. As for etching liquid, it is preferable to set it as 20-100 degreeC, It is more preferable to set it as 30-95 degreeC, It is especially preferable to set it as 50-90 degreeC. By carrying out more than the said lower limit, sufficient etching rate with respect to a metal layer can be ensured, and it is preferable. It is preferable because the selectivity of etching can be ensured by using below the said upper limit. Although the supply rate of an etching liquid is not specifically limited, It is preferable to set it as 0.05-2 L / min, and it is more preferable to set it as 0.1-1 L / min. It is preferable because the in-plane uniformity of etching can be ensured by using more than the said lower limit. By setting it as the said upper limit or less, stable selectivity can be ensured at the time of continuous processing, and it is preferable. When rotating a semiconductor substrate, it is based also on the magnitude | size etc., but from a viewpoint similar to the above, it is preferable to rotate at 0-500 rpm, and to rotate at 10-400 rpm.

배치식의 경우 액욕을 15~90℃로 하는 것이 바람직하고, 20~80℃로 하는 것이 보다 바람직하다. 상기 하한값 이상으로 함으로써 에칭 속도를 확보할 수 있어 바람직하다. 상기 상한값 이하로 함으로써 에칭의 선택성을 확보할 수 있어 바람직하다. 반도체 기판의 침지시간은 특별히 한정되지 않지만, 0.5~30분으로 하는 것이 바람직하고, 1~10분으로 하는 것이 보다 바람직하다. 상기 하한값 이상으로 함으로써 에칭의 면내의 균일성을 확보할 수 있어 바람직하다. 상기 상한값 이하로 함으로써 연속 처리시에 안정된 선택성을 확보할 수 있어 바람직하다. In the case of a batch type, it is preferable to make liquid bath 15-90 degreeC, and it is more preferable to set it as 20-80 degreeC. By setting it as the said lower limit or more, an etching rate can be ensured and it is preferable. It is preferable because the selectivity of etching can be ensured by using below the said upper limit. Although the immersion time of a semiconductor substrate is not specifically limited, It is preferable to set it as 0.5 to 30 minutes, and it is more preferable to set it as 1 to 10 minutes. It is preferable because the in-plane uniformity of etching can be ensured by using more than the said lower limit. By setting it as the said upper limit or less, stable selectivity can be ensured at the time of continuous processing, and it is preferable.

본 발명에 있어서는 매엽식 처리 장치로 에칭하는 것이 바람직하고, 거기에서는 에칭이 1매씩 행해지고, 순환하고 있는 에칭액이 순차 토출되어서 사용된다. 본 발명에서는 에칭액의 수명이 길고, 순환하고 있는 동안에 에칭 성능이 떨어지는 것이 적은 점에서 매엽식이 바람직하다. 처리 온도는 상기 조건이 바람직하다. 또한, 처리 회전수는 상기 조건이 바람직하다. 처리는 스핀 세정이어도 패들 세정이어도 어느 쪽이어도 좋다. 린스는 물, IPA(이소프로필알콜), 퍼플루오로에테르 등을 들 수 있고, 적절한 프로세스를 선택할 수 있다.In this invention, it is preferable to etch by the sheet type processing apparatus, and etching is performed one by one, and the etching liquid circulated is discharged and used sequentially. In the present invention, the single-leaf type is preferable because the life of the etching liquid is long and the etching performance is low during circulation. The treatment temperature is preferably the above conditions. In addition, the above conditions are preferable for the processing rotation speed. The treatment may be either spin cleaning or paddle cleaning. Rinse, water, IPA (isopropyl alcohol), perfluoroether, etc. can be mentioned, A suitable process can be selected.

(피가공물)Workpiece

본 실시형태의 에칭액을 적용함으로써 에칭되는 재료는 어떤 것이어도 좋지만, 일반적인 커패시터의 제조에 사용되는 기판재료로서 다결정 실리콘 또는 비정질 실리콘을 들 수 있다. 한편, 커패시터 구조의 중핵을 이루는 전극재료는 질화 티타늄(TiN)을 들 수 있다. 즉, 본 실시형태의 에칭액은 상기 기판 재료의 에칭 레이트(ERs)와 전극 재료의 에칭 레이트(ERe)의 비율(ERs/ERe)이 큰 것이 바람직하다. 구체적인 비율의 값은 재료의 종류나 구조에도 의하므로 특별히 한정되지 않지만, ERs/ERe가 100 이상인 것이 바람직하고, 200 이상인 것이 바람직하다. 상한은 특별히 한정되지 않지만, 100,000 이하인 것이 실제적이다.The material to be etched by applying the etching solution of the present embodiment may be any one, but polycrystalline silicon or amorphous silicon may be used as a substrate material used for the production of a general capacitor. On the other hand, the electrode material constituting the core of the capacitor structure is titanium nitride (TiN). That is, it is preferable that the etching liquid of this embodiment has a large ratio (ERs / ERe) of the etching rate (ERs) of the said substrate material and the etching rate (ERe) of an electrode material. Although the value of a specific ratio depends also on a kind of material and a structure, It does not specifically limit, It is preferable that ERs / ERe is 100 or more, and it is preferable that it is 200 or more. Although an upper limit is not specifically limited, It is practical that it is 100,000 or less.

또한, 본 명세서에 있어서는 반도체 기판을 에칭하도록 에칭액을 사용하는 것을 「적용」이라고 칭하지만, 그 실시형태는 특별히 한정되지 않는다. 예를 들면, 배치식의 것으로 침지해서 에칭해도, 매엽식의 것으로 토출에 의해 에칭해도 좋다.In addition, in this specification, using an etching liquid so that a semiconductor substrate may be etched is called "application", The embodiment is not specifically limited. For example, you may immerse and etch by a batch type, and you may etch by discharge of a single | leaf type thing.

가공되는 커패시터 구조의 형상이나 치수는 특별히 한정되지 않지만, 상술한 바와 같은 실린더 구조를 갖는 것으로서 말하면, 그 실린더 구멍의 애스펙트비가 5 이상인 경우에 특히 본 실시형태의 에칭액의 높은 효과가 살려져 바람직하다. 같은 관점에서 애스펙트비가 10 이상인 것이 바람직하고, 20 이상인 것이 보다 바람직하다. 상한은 특별히 없지만, 애스펙트비 1000 이하인 것이 실제적이다. 실린더 구멍의 개구 지름(dc)은 특별히 한정되지 않지만, 본 실시형태에 있어서 효과가 발휘되어 최근의 커패시터 구조의 미세화를 고려하면 20~80nm인 것이 바람직하다. 또한, 본 명세서에 있어서 트렌치 또는 그 구조란 특정 단면에 있어서 오목형상의 형태를 보이는 구조이면 특별히 한정되지 않고, 홈형상의 형상 뿐만 아니라, 구멍형상의 형상, 반대로 바늘형상의 구조부 다수 돌출한 그 주위 등이어도 좋다. 도 3을 예로 말하면, 오목형상부(Kd)가 바늘형상의 구조부 다수 돌출한 그 주위로 이루어지는 트렌치 구조에 있어서 실린더 구멍(Kc)이 구멍형상의 트렌치 구조에 해당된다. 애스펙트비는 실린더 구멍(Kc)에 대해서는 그 오목형상부의 깊이(h2)를 폭(dc)으로 나눈 값이다. 바늘형상의 구조부 다수 돌출한 그 주위를 이루는 오목형상부(Kd)의 애스펙트비는 예를 들면, 오목형상부의 깊이(h1)를 폭(dd)으로 나눈 값이다.Although the shape and the dimension of the capacitor structure to be processed are not particularly limited, it is preferable to have a cylinder structure as described above, especially when the aspect ratio of the cylinder hole is 5 or more, in which the high effect of the etching solution of the present embodiment is utilized. It is preferable that aspect ratio is 10 or more from a similar viewpoint, and it is more preferable that it is 20 or more. Although there is no upper limit in particular, it is practical that it is aspect ratio 1000 or less. Although the opening diameter d c of a cylinder hole is not specifically limited, It is preferable that it is 20-80 nm in view of the miniaturization of the capacitor structure of the present invention by the effect exhibited in this embodiment. In the present specification, the trench or its structure is not particularly limited as long as it shows a concave shape in a specific cross section, and not only the groove shape, but also the periphery of the hole shape, and conversely, a large portion of the needle-shaped structure is protruded. Etc. may be sufficient. 3, the cylinder hole Kc corresponds to a hole-shaped trench structure in the trench structure which the recessed part Kd protrudes around many needle-shaped structure parts. The aspect ratio is a value obtained by dividing the depth h 2 of the concave portion by the width d c with respect to the cylinder hole Kc. The aspect ratio of the concave portion Kd circumferentially protruding from a large number of needle-shaped structure portions is, for example, a value obtained by dividing the depth h 1 of the concave portion by the width d d .

상기 관점에서 본원 발명의 에칭액에 의해 TiN, Ti, 또는 W로 이루어지는 전극막을 적어도 상기 요철구조의 벽면에 남기면서 상기 다결정 실리콘막 또는 비정질 실리콘막에 대해서 에칭을 행하는 것이 바람직하다. 또한, 상기 다결정 실리콘막 또는 비정질 실리콘막을 갖는 실질적으로 평평한 면을 갖는 반도체 기판을 준비하고, 상기 반도체 기판의 표면에 상기 에칭액을 적용해서 상기 다결정 실리콘막 또는 비정질 실리콘막을 제거하여 그 제거된 부분을 오목부로 하고, 기판 내에 남겨진 볼록부를 커패시터로 하는 가공을 실시하는 것이 바람직하다. 이 때, 상기 오목부의 벽면에는 TiN막이 잔존하고 있는 것이 보다 바람직하다.In view of the above, it is preferable that the etching solution of the present invention is performed with respect to the polycrystalline silicon film or the amorphous silicon film while leaving the electrode film made of TiN, Ti, or W at least on the wall surface of the uneven structure. Further, a semiconductor substrate having a substantially flat surface having the polycrystalline silicon film or the amorphous silicon film is prepared, and the etching solution is applied to the surface of the semiconductor substrate to remove the polycrystalline silicon film or the amorphous silicon film, and the removed portion is concave. It is preferable to perform a process which uses a capacitor as the convex part left in the board | substrate. At this time, it is more preferable that a TiN film remains on the wall surface of the concave portion.

본 발명에 있어서 바람직한 반도체 기판 제품의 제조 방법에 의한 공정 요건을 이하에 기재해 둔다.The process requirements by the manufacturing method of a preferable semiconductor substrate product in this invention are described below.

(1)다결정 실리콘막 또는 비정질 실리콘막으로 이루어지는 실리콘막을 갖는 반도체 기판을 준비하는 공정, 및 상기 반도체 기판에 특정 에칭액을 적용해서 상기 실리콘막의 적어도 일부를 에칭하는 공정을 갖는다.(1) A step of preparing a semiconductor substrate having a silicon film made of a polycrystalline silicon film or an amorphous silicon film, and a step of etching at least a portion of the silicon film by applying a specific etching solution to the semiconductor substrate.

(2)상기 반도체 기판을 준비하는 공정에 있어서, 상기 실리콘막을 포함하는 다층막 구조를 형성하고, 또한 상기 반도체 기판에 요철을 형성해 두고, 그 후,(2) In the step of preparing the semiconductor substrate, a multilayer film structure including the silicon film is formed, and irregularities are formed on the semiconductor substrate.

상기 요철 표면의 적어도 상면과 오목부 벽면에 도전막을 형성하는 공정과,Forming a conductive film on at least an upper surface and a recessed wall surface of the uneven surface;

상기 도전막 상에 매설막을 부여해서 상기 오목부를 상기 매설막으로 충전하는 공정과,Providing a buried film on the conductive film to fill the recess with the buried film;

상기 상면에 부여된 도전막 부분 및 상기 매설막의 일부를 제거해서 상기 반도체 기판의 실리콘막을 노출시키는 공정을 갖고, 이어서,And removing a portion of the conductive film and a portion of the buried film provided on the upper surface to expose the silicon film of the semiconductor substrate.

상기 실리콘막의 에칭 공정에 있어서 상기 반도체 기판에 상기 에칭액을 부여해서 상기 오목부 벽면의 도전막은 남기면서, 상기 노출된 실리콘막과 상기 매설막을 제거한다.In the etching process of the silicon film, the etching liquid is applied to the semiconductor substrate to remove the exposed silicon film and the buried film while leaving the conductive film on the wall surface of the recess.

(3)반도체 기판으로서 실질적으로 평평한 면을 갖는 것을 준비하고, 상기 반도체 기판의 표면에 상기 에칭액을 적용해서 상기 실리콘막과 상기 매설막을 제거하여 그 제거된 부분을 오목부로 하고, 기판 내에 남겨진 상기 도전막을 포함하는 볼록부를 커패시터의 전극으로 한다.(3) A semiconductor substrate having a substantially flat surface is prepared, the etching liquid is applied to the surface of the semiconductor substrate to remove the silicon film and the buried film, and the removed portion is a recessed portion. The convex part containing a film | membrane is made into the electrode of a capacitor.

상기 본 발명의 바람직한 에칭 방법에 의하면, 그 전에 실시된 드라이 에칭이나 애싱의 잔사를 효과적으로 제거할 수 있어 바람직하다. 이것에 의해, 실리콘의 웨트 에칭과 잔사의 세정을 한번에 행할 수 있어 제조 효율의 대폭적인 개선에 이바지하는 것이다.According to the preferable etching method of the said invention, since the residue of the dry etching and ashing performed previously can be removed effectively, it is preferable. Thereby, wet etching of silicon and washing of residue can be performed at once, and contribute to the significant improvement of manufacturing efficiency.

반도체 소자의 제조 프로세스에 있어서는 레지스트 패턴 등을 마스크로서 사용한 플라즈마 에칭에 의해 반도체 기판 상의 금속층 등을 에칭하는 공정이 있다. 구체적으로는 금속층, 반도체층, 절연층 등을 에칭하고, 금속층이나 반도체층을 패터닝하거나, 절연층에 비어홀이나 배선홈 등의 개구부를 형성하는 것이 행해진다. 상기 플라즈마 에칭에 있어서는 마스크로서 사용한 레지스트나, 에칭되는 금속층, 반도체층, 절연층으로부터 유래되는 잔사가 반도체 기판 상에 생긴다. 본 발명에 있어서는 이렇게 플라즈마 에칭에 의해 발생된 잔사를 「플라즈마 에칭 잔사」라고 칭한다.In the manufacturing process of a semiconductor element, there exists a process of etching the metal layer etc. on a semiconductor substrate by plasma etching which used the resist pattern etc. as a mask. Specifically, the metal layer, the semiconductor layer, the insulating layer and the like are etched to pattern the metal layer and the semiconductor layer, or the openings such as via holes and wiring grooves are formed in the insulating layer. In the said plasma etching, the residue used from the resist used as a mask, the metal layer to be etched, a semiconductor layer, and an insulating layer arises on a semiconductor substrate. In the present invention, the residue thus generated by plasma etching is referred to as "plasma etching residue".

또한, 마스크로서 사용한 레지스트 패턴은 에칭 후에 제거된다. 레지스트 패턴의 제거에는 상술한 바와 같이, 스트리퍼 용액을 사용하는 습식 방법, 또는 예를 들면 플라즈마, 오존 등을 사용한 애싱에 의한 건식 방법이 사용된다. 상기 애싱에 있어서는 플라즈마 에칭에 의해 발생된 플라즈마 에칭 잔사가 변질된 잔사나, 제거되는 레지스트로부터 유래되는 잔사가 반도체 기판 상에 발생한다. 본 발명에 있어서는 이렇게 애싱에 의해 생긴 잔사를 「애싱 잔사」라고 칭한다. 또한, 플라즈마 에칭 잔사 및 애싱 잔사 등의 처리를 통해 반도체 기판 상에 생긴 세정 제거되어야 하는 것의 총칭으로서 단지 「잔사」라고 하는 경우가 있다.In addition, the resist pattern used as a mask is removed after etching. As described above, a wet method using a stripper solution or a dry method by ashing using, for example, plasma or ozone is used to remove the resist pattern. In the ashing, residues deteriorated by the plasma etching residue generated by plasma etching, or residues derived from the resist to be removed, are generated on the semiconductor substrate. In the present invention, the residue produced by ashing is referred to as "ashing residue". In addition, as a generic name of what should be cleaned and removed on the semiconductor substrate through the treatment of plasma etching residue and ashing residue, etc., it may only be called "residue."

이러한 에칭 후의 잔사(Post Etch Residue)인 플라즈마 에칭 잔사나 애싱 잔사는 세정 조성물을 사용해서 세정 제거되는 것이 바람직하다. 본 실시형태의 에칭액은 플라즈마 에칭 잔사 및/또는 애싱 잔사를 제거하기 위한 세정액으로서도 적용할 수 있다. 그 중에서도 플라즈마 에칭에 계속해서 행해지는 플라즈마 애싱 후에 있어서 플라즈마 에칭 잔사 및 애싱 잔사를 제거하기 위해서 사용하는 것이 바람직하다.It is preferable that the plasma etching residue or ashing residue, which is a residue after such etching, is washed away using a cleaning composition. The etching liquid of this embodiment is applicable also as a washing | cleaning liquid for removing a plasma etching residue and / or an ashing residue. Especially, it is preferable to use in order to remove a plasma etching residue and an ashing residue after the plasma ashing performed following plasma etching.

(실시예)(Example)

<실시예 1, 비교예 1><Example 1, Comparative Example 1>

이하의 표 1에 나타내는 성분 및 하기 처방에 나타낸 조성(질량%)으로 함유시켜서 에칭액을 조액했다.It contained in the composition (mass%) shown to the component shown in the following Table 1, and the following prescription, and the etching liquid was prepared.

<에칭 시험><Etching test>

시험 웨이퍼:커패시터 높이(도 3의 h1에 상당)가 6000Å인 비정질 실리콘 크라운형 DRAM 구조를 형성하기 위한 테스트 패턴 웨이퍼를 준비했다. 이것에 대해서, 매엽식 장치(SPS-Europe B.V.사제, POLOS(상품명))로 하기의 조건으로 에칭, 순수에 의한 린스, 건조를 행하고, 에칭 시작 0분과 60분 경과 후의 에칭 속도를 대비해서 평가했다. 이 장치에서는 에칭액이 장치 내에서 순환되고 있어 액체 온도가 상기 시간 하기의 온도로 유지된 것을 의미한다.Test wafer: a capacitor height (corresponding to h 1 in Fig. 3) is prepared the test pattern wafer for forming an amorphous silicon 6000Å crowned DRAM structure. About this, the sheet | leaf type apparatus (made by SPPS-Europe BV company, POLOS (brand name)) was etched, rinsed with pure water, and dried on condition of the following, and evaluated by the etching rate after 0 minutes and 60 minutes of etching start. . In this apparatus, the etching liquid is circulated in the apparatus, which means that the liquid temperature is maintained at the temperature below the time.

에칭 조건Etching condition

·약액 온도:80℃Chemical temperature: 80 ° C

·탱크 용량:40LTank capacity: 40L

·토출량:1L/min.Discharge amount: 1 L / min.

·웨이퍼 회전수 500rpmWafer rotation speed 500rpm

린스(순수) 조건Rinse (Pure) Condition

·린스 온도:실온(25℃)Rinse temperature: Room temperature (25 ° C)

·토출량:1L/minDischarge amount: 1 L / min

·웨이퍼 회전수 500rpmWafer rotation speed 500rpm

건조 조건Drying conditions

·웨이퍼 회전수 2000rpmWafer speed 2000rpm

Figure pat00001
Figure pat00001

c17:일본 특허 공개 2006-351813호 공보 실시예 1에 상당c17: Corresponds to Example 1 of Japanese Patent Laid-Open No. 2006-351813

c18:일본 특허 제3,994,992호 명세서 실시예 1에 상당c18: Corresponds to Example 1 of Japanese Patent No. 3,994,992

TMAH:Tetramethylammonium hydroxide(테트라메틸암모늄히드록시드)TMAH: Tetramethylammonium hydroxide (tetramethylammonium hydroxide)

HA:Hydroxylamine(히드록실아민)HA: Hydroxylamine (hydroxylamine)

MEA:Monoethanolamine(모노에탄올아민)MEA: Monoethanolamine (monoethanolamine)

초기:처리 개시시의 실리콘 에칭 속도(Å/min.)Initial stage: Silicon etching rate (Å / min.) At the start of processing

경시:60분 경과 후의 실리콘 에칭 속도(Å/min.)Time-lapse: Silicon etching rate (m / min.) After 60 minutes

상기 표에 나타낸 대로 본 발명의 실리콘 에칭액에 의하면 비정질 실리콘에 대응해서 충분한 에칭 속도를 실현하고, 또한 60분 경과 후에도 에칭 속도의 저하가 매우 적은 것을 알 수 있다. 또한, 본 발명의 실리콘 에칭액은 소자의 전극 재료인 TiN, SiN, SiO2 등의 각 막에의 데미지가 매우 작은 것을 확인했다. As shown in the above table, according to the silicon etching solution of the present invention, it can be seen that a sufficient etching rate is achieved corresponding to amorphous silicon, and that the etching rate is very low after 60 minutes has elapsed. The silicon etching solution of the present invention, the damage of each layer such as the electrode material of the device TiN, SiN, SiO 2 was confirmed to be very small.

또한, 비교예 1의 시험 No. c11에서는 속도 저하가 현저하게 크고, c12~c18은 속도 저하는 없지만 에칭 속도가 충분하지 않다고 하는 결과였다.Moreover, test No. of the comparative example 1 In c11, the speed fall was remarkably large, and c12-c18 had the result that there was no slowdown but the etching rate was not enough.

또한, 실리콘의 잔사도 평가한 결과 각 실시예는 비교예에 비해서 잔사가 적은 결과로 되었다.Moreover, as a result of evaluating the residue of silicon | silicone, each Example brought a result with few residue compared with a comparative example.

<실시예 2><Example 2>

웨이퍼를 다결정 실리콘을 사용한 테스트 패턴 웨이퍼로 바꾸고 실시예 1과 동일한 평가를 행한 결과, 본 발명의 실리콘 에칭액에서는 모두 7000~14000Å/min. 정도의 충분한 에칭 속도를 실현하고, 또한 60분 경과 후의 에칭 속도의 저하가 매우 적었다.The wafer was replaced with a test pattern wafer using polycrystalline silicon, and the same evaluation as in Example 1 was carried out. As a result, in the silicon etching solution of the present invention, all were 7000 to 14000 dl / min. Sufficient etching rate of the degree was realized, and the decrease of the etching rate after 60 minutes was very small.

<실시예 3><Example 3>

하기의 A제와 B제로 이루어지는 에칭액을 조제하고, 사용 직전에 A제와 B제를 혼합해서 실시예 1과 동일한 평가를 행한 결과 6000Å/min.으로 충분한 에칭 속도를 실현하고, 또한 60분 경과 후의 에칭 속도가 5000Å/min.이며, 에칭 속도의 저하가 매우 적었다.Etching liquid consisting of the following agent A and agent B was prepared, and the same evaluation was performed as in Example 1 by mixing agent A and agent B immediately before use, and a sufficient etching rate was realized at 6000 mW / min. Etching rate was 5000 Pa / min. And there was very little fall of etching rate.

(A제)(Product A)

암모니아 15질량%15 mass% of ammonia

물 잔부Water balance

(B제)(Product B)

수산화 테트라메틸암모늄 10질량%10% by mass of tetramethylammonium hydroxide

물 잔부Water balance

1: 제 1 절연막 2: 제 2 절연막
3: 실리콘 웨이퍼 4: 포토레지스트
5: 도전막 6: 매설막
7: 보호부 9: 용량 절연막
10: 커패시터 구조 50: 하부 전극(실린더벽)
1: first insulating film 2: second insulating film
3: silicon wafer 4: photoresist
5: conductive film 6: buried film
7: protection part 9: capacitive insulating film
10: capacitor structure 50: lower electrode (cylinder wall)

Claims (20)

암모니아와, 히드록실아민 화합물, 염기성 유기 화합물, 및 금속 함유 염기성 화합물로 이루어지는 군에서 선택되는 적어도 1개의 특정 염기성 화합물을 조합해서 포함하는 실리콘 에칭액을 다결정 실리콘막 또는 비정질 실리콘막에 적용해서 상기 다결정 실리콘막 또는 상기 비정질 실리콘막의 적어도 일부를 제거함으로써 커패시터가 되는 요철 형상을 형성하는 것을 특징으로 하는 커패시터 구조의 형성 방법.A silicon etching solution containing a combination of ammonia, at least one specific basic compound selected from the group consisting of a hydroxylamine compound, a basic organic compound, and a metal-containing basic compound is applied to the polycrystalline silicon film or the amorphous silicon film, thereby applying the polycrystalline silicon. And removing at least a portion of the film or the amorphous silicon film to form a concave-convex shape serving as a capacitor. 제 1 항에 있어서,
상기 특정 염기성 화합물은 수산화 테트라메틸암모늄, 수산화 칼륨, 히드록실아민 화합물 및 알칸올아민으로 이루어지는 군에서 선택되는 적어도 1종인 것을 특징으로 하는 커패시터 구조의 형성 방법.
The method of claim 1,
And the specific basic compound is at least one member selected from the group consisting of tetramethylammonium hydroxide, potassium hydroxide, hydroxylamine compound and alkanolamine.
제 1 항 또는 제 2 항에 있어서,
상기 암모니아의 질량(MA)과 상기 특정 염기성 화합물의 질량(MSB)의 함유비(MA/MSB)는 0.1~10인 것을 특징으로 하는 커패시터 구조의 형성 방법.
3. The method according to claim 1 or 2,
A content ratio (M A / M SB ) between the mass (M A ) of the ammonia and the mass (M SB ) of the specific basic compound is 0.1 to 10, wherein the capacitor structure is formed.
제 1 항 또는 제 2 항에 있어서,
상기 암모니아의 농도는 5~25질량%인 것을 특징으로 하는 커패시터 구조의 형성 방법.
3. The method according to claim 1 or 2,
The concentration of the said ammonia is 5-25 mass%, The formation method of the capacitor structure characterized by the above-mentioned.
제 1 항 또는 제 2 항에 있어서,
상기 특정 염기성 화합물의 농도는 1~25질량%인 것을 특징으로 하는 커패시터 구조의 형성 방법.
3. The method according to claim 1 or 2,
The concentration of the said specific basic compound is 1-25 mass%, The formation method of the capacitor structure characterized by the above-mentioned.
제 1 항 또는 제 2 항에 있어서,
매엽식 처리 장치에 의해 상기 다결정 실리콘막 또는 상기 비정질 실리콘막의 적어도 일부의 제거를 행하는 것을 특징으로 하는 커패시터 구조의 형성 방법.
3. The method according to claim 1 or 2,
A method of forming a capacitor structure, wherein at least a part of the polycrystalline silicon film or the amorphous silicon film is removed by a sheet processing apparatus.
제 1 항 또는 제 2 항에 있어서,
상기 에칭액은 상기 암모니아를 포함하는 A제와 상기 특정 염기성 화합물을 포함하는 B제로 이루어지고, 사용시에 상기 A제와 상기 B제를 혼합하는 것을 특징으로 하는 커패시터 구조의 형성 방법.
3. The method according to claim 1 or 2,
The etching solution comprises the agent A comprising the ammonia and the agent B comprising the specific basic compound, and the agent A and the agent B are mixed during use.
제 1 항 또는 제 2 항에 있어서,
상기 커패시터 구조를 구성하는 요철 형상부는 TiN을 포함해서 이루어지는 것을 특징으로 하는 커패시터 구조의 형성 방법.
3. The method according to claim 1 or 2,
The concave-convex portion constituting the capacitor structure comprises TiN.
제 1 항 또는 제 2 항에 있어서,
상기 실리콘 에칭액에 의해 상기 다결정 실리콘막 또는 상기 비정질 실리콘막의 적어도 일부를 제거해서 애스펙트비(깊이/개구폭) 10 이상의 트렌치 구조를 형성하는 것을 특징으로 하는 커패시터 구조의 형성 방법.
3. The method according to claim 1 or 2,
And forming at least a portion of the polycrystalline silicon film or the amorphous silicon film by the silicon etching solution to form a trench structure having an aspect ratio (depth / opening width) of 10 or more.
제 1 항 또는 제 2 항에 있어서,
TiN, Ti, 또는 W로 이루어지는 전극막을 적어도 상기 요철구조의 벽면에 남기면서 상기 다결정 실리콘막 또는 상기 비정질 실리콘막에 대해서 에칭을 행하는 것을 특징으로 하는 커패시터 구조의 형성 방법.
3. The method according to claim 1 or 2,
And etching the polycrystalline silicon film or the amorphous silicon film while leaving an electrode film made of TiN, Ti, or W at least on the wall surface of the uneven structure.
제 1 항 또는 제 2 항에 있어서,
상기 다결정 실리콘막 또는 상기 비정질 실리콘막을 갖는 실질적으로 평평한 면을 갖는 반도체 기판을 준비하고, 상기 반도체 기판의 표면에 상기 에칭액을 적용해서 상기 다결정 실리콘막 또는 상기 비정질 실리콘막을 제거하여 그 제거된 부분을 오목부로 하고, 상기 기판 내에 남겨진 볼록부를 커패시터의 하부 전극으로 하는 것을 특징으로 하는 커패시터 구조의 형성 방법.
3. The method according to claim 1 or 2,
A semiconductor substrate having a substantially flat surface having the polycrystalline silicon film or the amorphous silicon film is prepared, and the etching solution is applied to a surface of the semiconductor substrate to remove the polycrystalline silicon film or the amorphous silicon film, and the removed portion is concave. And a convex portion left in the substrate as a lower electrode of the capacitor.
제 11 항에 있어서,
상기 볼록부는 TiN으로 구성되어 있는 것을 특징으로 하는 커패시터 구조의 형성 방법.
The method of claim 11,
And the convex portion is made of TiN.
다결정 실리콘막 또는 비정질 실리콘막의 적어도 일부를 제거함으로써 커패시터가 되는 요철 형상을 이루어 커패시터 구조를 형성하기 위한 에칭액으로서: 암모니아와, 히드록실아민 화합물, 염기성 유기 화합물, 및 금속 함유 염기성 화합물로 이루어지는 군에서 선택되는 적어도 1개의 특정 염기성 화합물을 조합해서 포함하는 것을 특징으로 하는 실리콘 에칭액.Etching liquid for forming a capacitor structure by forming at least part of a polycrystalline silicon film or an amorphous silicon film to form a concave-convex shape serving as a capacitor: selected from the group consisting of ammonia, a hydroxylamine compound, a basic organic compound, and a metal-containing basic compound A silicon etchant comprising a combination of at least one specific basic compound. 제 13 항에 있어서,
상기 특정 염기성 화합물은 수산화 테트라메틸암모늄, 수산화 칼륨, 히드록실아민 화합물 및 알칸올아민으로 이루어지는 군에서 선택되는 적어도 1종인 것을 특징으로 하는 실리콘 에칭액.
The method of claim 13,
Said specific basic compound is at least 1 sort (s) chosen from the group which consists of tetramethylammonium hydroxide, potassium hydroxide, a hydroxylamine compound, and an alkanolamine.
제 13 항 또는 제 14 항에 있어서,
상기 암모니아와 상기 특정 염기성 화합물의 함유 질량비는 0.1~10인 것을 특징으로 하는 실리콘 에칭액.
The method according to claim 13 or 14,
The mass ratio of content of the said ammonia and the said specific basic compound is 0.1-10, The silicon etching liquid characterized by the above-mentioned.
제 13 항 또는 제 14 항에 있어서,
상기 암모니아의 농도는 5~25질량%인 것을 특징으로 하는 실리콘 에칭액.
The method according to claim 13 or 14,
The concentration of said ammonia is 5-25 mass%, The silicon etching liquid characterized by the above-mentioned.
제 13 항 또는 제 14 항에 있어서,
상기 특정 염기성 화합물의 농도는 1~25질량%인 것을 특징으로 하는 실리콘 에칭액.
The method according to claim 13 or 14,
The concentration of the said specific basic compound is 1-25 mass%, The silicon etching liquid characterized by the above-mentioned.
제 13 항 또는 제 14 항에 있어서,
매엽식 처리 장치에서 사용하는 것을 특징으로 하는 실리콘 에칭액.
The method according to claim 13 or 14,
Silicon etching liquid used in a single wafer processing apparatus.
제 13 항 또는 제 14 항에 있어서,
상기 암모니아를 함유하는 A제와 상기 특정 염기성 화합물을 함유하는 B제로 이루어지고, 사용시에 양쪽 제를 혼합해서 사용하는 키트로 한 것을 특징으로 하는 실리콘 에칭액.
The method according to claim 13 or 14,
A silicon etching solution comprising the agent A containing the ammonia and the agent B containing the specific basic compound, wherein both kits are mixed and used at the time of use.
제 13 항 또는 제 14 항에 있어서,
상기 커패시터 구조를 구성하는 요철 형상부는 TiN을 포함해서 이루어지는 것을 특징으로 하는 실리콘 에칭액.
The method according to claim 13 or 14,
The uneven part constituting the capacitor structure comprises TiN.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170034985A (en) * 2015-09-21 2017-03-30 삼성전자주식회사 Composition for wet Etching of polysilicon and method for manufacturing semiconductor device using the same
KR20180010483A (en) 2016-07-21 2018-01-31 동우 화인켐 주식회사 Eching composition for etching a polysilicon and method for manufacturing a semiconductor device

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2023111873A (en) * 2022-01-31 2023-08-10 花王株式会社 Method for peeling resin mask
JP2024031333A (en) * 2022-08-26 2024-03-07 株式会社Screenホールディングス Substrate processing method and substrate processing apparatus
CN115960609B (en) * 2022-12-30 2023-10-24 浙江奥首材料科技有限公司 Etching solution for etching oxide layer on surface of wafer with high selectivity, preparation method and application thereof

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010040000A (en) * 1999-10-06 2001-05-15 다니구찌 이찌로오, 기타오카 다카시 Cleaning Agent for Semiconductor Device and Method of Fabricating Semiconductor Device
JP2002217163A (en) * 2001-01-16 2002-08-02 Mitsui Chemical Analysis & Consulting Service Inc Dissolving method of silicon layer formed on silicon wafer
KR20030088435A (en) * 2001-02-26 2003-11-19 인피네온 테크놀로지스 아게 Method for production of a memory capacitor
JP2006351813A (en) * 2005-06-15 2006-12-28 Mitsubishi Gas Chem Co Inc Anisotropic etchant composition used for silicon microfabrication and etching method
JP2007335745A (en) * 2006-06-16 2007-12-27 Matsushita Electric Ind Co Ltd Dielectric memory device and its manufacturing method
JP2010199136A (en) 2009-02-23 2010-09-09 Elpida Memory Inc Manufacturing method of capacitor

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5109261B2 (en) * 2006-02-10 2012-12-26 三菱瓦斯化学株式会社 Silicon anisotropic etchant composition for silicon microfabrication
JP2009099767A (en) * 2007-10-17 2009-05-07 Toshiba Corp Semiconductor memory device and method of manufacturing the same
JP5025508B2 (en) * 2008-01-30 2012-09-12 東京エレクトロン株式会社 Method for removing polysilicon film and storage medium
JP2009259949A (en) * 2008-04-15 2009-11-05 Elpida Memory Inc Method of manufacturing semiconductor device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010040000A (en) * 1999-10-06 2001-05-15 다니구찌 이찌로오, 기타오카 다카시 Cleaning Agent for Semiconductor Device and Method of Fabricating Semiconductor Device
JP2002217163A (en) * 2001-01-16 2002-08-02 Mitsui Chemical Analysis & Consulting Service Inc Dissolving method of silicon layer formed on silicon wafer
KR20030088435A (en) * 2001-02-26 2003-11-19 인피네온 테크놀로지스 아게 Method for production of a memory capacitor
JP2006351813A (en) * 2005-06-15 2006-12-28 Mitsubishi Gas Chem Co Inc Anisotropic etchant composition used for silicon microfabrication and etching method
JP2007335745A (en) * 2006-06-16 2007-12-27 Matsushita Electric Ind Co Ltd Dielectric memory device and its manufacturing method
JP2010199136A (en) 2009-02-23 2010-09-09 Elpida Memory Inc Manufacturing method of capacitor

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170034985A (en) * 2015-09-21 2017-03-30 삼성전자주식회사 Composition for wet Etching of polysilicon and method for manufacturing semiconductor device using the same
KR20180010483A (en) 2016-07-21 2018-01-31 동우 화인켐 주식회사 Eching composition for etching a polysilicon and method for manufacturing a semiconductor device

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