KR20130003319A

KR20130003319A - Nonvolatile memory device, electronic control system, and method of operating the nonvolatile memory device

Info

Publication number: KR20130003319A
Application number: KR1020110064586A
Authority: KR
Inventors: 서명규; 황태선
Original assignee: (주)아토솔루션
Priority date: 2011-06-30
Filing date: 2011-06-30
Publication date: 2013-01-09
Also published as: KR101293226B1

Abstract

PURPOSE: A nonvolatile memory device, an electronic control system, and a method for operating the nonvolatile memory device are provided to successively output data from an initial address without latency between pages when data is outputted from NAND cell arrays. CONSTITUTION: A block address, a word line address, and a bit line address of a NAND cell array are inputted through an input terminal. The NAND cell array includes a first NAND cell array(110a) with pages of a first group and a second NAND cell array(110b) with pages of a second group. An initial address of the NAND cell array is detected from the block address, the word line address, and the bit line address. The data of the first page with an initial address of the pages of the first group and the data of the second page following the first page in the pages of the second group are simultaneously sensed. After a bit line address is completely inputted, data written in the NAND cell array is initialized.

Description

Nonvolatile memory device, electronic control system, and method of operating the nonvolatile memory device

본 발명은 반도체 소자 및 그 제어방법에 관한 것으로서, 특히 비휘발성 메모리 소자 및 이를 이용한 전자제어 시스템과, 이들의 동작방법에 관한 것이다.The present invention relates to a semiconductor device and a control method thereof, and more particularly, to a nonvolatile memory device, an electronic control system using the same, and an operation method thereof.

비휘발성 메모리 소자, 예컨대 플래시 메모리는 데이터의 보존성이 우수할 뿐만 아니라, 하드 디스크 등에 비해서 소비전력이 낮고 외부충격에 강한 장점이 있다. 특히, 노어(NOR) 구조의 플래시 메모리는 고속 랜덤 액세스가 가능하다는 점에서 코드 저장용으로 이용되고, 낸드(NAND) 구조의 플래시 메모리는 그 집적도가 높고 페이지 동작이 가능하다는 점에서 데이터 저장용으로 일반적으로 이용된다. 이러한 플래시 메모리는 제품 또는 인터페이스에 따라서 호스트와 순차적으로 데이터를 주고받을 것이 요구되기도 한다. A nonvolatile memory device, such as a flash memory, has not only excellent data retention, but also low power consumption and strong external shock compared to a hard disk. In particular, a NOR structure flash memory is used for code storage in the sense of high speed random access, and a NAND structure flash memory for high data density and page operation. Generally used. Such flash memory may be required to sequentially exchange data with a host depending on a product or an interface.

NOR 셀 어레이를 갖는 메모리 디바이스와 통신하기 위한 인터페이스로서 SPI(Serial Peripheral Interface) 버스(bus)를 사용할 수 있다. SPI 버스는 모토롤라(Motorola)에 의해 제안되어 널리 사용되고 있는 기술이다. SPI에 버스는 하나의 마스터(mater) 디바이스와 한 개 이상의 슬레이브(slave) 디바이스 간의 통신 규격이며, 클록 주파수로서 보통 1Mhz 내지 100Mhz 이상을 사용한다. 슬레이브 디바이스는 트라이-스테이트(tri-state) 출력 단자를 가지며, 전 양방(full duplex) 데이터 통신이 가능하다. 슬레이브 디바이스는 보통 한 개의 클록 단자, 한 개의 입력 단자, 한 개의 출력 단자, 및 한 개의 칩 선택 단자를 가질 수 있다. A Serial Peripheral Interface (SPI) bus can be used as an interface for communicating with a memory device having a NOR cell array. The SPI bus is a widely used technology proposed by Motorola. The bus in SPI is a communication standard between one master device and one or more slave devices, and usually uses 1Mhz to 100Mhz or more as a clock frequency. The slave device has a tri-state output terminal and is capable of full duplex data communication. A slave device can usually have one clock terminal, one input terminal, one output terminal, and one chip select terminal.

NOR 셀 어레이를 갖는 메모리에 SPI 버스를 사용할 때에 NOR 셀 어레이를 갖는 메모리는 슬레이브 디바이스로서 동작할 수 있다. 이때 NOR 셀 어레이를 갖는 메모리에 구비된 한 개의 입력 단자를 통해 명령, 주소, 및 데이터가 입력될 수 있다. NOR 셀 어레이를 갖는 메모리에서는 큰 셀(Cell) 전류를 이용해 워드(Word) 혹은 바이트(byte) 단위로 읽을 수 있기 때문에 랜덤 읽기 시간이 매우 짧다. 따라서 SPI 버스를 통해 NOR 셀 어레이를 갖는 메모리에 읽기 명령 및 주소를 입력하는 경우에, 그 주소가 입력 완료된 즉시 저장된 데이터가 출력될 수 있다. When using an SPI bus for a memory having a NOR cell array, the memory having a NOR cell array can operate as a slave device. In this case, a command, an address, and data may be input through one input terminal provided in a memory having a NOR cell array. In a memory having a NOR cell array, a random read time is very short because it can be read in word or byte units using a large cell current. Therefore, when a read command and an address are input to a memory having a NOR cell array through the SPI bus, the stored data may be output as soon as the address is completed.

한편, NOR 셀 어레이를 갖는 메모리에 SPI 버스를 사용할 때에도, 클록 속도가 매우 빠른 경우에는, 예를 들어 클럭 속도가 70Mhz 이상인 경우에는 주소의 입력이 완료된 이후 소정 시간이 지난 후에야 데이터를 출력할 수 있다.On the other hand, even when the SPI bus is used for a memory having a NOR cell array, when the clock speed is very fast, for example, when the clock speed is 70 Mhz or more, data may be output only after a predetermined time has passed since the address input is completed. .

본 발명의 일 실시예에서는 NAND 셀 어레이를 갖는 메모리의 제어를 위해 SPI 버스를 사용하고자 한다.In one embodiment of the present invention, an SPI bus is used to control a memory having a NAND cell array.

NAND 셀 어레이를 갖는 메모리의 읽기 프로세서는 기본적으로 페이지(page) 단위로 수행되는데, 첫 페이지에 접근하는 시간이 예를 들어 약 수백 ns이기 때문에 NOR 셀 어레이를 갖는 메모리에 비해 랜덤 읽기 시간이 상대적으로 매우 긴 편이다(상술한 첫 페이지 접근 시간은 기술 수준에 따라 단축될 수도 있다). 따라서 SPI 버스를 이용하여 NAND 셀 어레이를 갖는 메모리를 읽는 경우에는, 주소가 입력된 후 소정의 시간이 경과한 후에야 그 주소에 저장된 데이터가 출력될 수 있다는 문제점이 있다. The read processor of a memory with a NAND cell array is basically performed on a page basis. Since the first page access time is, for example, about several hundred ns, the random read time is relatively higher than that of a memory having a NOR cell array. This is very long (the first page access time described above may be shorter depending on the skill level). Therefore, when the memory having the NAND cell array is read using the SPI bus, there is a problem that data stored at the address may be output only after a predetermined time elapses after the address is input.

따라서 본 발명의 일 실시예에서는 SPI 버스를 통해 NAND 셀 어레이를 갖는 메모리를 읽을 때에, 읽기 명령과 주소를 입력한 후 ‘즉시’ 데이터가 출력될 수 있는 방법을 제공하고자 한다. 여기서 ‘즉시’란 주소의 입력이 완료된 바로 다음 클록의 시점을 지칭하는 것이다. 또한 이러한 방법을 실행할 수 있는 메모리를 제공하고자 한다.Accordingly, an embodiment of the present invention is to provide a method in which 'instantly' data can be output after inputting a read command and an address when reading a memory having a NAND cell array through an SPI bus. 'Instant' refers to the point in time immediately following the completion of the address input. We also want to provide a memory to do this.

본 발명의 다른 실시예에서는 SPI 버스를 통해 NAND 셀 어레이를 갖는 메모리를 읽을 때에, 읽기 명령과 주소를 입력한 후 미리 결정된 시간 후에 데이터가 출력될 수 있는 방법 및 이를 구현한 메모리를 제공하고자 한다.Another embodiment of the present invention is to provide a method in which data can be output after a predetermined time after inputting a read command and an address when reading a memory having a NAND cell array through an SPI bus, and a memory implementing the same.

한편, NOR 플래시 메모리의 경우 읽기 시간이 충분히 빠르기 때문에 하나의 페이지를 출력하는 동안 다른 페이지를 읽고 출력할 준비를 할 수 있다. 하지만, NAND 플래시 메모리의 경우 하나의 페이지를 출력하는 동안 다른 페이지를 읽고 출력할 준비를 모두 마치지 못할 수 있다. 나아가, 데이터를 읽기 시작하는 시작 주소의 위치가 페이지의 후반에 속한 경우, 연속적인 읽기가 더욱 어려워진다.On the other hand, in the case of NOR flash memory, the read time is fast enough so that one page can be read and ready to be read while the other is printed. However, in the case of NAND flash memory, it may not be able to read and prepare to output another page while outputting one page. Further, if the position of the start address where data starts to be read belongs to the second half of the page, continuous reading becomes more difficult.

본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 연속적인 읽기가 가능한 비휘발성 메모리 소자, 이를 이용한 전자제어 시스템 및 그 동작방법을 제공하고자 한다. 하지만, 이러한 과제는 예시적으로 제시되었고, 본 발명의 범위가 이러한 과제에 의해서 제한되는 것은 아니다.The present invention has been made to solve various problems including the above problems, and to provide a non-volatile memory device capable of continuous reading, an electronic control system using the same, and an operation method thereof. However, these problems have been presented by way of example, and the scope of the present invention is not limited by these problems.

상술한 과제를 해결하기 위한 본 발명의 일 관점에 따른 메모리 소자의 동작방법은, 제1 군의 페이지들을 포함하는 제1 NAND 셀 어레이 및 제2 군의 페이지들을 포함하는 제2 NAND 셀 어레이를 포함하는 NAND 셀 어레이의 블록 주소, 워드-라인 주소 및 비트-라인 주소를 한 개의 입력 단자(input terminal)를 통해 입력받는 단계, 위의 블록 주소, 위의 워드-라인 주소 및 위의 비트-라인 주소로부터 위의 NAND 셀 어레이의 시작 주소를 검출하는 단계, 및 위의 제1 군의 페이지들 내의 시작 주소가 속한 제1 페이지의 데이터, 및 위의 제2 군의 페이지들 내의 위의 제1 페이지에 이어지는 제2 페이지의 데이터를 동시에 감지하는 단계를 포함한다. 이때, 위의 비트-라인 주소의 입력이 완료된 후 즉시 위의 NAND 셀 어레이에 기록된 데이터의 출력을 시작한다.According to an aspect of the present invention, there is provided a method of operating a memory device including a first NAND cell array including a first group of pages and a second NAND cell array including a second group of pages. Receiving the block address, the word-line address, and the bit-line address of the NAND cell array through one input terminal, the block address above, the word-line address above, and the bit-line address above Detecting a start address of the above NAND cell array, and the data of the first page to which the start address in the first group of pages belongs, and the first page above in the second group of pages. Simultaneously detecting data of a subsequent second page. At this time, immediately after the input of the bit-line address is completed, output of data written to the NAND cell array is started.

본 발명의 다른 관점에 따른 메모리 소자의 동작 방법은, 제1 군의 페이지들을 포함하는 제1 NAND 셀 어레이 및 제2 군의 페이지들을 포함하는 제2 NAND 셀 어레이를 포함하는 NAND 셀 어레이의 블록 주소 및 워드-라인 주소를 한 개의 입력 단자(input terminal)를 통해 입력받는 단계, 위의 블록 주소에 대응하는 블록에 속한 워드-라인들의 구동을 시작하는 단계, 위의 NAND 셀 어레이의 비트-라인 주소의 입력을 완료하는 단계, 위의 블록 주소, 위의 워드-라인 주소 및 위의 비트-라인 주소로부터 위의 NAND 셀 어레이의 시작 주소를 검출하는 단계, 및 위의 제1 군의 페이지들 내의 시작 주소가 속한 제1 페이지의 데이터, 및 위의 제2 군의 페이지들 내의 위의 제1 페이지에 이어지는 제2 페이지의 데이터를 동시에 감지하는 단계를 포함한다. 이때, 위의 비트-라인 주소의 입력이 완료된 후 소정 개수의 더미비트(dummy bit) 구간 후부터 즉시 위의 NAND 셀 어레이에 기록된 데이터의 출력을 시작한다. A method of operating a memory device according to another aspect of the present invention includes a block address of a NAND cell array including a first NAND cell array including a first group of pages and a second NAND cell array including a second group of pages. And receiving a word-line address through one input terminal, starting to drive word-lines belonging to a block corresponding to the block address, and bit-line address of the NAND cell array. Detecting the start address of the NAND cell array from the block address above, the word-line address above and the bit-line address above, and the start in the first group of pages above Simultaneously detecting data of the first page to which the address belongs, and data of the second page following the first page in the second group of pages. At this time, after the input of the bit-line address is completed, the output of the data written in the NAND cell array starts immediately after a predetermined number of dummy bit intervals.

본 발명의 또 다른 양상에 따른 메모리 소자는, 제1 군의 페이지들을 포함하는 제1 NAND 셀 어레이 및 제2 군의 페이지들을 포함하는 제2 NAND 셀 어레이를 포함하는 NAND 셀 어레이, 위의 제1 NAND 셀 어레이 및 위의 제2 NAND 셀 어레이에 적어도 일대일로 결합된 복수의 X-디코더들, 및 블록 주소, 워드-라인 주소, 및 비트-라인 주소를 순차적으로 포함하는 시작 주소를 제1 입력 단자로부터 입력받아 위의 비트-라인 주소의 입력이 완료된 후 즉시 위의 주소에 기록된 데이터를 출력하도록 되어 있는 제어 로직을 포함한다. 이때, 위의 제어 로직은, 위의 제1 군의 페이지들 내의 위의 시작 주소가 속한 제1 페이지의 데이터, 및 위의 제2 군의 페이지들 내의 위의 제1 페이지에 이어지는 제2 페이지의 데이터를 동시에 감지하도록 위의 복수의 X-디코더들을 제어하도록 되어 있다. A memory device according to another aspect of the present invention is a NAND cell array comprising a first NAND cell array comprising a first group of pages and a second NAND cell array comprising a second group of pages, the first above. A first input terminal comprising a plurality of X-decoders coupled to the NAND cell array and the second NAND cell array above at least one-to-one, and a start address sequentially comprising a block address, a word-line address, and a bit-line address And control logic configured to output data written to the above address immediately after the input of the above bit-line address is completed. In this case, the control logic may include the data of the first page to which the start address belongs in the first group of pages and the second page following the first page in the second group of pages. It is adapted to control the plurality of X-decoders above to sense data simultaneously.

본 발명의 또 다른 양상에 따른 메모리 소자는, 복수의 페이지들을 각각 포함하는 복수의 NAND 셀 어레이들, 위의 복수의 NAND 셀 어레이들과 적어도 일대일로 결합된 복수의 X-디코더들, 위의 복수의 NAND 셀 어레이들의 데이터를 감지 및 래치하도록 위의 복수의 NAND 셀 어레이들에 적어도 일대일로 결합된 복수의 페이지 버퍼들, 및 블록 주소, 워드-라인 주소, 및 비트-라인 주소를 순차적으로 포함하는 시작 주소를 제1 입력 단자로부터 입력받아 위의 비트-라인 주소의 입력이 완료된 후 즉시 위의 주소에 기록된 데이터를 출력하도록 되어 있는 제어 로직을 포함한다. 이때, 위의 제어 로직은 위의 시작 주소로부터 위의 복수의 NAND 셀 어레이들의 데이터를 순차로 출력하기 위해, 위의 복수의 NAND 셀 어레이들 중 위의 시작 주소가 속한 제1 NAND 셀 어레이의 제1 페이지의 데이터 및 위의 제1 페이지에 이어지는 제2 NAND 셀 어레이의 제2 페이지의 데이터를 동시에 감지하도록 위의 복수의 X-디코더들을 제어하도록 되어 있다. A memory device according to another aspect of the present invention may include a plurality of NAND cell arrays each including a plurality of pages, a plurality of X-decoders coupled at least one-to-one with the plurality of NAND cell arrays above, and a plurality of the above. A plurality of page buffers coupled at least one-to-one to the plurality of NAND cell arrays above to sense and latch data of the NAND cell arrays of the NAND cell arrays, and sequentially comprising a block address, a word-line address, and a bit-line address. And a control logic configured to receive a start address from the first input terminal and output data written to the address immediately after completion of the input of the bit-line address. In this case, the control logic is configured to output data of the plurality of NAND cell arrays sequentially from the start address, so that the first NAND cell array of the first NAND cell array to which the start address belongs among the plurality of NAND cell arrays belongs. The above plurality of X-decoders are controlled to simultaneously sense data of one page and data of a second page of a second NAND cell array following the first page.

본 발명의 또 다른 양상에 따른 메모리 소자는, 복수의 페이지들을 각각 포함하는 복수의 NAND 셀 어레이들, 위의 복수의 NAND 셀 어레이들과 적어도 일대일로 결합된 복수의 X-디코더들, 위의 복수의 NAND 셀 어레이들의 데이터를 감지 및 래치하도록 위의 복수의 NAND 셀 어레이들에 적어도 일대일로 결합된 복수의 페이지 버퍼들, 및 블록 주소, 워드-라인 주소, 및 비트-라인 주소를 순차적으로 포함하는 시작 주소를 제1 입력 단자로부터 입력받아 위의 비트-라인 주소의 입력이 완료된 후 즉시 위의 주소에 기록된 데이터를 출력하도록 되어 있는 제어 로직을 포함한다. 이때, 위의 제어 로직은 위의 시작 주소부터 페이지들간에 레이턴시(latency) 없이 위의 복수의 NAND 셀 어레이들의 데이터를 순차로 직렬 인터페이스를 통해서 외부로 출력할 수 있도록 데이터 읽기를 제어하도록 되어 있다. A memory device according to another aspect of the present invention may include a plurality of NAND cell arrays each including a plurality of pages, a plurality of X-decoders coupled at least one-to-one with the plurality of NAND cell arrays above, and a plurality of the above. A plurality of page buffers coupled at least one-to-one to the plurality of NAND cell arrays above to sense and latch data of the NAND cell arrays of the NAND cell arrays, and sequentially comprising a block address, a word-line address, and a bit-line address. And a control logic configured to receive a start address from the first input terminal and output data written to the address immediately after completion of the input of the bit-line address. At this time, the control logic is configured to control the data reading so that the data of the plurality of NAND cell arrays can be sequentially outputted through the serial interface without the latency between the pages from the start address.

본 발명의 또 다른 양상에 따른 전자제어 시스템은, 호스트, 및 위의 호스트와 직렬 인터페이스를 통해서 데이터를 주고받는 메모리칩을 포함한다. 이때, 위의 메모리칩은, 제1 군의 페이지들을 포함하는 제1 NAND 셀 어레이 및 제2 군의 페이지들을 포함하는 제2 NAND 셀 어레이를 포함하는 NAND 셀 어레이, 위의 제1 NAND 셀 어레이 및 위의 제2 NAND 셀 어레이에 적어도 일대일로 결합된 복수의 X-디코더들, 및 블록 주소, 워드-라인 주소, 및 비트-라인 주소를 순차적으로 포함하는 시작 주소를 제1 입력 단자로부터 입력받아 위의 비트-라인 주소의 입력이 완료된 후 즉시 위의 주소에 기록된 데이터를 출력하도록 되어 있는 제어 로직을 포함한다. 이때, 위의 제어 로직은, 위의 제1 군의 페이지들 내의 위의 시작 주소가 속한 제1 페이지의 데이터, 및 위의 제2 군의 페이지들 내의 위의 제1 페이지에 이어지는 제2 페이지의 데이터를 동시에 감지하도록 위의 복수의 X-디코더들을 제어하도록 되어 있다. An electronic control system according to another aspect of the present invention includes a host and a memory chip for transmitting and receiving data through a serial interface with the host. In this case, the memory chip may include a NAND cell array including a first NAND cell array including a first group of pages and a second NAND cell array including a second group of pages, a first NAND cell array, and A plurality of X-decoders coupled to the second NAND cell array at least one-to-one and a start address sequentially including a block address, a word-line address, and a bit-line address from the first input terminal; The control logic is configured to output the data written to the above address immediately after the input of the bit-line address of. In this case, the control logic may include the data of the first page to which the start address belongs in the first group of pages and the second page following the first page in the second group of pages. It is adapted to control the plurality of X-decoders above to sense data simultaneously.

본 발명의 실시예에 따르면, SPI 버스를 통해 NAND 셀 어레이를 갖는 메모리를 읽을 때에, 읽기 명령과 주소를 입력한 후 즉시 데이터가 출력될 수 있다. 또는 위의 주소를 입력한 후 소정의 시간이 흐른 후에 데이터가 출력될 수 있다.According to an embodiment of the present invention, when reading a memory having a NAND cell array through an SPI bus, data may be immediately output after inputting a read command and an address. Alternatively, data may be output after a predetermined time passes after the above address is input.

본 발명의 일 실시예에 따른 비휘발성 메모리 소자에 따르면, NAND 셀 어레이들을 이용하여 데이터 용량을 높이면서도, 고속 출력이 가능한 칩 구조 및 동작 방법을 제공할 수 있다. 예를 들어, NAND 셀 어레이들로부터 데이터 출력 시, 페이지들간의 레이턴시 없이(no latency) 시작 주소로부터 전체 데이터를 순차로 연속해서 출력할 수 있다.According to a nonvolatile memory device according to an embodiment of the present invention, a chip structure and an operation method capable of high-speed output while increasing data capacity using NAND cell arrays can be provided. For example, when data is output from NAND cell arrays, the entire data may be sequentially output from the start address without no latency between pages.

또한, 위의 두 가지 효과를 함께 달성할 수 있다.In addition, the above two effects can be achieved together.

본 발명의 범위가 상술한 효과에 의해 제한되는 것은 아니다.The scope of the present invention is not limited by the above-mentioned effects.

도 1은 본 발명의 일 실시예에 따른 메모리의 핀-아웃(pin-out) 구조를 나타낸 것이다.
도 2는 본 발명의 일 실시예에 따른 메모리의 내부 구조를 간략히 나타낸 것이다.
도 3은 본 발명의 일 실시예에 따른, NAND 셀 어레이를 갖는 메모리의 읽기 프로세스의 타이밍 다이어그램이다.
도 4는 본 발명의 일 실시예에 따른 메모리에 포함된 NAND 셀 어레이의 일부를 나타낸 것이다.
도 5는 본 발명의 일 실시예에 따른, NAND 셀 어레이를 포함하는 메모리의 읽기 프로세스를 나타낸 것이다.
도 6에는 본 발명의 다른 실시예에 따른 워드-라인(word-line) 구동 방법을 도시하였다.
도 7에는 본 발명의 다른 실시예에 따른 비트-라인(bit-line) 프리챠징(precharging) 방법을 도시하였다.
도 8은 본 발명의 다른 실시예에 따른, NAND 셀 어레이를 갖는 메모리의 읽기 프로세스의 타이밍 다이어그램이다.
도 9는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 보여주는 개략적인 블록도이다.
도 10은 도 9의 비휘발성 메모리 소자에서 NAND 셀 어레이의 일부를 예시적으로 보여주는 개략적인 회로도이다.
도 11은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 보여주는 개략적인 블록도이다.
도 12는 본 발명의 일 실시예에 따른 전자제어 시스템을 보여주는 개략적인 블록도이다.
도 13은 본 발명의 실시예들에 따른 비휘발성 메모리 소자의 동작방법을 보여주는 순서도이다.
도 14 및 도 15는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 시작 주소 위치에 따른 동작방법을 보여주는 블록도들이다.
도 16은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 동작방법을 보여주는 타이밍도이다.
도 17 내지 도 20은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 시작 주소 위치에 따른 동작방법을 보여주는 개략적인 블록도들이다.1 illustrates a pin-out structure of a memory according to an embodiment of the present invention.
2 briefly illustrates an internal structure of a memory according to an embodiment of the present invention.
3 is a timing diagram of a read process of a memory having a NAND cell array, in accordance with an embodiment of the present invention.
4 illustrates a portion of a NAND cell array included in a memory according to an embodiment of the present invention.
5 illustrates a read process of a memory including a NAND cell array, in accordance with an embodiment of the present invention.
6 illustrates a word-line driving method according to another embodiment of the present invention.
FIG. 7 illustrates a bit-line precharging method according to another embodiment of the present invention.
8 is a timing diagram of a read process of a memory having a NAND cell array, in accordance with another embodiment of the present invention.
9 is a schematic block diagram illustrating a nonvolatile memory device according to an embodiment of the present invention.
FIG. 10 is a schematic circuit diagram illustrating a portion of a NAND cell array in the nonvolatile memory device of FIG. 9.
11 is a schematic block diagram illustrating a nonvolatile memory device according to another embodiment of the present invention.
12 is a schematic block diagram showing an electronic control system according to an embodiment of the present invention.
13 is a flowchart illustrating a method of operating a nonvolatile memory device according to example embodiments.
14 and 15 are block diagrams illustrating a method of operating according to a start address location of a nonvolatile memory device according to example embodiments.
16 is a timing diagram illustrating a method of operating a nonvolatile memory device according to an embodiment of the present invention.
17 to 20 are schematic block diagrams illustrating a method of operating according to a start address location of a nonvolatile memory device according to another exemplary embodiment of the present invention.

이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 이하에서 사용되는 용어는 단지 특정 실시예를 언급하기 위한 것이며, 본 발명을 한정하는 것을 의도하지 않는다. 또한, 이하에서 사용되는 단수 형태들은 문구들이 이와 명백히 반대의 의미를 나타내지 않는 한 복수 형태들도 포함한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein. The terminology used herein is for the purpose of describing particular embodiments only and is not intended to limit the invention. Also, the singular forms as used below include plural forms unless the phrases expressly have the opposite meaning.

본 발명의 실시예들에 따른 메모리는 비휘발성 메모리 소자일 수 있다. 또한 비휘발성 메모리 소자는 전원이 제거되어도 데이터를 유지할 수 있는 메모리 소자를 지칭할 수 있다. 예를 들어, 이러한 비휘발성 메모리 소자는 플래시(flash) 메모리, 이이피롬(EEPROM), 상전이 메모리(PRAM), 자기 메모리(MRAM), 저항 메모리(RRAM) 등을 포함할 수 있다. 한편, 플래시 메모리는 플로팅 게이트 메모리, 전하 트랩형 메모리, 소노스(SONOS) 메모리 등으로 불릴 수도 있고, 그 명칭이 이러한 실시예들의 범위를 제한하지 않는다.The memory according to embodiments of the present invention may be a nonvolatile memory device. Also, the nonvolatile memory device may refer to a memory device capable of retaining data even when a power source is removed. For example, such a nonvolatile memory device may include a flash memory, an EEPROM, a phase change memory (PRAM), a magnetic memory (MRAM), a resistive memory (RRAM), and the like. Meanwhile, the flash memory may be referred to as a floating gate memory, a charge trapping memory, a sonos memory, or the like, and the name does not limit the scope of these embodiments.

본 발명의 실시예들에서, NAND 셀 어레이(NAND cell array)는 NAND 구조를 갖는 메모리셀의 어레이를 지칭할 수 있다.In embodiments of the present invention, a NAND cell array may refer to an array of memory cells having a NAND structure.

이하, 본 발명의 일 실시예에 따른 "읽기 명령 입력 시 워드-라인 및 비트-라인 구동 기술" 및 "페이지 간 연속읽기 기술"을 각각 설명하고 이 두 기술을 결합한 메모리 읽기 기술에 대하여 설명한다.
Hereinafter, "word-line and bit-line driving techniques" and "inter-page continuous read technique" according to an embodiment of the present invention will be described, and a memory read technique combining the two techniques will be described.

읽기 명령 입력 시 워드-라인 및 비트-라인 구동 기술Word-line and bit-line drive technology for read command input

도 1은 본 발명의 일 실시예에 따른 메모리(1)의 핀-아웃(pin-out) 구성을 나타낸 것이다.1 shows a pin-out configuration of a memory 1 according to an embodiment of the present invention.

도 1을 참조하면, SCK(101)는 메모리(1)에 제공되는 타이밍 신호를 입력받는 클록 입력단자이다. SI(103)는 메모리(1)에서 명령(instruction), 주소(address), 데이터(data) 등을 입력받을 수 있는 단자이다. VCC(107)는 전력 공급 전압을 입력하는 단자이며, GND(108)는 VCC(107)에 대한 기준전위를 입력받는 단자이다. SO(104)는 메모리(1)로부터 데이터를 출력하는 단자이다.Referring to FIG. 1, the SCK 101 is a clock input terminal that receives a timing signal provided to the memory 1. The SI 103 is a terminal for receiving an instruction, an address, data, and the like from the memory 1. The VCC 107 is a terminal for inputting a power supply voltage, and the GND 108 is a terminal for receiving a reference potential for the VCC 107. The SO 104 is a terminal for outputting data from the memory 1.

CS#(102)는 메모리 선택 신호를 입력받는 단자로서, 메모리(1)가 선택되지 않는다는 신호가 들어오면 SO(104)가 하이-임피던스(high impedance) 상태로 될 수 있다. HOLD#(106)는 메모리(1)와 다른 장치 간의 통신을 중단하는데 사용되거나 또는 메모리(1)의 데이터를 출력하는 데에 사용될 수 있다. W#(107)는 메모리(1)의 프로그램(program) 또는 지우기(erase) 방지를 위한 영역의 크기를 고정(freeze)하는데 사용되거나 또는 메모리(1)의 데이터를 출력하는 데 사용될 수 있다.The CS # 102 is a terminal for receiving a memory selection signal. When the signal indicating that the memory 1 is not selected, the SO 104 may be in a high impedance state. HOLD # 106 may be used to interrupt communication between memory 1 and another device or to output data in memory 1. W # 107 may be used to freeze the size of an area for preventing program or erase of the memory 1 or to output data of the memory 1.

메모리(1)는 상술한 SPI 버스를 이용한 통신에서 슬레이브 디바이스로서 사용될 수 있으며, SCK(101), CS#(102), SI(103), SO(104)는 각각 SPI 버스에서의 클록 단자, 칩 선택 단자, 입력 단자, 출력 단자에 대응될 수 있다.The memory 1 can be used as a slave device in the communication using the SPI bus described above, and the SCK 101, CS # 102, SI 103, and SO 104 are respectively clock terminals and chips on the SPI bus. It may correspond to a selection terminal, an input terminal, and an output terminal.

도 2는 본 발명의 일 실시예에 따른 메모리(1)의 내부 구조를 간략히 나타낸 것이다.2 briefly illustrates an internal structure of a memory 1 according to an embodiment of the present invention.

메모리(1)는 입/출력 인터페이스(I/O interface)(100), 제어 로직(700), 아날로그 블록(300), 셀 어레이(400), 주소 디코더 블록들(510, 520, 530), 멀티플렉서(610, 620, 630)들을 포함하여 구성될 수 있다. The memory 1 includes an input / output interface 100, control logic 700, analog block 300, cell array 400, address decoder blocks 510, 520, 530, multiplexer. 610, 620, and 630.

입/출력 인터페이스(100)는 도 1에서 설명한 각종 핀-아웃 단자에 연결되어 구성될 수 있다. 제어 로직(700)은 입/출력 인터페이스(100)로부터 클록, 주소, 데이터, 칩 선택 신호 등을 입력받고, 이를 해석하여 주소 디코더 블록들(510, 520, 530), 아날로그 블록(300), 입/출력 패드(100)를 제어할 수 있다. 아날로그 블록(300)은 셀 어레이(400) 및 주소 디코더 블록들(510, 520, 530)에 필요한 전원을 제공하기 위한 회로를 포함할 수 있으며, 제어 로직(700)에 의해 제어될 수 있다. The input / output interface 100 may be connected to various pin-out terminals described with reference to FIG. 1. The control logic 700 receives a clock, an address, data, a chip select signal, etc. from the input / output interface 100 and interprets the address decoder blocks 510, 520, 530, the analog block 300, and the input. The output pad 100 can be controlled. The analog block 300 may include a circuit for supplying power required for the cell array 400 and the address decoder blocks 510, 520, and 530, and may be controlled by the control logic 700.

본 발명의 일 실시예에 있어서, 셀 어레이(400)는 NAND 셀 어레이로 구성될 수 있으며, 행(column)과 열(row)로 이루어진 2차원 매트릭스 구조를 가지 수 있다. 각 열은 워드-라인(word-line)으로 지칭되고, 각 행은 비트-라인(bit-line)으로 지칭될 수 있다. 또한, 셀 어레이(400)는 N개의 블록(400_0 ~ 400_N-1)들로 구분될 수 있다. In one embodiment of the present invention, the cell array 400 may be configured as a NAND cell array, and may have a two-dimensional matrix structure consisting of columns and rows. Each column may be referred to as a word-line, and each row may be referred to as a bit-line. In addition, the cell array 400 may be divided into N blocks 400_0 to 400_N-1.

메모리(1)에 입력되는 주소는 셀 어레이(400)의 특정 영역을 지시할 수 있는데, 이 주소는 블록 주소, 워드-라인 주소, 비트-라인 주소를 포함하여 구성될 수 있다. 블록 디코드(510)부, 열 디코드(row decode)부, 및 행 디코드(column decode)부는 각각 블록 주소, 워드-라인 주소, 비트-라인 주소를 복호하여 선택하는 기능을 제공할 수 있다. 메모리(1)의 입력 데이터 및 출력 데이터가 전달되는 내부 경로에는 한 개 이상의 멀티플렉서(610, 620, 630)가 개재될 수 있다.An address input to the memory 1 may indicate a specific area of the cell array 400, which may include a block address, a word-line address, and a bit-line address. The block decode unit 510, the row decode unit, and the column decode unit may provide a function of decoding and selecting a block address, a word-line address, and a bit-line address, respectively. One or more multiplexers 610, 620, and 630 may be interposed in an internal path through which input data and output data of the memory 1 are transferred.

도 3은 본 발명의 일 실시예에 따른, NAND 셀 어레이를 갖는 메모리의 읽기 프로세스의 타이밍 다이어그램이다.3 is a timing diagram of a read process of a memory having a NAND cell array, in accordance with an embodiment of the present invention.

이하 본 명세서에서 “[a, b]”는 타이밍 다이어그램 중에서 시각(a)와 시각(b) 사이의 구간을 지시하는 것이다.Hereinafter, in the present specification, "[a, b]" indicates a section between time (a) and time (b) in the timing diagram.

도 3에 나타낸 4개의 신호는 메모리에 입력되는 SCK(101), CS#(102), SI(103) 신호와, 메모리로부터 출력되는 SO(104) 신호를 나타낸다. CS#(102)를 통해 시각(t1)에 칩 선택 신호가 입력되면 시각(t2)부터 SCK(101)를 통해 클록이 입력되기 시작한다. 그 다음, 명령(instruction) 신호가 SI(103)를 통해 8 클록 동안 입력된다([t2, t3]). 그리고 뒤 이어 24 비트 주소가 24 클록 동안 SI(103)를 통해 입력된다([t3, t4]). 입력된 명령 신호가 데이터 읽기를 지시한 것('00000011')이라면, 24 비트 주소의 입력이 완료된 후 즉시 입력된 주소에 저장되었던 데이터가 SO(104)를 통해 출력된다. 여기서 '즉시'라는 것은 주소의 입력이 완료되는 클록의 바로 다음 클록을 의미한다. 또한 SCK(101)를 통해 입력되는 클록은 그 길이가 시간에 따라 신장되지 않고 시각(t1) 이후 일정한 간격으로 계속 입력된다.The four signals shown in Fig. 3 represent the SCK 101, CS # 102, and SI 103 signals input to the memory, and the SO 104 signal output from the memory. When the chip select signal is input at time t1 through the CS # 102, the clock starts to be input through the SCK 101 from the time t2. Then, an instruction signal is input for 8 clocks through the SI 103 ([t2, t3]). And then a 24-bit address is input through the SI 103 for 24 clocks ([t3, t4]). If the input command signal indicates reading data ('00000011'), data stored at the input address immediately after the input of the 24-bit address is completed is output through the SO 104. In this case, 'immediately' means the clock immediately following the clock at which the address input is completed. In addition, the clock input through the SCK 101 is continuously input at regular intervals after the time t1 without the length of the clock being extended over time.

NAND 셀 어레이(cell array)에 저장된 데이터를 읽기 위하여, 입력된 주소에 대응하는 메모리 셀의 게이트에는 0V의 전압을 인가하고 나머지 메모리 셀(memory cell)의 게이트(gate)에는 약 4.5V 또는 5.0V의 전압을 인가할 수 있다. 또한, 메모리 셀의 비트-라인에는 약 1.0V ~ 1.8V 사이의 전압이 인가될 수 있다. 메모리 셀의 워드-라인(word-line)에는 메모리 셀의 게이트가 연결되어 있으며, 메모리 셀의 비트-라인(bit-line)에는 메모리 셀의 드레인이 연결될 수 있다. 일반적인 NAND 셀 어레이에서 데이터를 읽을 때에는 주소가 모두 입력된 후에 워드-라인의 구동(driving)과 비트-라인의 프리챠징(precharging)을 시작하는데, 이때 필요한 전압 레벨에 도달하기 위해서는 소정의 시간이 소요된다. 기술 수준에 따라 다르긴 하지만, 예를 들어 약 80ns 내지 100ns의 시간이 소요될 수 있다. 따라서 일반적인 NAND 셀 어레이에서는 도 3과 같이 24 비트 주소가 모두 입력된 후에 ‘즉시’ 데이터가 출력될 수 없다. 그러나 본 발명의 일 실시예에서는 도 3과 같은 타이밍 다이어그램을 만족하며, 이를 위하여 아래의 도 4 및 도 5에서 설명하는 방법을 사용할 수 있다.In order to read the data stored in the NAND cell array, a voltage of 0 V is applied to the gate of the memory cell corresponding to the input address, and about 4.5 V or 5.0 V is applied to the gate of the remaining memory cells. The voltage of can be applied. In addition, a voltage between about 1.0V and about 1.8V may be applied to the bit-line of the memory cell. A gate of the memory cell may be connected to a word-line of the memory cell, and a drain of the memory cell may be connected to a bit-line of the memory cell. When reading data from a general NAND cell array, after all addresses are input, driving of word-line and precharging of bit-line begin. It takes a certain time to reach the required voltage level. do. Depending on the skill level, it may take a time of about 80 ns to 100 ns, for example. Therefore, in a typical NAND cell array, as soon as all 24 bit addresses are input, 'immediately' data cannot be output. However, in an embodiment of the present invention, the timing diagram as shown in FIG. 3 is satisfied, and the method described in FIGS. 4 and 5 can be used for this purpose.

도 4는 본 발명의 일 실시예에 따른 메모리에 포함된 NAND 셀 어레이의 일부를 나타낸 것이다.4 illustrates a portion of a NAND cell array included in a memory according to an embodiment of the present invention.

NAND 셀 어레이는 여러 개의 블록의 분할되어 있을 수 있는데, 도 4는 이 중 두 개의 블록, 즉 제1블록(41)과 제2블록(42)의 구조를 일부 나타낸 것이다. 여기서는 메모리에 입력되는 상술한 블록 주소에 의해 제1블록(41)이 선택된 경우를 가정하여 도시하였다. 또한, 제1블록(41)의 워드-라인(WL1)(43)을 읽기 위해 요구되는 각 노드에서의 전압을 함께 표시하였다. The NAND cell array may be divided into several blocks, and FIG. 4 partially illustrates the structure of two blocks, that is, the first block 41 and the second block 42. Here, it is assumed that the first block 41 is selected by the above-described block address input to the memory. In addition, the voltage at each node required to read the word-line WL1 43 of the first block 41 is also indicated.

선택된 제1블록(41)의 워드-라인(WL1)(43)에 기록된 데이터를 읽기 위하여, 워드-라인(WL1)(43)에는 0V가 인가되고, 나머지 다른 워드-라인들에는 전압(Vread)이 인가되며, 비트-라인(BL0 ~ BL(C-1))들 중 읽기를 원하는 비트-라인에 전압(Vpre-Vt)이 인가될 수 있다. 전압(Vread)은 예를 들어 약 4.5V 또는 5.0V일 수 있으며, 전압(Vpre)은 예를 들어 약 1.0V 내지 1.8V 사이의 전압일 수 있다. 전압(Vt)는 NMOS의 문턱 전압일 수 있다.In order to read the data written in the word-line WL1 43 of the selected first block 41, 0 V is applied to the word-line WL1 43, and the voltage Vread is applied to the other word-lines. ) May be applied, and the voltage Vpre-Vt may be applied to the bit-line to be read among the bit-lines BL0 to BL (C-1). The voltage Vread may be, for example, about 4.5V or 5.0V, and the voltage Vpre may be, for example, a voltage between about 1.0V and 1.8V. The voltage Vt may be a threshold voltage of the NMOS.

여기서 WL0 ~ WL(R-1)를 NAND 스트링(string)이라고 부를 수 있는데, 예를 들어 R=16일 수 있고, 상술한 비트라인의 개수를 나타내는 상수 C=4225일 수 있다. 그러나 구체적인 값은 실시예에 따라 달라질 수 있다.Here, WL0 to WL (R-1) may be referred to as NAND strings, for example, R = 16 and a constant C = 4225 indicating the number of bit lines described above. However, specific values may vary depending on the embodiment.

도 4에서, 선택되지 않은 블록인 제2블록(42)의 워드-라인들은 모두 로우 상태를 유지하며, 제2블록(42)의 스트링 선택 라인(SSL. GSL)은 접지 트랜지스터(Tr1, Tr2)에 의해 0V에 접지된 상태를 유지할 수 있다. 따라서 제2블록(42)의 NAND 스트링에는 전류가 흐르지 않는다.In FIG. 4, all of the word-lines of the second block 42 which are not selected blocks remain low, and the string select line SSL. GSL of the second block 42 is connected to the ground transistors Tr1 and Tr2. It can be kept grounded at 0V. Therefore, no current flows through the NAND string of the second block 42.

본 발명의 일 실시예에 따른 메모리에는 블록 주소, 워드-라인 주소, 및 비트-라인 주소로 이루어진 주소가 입력될 수 있으며, 이때 블록 주소, 워드-라인 주소, 및 비트-라인 주소가 순차적으로 입력될 수 있다. 입력된 블록 주소와 워드-라인 주소가 각각 도 4에 나타낸 제1블록(41) 및 워드-라인(WL1)(43)을 지정하는 경우에, 워드-라인(WL1)(43)에 기록된 데이터를 읽을 준비를 하기 위하여, NAND 셀 어레이의 각 노드의 전압 상태를 상술한 도 4와 같은 상태로 변경 및/또는 유지할 필요가 있다. An address consisting of a block address, a word-line address, and a bit-line address may be input to a memory according to an embodiment of the present invention, wherein the block address, word-line address, and bit-line address are sequentially input. Can be. When the input block address and the word-line address designate the first block 41 and the word-line WL1 43 shown in FIG. 4, respectively, the data written in the word-line WL1 43 In order to be ready to read, it is necessary to change and / or maintain the voltage state of each node of the NAND cell array to the state as shown in FIG.

도 4에 나타낸 것과 같은 전압 상태로 만들기 위해서 각 워드-라인을 구동(driving)하고 각 비트-라인을 프리챠지(precharge)할 수 있다. 본 발명의 일 실시예에 따른 이러한 구동 및 프리챠지 방법을 도 5에 나타내었다. Each word-line can be driven and each bit-line precharged to bring it into a voltage state as shown in FIG. 5 illustrates a driving and precharging method according to an exemplary embodiment of the present invention.

도 5는 본 발명의 일 실시예에 따른, NAND 셀 어레이를 포함하는 메모리의 읽기 프로세스를 나타낸 것이다.5 illustrates a read process of a memory including a NAND cell array, in accordance with an embodiment of the present invention.

도 5를 참조하면, 메모리에 입력되는 주소([n2, n5])는, 12 비트의 블록 주소([n2, n3]), 4 비트의 워드-라인 주소([n3, n4]), 및 8 비트의 비트-라인 주소([n4, n5])로 구성될 수 있다. 시각(n0)에서 CS#(102)에 의해 메모리가 선택되면, 시각(n1)부터 SCK(101)을 통해 클록이 입력되고, 시구간([n1, n2])에서 8 클록 동안 메모리 읽기 명령이 입력된다. 비트-라인 주소의 입력이 완료되는 시점(n5)부터 데이터의 출력이 이루어진다. Referring to FIG. 5, an address ([n2, n5]) input to a memory includes a 12-bit block address ([n2, n3]), a 4-bit word-line address ([n3, n4]), and 8 It may consist of the bit-line address [n4, n5] of the bit. When memory is selected by CS # 102 at time n0, a clock is input through SCK 101 from time n1, and a memory read command is issued for eight clocks at time interval [n1, n2]. Is entered. Data is output from the time point n5 when the input of the bit-line address is completed.

입력되는 블록 주소([n2, n3]), 워드-라인 주소([n3, n4]), 및 비트-라인 주소([n4, n5])에 대응하는 메모리 셀에 기록된 데이터를 읽기 위하여, 도 4에서 설명한 바와 같이 이 메모리 셀을 포함하는 블록의 워드-라인들을 구동하고 이 메모리 셀에 대응하는 비트-라인을 프리챠징할 수 있다.To read the data written in the memory cells corresponding to the input block address [[n2, n3]), word-line address [[n3, n4]), and bit-line address [[n4, n5]), FIG. As described in FIG. 4, the word-lines of the block including the memory cell may be driven and the bit-line corresponding to the memory cell may be precharged.

또는, 본 발명의 일 실시예와 같이, 블록 주소([n2, n3]) 및 워드-라인 주소([n3, n4])에 의해 지시되는 모든 메모리 셀들 중 적어도 하나 이상을 읽기 위하여, 도 4에서 설명한 바와 같이 이 모든 메모리 셀들을 포함하는 블록의 워드-라인들을 구동하고 위의 적어도 하나 이상의 메모리 셀들에 대응하는 비트-라인들을 프리챠징할 수 있다. 이를 위해서는 입력되는 주소 중 블록 주소([n2, n3]) 및 워드-라인 주소([n3, n4])만 알면 충분하다.Alternatively, as in an embodiment of the present invention, in order to read at least one or more of all the memory cells indicated by the block address [n2, n3] and the word-line address [n3, n4], in FIG. As described, it is possible to drive word-lines of a block including all these memory cells and precharge bit-lines corresponding to the at least one or more memory cells above. To do this, it is sufficient to know only the block address ([n2, n3]) and the word-line address ([n3, n4]) among the input addresses.

그런데 도 5에서 주소([n2, n5])는 한 개의 입력 단자인 SI(103)(도 5에는 미도시)를 통해서만 입력되기 때문에, 비트-라인 주소([n4, n5])의 입력이 완료되기 이전에 블록 주소([n2, n3]) 및 워드-라인 주소([n3, n4])의 입력이 완료될 수 있다. 따라서 비트-라인 주소([n4, n5])의 입력이 완료되는 시점(n5) 이전에, 워드-라인의 구동을 시작(n10)하고 비트-라인의 프리챠징을 시작(n10)할 수 있다. 또는, 워드-라인 주소([n3, n4])의 입력이 완료된 시점(n4)의 직후부터 워드-라인의 구동을 시작하고 비트-라인의 프리챠징을 시작할 수 있다. 여기서 '직후'라 함은 시점(n4)로부터 한 개의 클록 후의 시점(n10)을 말한다.However, in FIG. 5, since the address [n2, n5] is input through only one input terminal SI 103 (not shown in FIG. 5), the input of the bit-line address [n4, n5] is completed. The input of the block address [n2, n3] and the word-line address [n3, n4] may be completed before the operation. Therefore, before the input point n5 at which the input of the bit-line address [n4, n5] is completed, driving of the word-line may be started (n10) and precharging of the bit-line may be started (n10). Alternatively, the driving of the word line may be started immediately after the input of the word line address [n3, n4] n4 is completed, and the precharging of the bit line may be started. In this case, the term “directly” refers to a time point n10 one clock after the time point n4.

보통, NAND 셀 어레이에서 워드-라인의 구동 및 비트-라인의 프리챠징을 시작한 후, 예컨대 수백 ns 정도의 시간이 경과해야 NAND 셀 어레이를 읽을 수 있는 전압 상태에 도달할 수 있다. 그런데, 본 발명의 일 실시예에서는 비트-라인 주소([n4, n5])의 입력이 완료되기 이전부터 워드-라인의 구동 및 비트-라인의 프리챠징을 시작(n10)하기 때문에, 비트-라인 주소([n4, n5])의 입력이 완료된 후 즉시 NAND 셀 어레이의 데이터를 읽을 수 있다.Usually, after starting the word-line driving and precharging of the bit-line in the NAND cell array, a time of, for example, several hundred ns must elapse before the voltage state to read the NAND cell array can be reached. However, in the exemplary embodiment of the present invention, since the driving of the word-line and the precharging of the bit-line are started (n10) before the input of the bit-line address [n4, n5] is completed, the bit-line The data of the NAND cell array can be read immediately after the input of the address [n4, n5] is completed.

본 발명의 다른 실시예에서는 비트-라인 주소([n4, n5])의 입력이 완료되기 약 80ns 내지 100ns 이전부터 워드-라인의 구동 및 비트-라인의 프리챠징을 시작함으로써 비트-라인 주소([n4, n5])의 입력이 완료된 후 즉시 NAND 셀 어레이의 데이터를 읽도록 할 수 있다.In another embodiment of the present invention, the driving of the word-line and the precharging of the bit-line start about 80ns to 100ns before the input of the bit-line address [n4, n5] is completed. n4, n5]) may be immediately read after the data of the NAND cell array is completed.

워드-라인 주소([n3, n4])에 의해 선택된 워드-라인(selected word-line)의 시간에 따른 전압의 변화(502) 및 선택되지 않은 나머지 워드-라인(unselected word-line, pass word-line)들의 시간에 따른 전압의 변화(501)가 도 5에 도시되어 있다. 선택된 워드-라인의 전압은 구동 시작 시점(n10)으로부터 시간(Δt1)이 경과한 후에 전압(Vread)에 도달한다. The change in voltage over time of the selected word-line by the word-line address [n3, n4] 502 and the remaining unselected word-line, pass word- The change in voltage 501 over time of the lines is shown in FIG. 5. The voltage of the selected word-line reaches the voltage Vread after the time? T1 has elapsed from the driving start time point n10.

또한, 도 5에는 NAND 메모리 셀의 비트-라인의 전압의 변화(503)도 함께 도시되어 있다. 선택된 비트-라인의 전압은 프리챠징 시작 시점(n10)으로부터 시간(Δt2)이 경과한 후에 전압(Vpre)에 도달한다.Also shown in FIG. 5 is a variation 503 of the voltage of the bit-line of the NAND memory cell. The voltage of the selected bit-line reaches the voltage Vpre after a time Δt2 has elapsed from the precharging start time n10.

선택된 워드-라인에 기록된 데이터의 읽기가 종료되면 블록 주소([n2, n3])에 의해 특정되는 블록의 모든 워드-라인과 비트-라인의 전압을 모두 기준 전위, 예컨대 0V로 바꿀 수 있다.When the reading of the data written in the selected word-line is finished, the voltages of all word-line and bit-line of the block specified by the block address [n2, n3] can be changed to the reference potential, for example, 0V.

도 6에는 본 발명의 다른 실시예에 따른 워드-라인 구동 방법을 도시하였다. 6 illustrates a word-line driving method according to another embodiment of the present invention.

도 6을 참조하면, 블록 주소([n2, n3])의 입력이 완료되면 워드-라인 주소([n3, n4])의 입력이 완료되기 이전이라도 어느 블록에 있는 워드-라인들을 구동해야하는지를 판단할 수 있다. 따라서 시점(n9)에서 블록 주소([n2, n3])가 가리키는 블록에 있는 모든 워드-라인의 전압을 전압(Vread)으로 상승시킬 수 있다(501, 502). 그 다음, 워드-라인 주소([n3, n4])의 입력이 완료되면 워드-라인 주소([n3, n4])에 의해 선택된 워드-라인의 전압(502)만을 기준전압(예컨대 0V)으로 낮출 수 있다. 이때 낮추기 시작하는 시점은 시점(n10)일 수 있다. 이때, 선택된 워드-라인의 전압은 위의 낮추기 시작하는 시점(n10)으로부터 시간(Δt3)이 경과한 후에 기준전압에 도달한다.Referring to FIG. 6, when the input of the block address [n2, n3] is completed, it is determined whether the word-lines in which block should be driven even before the input of the word-line address [n3, n4] is completed. can do. Therefore, at time point n9, the voltages of all the word-lines in the block indicated by the block addresses [n2 and n3] may be increased to the voltage Vread (501 and 502). Then, when the input of the word-line address [n3, n4] is completed, only the voltage 502 of the word-line selected by the word-line address [n3, n4] is lowered to the reference voltage (for example, 0V). Can be. In this case, the time point to start lowering may be a time point n10. At this time, the voltage of the selected word-line reaches the reference voltage after the time Δt3 elapses from the time point n10 at which the lowering starts.

보통, 도 6에서 선택된 워드-라인의 전압이 강하하는 데 소요되는 시간(Δt3)은 도 5에 설명한 선택되지 않은 워드-라인들의 전압이 상승하는 데 소용되는 시간(Δt1)보다 작다. 따라서 도 6과 같은 방식으로 워드-라인을 구동하는 경우에는 도 5의 구동 방식에 비해 NAND 셀 어레이를 읽기 위해 요구되는 전압 상태에 더 일찍 도달할 수 있다.Normally, the time [Delta] t3 it takes for the voltage of the word-line selected in FIG. 6 to drop is smaller than the time [Delta] t1 used for the voltage of the unselected word-lines described in FIG. 5 to rise. Therefore, when driving the word-line in the same manner as in FIG. 6, the voltage state required for reading the NAND cell array may be reached earlier than in the driving method of FIG. 5.

도 7에는 본 발명의 다른 실시예에 따른 비트-라인 프리챠징 방법을 도시하였다. 7 illustrates a bit-line precharging method according to another embodiment of the present invention.

도 7을 참조하면, 블록 주소([n2, n3])가 입력되면 워드-라인 주소([n3, n4])의 입력이 완료되기 이전이라도 어느 블록에 있는 비트-라인들을 프리챠징 해야 하는지를 판단할 수 있다. 따라서 시점(n8)에서 블록 주소([n2, n3])가 가리키는 블록에 있는 모든 비트-라인의 전압을 전압(V_H1)으로 상승시킬 수 있다. 비트-라인의 전압이 전압(V_H1)으로 상승된 후에, 비트-라인의 전압을 전압(Vpre)로 낮출 수 있다. 이와 같이 비트-라인의 전압을 낮추는 작업은 워드-라인 주소([n3, n4])의 입력이 완료된 후의 시점(n10)에 시작할 수 있으나 이 시점에 한정되는 것은 아니다. 이때, 비트-라인의 전압은 시점(n10)으로부터 시간(Δt4)이 경과한 후에 전압(Vpre)에 도달한다.Referring to FIG. 7, when the block address [n2, n3] is input, it may be determined whether to precharge bit-lines in any block even before the input of the word-line address [n3, n4] is completed. Can be. Therefore, at the time point n8, the voltages of all the bit-lines in the block indicated by the block addresses [n2 and n3] may be increased to the voltage V_H1. After the voltage of the bit-line is raised to the voltage V_H1, the voltage of the bit-line may be lowered to the voltage Vpre. As such, the operation of lowering the voltage of the bit-line may start at a time point n10 after the input of the word-line address [n3, n4] is completed, but is not limited thereto. At this time, the voltage of the bit-line reaches the voltage Vpre after the time? T4 has elapsed from the time point n10.

보통, 도 7에서 비트-라인의 전압이 강하하는 데 소요되는 시간(Δt4)은 도 5에 설명한 비트-라인의 전압이 상승하는 데 소용되는 시간(Δt2)보다 작다. 따라서 도 7과 같은 방식으로 비트-라인을 구동하는 경우에는 도 5의 구동 방식에 비해 NAND 셀 어레이를 읽기 위해 요구되는 전압 상태에 더 일찍 도달할 수 있다.Usually, the time [Delta] t4 required for the voltage of the bit-line to drop in FIG. 7 is smaller than the time [Delta] t2 used to increase the voltage of the bit-line described in FIG. Therefore, when driving the bit-line in the same manner as in FIG. 7, the voltage state required for reading the NAND cell array can be reached earlier than in the driving method of FIG. 5.

도 6 및 도 7에 나타낸 방법은 따로 실행되거나 또는 함께 결합되어 실행될 수 있음을 쉽게 이해할 수 있다.It is readily understood that the methods shown in FIGS. 6 and 7 can be executed separately or in combination.

도 8은 본 발명의 다른 실시예에 따른, NAND 셀 어레이를 갖는 메모리의 읽기 프로세스의 타이밍 다이어그램이다.8 is a timing diagram of a read process of a memory having a NAND cell array, in accordance with another embodiment of the present invention.

도 8에 나타낸 4개의 신호는 메모리에 입력되는 CS#(102), SCK(101), SI(103) 신호와, 메모리로부터 출력되는 SO(104) 신호를 나타낸다. CS#(102)를 통해 시각(t1)에 칩 선택 신호가 들어오면 SCK(101)를 통해 클록이 입력되기 시작한다. SCK(101)는 예를 들어 70MHz 이상의 고속의 클록 속도를 가질 수 있다. 그 다음, 명령(instruction) 신호가 SI(103)를 통해 소정의 시간 동안, 예를 들어 여덟 클록 동안 입력된다([t2, t3]). 그리고 뒤 이어 24 비트 주소가 24 클록 동안 SI(103)를 통해 입력된다([t3, t4]). 입력된 명령 신호가 데이터 읽기를 지시한 것이라면, 24 비트 주소의 입력이 완료된 후 소정의 더비 비트, 예를 들어 여덟 개의 더미 비트에 해당하는 시간([t4, t5])이 경과한 후에 입력된 주소에 저장되었던 데이터가 SO(104)를 통해 출력된다.The four signals shown in Fig. 8 represent CS # 102, SCK 101, and SI 103 signals input to the memory, and SO 104 signals output from the memory. When the chip select signal comes in at time t1 through the CS # 102, the clock starts to be input through the SCK 101. The SCK 101 may have a high clock speed, for example 70 MHz or more. An instruction signal is then input via the SI 103 for a predetermined time, for example eight clocks ([t2, t3]). And then a 24-bit address is input through the SI 103 for 24 clocks ([t3, t4]). If the input command signal indicates reading data, the address input after the completion of the input of the 24-bit address and the time ([t4, t5]) corresponding to a predetermined derby bit, for example, eight dummy bits, elapses. The data that was stored in is output through the SO 104.

도 8에 나타낸 읽기 방법은 클록 속도가 빠른 경우에 적합하다. 도 5 내지 도 7을 다시 살펴보면, 워드-라인의 구동을 시작하는 시점(n2)부터 비트-라인 주소([n4, n5])의 입력이 완료되는 시점(n5)까지 24 클록이 소요된다. 이 클록의 시간 동안 NAND 셀 어레이를 읽기 위한 준비가 완료되는 것이 바람직한데, 상술한 바와 같이 이 준비에는 보통 80ns 내지 100ns 정도가 소요될 수 있다(실시예에 따라 더 짧은 시간이 소요될 수도 있다). 클록 속도가 매우 빨라서 일곱 클록이 경과하는데 소요되는 시간이 예컨대 100ns보다 작은 경우에는, 비트-라인 주소([n4, n5])의 입력이 완료되는 시점(n5) 이후 즉시 데이터를 읽지 못할 수 있다. 예를 들어 클록 속도가 약 70Mhz( =1/(100ns/7) ) 이상이면 일곱 클록이 경과하는데 소요되는 시간이 100ns보다 작게 된다. 따라서 도 8에 도시한 것과 같이 주소의 입력이 완료된 이후 소정의 더미 비트 동안, 예를 들어 여덟 비트 동안([t4, t5]) 휴지기를 두면 상술한 100 ns를 확보할 수 있기 때문에 시각(t5)부터 곧 바로 데이터를 출력할 수 있다.The read method shown in Fig. 8 is suitable for the case where the clock speed is fast. 5 to 7, 24 clocks are required from the time point n2 at which the driving of the word-line starts to the time point n5 at which the input of the bit-line addresses [n4, n5] is completed. It is desirable that the preparation for reading the NAND cell array is completed during the time of this clock. As described above, this preparation may normally take about 80 ns to 100 ns (depending on the embodiment, which may take a shorter time). If the clock speed is so fast that the time it takes for the seven clocks to elapse is less than 100 ns, for example, the data may not be read immediately after the time n5 when the input of the bit-line address [n4, n5] is completed. For example, if the clock speed is above about 70 MHz (= 1 / (100 ns / 7)), the time taken for the seven clocks to elapse is less than 100 ns. Therefore, as shown in FIG. 8, if the idle time is set for a predetermined dummy bit, for example, for eight bits ([t4, t5]) after the input of the address is completed, 100 ns described above can be secured at time t5. You can print out the data immediately.

도 8에 설명한 방법에는 도 5 내지 도 7에 설명한 방법을 결합할 수 있다.The method described in FIG. 8 may be combined with the method described in FIGS. 5 to 7.

도 5 내지 도 7에 설명한 본 발명의 실시예에 따른 워드-라인 구동 및 비트-라인 프리챠징의 타이밍은 도 2에 나타낸 제어 로직(700)이 아날로그 블록(300)을 제어함으로써 조절될 수 있다.The timing of word-line driving and bit-line precharging according to the embodiments of the present invention described with reference to FIGS. 5 to 7 may be adjusted by the control logic 700 shown in FIG. 2 controlling the analog block 300.

본 발명의 일 실시예에 따른 메모리의 핀-아웃 구조는 상술한 본 발명의 사상에서 벗어나지 않는 한도 내에서 도 1에 도시된 것으로부터 변경될 수 있음은 자명하다. 즉, 메모리(1)는 SCK(101), CS#(102), SI(103), SO(104), Vcc(107), GND(108)의 6개의 단자만을 가질 수도 있고, 다르게는 여기에 W#(105) 및 HOLD#(106) 단자를 더 포함할 수 있다.It is apparent that the pin-out structure of the memory according to the embodiment of the present invention can be changed from the one shown in FIG. 1 without departing from the spirit of the present invention described above. That is, the memory 1 may have only six terminals of the SCK 101, the CS # 102, the SI 103, the SO 104, the Vcc 107, and the GND 108. The terminal may further include a W # 105 and a HOLD # 106 terminal.

이하 본 발명의 실시예들을 도 1 내지 도 8을 함께 참조하여 설명한다.Hereinafter, embodiments of the present invention will be described with reference to FIGS. 1 to 8.

본 발명의 일 실시예에 따른 메모리 읽기 방법은 NAND 셀 어레이(400)를 포함하는 메모리(1)에서 NAND 셀 어레이(400)에 기록된 데이터를 읽는 방법에 관한 것이다. 이 방법은 NAND 셀 어레이(400)의 블록 주소([n2, n3]), 워드-라인 주소([n3, n4]) 및 비트-라인 주소([n4, n5])를 순차적으로 입력받는 단계를 포함한다. 그 다음, 비트-라인 주소([n4, n5])의 입력이 완료된 후 즉시 NAND 셀 어레이(400)에 기록된 데이터의 출력을 시작한다. 즉, 블록 주소([n2, n3]), 워드-라인 주소([n3, n4]) 및 비트-라인 주소([n4, n5])에 의해 지정되는 데이터의 출력을 시작한다. 이때, 위의 입력받는 단계는 한 개의 입력 단자(103)를 통해 수행될 수 있다. 여기서, ‘즉시’는 비트-라인 주소([n4, n5])의 마지막 비트가 입력된 클록의 바로 다음 클록일 수 있다.A memory read method according to an embodiment of the present invention relates to a method of reading data written to a NAND cell array 400 in a memory 1 including a NAND cell array 400. This method sequentially receives the block address ([n2, n3]), word-line address ([n3, n4]), and bit-line address ([n4, n5]) of the NAND cell array 400. Include. Then, immediately after the input of the bit-line address [n4, n5] is completed, output of the data written to the NAND cell array 400 is started. That is, output of data specified by the block address [n2, n3], word-line address [n3, n4] and bit-line address [n4, n5] is started. In this case, the receiving step may be performed through one input terminal 103. Here, 'immediately' may be a clock immediately after the clock in which the last bit of the bit-line address [n4, n5] is input.

이 방법은 비트-라인 주소([n4, n5])의 입력이 완료되기 이전에, 블록 주소([n2, n3])에 대응하는 블록에 속한 워드-라인들의 구동(driving)을 시작하는 단계를 더 포함할 수 있다. 또는, 데이터의 출력을 시작하기 80ns 이전에, 블록 주소([n2, n3])에 대응하는 블록에 속한 워드-라인들의 구동을 시작하는 단계를 더 포함할 수 있다. 이때, 위의 구동은 위의 블록 내의 모든 워드-라인들을 소정의 제1전압(Vread)으로 올린 후, 워드-라인 주소([n3, n4])에 대응하는 워드-라인을 소정의 제2전압(GND)으로 내리는 단계를 포함하여 수행될 수 있다. The method includes starting driving of word-lines belonging to a block corresponding to the block address [n2, n3] before the input of the bit-line address [n4, n5] is completed. It may further include. Alternatively, the method may further include starting driving of the word-lines belonging to the block corresponding to the block address [n2, n3] before 80ns before the output of the data. In this case, the driving raises all word-lines in the block to a predetermined first voltage Vread, and then moves a word-line corresponding to the word-line address [n3, n4] to a predetermined second voltage. It can be performed including the step (GND).

이 방법은 비트-라인 주소([n4, n5])의 입력이 완료되기 이전에, 블록 주소([n2, n3])에 대응하는 블록에 속한 비트-라인의 프리챠징을 시작하는 단계를 더 포함할 수 있다. 또는, 데이터의 출력을 시작하기 80ns 이전에, 블록 주소([n2, n3])에 대응하는 블록에 속한 비트-라인의 프리챠징을 시작하는 단계를 더 포함할 수 있다. 이때, 위의 프리챠징은 위의 블록 내의 비트-라인들을 소정의 제3전압(V_H1)으로 올린 후, 소정의 제4전압(Vpre)으로 내리는 단계를 포함하여 수행될 수 있다. The method further includes starting precharging of the bit-line belonging to the block corresponding to the block address [[n2, n3]) before the input of the bit-line address [n4, n5] is completed. can do. Alternatively, the method may further include starting precharging of the bit-line belonging to the block corresponding to the block address [n2, n3] before 80ns before the output of the data. In this case, the precharging may be performed by raising the bit-lines in the block to the predetermined third voltage V_H1 and then lowering the bit-lines to the predetermined fourth voltage Vpre.

본 발명의 다른 실시예에 따른 메모리 읽기 방법은 NAND 셀 어레이(400)를 포함하는 메모리(1)에서 NAND 셀 어레이(400)에 기록된 데이터를 읽는 방법에 관한 것이다. 이 방법은 NAND 셀 어레이(400)의 블록 주소([n2, n3]) 및 워드-라인 주소([n3, n4])를 순차적으로 입력받는 단계를 포함한다. 그 후, 블록 주소([n2, n3])에 대응하는 블록에 속한 워드-라인들의 구동을 시작할 수 있다. 그 다음, NAND 셀 어레이(400)의 비트-라인 주소([n4, n5])의 입력을 완료하는 단계, 및 비트-라인 주소([n4, n5])의 입력이 완료된 후 소정 개수의 더미비트 구간 후부터 즉시 NAND 셀 어레이(400)에 기록된 데이터의 출력을 시작하는 단계를 포함할 수 있다. 즉, 블록 주소([n2, n3]) 및 워드-라인 주소([n3, n4]), 비트-라인 주소([n4, n5])에 의해 지정되는 데이터의 출력을 시작할 수 있다. 이때, 블록 주소([n2, n3]), 워드-라인 주소([n3, n4]), 및 비트-라인 주소([n4, n5])의 입력은 한 개의 입력 단자(103)를 통해 수행될 수 있다. A memory read method according to another embodiment of the present invention relates to a method of reading data written to a NAND cell array 400 in a memory 1 including a NAND cell array 400. The method includes sequentially receiving a block address [n2, n3] and a word-line address [n3, n4] of the NAND cell array 400. Thereafter, driving of word-lines belonging to the block corresponding to the block address [n2, n3] can be started. Next, completing the input of the bit-line address [n4, n5] of the NAND cell array 400, and a predetermined number of dummy bits after the input of the bit-line address [n4, n5] is completed. The method may include starting output of data written to the NAND cell array 400 immediately after the interval. That is, output of data specified by the block address [n2, n3] and word-line address [n3, n4], bit-line address [n4, n5] can be started. At this time, input of the block address [[n2, n3]), word-line address [[n3, n4]), and bit-line address [[n4, n5]) is performed through one input terminal 103. Can be.

이 방법은 비트-라인 주소([n4, n5])의 입력이 완료되기 이전에 위의 블록에 속한 비트-라인의 프리챠징을 시작하는 단계를 더 포함할 수 있다. 또한, 소정 개수의 더미비트 구간은 여덟 클록에 대응할 수 있다. The method may further comprise starting precharging of the bit-line belonging to the above block before the input of the bit-line address [n4, n5] is completed. In addition, the predetermined number of dummy bit periods may correspond to eight clocks.

본 발명의 또 다른 실시예는 한 개의 입력 단자(103), NAND 셀 어레이(400), 및 한 개의 입력 단자(103)로부터 NAND 셀 어레이(400)의 주소([n2, n5])를 입력받아 주소([n2, n5])에 기록된 데이터를 출력하도록 되어 있는 제어 로직(700)을 포함하는 메모리(1)에 관한 것이다. 이때 제어 로직(700)은, 주소([n2, n5])에 포함된 블록 주소([n2, n3]), 워드-라인 주소([n3, n4]), 및 비트-라인 주소([n4, n5])를 순차적으로 입력받도록 되어 있고, 비트-라인 주소([n4, n5])의 입력이 완료된 후 즉시 주소([n2, n5])에 기록된 데이터의 출력을 시작하도록 되어 있다.According to another embodiment of the present invention, an address ([n2, n5]) of the NAND cell array 400 is received from one input terminal 103, the NAND cell array 400, and one input terminal 103. A memory 1 comprising control logic 700 adapted to output data written to an address [n2, n5]. At this time, the control logic 700, the block address ([n2, n3]), the word-line address ([n3, n4]) included in the address ([n2, n5]), and the bit-line address ([n4, n5]) is sequentially input, and immediately after the input of the bit-line address [n4, n5] is completed, output of the data recorded at the address [n2, n5] is started.

또는 위의 제어 로직(700)은, 비트-라인 주소([n4, n5])의 입력이 완료된 후 소정 개수의 더미비트(dummy bit) 구간 후부터 즉시 주소([n2, n5])에 기록된 데이터의 출력을 시작하도록 되어 있을 수 있다.Alternatively, the control logic 700 may write data recorded in the address [n2, n5] immediately after a predetermined number of dummy bit sections after the input of the bit-line address [n4, n5] is completed. It may be arranged to start output of.

이때 제어 로직(700)은, 비트-라인 주소([n4, n5])의 입력이 완료되기 이전에, 블록 주소([n2, n3])에 대응하는 블록에 속한 워드-라인들의 구동을 시작하도록 되어 있을 수 있다. At this time, the control logic 700 starts to drive the word-lines belonging to the block corresponding to the block address [n2, n3] before the input of the bit-line address [n4, n5] is completed. It may be.

이때 제어 로직(700)은, 비트-라인 주소([n4, n5])의 입력이 완료되기 이전에, 블록 주소([n2, n3])에 대응하는 블록에 속한 비트-라인의 프리챠징을 시작하도록 되어 있을 수 있다.
At this time, the control logic 700 starts precharging the bit-line belonging to the block corresponding to the block address [[n2, n3]) before the input of the bit-line address [[n4, n5]) is completed. It may be intended to.

상술한 본 발명의 일 실시예에 따르면, 워드-라인 구동 및 비트-라인 프리챠징을 일찍 시작함으로써, 주소 입력이 완료된 직후 즉시 데이터를 출력할 수 있게 된다. 또는 주소 입력이 완료된 직후로부터 미리 결정한 소정의 시간 후에 데이터를 출력할 수 있도록 자유롭게 제어할 수 있다. 그런데, 지금까지 설명한 기술에 의하더라도 페이지 간의 출력 레이턴시가 0(zero)이 되도록 보장하지 못할 수 있다. 지금부터 설명하는 본 발명의 실시예들에서는 페이지 간의 출력 레이턴시를 0이 되도록 할 수 있다. 도 2에서 본 발명의 일 실시예에 따른 메모리의 내부구조의 일 예를 설명하였는데, 페이지 간의 출력 레이턴시를 0이 되도록 하기 위하여 이로부터 변형된 구조의 메모리를 제공할 수 있다. 본 발명의 일 실시예에 따른 메모리의 구조는 두 개 이상의 메모리 셀 어레이가 포함되어 있으며, 각각의 메모리 셀 어레이에는 각각 X-디코더가 일대일로 결합되어 있을 수 있다. 즉, 도 2에서는 셀 어레이(400) 및 그 주변회로의 구성을 자세히 설명하지 않았지만, 후술하는 도 9에서는 이를 더 자세히 설명한다.
According to one embodiment of the present invention described above, by early starting word-line driving and bit-line precharging, data can be output immediately after address input is completed. Alternatively, it is possible to freely control the data to be output after a predetermined time which is determined immediately after the address input is completed. However, even with the technology described above, it may not be guaranteed that the output latency between pages becomes zero. In the embodiments of the present invention described below, the output latency between pages may be zero. 2 illustrates an example of an internal structure of a memory according to an exemplary embodiment of the present invention, a memory having a structure modified therefrom may be provided so that an output latency between pages becomes zero. The structure of a memory according to an embodiment of the present invention includes two or more memory cell arrays, and each of the memory cell arrays may have a one-to-one X-decoder. That is, although the configuration of the cell array 400 and its peripheral circuits is not described in detail in FIG. 2, this will be described in more detail in FIG. 9.

페이지 간 연속읽기 기술Continuous reading between pages

도 9는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자(100)를 보여주는 개략적인 블록도이다. 도 10은 도 9의 비휘발성 메모리 소자(100)에서 NAND 셀 어레이의 일부를 예시적으로 보여주는 개략적인 회로도이다.9 is a schematic block diagram illustrating a nonvolatile memory device 100 according to an embodiment of the present invention. FIG. 10 is a schematic circuit diagram illustrating a portion of a NAND cell array in the nonvolatile memory device 100 of FIG. 9.

도 9를 참조하면, NAND 셀 어레이들(110a, 110b)이 병렬로 분리되어 배치될 수 있다. NAND 셀 어레이(110a)는 일 군(a group)의 페이지들(LP)을 포함하고, NAND 셀 어레이(110b)는 다른 군의 페이지들(RP)을 포함할 수 있다. 일군의 페이지들(LP)과 다른 군의 페이지들(RP)은 서로 분리되어 병렬로 배열될 수 있다. 예를 들어, NAND 셀 어레이들(110a, 110b)은 서로 동일한 구조를 갖고 행 방향으로 나란하게 배치될 수 있다. 이 경우, 일 군의 페이지들(LP)은 좌측 반페이지를 구성하고, 다른 군의 페이지들(RP)은 우측 반페이지를 구성할 수 있다.Referring to FIG. 9, NAND cell arrays 110a and 110b may be separated and disposed in parallel. The NAND cell array 110a may include a group of pages LP, and the NAND cell array 110b may include another group of pages RP. The group of pages LP and the other group of pages RP may be separated from each other and arranged in parallel. For example, the NAND cell arrays 110a and 110b may have the same structure and be arranged side by side in the row direction. In this case, one group of pages LP may constitute a left half page, and another group of pages LP may constitute a right half page.

예를 들어, 도 10에 도시된 바와 같이, NAND 셀 어레이들(110a, 110b)은 행렬로 배열된 복수의 메모리셀들(MC)을 포함할 수 있다. 예를 들어, 같은 열에 배열된 메모리셀들(MC)은 서로 직렬로 연결되어 양단에서 비트 라인들(BL)에 연결되고, 타단에서 공통 소오스 라인(CSL)에 연결될 수 있다. 비트 라인들(BL)은 열 방향으로 신장하면서 메모리셀들(MC)의 소오스/드레인에 연결될 수 있고, 워드 라인들(WL)은 행 방향으로 신장하면서 메모리셀들(MC)의 제어 게이트에 결합될 수 있다.For example, as shown in FIG. 10, the NAND cell arrays 110a and 110b may include a plurality of memory cells MC arranged in a matrix. For example, the memory cells MC arranged in the same column may be connected in series to each other to be connected to the bit lines BL at both ends thereof and to the common source line CSL at the other end thereof. The bit lines BL may be connected to the source / drain of the memory cells MC while extending in the column direction, and the word lines WL may be coupled to the control gate of the memory cells MC while extending in the row direction. Can be.

워드 라인(WL0)과 비트 라인들(BL)의 연결은 스트링 선택 라인(SSL)에 의해서 제어될 수 있다. 스트링 선택 라인(SSL)은 스트링 선택 트랜지스터들의 게이트에 결합될 수 있다. 나아가, 메모리셀들(MC)과 공통 소오스 라인(CSL)의 연결은 접지 선택 라인(GSL)에 의해서 제어될 수 있다. 접지 선택 라인(GSL)은 접지 선택 트랜지스터들의 게이트에 결합될 수 있다.The connection of the word line WL0 and the bit lines BL may be controlled by the string select line SSL. The string select line SSL may be coupled to gates of the string select transistors. In addition, the connection between the memory cells MC and the common source line CSL may be controlled by the ground select line GSL. The ground select line GSL may be coupled to the gates of the ground select transistors.

각 행에 배열된 메모리셀들(MC)은 각 페이지(도 9의 LP, RP)를 구성할 수 있다. 예를 들어, NAND 셀 어레이(110a)의 첫번째 페이지(LP-0) 및 NAND 셀 어레이(110b)의 첫번째 페이지(RP-0)는 첫번째 워드 라인(WL0)과 결합된 메모리셀들(MC)을 포함할 수 있다. 나아가, NAND 셀 어레이(110a)의 n번째 페이지(LP-n) 및 NAND 셀 어레이(110b)의 n번째 페이지(RP-n)는 n번째 워드 라인(WLn)과 결합된 메모리셀들(MC)을 포함할 수 있다.Memory cells MC arranged in each row may constitute each page (LP and RP of FIG. 9). For example, the first page LP-0 of the NAND cell array 110a and the first page RP-0 of the NAND cell array 110b may select the memory cells MC coupled with the first word line WL0. It may include. Furthermore, the nth page LP-n of the NAND cell array 110a and the nth page RP-n of the NAND cell array 110b are memory cells MC coupled with the nth word line WLn. It may include.

이러한 NAND 셀 어레이들(110a, 110b)은 직렬 연결 구조를 갖기 때문에 각 스트링 내에 메모리셀들(MC)을 연결하기 위한 콘택 구조를 생략할 수 있어서 NOR 구조를 갖는 셀 어레이들에 비해서 고집적화 될 수 있다. 반면, NAND 셀 어레이들(110a, 110b)은 NOR 구조의 셀 어레이들에 비해서 고속 랜덤 액세스가 어려워, 하나의 직렬 출력 단자를 이용하는 직렬 인터페이스 구조에 이용되기 어려울 수 있다. 이에 대해, 이 실시예에 따른 비휘발성 메모리 소자(100)는 NAND 셀 어레이들(110a, 110b)을 이용하여 데이터 용량을 높이면서도, 후술하는 바와 같이 하나의 직렬 출력 단자를 이용하는 경우에도 고속 출력이 가능한 셀 구조 및 동작 방법을 제공할 수 있다.Since the NAND cell arrays 110a and 110b have a series connection structure, the contact structure for connecting the memory cells MC in each string may be omitted, and thus, the NAND cell arrays 110a and 110b may be more integrated than the cell arrays having the NOR structure. . On the other hand, NAND cell arrays 110a and 110b may be difficult to use in a serial interface structure using one serial output terminal because of high-speed random access compared to cell arrays having a NOR structure. On the other hand, the nonvolatile memory device 100 according to this embodiment may increase the data capacity by using the NAND cell arrays 110a and 110b, and may use the high speed output even when using one serial output terminal as described below. Possible cell structures and methods of operation can be provided.

도 9 및 도 10을 같이 참조하면, NAND 셀 어레이들(110a, 110b)은 도 10의 회로 구조를 하나의 블록 단위로 하여, 이러한 블록들이 복수로 연결된 구조를 포함할 수 있다. 하나의 블록 내에서 비트 라인들(BL)의 수 및 워드 라인들(WL)의 수는 블록 크기에 따라서 적절하게 선택될 수 있고 이 실시예의 범위를 제한하지 않는다. 나아가, NAND 셀 어레이들(110a, 110b) 각각은 비트 라인들(BL)을 짝수(even)/홀수(odd) 배열로 구분하여 동작할 수도 있다.9 and 10, the NAND cell arrays 110a and 110b may include a structure in which a plurality of such blocks are connected by using the circuit structure of FIG. 10 as one block unit. The number of bit lines BL and the number of word lines WL in one block may be appropriately selected according to the block size and do not limit the scope of this embodiment. In addition, each of the NAND cell arrays 110a and 110b may operate by dividing the bit lines BL into an even / odd array.

NAND 셀 어레이(110a)는 X-디코더(X-decoder, 115a)에 결합되고, NAND 셀 어레이(110b)는 X-디코더(115b)에 결합될 수 있다. X-디코더들(115a, 115b)은 서로 분리되어 병렬적으로 배치될 수 있다. 보다 구체적으로 보면, X-디코더(115a)는 페이지들(LP)에 결합되어 NAND 셀 어레이(110a) 내 워드 라인들(WL)을 제어하고, X-디코더(115b)는 페이지들(RP)에 결합되어 NAND 셀 어레이(110b) 내 워드 라인들(WL)을 제어할 수 있다. NAND 셀 어레이들(110a, 110b)이 서로 동일한 메모리 용량을 갖는 경우, X-디코더들(115a, 115b)은 서로 동일한 구조를 가질 수 있다.The NAND cell array 110a may be coupled to an X-decoder 115a, and the NAND cell array 110b may be coupled to an X-decoder 115b. The X-decoders 115a and 115b may be separated from each other and arranged in parallel. More specifically, the X-decoder 115a is coupled to the pages LP to control word lines WL in the NAND cell array 110a, and the X-decoder 115b is connected to the pages RP. The word lines WL in the NAND cell array 110b may be combined to control the word lines WL. When the NAND cell arrays 110a and 110b have the same memory capacity, the X-decoders 115a and 115b may have the same structure.

예를 들어, X-디코더(115a)는 NAND 셀 어레이(110a) 내 메모리셀들(MC)의 주소 정보를 디코딩하는 디코딩 유닛, 주소 정보에 따라서 페이지들(LP)을 드라이빙하기 위한 X-멀티플렉서/드라이버 유닛을 포함할 수 있다. X-디코더 (115b)는 NAND 셀 어레이(110b) 내 메모리셀들(MC)의 주소 정보를 디코딩하는 디코딩 유닛, 주소 정보에 따라서 페이지들(RP)을 구동하기 위한 X-멀티플렉서/드라이버 유닛을 포함할 수 있다. 이에 따라서, 두 군의 페이지들(LP, RP)은 두 X-디코더들(115a, 115b)를 독립적으로 이용하여, 순차로 구동될 수도 있고 동시에 구동될 수도 있다.For example, the X-decoder 115a is a decoding unit for decoding address information of memory cells MC in the NAND cell array 110a, and an X-multiplexer / for driving pages LP according to the address information. It may include a driver unit. The X-decoder 115b includes a decoding unit for decoding address information of the memory cells MC in the NAND cell array 110b, and an X-multiplexer / driver unit for driving the pages RP according to the address information. can do. Accordingly, the two groups of pages LP and RP may be driven sequentially or simultaneously using the two X-decoders 115a and 115b independently.

데이터의 감지 및 래치를 위하여, NAND 셀 어레이들(110a, 110b)은 페이지 버퍼들(page buffer, 120a, 120b)에 일대일로 결합될 수 있다. 예를 들어, NAND 셀 어레이(110a)의 비트 라인들(BL)이 페이지 버퍼(120a)에 연결되고, NAND 셀 어레이(110b)의 비트 라인들(BL)이 페이지 버퍼(120b)에 연결될 수 있다. 이와 같이 페이지 버퍼들(120a, 120b)이 서로 분리되어 배치됨에 따라, NAND 셀 어레이들(110a, 110b)의 동작이 독립적으로 수행될 수 있다.For sensing and latching data, the NAND cell arrays 110a and 110b may be coupled one-to-one to the page buffers 120a and 120b. For example, the bit lines BL of the NAND cell array 110a may be connected to the page buffer 120a, and the bit lines BL of the NAND cell array 110b may be connected to the page buffer 120b. . As the page buffers 120a and 120b are separated from each other, the operations of the NAND cell arrays 110a and 110b may be independently performed.

페이지 버퍼들(120a, 120b)은 데이터를 감지 및 래치하기 위한 감지 증폭기(sense amplifier) 회로를 포함할 수 있다. 예를 들어, 감지 증폭기는 감지 유닛(sense unit) 및 래치 유닛(latch unit)을 포함할 수 있다. NAND 셀 어레이들(110a, 110b)이 서로 동일한 메모리 용량을 갖는 경우, 페이지 버퍼들(120a, 120b)도 서로 동일한 구조를 가질 수 있다. 한편, NAND 셀 어레이들(110a, 110b)이 짝수(even)/홀수(odd) 칼럼으로 구분하여 동작하는 경우, 페이지 버퍼들(120a, 120b) 각각의 용량은 NAND 셀 어레이들(110a, 110b) 각각의 용량의 1/2에 해당할 수 있다.The page buffers 120a and 120b may include sense amplifier circuitry for sensing and latching data. For example, the sense amplifier may include a sense unit and a latch unit. When the NAND cell arrays 110a and 110b have the same memory capacity, the page buffers 120a and 120b may also have the same structure. Meanwhile, when the NAND cell arrays 110a and 110b are divided into even / odd columns, the capacity of each of the page buffers 120a and 120b may correspond to the NAND cell arrays 110a and 110b. It may correspond to half of each dose.

페이지 버퍼들(120a, 120b)은 멀티플렉서 래치(Mux Latch) 유닛(140)을 통해서 입출력 버퍼 & 래치(I/O buffer & latch) 유닛(150)에 결합될 수 있다. 입출력 버퍼 & 래치 유닛(150)은 입출력 인터페이스(I/O Interface, 160)에 결합될 수 있다. 입출력 버퍼 & 래치 유닛(150)은 입출력 인터페이스(160)와 외부 장치사이에 데이터 입출력 시 데이터 버퍼로 이용될 수 있다. 예를 들어, 입출력 인터페이스(160)는 직렬 인터페이스(serial peripheral interface; SPI) 또는 병렬 인터페이스(parallel interface)를 포함할 수 있다. 멀티플렉서 래치 유닛(140)은 페이지 버퍼들(120a, 120b)로부터 입출력 버퍼 & 래치 유닛(150)으로 데이터 출력을 조절하거나 또는 입출력 버퍼 & 래치 유닛(150)으로부터 페이지 버퍼들(120a, 120b)로 데이터 입력을 조절할 수 있다.The page buffers 120a and 120b may be coupled to the I / O buffer & latch unit 150 through the multiplexer latch unit 140. The input / output buffer & latch unit 150 may be coupled to an input / output interface 160. The input / output buffer & latch unit 150 may be used as a data buffer for data input / output between the input / output interface 160 and an external device. For example, the input / output interface 160 may include a serial peripheral interface (SPI) or a parallel interface. The multiplexer latch unit 140 regulates data output from the page buffers 120a and 120b to the input / output buffer & latch unit 150 or data from the input / output buffer & latch unit 150 to the page buffers 120a and 120b. You can adjust the input.

제어 로직(control logic, 130)은 NAND 셀 어레이들(110a, 110b)의 읽기/쓰기 동작을 제어하기 위해서 디코더들(115a, 115b)을 제어하고, 페이지 버퍼들(120a, 120b)의 데이터 입출력을 제어하기 위해서 멀티플렉서 래치 유닛(140)을 제어할 수 있다. 예를 들어, 제어 로직(130)은 후술하는 바와 같이 NAND 셀 어레이들(110a, 110b)의 데이터를 순차적으로 연속 출력 시 읽기 제어 회로를 구성할 수 있다. 이 실시예에서, 제어 로직(130)은 주요하게 멀티플렉서(Mux)를 제어하도록 도시되었으나, 제어 로직(130)은 이에 한정되지 않고 비휘발성 메모리 소자의 코어/주변 회로를 전체적으로 제어할 수 있다.The control logic 130 controls the decoders 115a and 115b to control read / write operations of the NAND cell arrays 110a and 110b and controls data input / output of the page buffers 120a and 120b. The multiplexer latch unit 140 may be controlled to control the multiplexer latch unit 140. For example, the control logic 130 may configure a read control circuit when sequentially outputting data of the NAND cell arrays 110a and 110b as described below. In this embodiment, the control logic 130 is primarily shown to control the multiplexer Mux, but the control logic 130 is not limited thereto and may control the core / peripheral circuitry of the nonvolatile memory device as a whole.

입력 주소 검출(input address detection) 유닛(135)은 읽기 동작 시 시작 주소 정보를 제공하도록 제어 로직(130)에 결합될 수 있다. 예를 들어, 입력 주소 검출 유닛(135)은 입력 주소 정보를 검출하여 래치하는 동작을 수행할 수 있다. 예를 들어, 입력 주소 검출 유닛(135)은 시작 주소 정보를 검출하여 래치할 수 있다.Input address detection unit 135 may be coupled to control logic 130 to provide start address information in a read operation. For example, the input address detection unit 135 may perform an operation of detecting and latching input address information. For example, the input address detection unit 135 may detect and latch start address information.

이 실시예에 따른 비휘발성 메모리 소자(100)에서 NAND 셀 어레이들(110a, 11b), 페이지들(LP), X-디코더들(115a, 115b), 페이지 버퍼들(120a, 120b)은 설명의 편의상 서수로(제1 및 제2) 각각 구분되어 불릴 수 있다. 예를 들어, 읽기 동작 시 시작 주소가 속한 NAND 셀 어레이를 제1 NAND 셀 어레이로 지칭하고, 다른 NAND 셀 어레이를 제2 NAND 셀 어레이로 지칭할 수 있다. 이 경우, 제1 NAND 셀 어레이는 제1 군의 페이지들을 포함하고, 제2 NAND 셀 어레이는 제2 군의 페이지들을 포함하도록 지칭할 수 있다. 나아가, 제1 NAND 셀 어레이는 제1 X-디코더 및 제1 페이지 버퍼에 결합되고, 제2 NAND 셀 어레이는 제2 X-디코더 및 제2 페이지 버퍼에 결합되도록 지칭될 수 있다.In the nonvolatile memory device 100 according to this embodiment, the NAND cell arrays 110a and 11b, the pages LP, the X-decoders 115a and 115b, and the page buffers 120a and 120b are described. For convenience, the ordinal (first and second) may be called separately. For example, during a read operation, a NAND cell array to which a start address belongs may be referred to as a first NAND cell array, and another NAND cell array may be referred to as a second NAND cell array. In this case, the first NAND cell array may be referred to as containing a first group of pages, and the second NAND cell array may be referred to as including a second group of pages. Further, the first NAND cell array may be referred to as coupled to the first X-decoder and the first page buffer, and the second NAND cell array may be coupled to the second X-decoder and second page buffer.

도 11은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자(100a)를 보여주는 개략적인 블록도이다. 이 실시예에 따른 비휘발성 메모리 소자(100a)는 도 9의 비휘발성 메모리 소자(100)에서 일부 구성을 변형한 것이고, 따라서 두 실시예들에서 중복된 설명은 생략된다.11 is a schematic block diagram illustrating a nonvolatile memory device 100a according to another embodiment of the present invention. The nonvolatile memory device 100a according to this embodiment is a modification of some configurations in the nonvolatile memory device 100 of FIG. 9, and thus duplicated description is omitted in the two embodiments.

도 11을 참조하면, 비휘발성 메모리 소자(100a)는 NAND 셀 어레이들(110a, 110b, 110c, 110d)을 포함할 수 있다. 예를 들어, NAND 셀 어레이들(110a, 110b, 110c, 110d) 은 동일한 구조로 형성되어 동일한 용량을 가질 수 있다. NAND 셀 어레이들(110a, 110b, 110c, 110d)의 수 및 배치는 예시적으로 도시되었다. 예를 들어, NAND 셀 어레이들(110a, 110b, 110c, 110d) 중 어느 하나가 생략되거나 또는 복수의 NAND 셀 어레이들(미도시)이 더 부가될 수도 있다. 아울러, NAND 셀 어레이들(110a, 110b, 110c, 110d)은 한 줄로 배치되게 도시되었으나, 두 줄 또는 그 이상의 줄로 배치될 수도 있다.Referring to FIG. 11, the nonvolatile memory device 100a may include NAND cell arrays 110a, 110b, 110c, and 110d. For example, the NAND cell arrays 110a, 110b, 110c, and 110d may have the same structure and have the same capacity. The number and arrangement of NAND cell arrays 110a, 110b, 110c, 110d are shown by way of example. For example, one of the NAND cell arrays 110a, 110b, 110c, and 110d may be omitted, or a plurality of NAND cell arrays (not shown) may be further added. In addition, the NAND cell arrays 110a, 110b, 110c, and 110d are illustrated to be arranged in one line, but may also be arranged in two or more lines.

X-디코더들(115a, 115b, 115c, 115d)은 NAND 셀 어레이들(110a, 110b, 110c, 110d)의 행방향으로 각각 일대일로 결합되고, 페이지 버퍼들(120a, 120b, 120c, 120d)은 NAND 셀 어레이들(110a, 110b, 110c, 110d)의 열방향으로 각각 일대일로 결합될 수 있다. 예를 들어, X-디코더(115a) 및 페이지 버퍼(120a)는 NAND 셀 어레이(110a)에 결합되고, X-디코더(115b, 120b)는 NAND 셀 어레이(110b)에 결합되고, X-디코더(115c) 및 페이지 버퍼(120c)는 NAND 셀 어레이(110c)에 결합되고. X-디코더(115d) 및 페이지 버퍼(120d)는 NAND 셀 어레이(110d)에 결합될 수 있다.The X-decoders 115a, 115b, 115c, and 115d are coupled one-to-one in the row direction of the NAND cell arrays 110a, 110b, 110c, and 110d, respectively, and the page buffers 120a, 120b, 120c, and 120d are The NAND cell arrays 110a, 110b, 110c, and 110d may be coupled in a one-to-one manner in the column direction. For example, the X-decoder 115a and the page buffer 120a are coupled to the NAND cell array 110a, the X-decoders 115b and 120b are coupled to the NAND cell array 110b, and the X-decoder ( 115c) and page buffer 120c are coupled to NAND cell array 110c. X-decoder 115d and page buffer 120d may be coupled to NAND cell array 110d.

페이지 버퍼들(120a, 120b, 120c, 120d)은 데이터를 주고받도록 멀티플렉서 래치(140)와 결합될 수 있다. 제어 로직(130)은 비휘발성 메모리 소자(100a)의 동작을 제어하도록 X-디코더들(115a, 115b, 115c, 115d) 및 멀티플렉서 래치(140)와 결합될 수 있다.The page buffers 120a, 120b, 120c, and 120d may be combined with the multiplexer latch 140 to exchange data. The control logic 130 may be combined with the X-decoders 115a, 115b, 115c, and 115d and the multiplexer latch 140 to control the operation of the nonvolatile memory device 100a.

이 실시예에 따른 비휘발성 메모리 소자(100a)에서 NAND 셀 어레이들(110a, 110b, 110c, 110d), X-디코더들(115a, 115b, 115c, 115d), 페이지 버퍼들(120a, 120b, 120c, 120d)은 설명의 편의상 서수로(제1 내지 제4) 각각 구분되어 불릴 수 있다. 예를 들어, 읽기 동작 시 시작 주소가 속한 NAND 셀 어레이를 제1 NAND 셀 어레이로 지칭하고, 이어지는 NAND 셀 어레이들을 제2 NAND 셀 어레이, 제3 NAND 셀 어레이 및 제4 NAND 셀 어레이로 지칭할 수 있다. 이 경우, 제1 NAND 셀 어레이는 제1 X-디코더 및 제1 페이지 버퍼에 결합되고, 제2 NAND 셀 어레이는 제2 X-디코더 및 제2 페이지 버퍼에 결합되고, 제3 NAND 셀 어레이는 제3 X-디코더 및 제3 페이지 버퍼에 결합되고, 제4 NAND 셀 어레이는 제4 X-디코더 및 제4 페이지 버퍼에 결합되도록 지칭될 수 있다.In the nonvolatile memory device 100a according to this embodiment, the NAND cell arrays 110a, 110b, 110c and 110d, the X-decoders 115a, 115b, 115c and 115d, and the page buffers 120a, 120b and 120c , 120d) may be referred to as ordinal numbers (first to fourth), respectively, for convenience of description. For example, during a read operation, a NAND cell array to which a start address belongs may be referred to as a first NAND cell array, and subsequent NAND cell arrays may be referred to as a second NAND cell array, a third NAND cell array, and a fourth NAND cell array. have. In this case, the first NAND cell array is coupled to the first X-decoder and the first page buffer, the second NAND cell array is coupled to the second X-decoder and the second page buffer, and the third NAND cell array is formed of the first NAND cell array. Coupled to the 3 X-decoder and the third page buffer, the fourth NAND cell array may be referred to as coupled to the fourth X-decoder and the fourth page buffer.

도 12는 본 발명의 일 실시예에 따른 전자제어 시스템(200)을 보여주는 개략적인 블록도이다.12 is a schematic block diagram showing an electronic control system 200 according to an embodiment of the present invention.

도 12를 참조하면, 호스트(210)와 메모리칩(220)이 인터페이스(240)를 통해서 데이터를 주고받도록 서로 연결될 수 있다. 예를 들어, 인터페이스(240)는 직렬 인터페이스(SPI interface)를 포함할 수 있다. 이 경우, 호스트(210)는 마스터(master) 소자로 동작하고, 메모리칩(220)은 슬레이브(slave) 소자로 동작할 수 있다. 아울러, 데이터는 하나의 핀을 통해서 메모리칩(220)과 호스트(210) 사이에서 전송될 수 있다.Referring to FIG. 12, the host 210 and the memory chip 220 may be connected to each other to exchange data through the interface 240. For example, the interface 240 may include a serial interface (SPI interface). In this case, the host 210 may operate as a master device, and the memory chip 220 may operate as a slave device. In addition, data may be transmitted between the memory chip 220 and the host 210 through one pin.

메모리칩(220)은 전술한 비휘발성 메모리 소자들(100, 100a) 중 적어도 하나를 포함할 수 있다. 호스트(210)는 메모리칩(220)을 제어하는 제어기, 예컨대 중앙처리장치(CPU)를 포함할 수 있다. 선택적으로, 시스템(200)은 외부와 데이터 전송을 위해서 입출력 장치(미도시)를 더 포함할 수 있다. 호스트(210)는 입출력 장치로부터 데이터를 입력받아 메모리칩(220)에 저장하거나, 메모리칩(220)에 저장된 데이터를 입출력 장치를 통해서 출력할 수도 있다. 예를 들어, 이러한 시스템(200)은 컴퓨터, 휴대폰, 모바일 기기, 개인휴대기기(PDA) 내비게이션 장치, 가전 장치 등을 포함할 수 있다.The memory chip 220 may include at least one of the nonvolatile memory devices 100 and 100a described above. The host 210 may include a controller for controlling the memory chip 220, for example, a central processing unit (CPU). Optionally, the system 200 may further include an input / output device (not shown) for data transmission with the outside. The host 210 may receive data from the input / output device and store the data in the memory chip 220 or output the data stored in the memory chip 220 through the input / output device. For example, such a system 200 may include a computer, a mobile phone, a mobile device, a personal digital assistant (PDA) navigation device, a home appliance, and the like.

이하에서는 도 13 내지 도 16을 더 참조하여 이 실시예에 따른 비휘발성 메모리 소자의 연속 읽기 동작을 설명한다.Hereinafter, a continuous read operation of the nonvolatile memory device according to this embodiment will be described with reference to FIGS. 13 to 16.

도 13을 참조하면, NAND 셀 어레이들 내의 시작 주소를 검출한다(S10). 이어서, 제1 NAND 셀 어레이 내의 시작 주소가 속한 제1 페이지의 데이터와 제2 NAND 셀 어레이 내의 제1 페이지에 이어지는 제2 페이지의 데이터를 동시에 감지한다(S20) 예를 들어, 제1 NAND 셀 어레이와 결합된 제1 X-디코더를 구동하여 제1 페이지 버퍼에 데이터를 감지 및 래치하면서 동시에 제2 NAND 셀 어레이와 결합된 제2 X-디코더를 구동하여 제2 페이지 버퍼에 데이터를 감지 및 래치할 수 있다.Referring to FIG. 13, the start addresses in the NAND cell arrays are detected (S10). Subsequently, data of the first page to which the start address in the first NAND cell array belongs and data of the second page subsequent to the first page in the second NAND cell array are simultaneously sensed (S20). For example, the first NAND cell array Drive a first X-decoder coupled to and sense and latch data in the first page buffer while simultaneously driving a second X-decoder coupled to the second NAND cell array to detect and latch data in the second page buffer. Can be.

이어서, 제1 페이지의 데이터 및/또는 제2 페이지의 데이터를 외부로 출력하고, 이러한 출력 시간 동안에 제2 페이지에 이어지는 제3 페이지의 데이터를 감지할 수 있다(S30). 예를 들어, 제2 페이지와 결합된 제3 X-디코더를 구동하여 제3 페이지 버퍼에 데이터를 감지 및 래치할 수 있다. 제3 페이지는 제1 NAND 셀 어레이에 속하거나 또는 제3 NAND 셀 어레이에 속할 수도 있다. 전자의 경우, 제3 X-디코더는 제1 X-디코더와 동일할 수 있다.Subsequently, the data of the first page and / or the data of the second page may be output to the outside, and the data of the third page following the second page may be sensed during this output time (S30). For example, the third X-decoder coupled to the second page may be driven to sense and latch data in the third page buffer. The third page may belong to the first NAND cell array or may belong to the third NAND cell array. In the former case, the third X-decoder may be the same as the first X-decoder.

이어서, 제3 페이지의 데이터 출력 동안, 제3 페이지에 이어지는 제4 페이지의 데이터를 외부로 출력할 수 있다(S40). 예를 들어, 제4 페이지와 결합된 제4 X-디코더를 구동하여 제4 페이지 버퍼에 데이터를 감지 및 래치할 수 있다. 제4 페이지는 제1 및 제2 NAND 셀 어레이 중 어느 하나에 속할 수도 있다. 한편, 단계(S40)를 반복함으로써 전체 데이터를 순차적으로 연속하여 외부로 출력할 수 있다.Subsequently, during the data output of the third page, the data of the fourth page following the third page may be output to the outside (S40). For example, the fourth X-decoder coupled to the fourth page may be driven to sense and latch data in the fourth page buffer. The fourth page may belong to either one of the first and second NAND cell arrays. On the other hand, by repeating the step (S40) it is possible to sequentially output the entire data to the outside in sequence.

도 14 및 도 15는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 시작 주소에 따른 동작방법을 보여주는 블록도들이다. 도 16은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 동작방법을 보여주는 타이밍도이다.14 and 15 are block diagrams illustrating a method of operating according to a start address of a nonvolatile memory device according to example embodiments. 16 is a timing diagram illustrating a method of operating a nonvolatile memory device according to an embodiment of the present invention.

도 14를 참조하면, 시작 주소(SA)가 속한 제1 페이지(LP-0)와 이에 이어지는 제2 페이지(RP-0)의 데이터를 동시에 감지할 수 있다(①). 예를 들어, 제1 페이지(LP-0)는 NAND 셀 어레이(110a)에 속하고, 제2 페이지(RP-0)는 NAND 셀 어레이(110b)에 속할 수 있다. 제1 페이지(LP-0)와 제2 페이지(RP-0)의 데이터는 페이지 버퍼들(120a, 120b)에 각각 감지 및 래치될 수 있다.Referring to FIG. 14, data of the first page LP-0 to which the start address SA belongs and the second page RP-0 following it may be simultaneously detected (①). For example, the first page LP-0 may belong to the NAND cell array 110a and the second page RP-0 may belong to the NAND cell array 110b. Data of the first page LP-0 and the second page RP-0 may be sensed and latched in the page buffers 120a and 120b, respectively.

이어서, 제1 페이지(LP-0)의 시작 주소(SA) 이후의 데이터와 제2 페이지(RP-0)의 데이터를 멀티플렉스 래치(140)를 통해서 순차로 출력하는 동안, 제3 페이지(LP-1)의 데이터를 감지하여 페이지 버퍼(110a)에 래치할 수 있다(②). 이 경우, 제3 페이지(LP-1)는 제1 NAND 셀 어레이(110a)에 속하고, 제1 페이지(LP-0) 바로 아래 행에 배치될 수 있다.Subsequently, while the data after the start address SA of the first page LP-0 and the data of the second page RP-0 are sequentially output through the multiplex latch 140, the third page LP Data of -1) may be sensed and latched in the page buffer 110a (2). In this case, the third page LP-1 may belong to the first NAND cell array 110a and may be disposed in a row immediately below the first page LP-0.

이어서, 제3 페이지(LP-1)의 데이터를 출력하는 동안 이어지는 제4 페이지(RP-1)의 데이터를 감지할 수 있다(③). 제4 페이지(RP-1)는 NAND 셀 어레이(110b)에 속하고, 그 데이터는 페이지 버퍼(110b)에 래치될 수 있다. 이어서, 제4 페이지(RP-1)의 데이터를 출력하는 동안 이어지는 제5 페이지(LP-2)의 데이터를 감지할 수 있다(④). 제5 페이지(LP-2)는 제1 NAND 셀 어레이(110a)에 속하고, 그 데이터는 제1 페이지 버퍼(110a)에 래치될 수 있다.Subsequently, while outputting the data of the third page LP-1, data of the fourth page RP-1 that follows may be sensed (3). The fourth page RP-1 may belong to the NAND cell array 110b and its data may be latched in the page buffer 110b. Subsequently, while outputting the data of the fourth page RP-1, data of the fifth page LP-2 that follows may be sensed (④). The fifth page LP-2 may belong to the first NAND cell array 110a and its data may be latched in the first page buffer 110a.

이에 따르면, 제1 페이지(LP-0)의 시작 주소(SA)로부터 제2 페이지(RP-0), 제3 페이지(LP-1) 및 제4 페이지(RP-1)의 데이터가 순차로 연속해서 출력될 수 있다. 특히, 처음을 제외하고는 한 페이지의 데이터 감지 시간이 그 전 페이지의 출력 시간 내에 이루어지기 때문에, 시작 주소(SA)로부터 페이지 간에 레이턴시 없이(no latency) 데이터를 연속해서 출력할 수 있다. 아울러, 이러한 읽기 동작을 반복하면, 시작 주소(SA)로부터 전체 데이터를 연속해서 레이턴시 없이 출력하는 것이 가능해진다.Accordingly, data of the second page RP-0, the third page LP-1, and the fourth page RP-1 is sequentially sequentially from the start address SA of the first page LP-0. Can be output. In particular, except for the first time, since the data detection time of one page is made within the output time of the previous page, data can be continuously output from the start address SA without latency (no latency). In addition, by repeating such a read operation, it is possible to continuously output all data from the start address SA without latency.

도 15를 참조하면, 시작 주소(SA)가 속한 제1 페이지(RP-0)와 이에 이어지는 제2 페이지(LP-1)의 데이터를 동시에 감지할 수 있다(①). 예를 들어, 제1 페이지(RP-0)는 NAND 셀 어레이(110b)에 속하고, 제2 페이지(LP-1)는 NAND 셀 어레이(110a)에 속할 수 있다. 제1 페이지(RP-0)와 제2 페이지(LP-1)의 데이터는 페이지 버퍼들(120b, 120a)에 각각 감지 및 래치될 수 있다.Referring to FIG. 15, data of the first page RP-0 to which the start address SA belongs and the second page LP-1 following it may be detected simultaneously (①). For example, the first page RP-0 may belong to the NAND cell array 110b and the second page LP-1 may belong to the NAND cell array 110a. Data of the first page RP-0 and the second page LP-1 may be sensed and latched in the page buffers 120b and 120a, respectively.

이 실시예에서, 제1 페이지(RP-0)와 제2 페이지(LP-1)는 인접한 서로 다른 행에 배치되어 있음에도 X-디코터들(115b, 115a) 및 페이지 버퍼들(120b, 120a)을 각각 분리해서 이용하기 때문에, 그 데이터들을 동시에 감지할 수 있다. 처음에 제1 페이지(RP-0)의 데이터와 제2 페이지(LP-1)의 데이터를 동시에 감지하는 이유는 제1 페이지(RP-0)의 시작 주소(SA)가 첫 번째 행의 거의 마지막 칼럼 부근에 위치해 있기 때문이다. 이에 따라, 제1 페이지(RP-0)의 시작 주소(SA)로부터의 데이터를 출력하는 짧은 시간 내에 이어지는 제2 페이지(LP-1)의 데이터를 감지하기 어렵다. 통상적인 경우, 제1 페이지(RP-0)의 출력 후 소정의 레이턴시를 부여하여 제2 페이지(LP-1)를 읽기 위한 시간을 부여한다.In this embodiment, the X-decoders 115b and 115a and the page buffers 120b and 120a are disposed even though the first page RP-0 and the second page LP-1 are disposed in different adjacent rows. Since they are used separately, the data can be detected simultaneously. The reason for initially detecting the data of the first page RP-0 and the data of the second page LP-1 at the same time is that the start address SA of the first page RP-0 is almost the end of the first row. This is because it is located near the column. Accordingly, it is difficult to detect the data of the second page LP-1 which is followed within a short time of outputting the data from the start address SA of the first page RP-0. In general, a predetermined latency is given after the output of the first page RP-0 to give a time for reading the second page LP-1.

반면, 이 실시예의 경우, 페이지 버퍼(120b)에 래치된 제1 페이지(RP-0)의 시작 주소(SA) 이후의 데이터를 출력하고, 페이지 버퍼(120a)에 래치된 제2 페이지(LP-1)의 데이터를 멀티플렉스 래치(140)를 통해서 순차로 출력하는 동안, NAND 셀 어레이(110b)의 제3 페이지(RP-1)의 데이터를 감지할 수 있다(②). 따라서, 제3 페이지(RP-1)의 데이터 감지를 위한 레이턴시를 부여할 필요가 없다.On the other hand, in this embodiment, the data after the start address SA of the first page RP-0 latched in the page buffer 120b is output, and the second page LP- latched in the page buffer 120a is output. While sequentially outputting data of 1) through the multiplex latch 140, data of the third page RP-1 of the NAND cell array 110b may be sensed (②). Therefore, it is not necessary to provide a latency for data sensing of the third page RP-1.

이어서, 제3 페이지(RP-1)의 데이터를 출력하는 동안 NAND 셀 어레이(110a)의 이어지는 제4 페이지(LP-2)의 데이터를 감지하여 페이지 버퍼(110a)에 래치할 수 있다(③). 이어서, 제4 페이지(LP-2)의 데이터를 출력하는 동안 NAND 셀 어레이(110b)의 이어지는 제5 페이지(RP-2)의 데이터를 감지하여 페이지 버퍼(110b)에 래치할 수 있다(④).Subsequently, while the data of the third page RP-1 is output, the data of the subsequent fourth page LP-2 of the NAND cell array 110a may be sensed and latched in the page buffer 110a (③). . Subsequently, while the data of the fourth page LP-2 is output, the data of the fifth page RP-2 of the NAND cell array 110b may be sensed and latched in the page buffer 110b (④). .

따라서, 제1 페이지(RP-0)의 시작 주소(SA)로부터 제2 페이지(LP-1), 제3 페이지(RP-1) 및 제4 페이지(LP-2)의 데이터가 순차로 연속해서 출력될 수 있다. 특히, 처음을 제외하고는 한 페이지의 데이터 감지 시간이 그 전 페이지의 출력 시간 내에 이루어지기 때문에, 시작 주소(SA)로부터 페이지 간에 레이턴시 없이(no latency) 데이터를 연속해서 출력할 수 있다. 아울러, 이러한 읽기 동작을 반복하면, 시작 주소(SA)로부터 전체 데이터를 연속해서 레이턴시 없이 출력하는 것이 가능해진다.Therefore, the data of the second page LP-1, the third page RP-1, and the fourth page LP-2 are sequentially successively from the start address SA of the first page RP-0. Can be output. In particular, except for the first time, since the data detection time of one page is made within the output time of the previous page, data can be continuously output from the start address SA without latency (no latency). In addition, by repeating such a read operation, it is possible to continuously output all data from the start address SA without latency.

이에 따라, 데이터의 고속 읽기가 가능해져 비휘발성 메모리 소자의 읽기 성능을 향상시킬 수 있다. 이러한 고속 연속 읽기 성능은 도 16에 도시된 바와 같이 직렬 인터페이스를 이용하는 제품의 규격을 만족할 수 있다. 보다 구체적으로 보면, 칩 선택 단자(CS#)로 칩 선택 신호가 입력되면, 직렬 클록 단자(SCK)의 클록 신호에 맞추어 직렬 입력 단자(SI)로 명령(instruction) 및 주소(address)가 차례로 입력될 수 있다. 주소 입력 후 이어서 직렬 출력 단자(SO)로 데이터들(D1, D2 등)이 순차로 레이턴시 없이 출력될 수 있다.As a result, data can be read at high speed, thereby improving read performance of the nonvolatile memory device. Such high-speed continuous read performance may satisfy a product specification using a serial interface as shown in FIG. 16. More specifically, when the chip select signal is input to the chip select terminal CS #, an instruction and an address are sequentially input to the serial input terminal SI in accordance with the clock signal of the serial clock terminal SCK. Can be. After the address is input, data (D1, D2, etc.) may be sequentially output to the serial output terminal SO without latency.

도 17 내지 도 20은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 동작방법을 보여주는 개략적인 블록도들이다. 이 실시예에 따른 비휘발성 메모리 소자의 동작방법은 전술한 도 14 및 도 15의 비휘발성 메모리 소자의 동작방법에서 일부 구성을 변형한 것으로서, 따라서 두 실시예들에서 중복된 설명은 생략된다.17 to 20 are schematic block diagrams illustrating a method of operating a nonvolatile memory device according to another exemplary embodiment of the present invention. The operation method of the nonvolatile memory device according to the present embodiment is a modification of some configurations in the above-described method of operating the nonvolatile memory device of FIGS. 14 and 15, and thus duplicated descriptions of the two embodiments are omitted.

도 17을 참조하면, 시작 주소(SA)가 NAND 셀 어레이(110a)에 속한 경우, 먼저 NAND 셀 어레이들(110a, 110b)의 제1 및 제2 페이지들을 동시에 감지 및 래치할 수 있다(①). 이어서, 제2 페이지의 데이터를 출력하는 동안, NAND 셀 어레이(110c)의 이어지는 제3 페이지 데이터를 감지 및 래치할 수 있다(②). 이어서, 제3 페이지의 데이터를 출력하는 동안 NAND 셀 어레이(110d)의 이어지는 제4 페이지의 데이터를 감지 및 래치할 수 있다(③). 이어서, 제4 페이지의 데이터를 출력하는 동안, NAND 셀 어레이(110a)의 이어지는 제5 페이지의 데이터를 감지 및 래치할 수 있다(④).Referring to FIG. 17, when the start address SA belongs to the NAND cell array 110a, first and second pages of the NAND cell arrays 110a and 110b may be simultaneously detected and latched (①). . Subsequently, while outputting data of the second page, subsequent third page data of the NAND cell array 110c may be sensed and latched (2). Subsequently, while outputting the data of the third page, the data of the subsequent fourth page of the NAND cell array 110d may be sensed and latched (③). Subsequently, while outputting the data of the fourth page, the data of the subsequent fifth page of the NAND cell array 110a may be sensed and latched (④).

도 18을 참조하면, 시작 주소(SA)가 NAND 셀 어레이(110b)에 속한 경우, 먼저 NAND 셀 어레이들(110b, 110c)의 제1 및 제2 페이지들을 동시에 감지 및 래치할 수 있다(①). 이어서, 제2 페이지의 데이터를 출력하는 동안, NAND 셀 어레이(110d)의 이어지는 제3 페이지 데이터를 감지 및 래치할 수 있다(②). 이어서, 제3 페이지의 데이터를 출력하는 동안 NAND 셀 어레이(110a)의 이어지는 제4 페이지의 데이터를 감지 및 래치할 수 있다(③). 이어서, 제4 페이지의 데이터를 출력하는 동안, NAND 셀 어레이(110b)의 이어지는 제5 페이지의 데이터를 감지 및 래치할 수 있다(④).Referring to FIG. 18, when the start address SA belongs to the NAND cell array 110b, first and second pages of the NAND cell arrays 110b and 110c may be simultaneously detected and latched (①). . Subsequently, while outputting the data of the second page, subsequent third page data of the NAND cell array 110d may be sensed and latched (②). Subsequently, while outputting the data of the third page, the data of the subsequent fourth page of the NAND cell array 110a may be sensed and latched (③). Subsequently, while outputting the data of the fourth page, the data of the subsequent fifth page of the NAND cell array 110b may be sensed and latched (④).

도 19를 참조하면, 시작 주소(SA)가 NAND 셀 어레이(110c)에 속한 경우, 먼저 NAND 셀 어레이들(110c, 110d)의 제1 및 제2 페이지들을 동시에 감지 및 래치할 수 있다(①). 이어서, 제2 페이지의 데이터를 출력하는 동안, NAND 셀 어레이(110a)의 이어지는 제3 페이지 데이터를 감지 및 래치할 수 있다(②). 이어서, 제3 페이지의 데이터를 출력하는 동안 NAND 셀 어레이(110b)의 이어지는 제4 페이지의 데이터를 감지 및 래치할 수 있다(③). 이어서, 제4 페이지의 데이터를 출력하는 동안, NAND 셀 어레이(110c)의 이어지는 제5 페이지의 데이터를 감지 및 래치할 수 있다(④).Referring to FIG. 19, when the start address SA belongs to the NAND cell array 110c, first and second pages of the NAND cell arrays 110c and 110d may be sensed and latched simultaneously (①). . Subsequently, while outputting data of the second page, subsequent third page data of the NAND cell array 110a may be sensed and latched (②). Subsequently, while outputting the data of the third page, the data of the subsequent fourth page of the NAND cell array 110b may be sensed and latched (③). Subsequently, while outputting the data of the fourth page, the data of the subsequent fifth page of the NAND cell array 110c may be sensed and latched (④).

도 20을 참조하면, 시작 주소(SA)가 NAND 셀 어레이(110d)에 속한 경우, 먼저 NAND 셀 어레이들(110d, 110a)의 제1 및 제2 페이지들을 동시에 감지 및 래치할 수 있다(①). 이어서, 제2 페이지의 데이터를 출력하는 동안, NAND 셀 어레이(110b)의 이어지는 제3 페이지 데이터를 감지 및 래치할 수 있다(②). 이어서, 제3 페이지의 데이터를 출력하는 동안 NAND 셀 어레이(110c)의 이어지는 제4 페이지의 데이터를 감지 및 래치할 수 있다(③). 이어서, 제4 페이지의 데이터를 출력하는 동안, NAND 셀 어레이(110d)의 이어지는 제5 페이지의 데이터를 감지 및 래치할 수 있다(④).Referring to FIG. 20, when the start address SA belongs to the NAND cell array 110d, first and second pages of the NAND cell arrays 110d and 110a may be simultaneously detected and latched (①). . Subsequently, while outputting data of the second page, subsequent third page data of the NAND cell array 110b may be sensed and latched (2). Subsequently, while outputting the data of the third page, the data of the subsequent fourth page of the NAND cell array 110c may be sensed and latched (③). Subsequently, while outputting the data of the fourth page, the data of the subsequent fifth page of the NAND cell array 110d may be sensed and latched (④).

전술한 바에 따르면, 시작 주소(SA)의 위치에 상관없이 제1 페이지의 시작 주소(SA)로부터, 제4 페이지까지의 데이터를 페이지간 레이턴시 없이 순차로 연속해서 출력할 수 있다. 나아가, 전술한 제3 페이지 이후의 동작을 계속해서 반복하면, 제1 페이지의 시작 주소(SA)로부터 전체 데이터를 페이지간 레이턴시 없이 순차로 연속해서 출력할 수 있다. 이러한 동작 성능은 페이지간 레이턴시 없이 고속 연속 읽기를 요하는 제품 규격을 만족할 수 있고, 예컨대 하나의 직렬 출력 단자(도 16의 SO 참조)를 이용하여 데이터를 출력하는 경우 제품 성능 향상에 기여할 수 있다.
As described above, regardless of the position of the start address SA, data from the start address SA of the first page to the fourth page can be sequentially outputted without inter-page latency. Furthermore, if the above-described operation after the third page is continuously repeated, all the data can be sequentially outputted sequentially from the start address SA of the first page without the inter-page latency. Such operating performance may satisfy product specifications requiring high speed continuous reading without inter-page latency, and may contribute to product performance improvement, for example, when data is output using one serial output terminal (see SO of FIG. 16).

이상, 도 1 내지 도 8을 통해, 주소 입력 직후에 데이터를 출력하기 위하여 워드-라인을 구동하는 기술 및 비트-라인을 프리챠징하는 기술을 살펴보았고, 도 9 내지 도 20을 통해, 페이지 간 데이터 출력의 레이턴시를 0으로 만들 수 있는 기술을 살펴보았다. 워드-라인을 구동하는 기술 및 비트-라인을 프리챠징하는 기술과 페이지 간 데이터 출력의 레이턴시를 0으로 만들기 위한 기술을 서로 독립적으로 수행될 수 있다. 위의 두 기술을 결합하면 페이지 간 레이턴시가 없는 데이터 출력을 주소 입력 완료 후 즉시 실행할 수 있는 효과가 있다. As described above, the techniques for driving the word-line and the precharging of the bit-line in order to output data immediately after the address input have been described with reference to FIGS. 1 to 8. We have seen a technique for zeroing the latency of the output. Techniques for driving word-lines, techniques for precharging bit-lines, and techniques for zeroing the latency of data output between pages may be performed independently of each other. Combining the above two techniques allows the output of data without page-to-page latency to be executed immediately after address entry is complete.

즉, 제1 군의 페이지들을 포함하는 제1 NAND 셀 어레이 및 제2 군의 페이지들을 포함하는 제2 NAND 셀 어레이를 포함하는 NAND 셀 어레이의 블록 주소, 워드-라인 주소 및 비트-라인 주소를 한 개의 입력 단자(input terminal)를 통해 입력받은 후에, 위의 블록 주소, 워드-라인 주소 및 비트-라인 주소로부터 NAND 셀 어레이의 시작 주소를 검출할 수 있다. 그 다음, 제1 군의 페이지들 내의 시작 주소가 속한 제1 페이지의 데이터, 및 제2 군의 페이지들 내의 제1 페이지에 이어지는 제2 페이지의 데이터를 동시에 감지할 수 있다. 이때, 비트-라인 주소의 입력이 완료되기 이전에, 블록 주소에 대응하는 블록에 속한 워드-라인들의 구동(driving)을 시작하면 주소입력 직후 즉시 페이지 데이터를 출력할 수 있다. 또한, 제2 페이지의 데이터가 외부로 출력되는 동안, 제2 페이지에 이어지는 제3 페이지의 데이터를 감지하면 페이지 간 데이터 출력의 레이턴시를 0으로 만들 수 있다.That is, the block address, the word-line address, and the bit-line address of the NAND cell array including the first NAND cell array including the first group of pages and the second NAND cell array including the second group of pages are determined. After input through the four input terminals, the start address of the NAND cell array can be detected from the above block address, word-line address, and bit-line address. The data of the first page to which the start address in the pages of the first group belongs, and the data of the second page following the first page in the pages of the second group may be sensed at the same time. At this time, before driving of the bit-line address is completed, page data may be output immediately after address input if driving of word-lines belonging to a block corresponding to the block address is started. In addition, when data of the second page is detected while the data of the second page is output to the outside, the latency of the data output between the pages may be zero.

도 8을 참조하여 주소입력 이후 일정한 더미 클록 이후에 데이터 출력을 시작하기 위한 구성을 설명하였는데, 이 기술도 페이지 간 데이터 출력의 레이턴시를 0으로 만드는 기술과 결합될 수 있으며, 그 방식은 위에 설명한 방식과 마찬가지로 이해될 수 있다.
Referring to FIG. 8, a configuration for starting data output after a certain dummy clock after address input has been described. This technique may also be combined with a technique of zeroing the latency of data output between pages, and the scheme described above. Can be understood as

도 2 및 도 9는 본 발명의 실시예에 따른 메모리 구조를 나타낸 것으로서, 본 발명의 사상에서 벗어나지 않는다면, 내부구조 중 구체적인 내용은 변형될 수 있다.2 and 9 illustrate a memory structure according to an embodiment of the present invention, and details of the internal structure may be modified without departing from the spirit of the present invention.

본 발명을 설명함에 있어서, 주소 및 명령어는 한 개의 입력 단자를 통해 입력되는 예를 들었다. 그러나, 본 발명의 사상에서 벗어나지 않는 한, 본 발명에 따른 기술적인 특징은, 주소 및/또는 명령어가 복수 개의 입력 단자를 통해 입력되는 환경에서도 적용될 수 있음을 이해할 수 있다.In describing the present invention, an address and a command are given through an input terminal. However, it is to be understood that the technical features according to the present invention may be applied even in an environment in which addresses and / or commands are input through a plurality of input terminals, without departing from the spirit of the present invention.

본 발명의 실시예에 따른 메모리는 컴퓨터, 휴대폰, 모바일 기기, 개인휴대기기(PDA) 내비게이션 장치, 가전 장치 등에 사용될 수 있다.Memory according to an embodiment of the present invention can be used in computers, mobile phones, mobile devices, personal digital assistants (PDA) navigation device, home appliances.

이상 본 발명이 양호한 실시예와 관련하여 설명되었으나, 본 발명의 기술분야에 속하는 자들은 본 발명의 본질적인 특성에서 벗어나지 않는 범위 내에 다양한 변경 및 수정을 용이하게 실시할 수 있을 것이다. While the present invention has been described in connection with the preferred embodiments, those skilled in the art will be able to easily make various changes and modifications without departing from the essential features of the present invention.

그러므로 개시된 실시예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 진정한 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.Therefore, it should be understood that the disclosed embodiments are to be considered in an illustrative rather than a restrictive sense, and that the true scope of the invention is indicated by the appended claims rather than by the foregoing description, and all differences within the scope of equivalents thereof, .

100, 100a: 비휘발성 메모리 소자
110a, 110b, 110c, 110d: NAND 셀 어레이
115a, 115b, 115c, 115d: X-디코더
120a, 120b, 120c, 120d: 페이지 버퍼
130: 제어 로직 135: 입력 어드레스 검출 유닛
140: 멀티플렉서 래치 유닛 150: 입출력 버퍼 & 래치 유닛
160: 입출력 인터페이스 200: 전자제어 시스템
210: 호스트 220: 메모리칩100, 100a: nonvolatile memory device
110a, 110b, 110c, 110d: NAND cell array
115a, 115b, 115c, 115d: X-decoder
120a, 120b, 120c, 120d: page buffer
130: control logic 135: input address detection unit
140: multiplexer latch unit 150: I / O buffer & latch unit
160: input and output interface 200: electronic control system
210: host 220: memory chip

Claims

The block address, the word-line address, and the bit-line address of the NAND cell array including the first NAND cell array including the first group of pages and the second NAND cell array including the second group of pages may be input terminals. receiving an input through an input terminal);
Detecting a start address of the NAND cell array from the block address, the word-line address and the bit-line address; And
Simultaneously detecting data of a first page to which a start address in the pages of the first group belongs, and data of a second page subsequent to the first page in the pages of the second group;
Including;
Starting output of the data written to the NAND cell array immediately after the input of the bit-line address is completed;
Method of operation of a memory device.

The method of claim 1, further comprising sensing data of a third page subsequent to the second page while data of the second page is output to the outside.

The method of claim 1, further comprising starting driving of word-lines belonging to a block corresponding to the block address before the input of the bit-line address is completed. .

The method of claim 1, further comprising starting precharging of the bit-line belonging to the block corresponding to the block address at least tens of ns before starting output of the data.

A block address and a word-line address of a NAND cell array including a first NAND cell array including a first group of pages and a second NAND cell array including a second group of pages are input through an input terminal. Receiving an input;
Starting driving of word-lines belonging to a block corresponding to the block address;
Completing input of a bit-line address of the NAND cell array;
Detecting a start address of the NAND cell array from the block address, the word-line address and the bit-line address; And
Simultaneously detecting data of a first page to which a start address in the pages of the first group belongs, and data of a second page subsequent to the first page in the pages of the second group;
Including;
Starting output of the data written in the NAND cell array immediately after a predetermined number of dummy bit intervals after the input of the bit-line address is completed;
Method of operation of a memory device.

The method of claim 5, further comprising sensing data of a third page subsequent to the second page while data of the second page is output to the outside.

6. The method of claim 5, further comprising starting precharging of a bit-line belonging to a block corresponding to the block address at least several tens of ns before starting output of the data.

The method of operating a memory device according to claim 1 or 5, wherein the input terminal is one input terminal.

The method of operating a memory device according to claim 1 or 5, wherein the input terminal is a plurality of input terminals.

A NAND cell array comprising a first NAND cell array comprising pages of a first group and a second NAND cell array comprising pages of a second group;
A plurality of X-decoders coupled at least one-to-one to the first NAND cell array and the second NAND cell array; And
Receiving a start address sequentially including a block address, a word-line address, and a bit-line address from a first input terminal, and outputting data written to the address immediately after the input of the bit-line address is completed; Control logic
/ RTI >
The control logic is configured to simultaneously detect data of a first page to which the start address in the first group of pages belongs, and data of a second page subsequent to the first page in the pages of the second group. To control the X-decoders of
Memory elements.

The memory of claim 10, wherein the control logic is configured to control the plurality of X-decoders to sense data of a third page subsequent to the second page while data of the second page is output to the outside. device.

12. The memory device of claim 11, wherein the first group of pages includes the third page.

13. The apparatus of claim 12, wherein the plurality of X-decoders comprises at least one first X-decoder coupled to the first NAND cell array, and at least one second X-decoder coupled to the second NAND cell array. Including, a memory device.

12. The memory device of claim 11, further comprising a third NAND cell array comprising a third group of pages, wherein the third group of pages comprises the third page.

The plurality of page buffers of claim 10, wherein the plurality of page buffers are coupled at least one-to-one with the first NAND cell array and the second NAND cell array to sense and latch data of the first NAND cell array and the second NAND cell array. Further comprising, a memory device.

16. The apparatus of any of claims 10-15, wherein the control logic continuously communicates data of the first NAND cell array and the second NAND cell array from the starting address without a latency between pages through a serial interface. Memory element, which is to be output to the outside.

A plurality of NAND cell arrays each including a plurality of pages;
A plurality of X-decoders coupled at least one-to-one with the plurality of NAND cell arrays;
A plurality of page buffers coupled at least one-to-one to the plurality of NAND cell arrays to sense and latch data of the plurality of NAND cell arrays; And
Receiving a start address sequentially including a block address, a word-line address, and a bit-line address from a first input terminal, and outputting data written to the address immediately after the input of the bit-line address is completed; Control logic
/ RTI >
The control logic is further configured to sequentially output data of the plurality of NAND cell arrays from the start address, and data of the first page of the first NAND cell array to which the start address belongs among the plurality of NAND cell arrays belongs. And control the plurality of X-decoders to simultaneously sense data of a second page of a second NAND cell array following one page.
Memory elements.

18. The apparatus of claim 17, wherein the control logic is configured to control the plurality of X-decoders to sense data of a third page following the second page while the data of the second page is output to the outside. And a third page belongs to the first NAND cell array or to a third NAND cell array in the plurality of NAND cell arrays.

A plurality of NAND cell arrays each including a plurality of pages;
A plurality of X-decoders coupled at least one-to-one with the plurality of NAND cell arrays;
A plurality of page buffers coupled at least one-to-one to the plurality of NAND cell arrays to sense and latch data of the plurality of NAND cell arrays; And
Receiving a start address sequentially including a block address, a word-line address, and a bit-line address from a first input terminal, and outputting data written to the address immediately after the input of the bit-line address is completed; Control logic
/ RTI >
And the control logic is configured to control data reads so that data of the plurality of NAND cell arrays can be sequentially outputted through the serial interface without a latency between pages from the start address.

The method of claim 19, wherein the control logic,
And simultaneously detecting data of a first page of a first NAND cell array to which the start address belongs and data of a second page of a second NAND cell array subsequent to the first page among the plurality of NAND cell arrays;
And control the plurality of X-decoders to sense data of a third page subsequent to the second page while data of the second page is output to the outside.

Host; And
It includes a memory chip for transmitting and receiving data through the serial interface with the host,
The memory chip,
A NAND cell array comprising a first NAND cell array comprising a first group of pages and a second NAND cell array comprising a second group of pages;
A plurality of X-decoders coupled at least one-to-one to the first NAND cell array and the second NAND cell array, and
Receiving a start address sequentially including a block address, a word-line address, and a bit-line address from a first input terminal, and outputting data written to the address immediately after the input of the bit-line address is completed; Control logic
/ RTI >
The control logic is configured to simultaneously detect data of a first page to which the start address in the first group of pages belongs, and data of a second page subsequent to the first page in the pages of the second group. To control the X-decoders of
Electronic control system.

22. The electronic control system of claim 21, wherein the control logic is adapted to start driving word-lines belonging to a block corresponding to the block address before input of the bit-line address is completed.