KR20120126242A - Data output timing control circuit of semiconductor apparatus - Google Patents

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KR20120126242A
KR20120126242A KR1020110043892A KR20110043892A KR20120126242A KR 20120126242 A KR20120126242 A KR 20120126242A KR 1020110043892 A KR1020110043892 A KR 1020110043892A KR 20110043892 A KR20110043892 A KR 20110043892A KR 20120126242 A KR20120126242 A KR 20120126242A
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차진엽
김재일
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Abstract

PURPOSE: A data output timing control circuit of a semiconductor device is provided to accurately control a data output timing by generating an output enable flag signal without timing errors. CONSTITUTION: A delay amount counter(200) delays an output reset pulse signal with the first delay time and generates a counting result code by repetitively counting the delay amount of an output reset pulse signal based on an external clock. An operating unit(300) outputs a delay control code by subtracting the code value of the counting result code from the code value with data output delay information. A phase control unit(400) delays a read command signal with the second delay time and output an output enable flag signal by controlling phase with the clock number of a DLL clock corresponding to the code value of the delay control code. [Reference numerals] (110) Variable delay unit; (120) Delay model unit; (130) Phase comparing unit; (210) Delay input unit; (221) First variable delay unit; (222) First delay model unit; (230) Counter unit; (240) Comparing unit; (300) Operating unit; (410) Second variable delay unit; (420) Shift register

Description

반도체 장치의 데이터 출력 타이밍 제어 회로 {DATA OUTPUT TIMING CONTROL CIRCUIT OF SEMICONDUCTOR APPARATUS}DATA OUTPUT TIMING CONTROL CIRCUIT OF SEMICONDUCTOR APPARATUS}

본 발명은 반도체 장치에 관한 것으로, 더 상세하게는 데이터 출력 타이밍 제어 회로에 관한 것이다.The present invention relates to a semiconductor device, and more particularly to a data output timing control circuit.

반도체 장치는 동작 타이밍을 맞추고 에러(error)없이 보다 빠른 동작을 보장하기 위해 클럭 동기 시스템에 의하여 작동한다. 이때 외부 클럭을 반도체 장치 내부에서 사용하면 출력되는 데이터에 내부 회로에 의한 시간 지연(clock skew)이 발생한다. 따라서 지연 고정 루프(Delay Locked Loop)를 두어 반도체 장치의 내부 회로, 즉 데이터가 출력되는 경로를 모델링한 모델 지연 값(tREP)을 보상시킨 내부 클럭을 생성한다. 반도체 장치 내부에서는 상기 내부 클럭을 사용함으로써 데이터를 외부 클럭에 동기하여 외부로 출력할 수 있다.The semiconductor device is operated by a clock synchronizing system to time the operation and ensure faster operation without errors. At this time, when the external clock is used inside the semiconductor device, a time skew occurs due to an internal circuit in the output data. Therefore, a delay locked loop is generated to generate an internal clock that compensates for an internal circuit of the semiconductor device, that is, a model delay value tREP modeling a path through which data is output. In the semiconductor device, data may be output to the outside in synchronization with an external clock by using the internal clock.

한편, 반도체 장치는 리드(read) 동작 시 데이터 출력 지연 정보(CAS Latency)에 따라 데이터가 외부로 출력되는 시점이 결정된다. 상기 데이터 출력 지연 정보는 외부 클럭을 기준으로 리드 명령(read command)이 입력된 시점으로부터 몇 클럭 이후에 첫 번째 데이터가 출력되는지를 나타낸다. 데이터 출력 타이밍 제어 회로란 데이터가 상기 데이터 출력 지연 정보에 맞게 출력될 수 있도록 반도체 장치 내부에 별도로 구비되는 회로이다.Meanwhile, in the read operation of the semiconductor device, a time point at which data is output to the outside is determined according to data output delay information (CAS Latency). The data output delay information indicates how many clocks after which a read command is input based on an external clock, the first data is output. The data output timing control circuit is a circuit provided separately in the semiconductor device to output data in accordance with the data output delay information.

상기 데이터 출력 타이밍 제어 회로의 목적은 외부 클럭의 라이징 에지에 첫 번째 데이터가 외부로 출력될 수 있도록 하는 것으로, 이를 위해 데이터 출력 시점을 제어하는 출력 인에이블 플래그 신호를 생성한다. 상기 출력 인에이블 플래그 신호는 반도체 장치 내부 신호로서, 상기 내부 클럭에 동기되어 생성된다.The purpose of the data output timing control circuit is to allow the first data to be output to the outside of the rising edge of the external clock, thereby generating an output enable flag signal for controlling the data output timing. The output enable flag signal is a semiconductor device internal signal and is generated in synchronization with the internal clock.

상기 출력 인에이블 플래그 신호는 데이터 출력 경로에 의한 지연 값 및 데이터 출력 지연 정보에 의한 지연 값 등을 고려하여 생성된다. 다만 이때, 상기 지연 값의 타이밍 마진이 충분하지 못하여 상기 출력 인에이블 플래그 신호의 생성 타이밍에 에러가 발생할 수 있다. 이는 곧 데이터 출력 타이밍이 설정된 데이터 출력 지연 정보에 의한 출력 타이밍과 어긋남을 의미한다.The output enable flag signal is generated in consideration of a delay value by the data output path and a delay value by the data output delay information. However, at this time, an error may occur in the generation timing of the output enable flag signal due to insufficient timing margin of the delay value. This means that the data output timing deviates from the output timing by the set data output delay information.

본 발명은 설정된 시점에 데이터가 외부로 출력될 수 있도록, 출력 인에이블 플래그 신호가 생성되는 타이밍의 에러 발생 확률을 낮춘 데이터 출력 타이밍 제어 회로를 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a data output timing control circuit which reduces an error occurrence probability of a timing at which an output enable flag signal is generated so that data can be output to the outside at a set time point.

본 발명의 실시예에 따른 반도체 장치의 데이터 출력 타이밍 제어 회로는 외부 클럭을 인가 받아 모델 지연 값을 보상하여 디엘엘(DLL) 클럭을 생성하는 지연 고정 루프; 출력 리셋 펄스 신호를 제 1 지연 시간만큼 지연시키고, 상기 외부 클럭을 기준으로 상기 출력 리셋 펄스 신호의 지연량을 반복하여 카운팅함으로써 카운팅 결과 코드를 생성하는 지연량 카운터부; 데이터 출력 지연 정보에서 상기 카운팅 결과 코드를 감산하여 지연 제어 코드로 출력하는 연산부; 및 리드 명령 신호를 수신하여 제 2 지연 시간만큼 지연시키고, 상기 지연 제어 코드에 대응하는 상기 디엘엘 클럭의 클럭 수만큼 위상을 조절하여 출력 인에이블 플래그 신호로 출력하는 위상 조절부를 포함한다.A data output timing control circuit of a semiconductor device according to an embodiment of the present invention includes a delay locked loop configured to generate a DL clock by compensating for a model delay value by receiving an external clock; A delay amount counter unit for delaying an output reset pulse signal by a first delay time and generating a counting result code by repeatedly counting a delay amount of the output reset pulse signal based on the external clock; An operation unit for subtracting the counting result code from the data output delay information and outputting the counting result code; And a phase adjuster configured to receive a read command signal and delay the signal by a second delay time, adjust a phase by a clock number of the DL clock corresponding to the delay control code, and output the output command signal as an output enable flag signal.

본 발명에 의한 출력 타이밍 제어 회로는 타이밍 에러없는 출력 인에이블 플래그 신호를 생성함으로써 데이터가 외부로 출력되는 시점을 정확하게 제어할 수 있다. The output timing control circuit according to the present invention can accurately control the timing at which data is output to the outside by generating an output enable flag signal without timing error.

도 1은 출력 인에이블 플래그 신호에 따라 데이터가 출력되는 시점을 나타낸 다이어그램,
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 데이터 출력 타이밍 제어 회로의 블록도,
도 3은 도 2의 지연량 카운터부의 다른 실시예에 따른 블록도,
도 4는 도 2 및 도 3의 반도체 장치의 데이터 출력 타이밍 제어 회로의 동작을 나타낸 타이밍 다이어그램이다.1 is a diagram illustrating a time point at which data is output according to an output enable flag signal;
2 is a block diagram of a data output timing control circuit of a semiconductor device according to an embodiment of the present invention;
3 is a block diagram according to another exemplary embodiment of the delay amount counter of FIG. 2;
4 is a timing diagram illustrating an operation of a data output timing control circuit of the semiconductor device of FIGS. 2 and 3.

이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 출력 인에이블 플래그 신호에 따라 데이터가 출력되는 시점을 나타낸 다이어그램이다.1 is a diagram illustrating a time point at which data is output according to an output enable flag signal.

도 1에 도시된 바와 같이 외부에서 리드 명령(READ)이 외부 클럭(EXTCLK)에 동기되어 입력되면, 데이터 출력 지연 정보(CL=6, 이하 카스 레이턴시)만큼 상기 외부 클럭(EXTCLK)이 경과한 시점에 데이터(DO, D1, D2, D3)가 외부로 출력된다. 상기 카스 레이턴시(CL)는 반도체 장치 내부에 있는 MRS(Mode Register Set)에 의해 고유의 값으로 세팅된다. As illustrated in FIG. 1, when the read command READ is input in synchronization with the external clock EXTCLK, when the external clock EXTCLK has elapsed by the data output delay information CL = 6 (hereinafter, referred to as the CAS latency) Data DO, D1, D2, and D3 are output to the outside. The cas latency CL is set to a unique value by a mode register set (MRS) in a semiconductor device.

이때 상기 데이터(DO, D1, D2, D3)가 카스 레이턴시(CL)에 따라 출력될 수 있도록 제어 하는 신호가 바로 출력 인에이블 플래그 신호(OEFLAG)이다. 상기 출력 인에이블 플래그 신호(OEFLAG)는 반도체 장치 내부에서 생성되는 신호로, 디엘엘 클럭(DLLCLK)에 동기되어 생성된다. 상기 출력 인에이블 플래그 신호(OEFLAG)가 활성화되면, 반도체 장치 내부의 데이터 출력 경로에 의한 지연 값(tREP)만큼 경과한 후에 데이터(DO, D1, D2, D3)가 외부로 출력된다.At this time, a signal for controlling the data DO, D1, D2, and D3 to be output according to the cascade latency CL is an output enable flag signal OEFLAG. The output enable flag signal OEFLAG is a signal generated inside the semiconductor device and is generated in synchronization with the DL clock DLLCLK. When the output enable flag signal OEFLAG is activated, the data DO, D1, D2, and D3 are output to the outside after the delay value tREP by the data output path inside the semiconductor device has elapsed.

상기 반도체 장치 내부의 데이터 출력 경로에 의한 지연 값(tREP)은 외부 클럭(EXTCLK)으로 디엘엘 클럭(DLLCLK)을 생성하는데 사용되는 모델 지연 값(tREP)으로 모델링된다.The delay value tREP by the data output path inside the semiconductor device is modeled as the model delay value tREP used to generate the DL clock DLLCLK with the external clock EXTCLK.

도 2는 본 발명의 실시예에 따른 반도체 장치의 데이터 출력 타이밍 제어 회로의 블록도이다.2 is a block diagram of a data output timing control circuit of a semiconductor device according to an embodiment of the present invention.

본 발명의 실시예에 따른 반도체 장치의 데이터 출력 타이밍 제어 회로는 상기 검토한 바와 같이, 리드 명령 신호(RDCMD)가 인가된 후 (CL-tREP)가 경과한 시점에 출력 인에이블 플래그 신호(OEFLAG)가 활성화되는 것을 목적으로 한다.As described above, the data output timing control circuit of the semiconductor device according to the embodiment of the present invention has an output enable flag signal OEFLAG when the CL-tREP has elapsed after the read command signal RDCMD is applied. Aims to be activated.

도 2의 실시예에 따른 반도체 장치의 데이터 출력 타이밍 제어 회로는 지연 고정 루프(100), 지연량 카운터부(200), 연산부(300) 및 위상 조절부(400)를 포함한다. The data output timing control circuit of the semiconductor device according to the exemplary embodiment of FIG. 2 includes a delay locked loop 100, a delay amount counter 200, a calculator 300, and a phase adjuster 400.

상기 지연 고정 루프(100)는 외부 클럭(EXTCLK)을 인가받고, 상기 모델 지연 값(tREP)을 보상하기 위해 (n*tCK-tREP)만큼 지연시켜 디엘엘 클럭(DLLCLK)을 생성한다.The delay locked loop 100 receives an external clock EXTCLK and generates a DL clock DLLCLK by delaying n * tCK-tREP to compensate for the model delay value tREP.

상기 지연량 카운터부(200)는 출력 리셋 펄스 신호(OERST)를 제 1 지연 시간만큼 지연시키고, 상기 외부 클럭(EXTCLK)을 기준으로 상기 출력 리셋 펄스 신호(OERST)의 지연량을 반복하여 카운팅함으로써 카운팅 결과 코드(N)를 생성한다.The delay amount counter 200 delays the output reset pulse signal OERST by a first delay time, and counts the delay amount of the output reset pulse signal OERST repeatedly based on the external clock EXTCLK. Generate a counting result code (N).

상기 출력 리셋 펄스 신호(OERST)는 반도체 장치의 데이터 출력 동작 시에 초기 세팅을 지시하는 신호로 볼 수 있다. 본 발명에서는 상기 출력 인에이블 신호(OEFLAG)를 생성하기 위한 지연값 카운팅의 목적 신호로 사용된다. 일 실시예로서 상기 출력 리셋 펄스 신호(OERST)는 상기 디엘엘 클럭(DLLCLK)이 락킹(locking)된 이후에 외부 클럭(EXTCLK)에 동기되어 입력된다.The output reset pulse signal OERST may be regarded as a signal indicating an initial setting in the data output operation of the semiconductor device. In the present invention, it is used as an objective signal for delay value counting to generate the output enable signal OEFLAG. In one embodiment, the output reset pulse signal OERST is input in synchronization with an external clock EXTCLK after the DL clock DLLCLK is locked.

상기 연산부(300)는 카스 레이턴시(CL)를 갖는 코드 값에서 상기 카운팅 결과 코드(N)의 코드 값을 감산하여 지연 제어 코드(CL-N)로 출력한다.The operation unit 300 subtracts the code value of the counting result code N from the code value having the cascade latency CL and outputs the delay value as the delay control code CL-N.

상기 위상 조절부(400)는 리드 명령 신호(RDCMD)를 수신하여 제 1 지연 시간만큼 지연시키고, 상기 지연 제어 코드(CL-N)에 대응하는 디엘엘 클럭(DLLCLK)의 클럭 수만큼 위상을 조절하여 출력 인에이블 플래그 신호(OEFLAG)로 출력한다.The phase adjuster 400 receives the read command signal RDCMD and delays it by a first delay time, and adjusts the phase by the number of clocks of the DL clock DLLCLK corresponding to the delay control code CL-N. And output as an output enable flag signal (OEFLAG).

본 발명의 실시예는, 상기 리드 명령 신호(RDCMD)를 수신하여 (CL-tREP)만큼 지연시킴으로써 상기 출력 인에이블 플래그 신호(OEFLAG)를 생성한다. The embodiment of the present invention generates the output enable flag signal OEFLAG by receiving the read command signal RDCMD and delaying it by CL-tREP.

상기 위상 조절부(400)는 상기 리드 커맨드 신호(RDCMD)를 우선적으로 상기 제 2 지연 시간만큼 지연시킨다. 발명의 실시예에 따른 상기 지연 값은 (n*tCK-tREP)에 해당한다. 이는 상기 지연 고정 루프(100)에서 상기 모델 지연 값(tREP)을 보상하기 위해 외부 클럭(EXTCLK)을 지연시킨 지연량이다. The phase adjuster 400 delays the read command signal RDCMD preferentially by the second delay time. The delay value according to the embodiment of the invention corresponds to (n * tCK-tREP). This is the amount of delay in which the external clock EXTCLK is delayed to compensate for the model delay value tREP in the delay lock loop 100.

상기 리드 커맨드 신호(RDCMD)는 정확한 타이밍에 상기 출력 인에이블 플래그 신호(OEFLAG)로 생성되기 위해 (CL-tREP)-(n*tCK-tREP), 즉 (CL-n)의 디엘엘 클럭(DLLCLK)의 클럭 수만큼 더 지연되어야 한다.The read command signal RDCMD is a clock signal DLLCLK of (CL-tREP)-(n * tCK-tREP), that is, (CL-n) in order to be generated as the output enable flag signal OEFLAG at an accurate timing. Must be further delayed by the number of clocks.

본 발명의 실시예에서는 상기 리드 커맨드 신호(RDCMD)를 상기 지연 제어코드(CL-N)의 코드 값에 대응하는 디엘엘 클럭(DLLCLK)의 클럭 수만큼 지연시킨다. 이때 상기 지연 제어 코드(CL-N)는 상기 연산부(300)가 카스 레이턴시(CL)를 갖는 코드 값에서 상기 카운팅 결과 코드(N)의 코드 값을 감산함으로써 생성된다. 그리고 상기 카운팅 결과 코드(N)는 상기 지연량 카운터부(200)가 상기 출력 리셋 펄스 신호(OERST)의 지연량을 카운팅함으로써 생성된다. 문제는 상기 지연량 카운터부(200)가 상기 출력 리셋 펄스 신호(OERST)의 정상적인 지연량을 카운팅하는지 여부이다.In the embodiment of the present invention, the read command signal RDCMD is delayed by the number of clocks of the DL clock DLLCLK corresponding to the code value of the delay control code CL-N. In this case, the delay control code CL-N is generated by subtracting a code value of the counting result code N from a code value of the calculation unit 300 having a cascade latency CL. The counting result code N is generated by the delay amount counter 200 counting the delay amount of the output reset pulse signal OERST. The problem is whether the delay counter 200 counts a normal delay amount of the output reset pulse signal OERST.

상기 지연량 카운터부(200)는 상기 출력 리셋 신호(OERST)를 상기 제 1 지연 시간만큼 지연시키고, 상기 지연량을 외부 클럭(EXTCLK)을 기준으로 카운팅한다. 본 발명의 실시예에 따른 상기 제 1 지연 시간은 (n*tCK)이다. 따라서 상기 지연량을 외부 클럭(EXTCLK)을 기준으로 카운팅하면 n값이 카운팅되어야 한다. 그러나 상기 지연량을 카운팅함에 있어 지연량의 타이밍 마진이 부족하여 카운팅을 완벽하게 수행하지 못할 수 있다. 예를 들어 원래 카운팅 결과 코드(N)로 3을 출력 해야 하는데 지연량의 타이밍 마진이 충분하지 못해 2까지 밖에 카운팅을 하지 못할 수가 있다.The delay amount counter 200 delays the output reset signal OERST by the first delay time and counts the delay amount based on an external clock EXTCLK. According to an embodiment of the present invention, the first delay time is (n * tCK). Therefore, if the delay amount is counted based on the external clock EXTCLK, n must be counted. However, in counting the delay amount, the timing margin of the delay amount may be insufficient to completely perform counting. For example, you should output 3 as the original counting result code (N), but you can only count up to 2 because the timing margin of the delay amount is not enough.

본 발명의 실시예의 특징은 상기 카운팅 결과 코드(N) 생성 시 에러 발생 확률을 낮추는 상기 지연량 카운터부(200)를 구성함에 있다. 상기 지연량 카운터부(200)는 상기 출력 리셋 펄스 신호(OERST)의 지연량을 반복하여 카운팅함으로써 상기 카운팅 결과 코드(N)의 정확도를 높인다. 반복 횟수는 사용자가 임의로 정할 수 있고, 본 발명의 일실시예로서 2회 반복을 설정할 수 있다.A feature of the embodiment of the present invention is to configure the delay counter 200 to lower the probability of error occurrence when generating the counting result code (N). The delay counter 200 increases the accuracy of the counting result code N by repeatedly counting the delay amount of the output reset pulse signal OERST. The number of repetitions may be arbitrarily determined by the user, and as one embodiment of the present invention, two repetitions may be set.

본 발명의 실시예에 따른 상기 지연 고정 루프(100)는 가변 지연부(110), 지연 모델부(120) 및 위상 비교부(130)를 포함한다.The delay locked loop 100 according to an exemplary embodiment of the present invention includes a variable delay unit 110, a delay model unit 120, and a phase comparator 130.

상기 가변 지연부(110)는 외부 클럭(EXTCLK)을 인가받고 위상 검출 신호(PDET)에 응답하여 상기 외부 클럭(EXTCLK)을 지연시켜 디엘엘 클럭(DLLCLK)을 생성한다.The variable delay unit 110 receives the external clock EXTCLK and delays the external clock EXTCLK in response to the phase detection signal PDET to generate the DL clock DLLCLK.

상기 지연 모델부(120)는 상기 디엘엘 클럭(DLLCLK)을 피드백하고 내부 회로 경로에 의한 시간 지연을 모델링한 모델 지연 값(tREP)만큼 지연시킴으로써 피드백 클럭(FDCLK)을 생성한다.The delay model unit 120 generates a feedback clock FDCLK by feeding back the DL clock DLLCLK and delaying the time delay caused by an internal circuit path by a model delay value tREP.

상기 위상 비교부(130)는 상기 외부 클럭(EXTCLK)과 상기 피드백 클럭(FBCLK)의 위상을 비교하여 그 결과에 따라 상기 위상 검출 신호(PDET)를 생성한다. The phase comparison unit 130 compares the phases of the external clock EXTCLK and the feedback clock FBCLK and generates the phase detection signal PDET according to the result.

상기 위상 검출 신호(PDET)는 상기 외부 클럭(EXTCLK)과 상기 피드백 클럭(FBCLK)의 위상이 동일해질 때까지 상기 가변 지연부(110)의 지연량을 조절한다. 상기 외부 클럭(EXTCLK)과 상기 피드백 클럭(FBCLK)의 위상이 동일하다는 것은, 상기 가변 지연부(110)가 상기 모델 지연 값(tREP)을 정확히 보상하는 디엘엘 클럭(DLLCLK)을 생성함을 의미한다. 이때 상기 가변 지연부(110)의 지연량은 (n*tCK-tREP)가 된다. 상기 외부 클럭(EXTCLK)과 상기 피드백 클럭(FBCLK)의 위상이 동일해진 시점을 흔히 지연 고정 루프가(100)가 락킹(locking)되었다고 표현한다.The phase detection signal PDET adjusts the delay amount of the variable delay unit 110 until the phase of the external clock EXTCLK and the feedback clock FBCLK become the same. The same phase of the external clock EXTCLK and the feedback clock FBCLK means that the variable delay unit 110 generates a DL clock DLLCLK that accurately compensates for the model delay value tREP. do. In this case, the delay amount of the variable delay unit 110 becomes (n * tCK-tREP). The timing at which the phases of the external clock EXTCLK and the feedback clock FBCLK are the same is often expressed as the delay locked loop 100 being locked.

본 발명의 실시예에 따른 상기 지연량 카운터부(200)는 지연 입력부(210), 지연량 조절부(220), 카운터부(230) 및 비교부(240)를 포함한다.The delay counter 200 according to the embodiment of the present invention includes a delay input unit 210, a delay control unit 220, a counter 230 and a comparison unit 240.

상기 지연량 카운터부(200)는 지연 입력부(210), 지연량 조절부(220), 카운터부(230) 및 비교부(240)를 포함한다.The delay amount counter 200 includes a delay input unit 210, a delay amount adjuster 220, a counter 230, and a comparator 240.

상기 지연 입력부(210)는 상기 출력 리셋 펄스 신호(OERST)가 인가된 뒤 소정의 시간 간격을 두고 지연 출력 리셋 펄스 신호(OERST_D)를 생성한다. 상기 지연 출력 리셋 펄스 신호(OERST_D)는 상기 출력 리셋 펄스 신호(OERST)의 지연량을 반복하여 카운팅하기 위해 생성되는 신호이다. 따라서 본 발명의 일실시예는, 상기 지연 출력 리셋 펄스 신호(OERST_D)가 상기 출력 리셋 펄스 신호(OERST)의 카운팅이 수행되고 난 이후에 생성되는 것으로 설정할 수 있다.The delay input unit 210 generates the delayed output reset pulse signal OERST_D at a predetermined time interval after the output reset pulse signal OERST is applied. The delayed output reset pulse signal OERST_D is a signal generated to repeatedly count the delay amount of the output reset pulse signal OERST. Accordingly, an embodiment of the present invention may set the delayed output reset pulse signal OERST_D to be generated after counting the output reset pulse signal OERST.

상기 지연량 조절부(220)는 상기 출력 리셋 펄스 신호(OERST)와 상기 지연 출력 리셋 펄스 신호(OERST_D)를 제 1 지연 시간만큼 지연시켜 출력한다. 상기 제 1 지연 시간의 지연량은 본 발명의 실시예에 따르면 총 (n*tCK)에 해당한다.The delay amount adjusting unit 220 delays and outputs the output reset pulse signal OERST and the delayed output reset pulse signal OERST_D by a first delay time. The delay amount of the first delay time corresponds to the total (n * tCK) according to the embodiment of the present invention.

상기 카운터부(230)는 상기 지연량 조절부(220)에 의한 상기 출력 리셋 펄스 신호(OERST)의 지연량 및 상기 지연 출력 리셋 펄스 신호(OERST_D)의 지연량을 외부 클럭(EXTCLK)을 기준으로 카운팅한다. 정상적인 지연량, 즉 (n*tCK)을 카운팅 한다면 n 값이 카운팅되어야 한다. 이때 첫 번째 인가되는 상기 출력 리셋 펄스 신호(OERST)의 지연량을 카운팅하여 제 1 카운팅 코드(N1)로 출력하고, 두 번째 인가되는 상기 지연 출력 리셋 펄스 신호(OERST_D)의 지연량을 카운팅하여 제 2 카운팅 코드(N2)로 출력한다.The counter 230 controls the delay amount of the output reset pulse signal OERST and the delay amount of the delayed output reset pulse signal OERST_D by the delay amount adjuster 220 based on an external clock EXTCLK. Counting. If counting the normal delay, that is, (n * tCK), the value of n should be counted. In this case, the delay amount of the first applied reset pulse signal OERST is counted and output as the first counting code N1, and the delay amount of the second applied delay output reset pulse signal OERST_D is counted to generate a first count. 2 Output with counting code (N2).

상기 비교부(240)는 상기 카운터부(230)에서 카운팅된 값, 즉 상기 제 1 카운팅 코드(N1)와 상기 제 2 카운팅 코드(N2)를 비교하여 상기 카운팅 결과 코드(N)를 생성한다. 상기 제 1 카운팅 코드(N1)와 상기 제 2 카운팅 코드(N2)가 n으로 동일하다면 n 값을 상기 카운팅 결과 코드(N)로 출력한다. The comparison unit 240 generates the counting result code N by comparing the value counted by the counter 230, that is, the first counting code N1 and the second counting code N2. If the first counting code N1 and the second counting code N2 are equal to n, a value of n is output as the counting result code N.

한편, 상기 비교부(240)는 피드백 카운팅 신호(FBCNT)를 더 생성할 수 있다.상기 제 1 카운팅 코드(N1)와 상기 제 2 카운팅 코드(N2)가 n과 n-1로 상이하다면 상기 피드백 카운팅 신호(FBCNT)를 활성화시킨다. 상기 피드백 카운팅 신호(FBCNT)는 다시 상기 지연량 조절부(220)에 의한 지연량을 반복 카운팅하도록 명령하는 신호이다. 상기 카운터부(230)에서 반복 카운팅된 값이 동일할 때까지 상기 피드백 카운팅 신호(FBCNT)에 의해 계속하여 반복 카운팅 동작이 수행된다. Meanwhile, the comparison unit 240 may further generate a feedback counting signal FBCNT. If the first counting code N1 and the second counting code N2 are different from n and n-1, the feedback is performed. Activate the counting signal FBCNT. The feedback counting signal FBCNT is a signal for commanding to repeatedly count the delay amount by the delay amount adjusting unit 220 again. The repeat counting operation is continuously performed by the feedback counting signal FBCNT until the value repeatedly counted by the counter 230 is the same.

본 발명의 일 실시예에 따른 상기 지연 입력부(210)는 상기 피드백 카운팅 신호(FBCNT)를 수신할 수 있다. 상기 피드백 카운팅 신호(FBCNT)가 활성화된 경우, 상기 지연 입력부(210)는 복수개의 상기 지연 출력 리셋 펄스 신호(OERST_D)를 소정의 시간 간격을 두고 생성한다. 본 실시예처럼 두 차례 반복 카운팅을 하는 경우에는 두 개의 지연 출력 리셋 펄스 신호(OERST_D)를 생성한다. 한 차례의 상기 지연 출력 리셋 펄스 신호(OERST_D)의 지연량 카운팅이 종료되면 그 다음 지연 출력 리셋 펄스 신호(OERST_D)가 생성된다. 따라서 다시 상기 지연 출력 리셋 펄스 신호(OERST_D)의 지연량을 반복 카운팅 할 수 있다. The delay input unit 210 according to an embodiment of the present invention may receive the feedback counting signal FBCNT. When the feedback counting signal FBCNT is activated, the delay input unit 210 generates a plurality of delay output reset pulse signals OERST_D at predetermined time intervals. When repeating counting twice as in this embodiment, two delayed output reset pulse signals OERST_D are generated. When the delay amount counting of the delay output reset pulse signal OERST_D once is completed, the next delay output reset pulse signal OERST_D is generated. Therefore, the delay amount of the delayed output reset pulse signal OERST_D may be repeatedly counted.

본 발명의 실시예에 따른 상기 지연량 조절부(220)는 제 1 가변 지연부(221) 및 제 1 지연 모델부(222)를 포함한다.The delay amount adjusting unit 220 according to the embodiment of the present invention includes a first variable delay unit 221 and a first delay model unit 222.

상기 제 1 가변 지연부(221)는 상기 위상 검출 신호(PDET)에 의해 상기 출력 리셋 펄스 신호(OERST) 및 상기 지연 출력 리셋 펄스 신호(OERST_D)의 지연량을 조절한다. 상기 출력 리셋 펄스 신호(OERST) 및 상기 지연 출력 리셋 펄스 신호(OERST_D)의 지연량은 상기 지연 고정 루프(100)에 포함된 상기 가변 지연부(110)에서의 외부 클럭(EXTCLK) 지연량과 동일하다. 즉, 상기 출력 리셋 펄스 신호(OERST) 및 상기 지연 출력 리셋 펄스 신호(OERST_D)를 (n*tCK-tREP)만큼 지연시킨다. The first variable delay unit 221 adjusts the delay amount of the output reset pulse signal OERST and the delayed output reset pulse signal OERST_D by the phase detection signal PDET. The delay amount of the output reset pulse signal OERST and the delayed output reset pulse signal OERST_D is equal to the delay amount of the external clock EXTCLK in the variable delay unit 110 included in the delay lock loop 100. Do. That is, the output reset pulse signal OERST and the delayed output reset pulse signal OERST_D are delayed by (n * tCK-tREP).

상기 제 1 지연 모델부(222)는 상기 출력 리셋 펄스 신호(OERST) 및 상기 지연 출력 리셋 펄스 신호(OERST_D)를 상기 지연 고정 루프(100)에 포함된 상기 지연 모델부(120)의 상기 모델 지연 값(tREP)만큼 더 지연시킨다. The first delay model unit 222 may delay the model of the delay model unit 120 included in the delayed reset loop signal OERST and the delayed output reset pulse signal OERST_D in the delay lock loop 100. Delay further by the value tREP.

따라서, 상기 지연량 조절부(220)에 의한 총 지연량은 (n*tCK)가 된다.Therefore, the total delay amount by the delay amount adjusting unit 220 is (n * tCK).

상기 카운터부(230)는 상기 지연량 조절부(220)에 의한 상기 출력 리셋 펄스 신호(OERST) 및 상기 지연 출력 리셋 펄스 신호(OERST_D)의 지연량을 외부 클럭(EXTCLK)을 기준으로 카운팅한다. 이때 첫 번째 인가되는 상기 출력 리셋 펄스 신호(OERST)의 지연량을 카운팅하여 제 1 카운팅 코드(N1)로 출력하고, 두 번째 인가되는 상기 지연 출력 리셋 펄스 신호(OERST_D)의 지연량을 카운팅하여 제 2 카운팅 코드(N2)로 출력한다. 본 실시예에서는 두 번 반복하여 상기 지연량 조절부(220)에 의한 지연량을 카운팅하도록 설정하였으나, 경우에 따라서는 세 번 이상 카운팅하도록 설정할 수 도 있다. 이 경우 더욱 정확한 카운팅 결과 코드(N)를 생성할 수 있을 것이다. The counter unit 230 counts the delay amount of the output reset pulse signal OERST and the delayed output reset pulse signal OERST_D by the delay amount adjusting unit 220 based on an external clock EXTCLK. In this case, the delay amount of the first applied reset pulse signal OERST is counted and output as the first counting code N1, and the delay amount of the second applied delay output reset pulse signal OERST_D is counted to generate a first count. 2 Output with counting code (N2). In this embodiment, the delay amount is repeatedly set twice to count the delay amount by the delay amount adjusting unit 220. However, in some cases, the count amount may be set to count more than three times. In this case, a more accurate counting result code N may be generated.

상기 비교부(240)는 상기 카운터부(230)에서 카운팅된 값, 즉 상기 제 1 카운팅 코드(N1)와 상기 제 2 카운팅 코드(N2)를 비교하여 상기 카운팅 결과 코드(N)를 출력하고, 상기 피드백 카운팅 신호(FBCNT)를 더 생성한다. The comparison unit 240 outputs the counting result code N by comparing a value counted by the counter 230, that is, the first counting code N1 and the second counting code N2. The feedback counting signal FBCNT is further generated.

상기 제 1 카운팅 코드(N1)와 상기 제 2 카운팅 코드(N2)가 동일한 경우에는 카운팅이 정확히 수행되었을 확률이 높으므로 상기 카운팅된 값을 상기 카운팅 결과 코드(N)로 출력한다. 반면, 값이 상이한 경우에는 지연량 카운팅이 정확히 수행되었을 확률이 낮으므로, 상기 카운팅 결과 코드(N)로 출력하지 않고 상기 피드백 카운팅 신호(FBCNT)를 활성화시킨다. When the first counting code N1 and the second counting code N2 are the same, it is highly likely that counting has been performed correctly, and the counted value is output as the counting result code N. On the other hand, when the value is different, the probability of delay counting is low. Therefore, the feedback counting signal FBCNT is activated without outputting the counting result code (N).

따라서 상기 지연량 카운터부(200)는 상기 카운터부(230)에 의해 동일한 카운팅 값이 나올 때까지 계속하여 반복 카운팅을 수행하게 된다. 그 결과, 카운팅 결과 코드(N)에 에러가 발생활 확률을 줄일 수 있다.Therefore, the delay counter 200 continues to repeat counting until the same counting value is obtained by the counter 230. As a result, the probability that an error occurs in the counting result code N can be reduced.

도 2에 도시된 본 발명의 실시예에 따른 상기 연산부(300)는 카스 레이턴시(CL<5:11>)를 수신하여 상기 카스 레이턴시(CL) 정보를 갖는 코드 값에서 상기 카운팅 결과 코드(N)의 코드 값만큼 감산하여 지연 제어 코드(CL-N)를 출력한다. The calculation unit 300 according to the embodiment of the present invention shown in FIG. 2 receives the cascade latency CL <5:11> and counts the counting result code N at a code value having the cascade latency CL information. The delay control code CL-N is output by subtracting the code value by.

도 2에 도시된 본 발명의 실시예에 따른 상기 위상 조절부(400)는 제 2 가변 지연부(410) 및 시프트 레지스터(420)를 포함한다.The phase adjuster 400 according to the exemplary embodiment of the present invention shown in FIG. 2 includes a second variable delay unit 410 and a shift register 420.

상기 제 2 가변 지연부(410)는 상기 위상 검출 신호(PDET)에 의해 상기 리드 명령 신호(RDCMD)의 지연량을 조절하여 상기 제 2 지연 시간만큼 지연시켜 지연 리드 명령 신호(RDCMDD)로 출력한다. 상기 리드 명령 신호(RDCMD)의 지연량은 상기 지연 고정 루프(100)에 포함된 상기 가변 지연부(110)에서의 외부 클럭(EXTCLK) 지연량과 동일하다. 즉, 상기 리드 명령 신호(RDCMD)를 (n*tCK-tREP)만큼 지연시킨다.The second variable delay unit 410 adjusts the delay amount of the read command signal RDCMD by the phase detection signal PDET, delays the delay time by the second delay time, and outputs the delayed read command signal RDCMDD. . The delay amount of the read command signal RDCMD is equal to the delay amount of the external clock EXTCLK in the variable delay unit 110 included in the delay lock loop 100. That is, the read command signal RDCMD is delayed by (n * tCK-tREP).

상기 시프트 레지스터(420)는 디엘엘 클럭(DLLCLK)의 제어에 따라 상기 지연 리드 명령 신호(RDCMDD)를 상기 지연 제어 코드(CL-N)의 코드 값만큼 시프트시켜 상기 출력 인에이블 플래그 신호(OEFLAG)로 출력한다.The shift register 420 shifts the delay read command signal RDCMDD by a code value of the delay control code CL-N according to the control of a DL clock DLLCLK, and outputs the output enable flag signal OEFLAG. Will output

이로써 리드 커맨드 신호(RDCMD)가 상기 제 2 가변 지연부(410) 및 상기 시프트 레지스터(420)를 거치면서 (CL-tREP)만큼 지연된 상기 출력 인에이블 플래그 신호(OEFLAG)로 출력된다. 상기 출력 인에이블 플래그 신호(OEFLAG)신호가 생성되고 내부 회로 경로에 의한 시간 지연(tREP)만큼의 시간이 경과한 후 데이터가 외부로 출력된다.As a result, the read command signal RDCMD is output as the output enable flag signal OEFLAG delayed by CL-tREP while passing through the second variable delay unit 410 and the shift register 420. The output enable flag signal OEFLAG is generated and data is output to the outside after a time elapsed by a time delay tREP by an internal circuit path.

도 3에 도시된 본 발명의 다른 실시예에 따른 상기 지연량 카운터부(200_1)의 구체적인 구성 및 동작은 다음과 같다.Detailed configuration and operation of the delay counter 200_1 according to another embodiment of the present invention shown in FIG. 3 are as follows.

상기 지연량 카운터부(200_1)는 지연 입력부(210_1), 지연량 조절부(220_1), 카운터부(230_1) 및 비교부(240_1)를 포함한다.The delay counter 200_1 includes a delay input unit 210_1, a delay adjuster 220_1, a counter 230_1, and a comparator 240_1.

상기 지연 입력부(210_1)는 도 2의 지연 입력부(210)와 같이 상기 출력 리셋 펄스 신호(OERST)가 인가된 뒤 소정의 시간 간격을 두고 지연 출력 리셋 펄스 신호(OERST_D)를 생성한다. 상기 지연 출력 리셋 펄스 신호(OERST_D)는 상기 출력 리셋 펄스 신호(OERST)의 지연량을 반복하여 카운팅하기 위해 생성되는 신호이다.따라서 본 발명의 실시예는, 상기 지연 출력 리셋 펄스 신호(OERST_D)가 상기 출력 리셋 펄스 신호(OERST)의 카운팅이 수행되고 난 이후에 생성되는 것으로 설정할 수 있다. Like the delay input unit 210 of FIG. 2, the delay input unit 210_1 generates the delay output reset pulse signal OERST_D at a predetermined time interval after the output reset pulse signal OERST is applied. The delayed output reset pulse signal OERST_D is a signal generated to repeatedly count the delay amount of the output reset pulse signal OERST. Thus, in the embodiment of the present invention, the delayed output reset pulse signal OERST_D is It may be set to be generated after the counting of the output reset pulse signal OERST is performed.

본 실시예에서는 하나의 지연 출력 리셋 펄스 신호(OERST_D)를 생성하도록 설정하였으나, 경우에 따라서는 두 개 이상의 지연 출력 리셋 펄스 신호(OERST_D)를 생성하도록 설정할 수 있다.In this embodiment, one delay output reset pulse signal OERST_D is generated, but in some cases, two or more delay output reset pulse signals OERST_D may be generated.

상기 지연량 조절부(220_1)는 상기 출력 리셋 펄스 신호(OERST) 및 상기 지연 출력 리셋 펄스 신호(OERST_D)를 제 1 지연 시간만큼 지연시켜 출력한다. 상기 지연량은 본 발명의 일실시예에 따르면 총(n*tCK)에 해당한다. 이때 지연량의 마진을 확보하기 위해 제어 신호에 따라 추가 지연부(223_1) 및 마진 확보부(224_1)를 더 포함할 수 있다 The delay amount adjusting unit 220_1 delays the output reset pulse signal OERST and the delayed output reset pulse signal OERST_D by a first delay time and outputs the delayed output reset pulse signal OERST. The delay amount corresponds to a total n * tCK according to one embodiment of the present invention. In this case, an additional delay unit 223_1 and a margin securing unit 224_1 may be further included according to a control signal to secure a margin of the delay amount.

상기 카운터부(230_1)는 상기 지연량 조절부(220_1)에 의한 상기 출력 리셋 펄스 신호(OERST)의 지연량 및 상기 지연 출력 리셋 펄스 신호(OERST_D)의 지연량을 외부 클럭(EXTCLK)을 기준으로 카운팅한다. 이때 첫 번째 인가되는 상기 출력 리셋 펄스 신호(OERST)의 지연량을 카운팅하여 제 1 카운팅 코드(N1)로 출력하고, 두 번째 인가되는 상기 지연 출력 리셋 펄스 신호(OERST_D)의 지연량을 카운팅하여 제 2 카운팅 코드(N2)로 출력한다. 정상적인 지연량, 즉 (n*tCK)을 카운팅 한다면 상기 제 1 카운팅 코드(N1) 및 상기 제 2 카운팅 코드(N2)는 n 값이 카운팅되어야 한다.The counter 230_1 may determine the delay amount of the output reset pulse signal OERST and the delay amount of the delayed output reset pulse signal OERST_D by the delay amount adjuster 220_1 based on an external clock EXTCLK. Counting. In this case, the delay amount of the first applied reset pulse signal OERST is counted and output as the first counting code N1, and the delay amount of the second applied delay output reset pulse signal OERST_D is counted to generate a first count. 2 Output with counting code (N2). If counting the normal delay amount, that is (n * tCK), the first counting code (N1) and the second counting code (N2) should be counted by the value n.

상기 비교부(240_1)는 상기 제 1 카운팅 코드(N1)와 상기 제 2 카운팅 코드(N2)를 비교하여 상기 카운팅 결과 코드(N)를 출력한다. 이때 마진 확보 제어 신호(MCTR)를 더 생성할 수 있다. The comparison unit 240_1 compares the first counting code N1 and the second counting code N2 and outputs the counting result code N. FIG. In this case, the margin securing control signal MCTR may be further generated.

상기 비교부(240_1)는 상기 제 1 카운팅 코드(N1)와 상기 제 2 카운팅 코드(N2) 중 큰 값을 상기 카운팅 결과 코드(N)로 출력한다. 타이밍 마진이 부족하여 n 값보다 적게 카운팅될 수 있기 때문이다. The comparison unit 240_1 outputs the larger value of the first counting code N1 and the second counting code N2 as the counting result code N. This is because the timing margin may be insufficient to count less than n.

이때, 상기 제 1 카운팅 코드(N1)와 상기 제 2 카운팅 코드(N2)가 동일하게 n 값으로 카운팅된 경우는 n 값을 상기 카운팅 결과 코드(N)로 출력하는 동작만 수행하지만, 상기 제 1 카운팅 코드(N1)와 상기 제 2 카운팅 코드(N2)가 n과 n-1 등으로 카운팅된 경우에는 지연량 마진이 부족함을 의미하므로 상기 마진 확보 제어 신호(MCTR)를 활성화시킨다. 상기 마진 확보 제어 신호(MCTR)가 활성화된 경우, 상기 지연량 조절부(220_1)의 마진 확보부(224_1)가 마진 확보를 위한 추가 지연량을 세팅한다. In this case, when the first counting code N1 and the second counting code N2 are equally counted with the n value, only the operation of outputting the n value as the counting result code N is performed. When the counting code N1 and the second counting code N2 are counted by n, n-1, etc., this means that the delay amount is insufficient, thereby activating the margin securing control signal MCTR. When the margin securing control signal MCTR is activated, the margin securing unit 224_1 of the delay adjusting unit 220_1 sets an additional delay amount for securing the margin.

상기 지연량 조절부(220_1)는 제 1 가변 지연부(221_1), 제 1 지연 모델부(222_1)를 포함한다.The delay amount adjusting unit 220_1 includes a first variable delay unit 221_1 and a first delay model unit 222_1.

상기 제 1 가변 지연부(221_1)는 상기 위상 검출 신호(PDET)에 의해 상기 출력 리셋 펄스 신호(OERST) 및 상기 지연 출력 리셋 펄스 신호(OERST)의 지연량을 조절한다. 상기 출력 리셋 펄스 신호(OERST) 및 상기 지연 출력 리셋 펄스 신호(OERST_D)의 지연량은 상기 지연 고정 루프(100)에 포함된 상기 가변 지연부(110)에서의 외부 클럭(EXTCLK) 지연량과 동일하다. 즉, 상기 출력 리셋 펄스 신호(OERST) 및 상기 지연 출력 리셋 펄스 신호(OERST_D)를 (n*tCK-tREP)만큼 지연시킨다.The first variable delay unit 221_1 adjusts the delay amount of the output reset pulse signal OERST and the delayed output reset pulse signal OERST by the phase detection signal PDET. The delay amount of the output reset pulse signal OERST and the delayed output reset pulse signal OERST_D is equal to the delay amount of the external clock EXTCLK in the variable delay unit 110 included in the delay lock loop 100. Do. That is, the output reset pulse signal OERST and the delayed output reset pulse signal OERST_D are delayed by (n * tCK-tREP).

상기 제 1 지연 모델부(222_1)는 상기 출력 리셋 펄스 신호(OERST) 및 상기 지연 출력 리셋 펄스 신호(OERST)를 상기 지연 고정 루프(100)에 포함된 상기 지연 모델부(120)의 상기 모델 지연 값(tREP)만큼 더 지연시킨다.The first delay model unit 222_1 includes the output reset pulse signal OERST and the delayed output reset pulse signal OERST in the delay lock loop 100. Delay further by the value tREP.

따라서, 상기 지연량 조절부(220_1)에 의한 총 지연량은 (n*tCK)가 된다.Therefore, the total delay amount by the delay amount adjusting unit 220_1 becomes (n * tCK).

상기 지연량 조절부(220_1)는 지연량의 마진을 확보하기 위해 추가 지연부(223_1)를 더 포함할 수 있다. The delay amount adjusting unit 220_1 may further include an additional delay unit 223_1 to secure a margin of the delay amount.

상기 추가 지연부(223_1)는 추가 지연 신호(ADD)에 응답하여 상기 지연 출력 리셋 펄스 신호(OERST_D)를 소정 시간 추가적으로 더 지연시킨다. 상기 추가 지연 신호(ADD)는 상기 출력 리셋 펄스 신호(OERST)의 지연량 카운팅이 종료되면 활성화된다. 따라서 최소한 상기 지연 출력 리셋 펄스 신호(OERST_D)의 지연량 카운팅 시에는 타이밍 마진을 확보하여 카운팅을 실시할 수 있다. 한편, 상기 추가 지연부(260_1)의 지연량은 카운팅 값이 정확한 카운팅 값을 넘지 않게 되도록 설정되어야 한다. The additional delay unit 223_1 further delays the delay output reset pulse signal OERST_D for a predetermined time in response to the additional delay signal ADD. The additional delay signal ADD is activated when the delay amount counting of the output reset pulse signal OERST ends. Therefore, at least when counting the delay amount of the delayed output reset pulse signal OERST_D, the timing margin may be secured to perform counting. On the other hand, the delay amount of the additional delay unit 260_1 should be set so that the counting value does not exceed the correct counting value.

또한, 상기 지연량 조절부(220_1)는 다음 카운팅시에 지연량 마진을 확보하도록 상기 지연량 조절부(220_1)를 세팅하는 상기 마진 확보부(224_1)를 더 포함할 수 있다.The delay amount adjusting unit 220_1 may further include the margin securing unit 224_1 for setting the delay amount adjusting unit 220_1 to secure the delay amount margin at the next counting time.

상기 마진 확보부(224_1)는 상기 마진 확보 제어 신호(MCTR)이 활성화된 경우, 상기 출력 리셋 펄스 신호(OERST) 및 상기 지연 출력 리셋 펄스 신호(OERST_D)를 마진 확보를 위해 더 지연시키도록 세팅된다. 따라서 다음에 출력 리셋 펄스 신호(OERST)가 인가되어 지연량을 카운팅할 때에는, 마진 확보로 인해 카운팅의 정확도가 높아질 수 있다. 상기 마진 확보부(224_1)의 지연량은 카운팅 값이 정확한 카운팅 값을 넘지 않게 되도록 설정되어야 한다.The margin securing unit 224_1 is set to further delay the output reset pulse signal OERST and the delayed output reset pulse signal OERST_D to secure a margin when the margin securing control signal MCTR is activated. . Therefore, the next time the output reset pulse signal OERST is applied to count the delay amount, the accuracy of counting may be increased due to the margin. The delay amount of the margin securing unit 224_1 should be set so that the counting value does not exceed the correct counting value.

상기 비교부(240_1)는 상기 카운터부(230_1)에서 출력된 제 1 카운팅 코드(N1)와 제 2 카운팅 코드(N2)를 비교하여 큰 값을 상기 카운팅 결과 코드(N)로 출력한다. 타이밍 마진이 부족하여 원래 지연량보다 적게 카운팅될 수 있기 때문이다. 또한, 상기 비교부(240_1)는 마진 확보 제어 신호(FBCNT)를 더 생성할 수 있다.The comparison unit 240_1 compares the first counting code N1 and the second counting code N2 output from the counter 230_1 and outputs a large value as the counting result code N. FIG. This is because the timing margin is insufficient and may count less than the original delay amount. In addition, the comparison unit 240_1 may further generate a margin securing control signal FBCNT.

상기 비교부(240_1)는 상기 설명한 바와 같이, 상기 제 1 카운팅 코드(N1)와 상기 제 2 카운팅 코드(N2)가 동일하게 n으로 카운팅된 경우는 상기 카운팅 결과 코드(N)만 출력하고, 상기 제 1 카운팅 코드(N1)와 상기 제 2 카운팅 코드(N2)가 n과 n-1 등으로 카운팅된 경우에는 마진이 부족함을 의미하므로 상기 마진 확보 제어 신호(MCTR)를 추가적으로 활성화시킨다.As described above, when the first counting code N1 and the second counting code N2 are equally counted to n, the comparison unit 240_1 outputs only the counting result code N. When the first counting code N1 and the second counting code N2 are counted by n, n-1, etc., this means that the margin is insufficient, thereby additionally activating the margin securing control signal MCTR.

도 2 및 도 3의 상기 지연량 카운터부(200, 200_1)에 의하면 정확한 카운팅 결과 코드(N)를 출력할 확률이 높아지기 때문에 전체 회로로 보았을 때 정확한 타이밍에 출력 인에이블 플래그 신호(OEFLAG)를 출력할 확률도 높아지게 된다.According to the delay counters 200 and 200_1 of FIGS. 2 and 3, the probability of outputting an accurate counting result code N increases, so that the output enable flag signal OEFLAG is output at an accurate timing when viewed in the entire circuit. You will also increase your chances.

도 4는 도 2 및 도 3의 반도체 장치의 데이터 출력 타이밍 제어 회로의 동작을 나타낸 타이밍 다이어그램이다.4 is a timing diagram illustrating an operation of a data output timing control circuit of the semiconductor device of FIGS. 2 and 3.

도 4의 타이밍 다이어그램을 참조하여, 상기와 같이 구성되는 본 발명의일 실시예에 따른 반도체 장치의 주요 동작을 설명하면 다음과 같다.Referring to the timing diagram of FIG. 4, the main operation of the semiconductor device according to the exemplary embodiment of the present invention configured as described above will be described below.

우선 카스 레이턴시(CL)가 MRS에 의해 8로 설정되었고, 지연 고정 루프(100)가 락킹되어 활성화된 출력 리셋 펄스 신호(OERST)가 인가되었다. First, the CAS latency CL was set to 8 by the MRS, and the delay lock loop 100 was locked and the output reset pulse signal OERST activated was applied.

제 1 가변 지연부(221, 221_1)에 의해 상기 출력 리셋 펄스 신호(OERST)는 (n*tCK-tREP)만큼 지연되었고, 이후 제 1 지연 모델부(222, 222_1)에 의해(tREP)만큼 지연되었다.The output reset pulse signal OERST is delayed by (n * tCK-tREP) by the first variable delay unit 221, 221_1, and then delayed by tREP by the first delay model unit 222, 222_1. It became.

도 2의 일 실시예에 따른 반도체 장치의 데이터 출력 타이밍 제어 회로에 의하면 카운터부(230)는 상기 제 1 가변 지연부(221) 및 상기 제 1 지연 모델부(222)에 의한 지연량을 두 차례 카운팅한다. 이때 3을 카운팅해야 하나 타이밍 마진이 부족하여 2를 카운팅할 수도 있다. 따라서 비교부(240)는 두 차례의 카운팅 값이 동일하지 않은 경우 다시 처음부터 상기 지연량을 카운팅하도록 하고, 두차례의 카운팅 값이 3으로 동일한 경우에는 3을 카운팅 결과 코드(N)로 출력한다.According to the data output timing control circuit of the semiconductor device according to the exemplary embodiment of FIG. 2, the counter unit 230 twice the amount of delay by the first variable delay unit 221 and the first delay model unit 222. Counting. You should count 3, but you might count 2 because of a lack of timing margin. Therefore, when the two counting values are not the same, the comparison unit 240 counts the delay amount again from the beginning, and if the two counting values are the same as 3, the comparator 240 outputs 3 as the counting result code (N). .

도 3의 일 실시예에 따른 반도체 장치의 데이터 출력 타이밍 제어 회로에 의하면 카운터부(230_1)는 상기 지연량을 두 차례 카운팅하는데 첫 번째는 상기 제 1 가변 지연부(221_1) 및 상기 제 1 지연 모델부(222_1)에 의한 지연량을 카운팅하고 두 번째는 상기 제 1 가변 지연부(221_1), 상기 제 1 지연 모델부(222_1) 및 추가 지연부(223_1)에 의한 지연량을 카운팅한다. 이때 두 번째 카운팅시에는 지연량의 타이밍 마진이 확보되므로 정확한 카운팅을 할 확률이 높아진다. 따라서 비교부(240_1)는 두 차례의 카운팅 결과가 3으로 동일한 경우 3을 상기 카운팅 결과 코드(N)로 출력하고, 두 번째 카운팅 결과가 첫 번째 카운팅 결과보다 큰 경우에는 두 번째 카운팅 결과, 즉 3을 상기 카운팅 결과 코드(N)로 출력한다.According to the data output timing control circuit of the semiconductor device according to the exemplary embodiment of FIG. 3, the counter unit 230_1 counts the delay amount twice, and the first variable delay unit 221_1 and the first delay model are first counted. The delay amount by the unit 222_1 is counted, and the second counts the delay amount by the first variable delay unit 221_1, the first delay model unit 222_1, and the additional delay unit 223_1. In this case, the timing margin of the delay amount is secured during the second counting, so the probability of accurate counting increases. Therefore, the comparator 240_1 outputs 3 as the counting result code N when the two counting results are equal to 3, and when the second counting result is larger than the first counting result, the second counting result, that is, 3 Is output as the counting result code (N).

이후 리드 명령 신호(RDCMD)가 입력된 경우 제 2 가변 지연부(410)에 의해 (n*tCK-tREP)만큼 지연되어 지연 리드 명령 신호(RDCMDD)로 출력된다.Thereafter, when the read command signal RDCMD is input, it is delayed by (n * tCK-tREP) by the second variable delay unit 410 and output as the delayed read command signal RDCMDD.

시프트 레지스터(420)가 상기 지연 리드 명령 신호(RDCMDD)를 (CL-3), 즉5 클럭 만큼 지연시켜 출력 인에이블 플래그 신호(OEFLAG)로 출력한다.The shift register 420 delays the delay read command signal RDCMDD by (CL-3), that is, 5 clocks, and outputs the delay enable command signal RDCMDD as an output enable flag signal OEFLAG.

따라서 상기 출력 인에이블 플래그 신호(OEFLAG)가 인가된후 내부 회로 경로에 의한 지연 시간(tREP)이 경과한 이후에 데이터가 외부로 출력된다. 이로써 리드 명령 신호(RDCMD)가 인가되고 카스 레이턴시(CL)에 해당하는 클럭 수만큼 시간이 지난 뒤 정확하게 첫 데이터를 외부로 출력시킨다.Accordingly, after the output enable flag signal OEFLAG is applied, data is output to the outside after the delay time tREP by the internal circuit path has elapsed. As a result, the read command signal RDCMD is applied and the first data is correctly output to the outside after a time corresponding to the clock number corresponding to the cascade latency CL.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.It will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the present invention as defined by the following claims and their equivalents. Only. The scope of the present invention is defined by the appended claims rather than the detailed description and all changes or modifications derived from the meaning and scope of the claims and their equivalents are to be construed as being included within the scope of the present invention do.

100 : 지연 고정 루프 110 : 가변 지연부
120 : 지연 모델부 130 : 위상 비교부
200 /200_1: 지연량 카운터부 210/210_1 : 지연 입력부
220/220_1 : 지연량 조절부 221/221_1 : 제 1 가변 지연부
222/222_1 : 제 1 지연 모델부 223_1 : 추가 지연부
224_1 : 마진 확보부 230/230_1 : 카운터부
240/240_1 : 비교부 300 : 연산부
400 : 위상 조절부 410 : 제 2 가변 지연부
420 : 시프트 레지스터100: delay locked loop 110: variable delay unit
120: delay model unit 130: phase comparison unit
200 / 200_1: delay amount counter 210 / 210_1: delay input
220 / 220_1: delay amount adjusting unit 221 / 221_1: first variable delay unit
222 / 222_1: First delay model unit 223_1: Additional delay unit
224_1: margin securing unit 230 / 230_1: counter unit
240 / 240_1: comparison unit 300: calculation unit
400: phase adjusting unit 410: second variable delay unit
420: shift register

Claims (18)

외부 클럭을 인가 받아 모델 지연 값을 보상하여 디엘엘(DLL) 클럭을 생성하는 지연 고정 루프;
출력 리셋 펄스 신호를 제 1 지연 시간만큼 지연시키고, 상기 외부 클럭을 기준으로 상기 출력 리셋 펄스 신호의 지연량을 반복하여 카운팅함으로써 카운팅 결과 코드를 생성하는 지연량 카운터부;
데이터 출력 지연 정보를 갖는 코드 값에서 상기 카운팅 결과 코드의 코드 값을 감산하여 지연 제어 코드로 출력하는 연산부; 및
리드 명령 신호를 수신하여 제 2 지연 시간만큼 지연시키고, 상기 지연 제어 코드의 코드 값에 대응하는 상기 디엘엘 클럭의 클럭 수만큼 위상을 조절하여 출력 인에이블 플래그 신호로 출력하는 위상 조절부를 포함하는 반도체 장치의 데이터 출력 타이밍 제어 회로.A delay locked loop configured to generate a DL clock by compensating for a model delay value by receiving an external clock;
A delay amount counter unit for delaying an output reset pulse signal by a first delay time and generating a counting result code by repeatedly counting a delay amount of the output reset pulse signal based on the external clock;
An operation unit for subtracting a code value of the counting result code from a code value having data output delay information and outputting the code value as a delay control code; And
A semiconductor comprising a phase adjuster for receiving a read command signal and delaying the signal by a second delay time, and adjusting a phase by a clock number of the DL clock corresponding to a code value of the delay control code and outputting it as an output enable flag signal. Data output timing control circuit of the device. 제 1 항에 있어서,
상기 지연 고정 루프는,
위상 검출 신호에 의해 상기 외부 클럭의 지연량을 조절하여 상기 디엘엘 클럭을 출력하는 가변 지연부;
상기 디엘엘 클럭을 피드백하여 상기 모델 지연 값만큼 지연시켜 피드백 클럭을 생성하는 지연 모델부; 및
상기 피드백 클럭과 상기 외부 클럭의 위상을 비교하여 그 결과에 따라 상기 위상 검출 신호를 생성하는 위상 비교부를 포함하는 반도체 장치의 데이터 출력 타이밍 제어 회로.The method of claim 1,
The delay lock loop,
A variable delay unit outputting the DL clock by adjusting a delay amount of the external clock by a phase detection signal;
A delay model unit which feeds back the DL clock to delay the model delay value and generates a feedback clock; And
And a phase comparator configured to compare phases of the feedback clock and the external clock and generate the phase detection signal according to the result. 제 2 항에 있어서,
상기 가변 지연부는,
상기 피드백 클럭과 상기 외부 클럭의 위상이 동일해질 때까지 상기 위상 검출 신호에 의해 상기 외부 클럭의 지연량을 조절하는 반도체 장치의 데이터 출력 타이밍 제어 회로.The method of claim 2,
The variable delay unit,
And a data output timing control circuit of the semiconductor device controlling the delay amount of the external clock by the phase detection signal until the phase of the feedback clock and the external clock are the same. 제 3 항에 있어서,
상기 지연량 카운터부는,
상기 출력 리셋 펄스 신호가 인가된 뒤 소정의 시간 간격을 두고 지연 출력 리셋 펄스 신호를 생성하는 지연 입력부;
상기 출력 리셋 펄스 신호 및 상기 지연 출력 리셋 펄스 신호를 상기 제 1 지연 시간만큼 지연시켜 출력하는 지연량 조절부;
상기 지연량 조절부에 의한 상기 출력 리셋 펄스 신호의 지연량 및 상기 지연 출력 리셋 펄스 신호의 지연량을 상기 외부 클럭을 기준으로 카운팅하는 상기 카운터부; 및
상기 카운터부에서 카운팅된 값들을 비교하여 상기 카운팅 결과 코드를 생성하는 비교부를 포함하는 반도체 장치의 데이터 출력 타이밍 제어 회로.The method of claim 3, wherein
The delay amount counter unit,
A delay input unit configured to generate a delayed output reset pulse signal at a predetermined time interval after the output reset pulse signal is applied;
A delay amount adjusting unit configured to delay and output the output reset pulse signal and the delayed output reset pulse signal by the first delay time;
The counter unit counting the delay amount of the output reset pulse signal and the delay amount of the delayed output reset pulse signal by the delay amount adjusting unit based on the external clock; And
And a comparator for comparing the counted values in the counter to generate the counting result code. 제 4 항에 있어서,
상기 지연량 조절부는,
상기 위상 검출 신호에 의해 상기 출력 리셋 펄스 신호 및 상기 지연 출력 리셋 펄스 신호의 지연량을 조절하는 제 1 가변 지연부; 및
상기 출력 리셋 펄스 신호 및 상기 지연 출력 리셋 펄스 신호를 상기 모델 지연 값만큼 더 지연시키는 제 1 지연 모델부를 포함하는 반도체 장치의 데이터 출력 타이밍 제어 회로.The method of claim 4, wherein
The delay amount adjusting unit,
A first variable delay unit configured to adjust delay amounts of the output reset pulse signal and the delayed output reset pulse signal by the phase detection signal; And
And a first delayed model unit configured to further delay the output reset pulse signal and the delayed output reset pulse signal by the model delay value. 제 5 항에 있어서,
상기 제 1 가변 지연부는,
상기 출력 리셋 펄스 신호의 지연량 및 상기 지연 출력 리셋 펄스 신호의 지연량이 상기 가변 지연부에서의 상기 외부 클럭의 지연량과 동일한 반도체 장치의 데이터 출력 타이밍 제어 회로.The method of claim 5, wherein
The first variable delay unit,
And a delay amount of the output reset pulse signal and a delay amount of the delayed output reset pulse signal are the same as the delay amount of the external clock in the variable delay unit. 제 4 항에 있어서,
상기 비교부는,
상기 카운터부에서 카운팅된 값들이 동일한 경우, 상기 카운팅된 값을 상기 카운팅 결과 코드로 출력하는 반도체 장치의 출력 타이밍 제어 회로.The method of claim 4, wherein
Wherein,
And outputting the counted value as the counting result code when the counted values in the counter are the same. 제 7 항에 있어서,
상기 비교부는,
상기 카운터부에서 카운팅된 값들을 비교하여 피드백 카운트 신호를 더 생성하는 반도체 장치의 데이터 출력 타이밍 제어 회로.The method of claim 7, wherein
Wherein,
And a data output timing control circuit for generating a feedback count signal by comparing the values counted by the counter unit. 제 8 항에 있어서,
상기 비교부는,
상기 카운터부에서 카운팅된 값들이 상이한 경우, 상기 피드백 카운팅 신호를 활성화시키는 반도체 장치의 출력 타이밍 제어 회로.The method of claim 8,
Wherein,
An output timing control circuit of the semiconductor device that activates the feedback counting signal when the values counted in the counter are different. 제 8 항에 있어서,
상기 지연 입력부는,
상기 피드백 카운팅 신호가 활성화된 경우, 복수개의 상기 지연 출력 리셋 펄스 신호를 소정의 시간 간격을 두고 생성하는 반도체 장치의 데이터 출력 타이밍 제어 회로.The method of claim 8,
The delay input unit,
And a plurality of the delayed output reset pulse signals are generated at predetermined time intervals when the feedback counting signal is activated. 제 6 항에 있어서,
상기 비교부는,
상기 카운터부에서 카운팅된 값들 중 큰 값을 상기 카운팅 결과 코드로 출력하는 반도체 장치의 출력 타이밍 제어 회로.The method according to claim 6,
Wherein,
And an output timing control circuit of the semiconductor device outputting a larger value among the values counted by the counter unit as the counting result code. 제 11 항에 있어서,
상기 지연량 조절부는,
추가 지연 신호에 응답하여 상기 지연 출력 리셋 펄스 신호를 소정 시간 추가적으로 더 지연시키는 추가 지연부를 더 포함하는 반도체 장치의 데이터 출력 타이밍 제어 회로.The method of claim 11,
The delay amount adjusting unit,
And an additional delay unit for further delaying the delayed output reset pulse signal for a predetermined time in response to the additional delayed signal. 제 12 항에 있어서,
상기 추가 지연 신호는 상기 출력 리셋 펄스 신호의 지연량 카운팅이 종료되면 활성화되는 반도체 장치의 데이터 출력 타이밍 제어 회로.13. The method of claim 12,
And the additional delay signal is activated when the delay amount counting of the output reset pulse signal ends. 제 11 항에 있어서,
상기 비교부는,
상기 카운터부에서 카운팅된 값들을 비교하여 마진 확보 제어 신호를 더 생성하는 반도체 장치의 데이터 출력 타이밍 제어 회로.The method of claim 11,
Wherein,
The data output timing control circuit of the semiconductor device further generates a margin securing control signal by comparing the values counted by the counter unit. 제 14 항에 있어서,
상기 비교부는,
상기 카운터부에서 카운팅된 값들이 상이한 경우 상기 마진 확보 제어 신호를 활성화시키는 반도체 장치의 데이터 출력 타이밍 제어 회로.15. The method of claim 14,
Wherein,
And a data output timing control circuit for activating the margin securing control signal when the values counted by the counter are different. 제 15 항에 있어서,
상기 지연량 조절부는,
상기 마진 확보 제어 신호가 활성화된 경우, 상기 출력 리셋 펄스 신호 및 상기 지연 출력 리셋 펄스 신호를 추가적으로 더 지연시키도록 세팅되는 마진 확보부를 더 포함하는 반도체 장치의 데이터 출력 타이밍 제어 회로.The method of claim 15,
The delay amount adjusting unit,
And a margin securing unit set to further delay the output reset pulse signal and the delayed output reset pulse signal when the margin securing control signal is activated. 제 4 항에 있어서,
상기 위상 조절부는,
상기 위상 검출 신호에 의해 상기 리드 명령 신호를 상기 제 2 지연 시간만큼 지연시켜 지연 리드 명령 신호로 출력하는 제 2 가변 지연부; 및
상기 지연 리드 명령 신호를 수신하여 상기 지연 제어 코드의 코드 값에 대응하는 상기 디엘엘 클럭의 클럭 수만큼 위상을 조절하여 상기 출력 인에이블 플래그 신호로 출력하는 시프트 레지스터를 포함하는 반도체 장치의 데이터 출력 타이밍 제어 회로.The method of claim 4, wherein
The phase control unit,
A second variable delay unit delaying the read command signal by the second delay time by the phase detection signal and outputting the read command signal as a delay read command signal; And
And a shift register configured to receive the delay read command signal and adjust a phase by a clock number of the DL clock corresponding to a code value of the delay control code to output the output enable flag signal. Control circuit. 제 17 항에 있어서,
상기 제 2 가변 지연부는,
상기 리드 명령 신호의 지연량이 상기 가변 지연부에서의 상기 외부 클럭의 지연량과 동일한 반도체 장치의 데이터 출력 타이밍 제어 회로.The method of claim 17,
The second variable delay unit,
And a delay amount of the read command signal is equal to a delay amount of the external clock in the variable delay unit.
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KR20190128505A (en) * 2018-05-08 2019-11-18 에스케이하이닉스 주식회사 Semiconductor Apparatus

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