KR20120122899A

KR20120122899A - ２?채널 타임?인터리브된 아날로그?디지털 컨버터에서의 샘플?타임 및 이득 미스매치 에러 추정을 위한 멀티플라이어?프리 알고리즘

Info

Publication number: KR20120122899A
Application number: KR1020120040135A
Authority: KR
Inventors: 선더 에스. 키담비; 브래논 해리스
Original assignee: 인터실 아메리카스 엘엘씨
Priority date: 2011-04-29
Filing date: 2012-04-18
Publication date: 2012-11-07

Abstract

본 발명은 임의 곱셈 연산이 전혀 없는 2-채널 타임 인터리브된 아날로그-디지털 컨버터에서 샘플-타임 및 이득 미스매치 에러의 추정을 위한 기법에 관한 것이다. 샘플-타임 미스매치 에러 평가에서, 두 개의 ADC로부터의 부호 및 절대값은 샘플-타임 미스매치 에러의 추정을 제공하도록 사용된다. 이득 에러 추정 알고리즘에서, 두 개의 ADC로부터의 출력의 절대값이 감산되고 누산된다. 그런 후에 에러는 적합한 적응적 샘플 타임 및 이득 정정 기법을 사용하여 바람직한 실시예에서 정정될 수 있다.

Description

２？채널 타임？인터리브된 아날로그？디지털 컨버터에서의 샘플？타임 및 이득 미스매치 에러 추정을 위한 멀티플라이어？프리 알고리즘{MULTIPLIER-FREE ALGORITHMS FOR SAMPLE-TIME AND GAIN MISMATCH ERROR ESTIMATION IN A TWO-CHANNEL TIME-INTERLEAVED ANALOG-TO-DIGITAL CONVERTER}

본 발명은 임의 곱셈 연산이 전혀 없는 2-채널 타임 인터리브된 아날로그-디지털 컨버터에서 샘플-타임 및 이득 미스매치 에러의 추정을 위한 기법에 관한 것이다.

관련된 출원(들)에 대한 교차-참조

본 출원은 "Multiplier-Free Algorithms for Sample-Time and Gain Mismatch Error Estimation in a Two-Channel Time-Interleaved Analog-To-Digital Converter"로 명명된 2011년 04월 29일에 출원된 미국 가출원 제 61/480,702호의 혜택을 청구한다. 위에-참조된 출원의 전체 내용이 참조에 의해 이로써 병합된다.

타임-인터리브된 아날로그-디지털 컨버터(TIADC)는 매우 높은 샘플 속도, 즉, 단일한 오늘날의 ADC에 의해 획득될 수 없는 샘플 속도를 요구하는 어플리케이션에서 최근에 상당한 관심을 받아왔다. M개의 ADC를 사용하는 TIADC에서, 각각의 ADC는 F_s/M에서 연산하고, 여기서 F_s는 TIADC의 샘플링 속도이다. 각각의 TIADC로부터의 출력이 F_s에서 연산하는 샘플 속도 컨버터를 생성하도록 커뮤테이터를 사용하여 F_s에서 조합된다. 이상적으로, 더 느린 ADC는 동일한 오프셋, 이득, 및 균일한 샘플 인스턴트를 가져야만 한다. 그러나 실제로는 구성요소 미스매치 때문에, 이러한 요구사항이 획득되기 어렵다. 더 느린 ADC의 오프셋 값에서의 차이는 입력 신호와 관계 없이, k=0,1,2,…에 대해서, kF_s/M에서 톤을 생성한다. ADC의 이득 값에서의 차이는 k=1,2,…에 대해서, ±F_in+kF_s/M에서 불요(또는 원치않는) 신호를 생성하고, 여기서 F_in은 입력 신호의 임의 주파수이다. 유사하게, TIADC 샘플링 주파수와 관련된 각각의 ADC의 샘플링 인스턴트의 비-균일성은 이득 미스매치로 인한 스퍼와 정확하게 동일한 위치에서 불요 신호를 생성한다. 그러나 샘플-타임 미스매치로 인한 스퍼는 이득 미스매치로 인해 저들에 대해 직교이다. 결과적으로, 오프셋, 이득 및 샘플-타임 미스매치로 인한 결과 불요 신호는 TIADC 시스템의 성능을 현저하게 저하시키고, 따라서 이들 에러의 추정 및 정정은 성능을 개선하기 위해 반드시 필요하다.

본 발명의 목적은 선행 기술의 문제를 회피해서 2-채널 타임 인터리브된 아날로그-디지털 컨버터에서의 샘플-타임 및 이득 미스매치 에러의 추정을 위한 기법을 제공하는 것이다.

2-채널 TIADC에서의 샘플-타임과 이득 미스매치 에러 중 하나 이상이 멀티플라이어를 사용하지 않고 추정된다.

더 구체적으로, 일 실시예에서, 입력 신호는 적어도 두 개의 TIADC 코어에 의해 제 1 프로세싱된다. 이것은 제 1 및 제 2 디지털 신호로서 두 개의 ADC 출력의 일 세트를 제공한다. TIADC 코어 중 적어도 하나가 에러 정정 피드백 신호를 수신하도록 정정 입력과 함께 제공되고; 정정 피드백 신호는 예를 들어, 샘플 타임 에러와 이득 에러의 하나 이상 중 적어도 하나에 대해 정정할 것이다. 그런 후에 정정 신호가 그러한 정정 입력을 갖는 현재의 TIADC 코어(들)의 정정 입력에 제공된다.

제 1 및 제 2 디지털 신호가 입력 신호의 디지털 표현을 제공하도록 인터리브된다.

여기서 교시에 관해 구체화해서, 각각의 에러는 제 1 및 제 2 디지털 신호로부터 결정된 부호 값들로부터 추정된다.

추정될 에러가 샘플 타임 에러인 경우에, 그것은 각각의 제 1 및 제 2 디지털 신호의 부호 값 상의 배타적 OR 로직(XOR) 연산으로 더 결정될 수 있다.

여기서 바람직한 실시예에 있어서, 에러는 제 1 및 제 2 디지털 신호의 샘플의 미리 결정된 수에 대해 누산된다.

하나의 소정 실행에서, 샘플 타임 에러는 제 1 및 제 2 디지털 신호의 각각 상에 부호 연산, 절대값 연산, 및 XOR 연산을 사용하여 추정되고 각각의 XOR 연산의 출력에 의존해서 디지털 변환된 입력 신호 또는 변환된 디지털 입력 신호의 네거티브 중 하나로서 선택적으로 더 결정될 수 있다.

다른 실시예에서, 샘플 타임 에러는 두 개의 디지털 신호의 절대값을 사용하여 더 추정될 수 있다. 이러한 실행에서, 제 2 디지털 신호를 지연하고 지연된 제 2 디지털 신호와 제 1 디지털 신호 사이의 차이를 결정하는 것에 의해 샘플 타임 에러를 결정하는 것 역시 가능하다. 그런 후에 비교가 에러를 결정하도록 지연된 제 2 디지털 신호의 절대값과 제 1 디지털 신호의 절대값 사이에 이루어진다.

추정된 에러가 이득 에러인 경우에, 그 추정은 제 1 디지털 신호와 제 2 디지털 신호의 절대값 사이의 차이에 의해 제공될 수 있다.

일단 에러가 추정되면, 그런 후에 이들 미스매치 에러를 정정하기 위한 알려진 알고리즘이 2009년 04월 07일에 출원된 "Error Estimation and Correction in a Two-Channel Time Interleaved Analog to Digital Converter"로 명명된 미국 특허 제 7,839,323호에 개시된 바와 같이 적용될 수 있고, 그것의 전체에서 참조에 의해 이로써 병합된다. 그러나 다른 정정 알고리즘 역시 사용될 수 있다.

본 발명은 2-채널 TIADC에서의 샘플-타임과 이득 미스매치 에러 중 하나 이상이 멀티플라이어를 사용하지 않고 추정되는 기법을 제공한다.

앞서 언급된 것은 첨부된 도면에서 설명된 바와 같이, 본 발명의 예시적인 실시예의 다음의 더 구체적인 설명으로부터 명백해질 것이고, 여기서 동일한 참조 부호는 다른 도면에 걸쳐 동일한 부분에 관한 것이다. 도면은 필수적으로 본 발명의 실시예를 설명할 때 위치되는 것 대신에 크기를 조절하거나 강조하지 않는다.
도 1은 샘플-타임 미스매치 에러를 갖는 신호의 스펙트럼을 도시한다.
도 2는 수학식(12)을 사용하는 샘플-타임 에러 평가 블록의 스키매틱이다.
도 3은 수학식(18)을 사용하는 샘플-타임 에러 추정 블록의 스키매틱이다.
도 4는 이득 미스매치 에러를 갖는 신호의 스펙트럼이다.
도 5는 수학식(26)을 사용하는 이득 에러 추정 블록의 스키매틱이다.
도 6은 디지털 트랜시버에서의 TIADC의 사용을 도시한다.

예시적인 실시예의 설명이 이어진다. 본 발명은 본 명세서의 끝부분에 제시되는 청구항에 의해 단독으로 정의되므로 다른 형태에서의 실시예에 대한 감수성이 있을 수 있는 반면에, 도면으로 도시되어 있고 본 개시가 본 발명의 원칙의 단지 하나의 예증으로 간주되어야만 한다는 이해와 함께 여기서 구체적인 하나 이상의 소정 실시예에서 설명될 것이다. 여기서 구체적으로 도시되고 설명된 것으로 본 발명을 제한하려는 어떠한 의도도 없다는 것 역시 이해되어야만 한다. 그러므로 본 명세서에서 발생할 수 있는 본 "발명"에 관한 임의 참조는 청구된 본 발명(들)의 단지 일 측면의 하나의 소정 예시적인 실시예에 대한 참조로서만 해석되어야만 한다.

샘플-타임 미스매치 에러 추정

본 섹션에서, 우리는 두 개의 ADC 사이에 샘플-타임 미스매치를 갖는 2-채널 TIADC 시스템을 고려한다. 부가적으로, 우리는 입력 신호 x(t)=cos(ω_it+φ)를 가정하고, ω_i는 임의 입력 주파수이고 φ는 임의 위상이다. 2-채널 TIADC 시스템의 출력이

에 의해 주어지고, 여기서 T=1/F_s이고 F_S는 2-채널 TIADC 시스템의 샘플링 주파수이다. 위의 수학식에서 짝수와 홀수 시간 인스턴트를 조합시킬 때, 우리는

을 가진다.

짝수 시간 인스턴트에 대응하는 출력이 ADC1으로부터 출력되는 반면에, 홀수 시간 인스턴트에 대응하는 출력은 ADC2로부터 출력된다고 가정하자. 달리 말해, ADC1은 시간 인스턴트 2nT에서 입력 신호를 샘플링하는 반면에 ADC2는 시간 인스턴트 (2n+1)T+Δt에서 입력 신호를 샘플링한다. 결과적으로, Δt는 샘플-타임 에러이다. 출력 중 하나에서 총 위상을 그룹핑하는 것에서 어떠한 일반성의 손실도 없다는 점이 언급되어야만 한다. 위의 수학식은

과 같이 확장될 수 있다.

cos((-1)ⁿω_iΔt/2)=cos(ω_iΔ/2)인 것이 보여질 수 있다. sin은 홀수 함수 이기 때문에, (-1)ⁿ=cos(nπ)로, 우리는 sin((-1)ⁿω_iΔt/2)=cos(nπ)sin(ω_iΔt/2)를 얻는다. sin(α)cos(nπ)=sin(α-nπ) 및 nπ=ω_snT/2를 사용하여, 위의 수학식은

와 같이 작성될 수 있다.

Δt는 T와 비교될 때 매우 작다고 가정할 때,

및

이다. 결과적으로,

이다.

우리는 이제 위의 수학식으로부터 위상 에러가 샘플 미스매치 타이밍 Δt에 비례하는 진폭을 갖는 이미지 톤을 생성한다고 볼 수 있다.

도 1은 이것의 하나의 예시를 보여준다. 여기서, 입력 신호는 샘플 주파수 500MHz를 갖는 217.8MHz 톤이었다. 이미지 스퍼는 32.2MHz에서 발생한다.

잘 알려진 바와 같이, 두 개의 시퀀스 사이의 상관관계는 그 둘 사이의 샘플-타임 지연에 관한 정보를 제공한다. 결론을 향해서, 우리는 각각 ADC1과 ADC2로부터의 출력으로서 두 개의 시퀀스, y₁(n) 및 y₂(n)를 정의한다. 결론적으로,

이다.

우리는 이제

와 같이 샘플-타임 미스매치 에러를 정의하고, 여기서 N은 e_phase(Δt)의 평가에서 사용된 ADC의 각각으로부터의 샘플의 수이다. 위의 수학식으로부터, ADC 둘 모두로부터의 출력의 곱이 e_phase(Δt)의 평가에 사용된다는 것이 보여질 수 있다. 게다가, 이들 곱의 각각은 F_s/2에서 연산하는 것을 요구하는 멀티플라이어를 사용한다. 샘플 주파수가 증가함에 따라, 곱셈 연산은 상응하게 비싸진다.

앞서-개시된 특허에서의 샘플-타임 미스매치 정정에 관한 적응적 알고리즘에서, e_phase(Δt)의 부호만이 적응에 사용된다. 이런 이유로,

이다.

위의 수학식은

과 같이 작성될 수 있다.

확장 시뮬레이션과 함께

이 수학식(11)과 동일한 효과를 제공한다는 것이 보여진다. e_phase(Δt)의 부호의 평가가 임의 곱셈 연산을 요구하지 않는다는 것이 위의 수학식으로부터 관찰될 수 있다. 두 개의 ADC로부터의 출력의 부호의 곱셈은 그들의 곱을 획득하도록 XOR될 수 있다. XOR된 결과에 기반해서, 두 개의 ADC로부터의 출력의 최소값의 부호가 선택될 수 있다.

도 2는 수학식(12)에 의해 제안된 샘플-타임 에러 추정 신호 프로세싱 연산의 스키매틱을 보여준다. 입력 신호(101)는 두 개의 인터리브된 ADC 코어(102-1, 102-2)에 피딩된다. 두 개의 ADC 코어(102-1, 102-2)(ADC1, ADC2)의 출력 y₁(n) 및 y₂(n) 각각은 각각의 부호 연산(104-1, 104-2) 그런 후에 절대값 연산(106-1, 106-2)에 구속된다. 부호 연산(104-1, 104-2)의 출력은 각각의 XOR 연산(108-1, 108-2)을 피딩한다. 그런 후에 각각의 ADC(102-1, 102-2)와 연관된 각각의 블록 부호 선택(112-1, 112-2)이 대응하는 XOR 블록(108-1, 108-2)의 출력에 의존해서 디지털 변환된 입력 신호 또는 디지털 변환된 입력 신호의 네거티브 둘 중 하나를 제공한다. 부호 선택 블록(112-1, 112-2)으로부터의 신호는 수학식(12)에 부합해서, 서로로부터 감산된다(114). 그런 후에 이러한 감산으로부터의 출력이 각각의 ADC의 N개의 샘플에 대해 적분기(120, 121)(유닛-딜레이-위드-리셋)에서 누산된다. 그런 후에 적분기의 출력이 DSP에 피딩된다. 그런 후에 적분기의 출력이 DSP(122)에 피딩된다. DSP(122)는 유닛 딜레이의 최초 값을 리셋하도록 유닛-딜레이-위드-리셋 블록에 리셋 신호를 제공한다.

그런 후에 위에-언급된 공개 특허 또는 일부 다른 에러 정정에서 제시된 바와 같은 적응적 샘플 타임 에러 정정 알고리즘이 샘플-타임 정정 회로(150)에 적합한 샘플-타임 정정 값을 제공하는 DSP 블록(122)에 의해 수행된다. 그런 후에 이 블록은 두 개의 ADC 사이의 샘플-타임 미스매치를 정정하도록 두 개의 ADC에서의 적합한 지연에 영향을 미친다.

수학식(9)이

과 같이 단순화될 수 있다는 것이 관찰될 수 있다.

다시 수학식(12)의 선상에서, 수학식(13)은

이 된다.

샘플-타임 미스매치에 관한 또 다른 표현은

과 같이 작성될 수 있다.

위의 수학식은

과 같이 작성될 수 있다.

이기 때문에, 확장 시뮬레이션을 통해 다음의 수학식이 수학식(16)과 동일한 효과를 제공하는 것이 보여진다.

수학식(18)으로부터 e_phase(Δt)의 부호의 평가에 포함되는 어떠한 곱셈 연산도 없다는 것이 보여질 수 있다.

도 3은 수학식(18)을 사용하는 샘플-타임 에러 추정 블록의 스키매틱을 나타낸다. 두 개의 ADC(102-1, 102-1)의 출력 사이의 차이(148-1)와 지연된 차이(148-2)의 절대값(150-1, 150-2)이 수학식(18)에 부합해서 감산된다(160)는 것이 보여질 수 있다. 에러가 누산되고(120, 121) 그런 후에 도 2 실시예의 DSP(122) 및 샘플 타임 정정 회로(150)에 의해 정정된다.

이득 에러 추정

본 섹션에서, 우리는 두 개의 ADC 사이에 이득 에러만을 갖는 2-채널 TIADC를 고려한다. 입력 신호 x(t)=cos(ω_ot+φ)를 가정할 때, TIADC의 출력은

에 의해 주어지고 여기서 G₁ 및 G₂는 각각 ADC1 및 ADC2에서의 이득 값이다. 여기서 ADC1 및 ADC2는 2-채널 TIADC에서의 두 개의 ADC이다. 짝수와 홀수 타임 인스턴트에서 출력을 조합시킬 때, 우리는

을 얻고 여기서

이다.

를 사용하여, 수학식(20)은

과 같이 재-작성될 수 있다.

위의 수학식으로부터 이득 미스매치가 ω_s/2 주변에 반영된 이미지 톤을 생성하고 톤의 진폭이 두 개의 ADC 사이의 이득 값에서의 차이에 비례한다는 것은 명백하다.

도 4는 이득 미스매치 에러를 갖는 예시적인 신호의 스펙트럼을 보여준다. 예시적인 입력 신호는 500MHz의 샘플 주파수를 갖는 73.65MHz 톤이다. 이미지 스퍼는 176.35MHz 주변에 발생한다.

두 개의 ADC 사이의 이득 값에서의 차이의 최소화가 두 개의 ADC 상의 신호의 파워에서의 차이를 최소화함으로써 달성될 수 있다. 이러한 결론을 향해서, 목적 함수는

과 같이 정의되고 여기서 y₁(n) 및 y₂(n)는 각각 ADC1 및 ADC2로부터의 출력이다. 영에 가깝게 e_gain(n)을 유도함으로써, 두 개의 ADC의 이득은 대략적으로 등가이다. 달리 말해서 G₁

G₂이다. 수학식(24)으로부터 보여질 수 있는 바와 같이, e_gain(n)의 평가는 두 개의 ADC로부터의 각각의 출력의 연산을 제곱하는 것을 수반한다.

공개 특허에서 전개된 적응적 알고리즘은 적응에서 e_gain(n)의 부호를 사용한다. 따라서,

이다.

수학식(18)과 동일한 근거를 사용하여, 다음의 수학식은

이득 에러 수렴의 관점에서 수학식(25)과 동일한 효과를 제공한다. 수학식(26)으로부터 e_gain의 추정이 임의 곱셈 연산을 수반하지 않는다는 것이 보여질 수 있다. 두 개의 ADC로부터의 절대값의 차이가 N개의 샘플에 대해 합산되고 이 합계의 부호가 적응적 알고리즘에서 사용된다.

도 5는 이득 에러 추정 블록의 일 실시예의 스키매틱을 나타낸다. 두 개의 ADC(102-1, 102-2)(ADC1, ADC2)의 각각으로부터의 출력이 대응하는 절대값을 출력하는 대응하는 블록(200-1, 200-2)에 입력된다. 그런 후에 절대값의 차이(201)가 적분된다(120). 총 N개의 차이가 더해진 후에, 출력이 디지털 신호 프로세서(DSP)(122)로 보내진다. DSP(122)로부터의 트리거 신호가 영으로 유닛-딜레이의 최초 값을 영으로 리셋하도록 유닛-딜레이-위드-리셋 블록(121)으로 보내진다. 그런 후에 DSP(122)는 위에-참조된 공개 특허(또는 일부 다른 정정 알고리즘)에서 제시되었던 적응적 이득 정정 알고리즘을 수행한다. 그런 후에 적응적 정정 알고리즘의 출력이 이득 회로(210)를 사용하여 두 개의 ADC 사이의 이득 차이를 정정하도록 사용된다.

아날로그-디지털 컨버터와 관련된 위의 교시는 전자 디바이스 및 시스템의 분야에서 넓은 어플리케이션을 가진다. 하나의 예시적인 시스템은 디지털 신호 트랜시버이다. 그러한 시스템에서, 리시버는 증폭기, 필터, 및 다운컨버터와 같은 프론트 엔드 아날로그 신호 프로세싱 구성요소를 포함할 수 있다. 타임 인터리브된 아날로그-디지털 컨버터는 관심의 수신된 신호(들)를 나타내는 디지털 신호를 제공하도록 두 개 이상의 서브유닛 컨버터를 사용한다. 관심의 전체 수신 대역폭을 디지털화하는 것은 매우 높은 샘플링 속도를 요구할 수 있고; 그러므로 위에서 설명된 바와 같은 인터리브된 시스템은 다른 변환 기법에 대해 이득을 제공할 수 있다.

도 6은 라디오 주파수(RF) 신호를 전송하고 수신하도록 연결된 하나의 그러한 예시적 트랜시버 시스템(1200)을 보여준다. RF 신호는 안테나로부터 수신된 무선 신호일 수 있고 또는 동축, 광학 섬유, 또는 그와 유사한 것으로부터와 같은 와이어 상에서 수신될 수 있다. 트랜시버(1200)는 컴퓨터, 전화기, 텔레비전, 카메라 또는 임의 수의 디지털 디바이스와 같은 디지털 디바이스(1211)로 데이터를 전송하고 그로부터 데이터를 수신한다.

도 6에 도시된 트랜시버(1200)는 수신된 신호를 디지털화하도록 여기서 교시된 바와 같이 광대역, 타임-인터리브된, 아날로그-디지털 컨버터(ADC)(1206)를 사용한다. 광대역 ADC(1206)로부터의 출력은 아날로그 튜너로보다는, 디지털적으로 튜닝될 수 있고, 대안적인 방법과 비교될 때 더 낮은 파워 소비를 초래한다.

더 구체적으로, 예시적인 시스템(1200)에서, 신호는 디플렉서(1202)를 통해 결합되고, 그것은 업스트림(전송된) 신호(1222)로부터 다운스트림(수신된) 신호(1220)를 분리한다. 디플렉서(1202)는 수신된 신호를 가변-이득 증폭기(VGA)(1204)로 향하게 하고, 그것은 광대역 ADC(1206)로 필터(1205)를 통해 전송하기 전에 수신된 신호를 증폭시킨다. 타임-인터리브된 ADC(1206)는 수신된 신호를 디지털화하고, 그런 후에 디지털화된 신호(1240)를 디지털 튜너 및 복조기(1208)로 통과시킨다. 그런 후에 이들 복조된 신호는 액세스 제어(1210)를 통해 그런 후에 디지털 인터페이스(1270)로 피딩될 수 있다.

완전한 디지털 트랜시버(1200) 역시 일반적으로 변조기(1216), 디지털-컨버터(1218) 및 증폭기(1224)와 같은 대응하는 전송 구성요소를 포함한다. 트랜시버(1200)의 내부에 있는 CPU는 그것의 연산을 더 제어할 수 있다. 업 컨버터 및 다운 컨버터와 같은 여기서 도시되지 않은 다른 구성요소가 트랜시버(1200)의 부분을 형성할 수 있다는 것 역시 이해되어야만 한다.

해당 기술분야의 당업자는 위에 개시된 실시예와 연결해서 설명되는 다양한 설명적인 구성요소, 논리 블록, 신호 프로세싱 블록, 모듈, 회로 및 알고리즘 단계가 아날로그 또는 디지털 전자 하드웨어로서, 또는 컴퓨터 소프트웨어로서, 또는 동일한 것의 조합으로서 실행될 수 있다는 것을 더 인정할 것이다. 하드웨어 및 소프트웨어의 이러한 호환성을 분명하게 설명하기 위해, 다양한 설명적인 구성요소, 블록, 모듈, 회로 및 단계가 기능성의 관점에서 일반적으로 위에 설명되었다. 그러한 기능성이 하드웨어 또는 소프트웨어로서 실행되는지 여부는 전체 시스템 상에 부여되는 소정 어플리케이션 및 설계 제한에 달려있다. 해당 기술분야의 당업자는 각각의 소정 어플리케이션에 대해 다양한 방법으로 설명된 기능성을 구현할 수 있으나, 그러한 구현 결정은 본 발명의 범위로부터의 이탈을 야기하는 바와 같이 해석되어서는 안된다.

여기서 개시된 실시예와 연결해서 설명된 다양한 설명적인 구성요소, 논리 블록, 모듈, 및 회로는 범용 프로세서, 디지털 신호 프로세서(DSP) 또는 다른 논리 디바이스, 주문형 집적 회로(ASIC), 필드 프로그래머블 게이트 어레이(FPGA), 개별 게이트 또는 트랜지스터 로직, 개별 하드웨어 구성요소, 또는 여기서 설명된 기능을 수행하도록 설계된 그것의 임의 조합으로 구현되거나 또는 수행될 수 있다. 범용 프로세서는 임의 종래의 프로세서, 제어기, 마이크로컨트롤러, 상태 머신 또는 그와 유사한 것일 수 있다. 프로세서는 또한 예를 들어, DSP와 마이크로프로세서의 조합, 복수의 마이크로프로세서, DSP 코어와 함께인 하나 이상의 마이크로프로세서, 또는 임의 다른 그러한 구성과 같은 컴퓨팅 디바이스의 조합으로서 실행될 수 있다.

여기서 개시된 실시예와 연결해서 설명된 방법 또는 알고리즘의 단계는 하드웨어에서, 프로세서에 의해 실행되는 펌웨어 모듈 또는 소프트웨어에서, 또는 그것의 조합에서 직접적으로 구현될 수 있다. 소프트웨어 프로덕트는 RAM 메모리, 플래쉬 메모리, ROM 메모리, EPROM 메모리, EEPROM 메모리, 레지스터, 하드 디스크, 분리성 디스크, CD-ROM, 또는 해당 기술분야에 알려진 저장 매체의 임의 다른 형태로 존재할 수 있다. 예시적인 저장 매체는 프로세서에 결합되고, 그러한 프로세서는 저장 매체로부터 정보를 읽을 수 있고 그것에 정보를 기록할 수 있다. 대안적으로, 저장 매체는 프로세서의 내부에 있을 수 있다. 프로세서 및 저장 매체는 ASIC에 존재할 수 있다.

개시된 실시예의 이전 설명은 해당 기술분야의 당업자가 본 발명을 구성하거나 사용하는 것이 가능하도록 제공된다. 이들 실시예에 대한 다양한 변형이 해당 기술분야의 당업자에게 용이하게 명백할 것이고, 여기서 정의된 일반 원칙은 본 발명의 사상 또는 범위로부터 벗어남 없이 다른 실시예에 적용될 수 있다. 따라서 본 발명은 여기서 나타난 실시예로 제한되도록 의도되는 것이 아니라 여기서 개시된 원칙 및 신규한 특징을 충족하는 가장 넓은 범위에 부합해야만 한다.

본 발명이 예시적인 실시예에 대한 참조와 함께 구체적으로 도시되고 설명되는 반면에, 형태 및 세부사항에서의 다양한 변경이 첨부된 청구항에 의해 포함되는 본 발명의 범위로부터 벗어남 없이 그안에서 이루어질 수 있다는 것이 해당 기술분야의 당업자에 의해 이해될 것이다.

100, 101, 102: 입력 신호
102-1: ADC1
102-2: ADC2
104-1, 104-2: 부호
106-1, 106-2, 131, 150-1, 150-2, 200-1, 200-2: Abs
108-1, 108-2: XOR
112-1, 112-2: 부호 선택
113-1, 113-2: min
120, 121: 유닛-딜레이-위드-리셋
122: DSP
130, 141: z^-1
150: 샘플-타임 정정 회로
210: 이득 정정 회로
1202: 디플렉서
1204: 가변-이득 증폭기
1205: 필터
1206: 광대역 ADC
1208: 디지털 튜너 및 복조기
1210: 액세스 제어
1211: 디지털 디바이스
1212: CPU
1216: 변조기
1218: DAC
1220: 다운스트림 신호
1222: 업스트림 신호
1224: 증폭기
1240: 디지털화된 다운스트림 신호
1270: 인터페이스

Claims

제 1 및 제 2 디지털 신호로서 두 개의 ADC 출력의 일 세트를 제공하도록 두 개의 타임-인터리브된 아날로그-디지털 컨버터(TIADC) 코어로 입력 신호를 변환하는 단계로서, 상기 TIADC 코어 중 적어도 하나는 정정 입력을 갖는, 변환하는 단계;
상기 입력 신호의 디지털 변환된 표현을 형성하도록 상기 제 1 및 제 2 디지털 신호를 인터리브하는 단계;
상기 제 1 및 제 2 디지털 신호로부터 결정되는 부호 값을 사용하여 에러를 추정하는 단계;
상기 에러로부터 정정 신호를 결정하는 단계; 및
상기 TIADC 코어 중 적어도 하나의 상기 정정 입력에 상기 정정 신호를 인가하는 단계;를 포함하는 것을 특징으로 하는 방법.
제 1항에 있어서,
상기 에러는 샘플 타임 에러인 것을 특징으로 하는 방법.
제 2항에 있어서,
상기 샘플 타임 에러는 상기 제 1 및 제 2 디지털 신호의 부호 값의 배타적-OR로부터 결정되는 것을 특징으로 하는 방법.
제 3항에 있어서,
상기 샘플 타임 에러는 상기 제 1 및 제 2 디지털 신호 중 최소값의 부호로부터 더 결정되는 것을 특징으로 하는 방법.
제 1항에 있어서,
상기 에러는 상기 제 1 및 제 2 디지털 신호의 샘플의 미리 결정된 수(N)에 대해 누산되는 것을 특징으로 하는 방법.
제 3항에 있어서,
상기 샘플-타임 에러는 상기 제 1 및 제 2 디지털 신호의 각각에서 부호 연산, 절대값 연산, 및 XOR 연산을 수행하는 것에 의해 결정되는 것을 특징으로 하는 방법.
제 6항에 있어서,
상기 샘플-타임 에러는 각각의 XOR 연산의 출력에 의존해서 상기 디지털 변환된 입력 신호 또는 상기 디지털 변환된 입력 신호의 네거티브 중 하나로부터 더 결정되는 것을 특징으로 하는 방법.
제 3항에 있어서,
부호 선택 블록의 한 쌍으로부터의 신호는 상기 샘플-타임 에러를 결정하도록 서로로부터 감산되는 것을 특징으로 하는 방법.
제 2항에 있어서,
상기 샘플 타임 에러는 상기 두 개의 디지털 신호의 절대값 사이의 차이로부터 추정되는 것을 특징으로 하는 방법.
제 2항에 있어서,
상기 샘플 타임 에러는, 추가적으로:
지연된 제 2 디지털 신호를 제공하도록 상기 제 2 디지털 신호를 지연시키는 단계;
상기 지연된 제 2 디지털 신호와 상기 제 1 디지털 신호 사이의 차이를 결정하는 단계; 및
상기 에러를 결정하도록 상기 지연된 제 2 디지털 신호의 부호와 상기 제 1 디지털 신호의 부호를 비교하는 단계에 의해 결정되는 것을 특징으로 하는 방법.
제 1항에 있어서,
상기 에러는 이득 에러인 것을 특징으로 하는 방법.
제 11항에 있어서,
상기 이득 에러는 상기 제 1 디지털 신호와 상기 제 2 디지털 신호의 절대값 사이의 차이로부터 추정되는 것을 특징으로 하는 방법.
제 1 및 제 2 디지털 신호로서 두 개의 ADC 출력의 일 세트를 제공하는 두 개의 타임-인터리브된 아날로그-디지털 컨버터(TIADC) 코어로서, 상기 TIADC 코어 중 적어도 하나는 정정 입력을 갖는 두 개의 TIADC 코어;
상기 입력 신호의 디지털 변환된 표현을 형성하도록 상기 제 1 및 제 2 디지털 신호를 조합시키기 위한 신호 인터리버;
상기 제 1 및 제 2 디지털 신호의 각각의 부호 값을 결정하기 위한 적어도 두 개의 부호 블록; 및
정정 신호를 제공하도록 제 1 및 제 2의 각각의 부호 값으로부터 에러를 추정하기 위한 디지털 신호 프로세싱 오퍼레이터를 포함하고,
상기 정정 신호는 상기 TIADC 코어 중 적어도 하나의 정정 입력에 더 연결되는 것을 특징으로 하는 장치.
제 13항에 있어서,
상기 에러는 샘플 타임 에러인 것을 특징으로 하는 장치.
제 14항에 있어서,
상기 제 1 및 제 2 디지털 신호의 부호 값을 수신하고, 그로써 상기 정정 신호를 더 제공하도록 연결되는 배타적 OR 블록을 더 포함하는 것을 특징으로 하는 장치.
제 15항에 있어서,
상기 제 1 및 제 2 디지털 신호의 샘플의 미리 결정된 수(N)에 대해 정정 신호의 샘플을 누산하기 위한 누산기를 더 포함하는 것을 특징으로 하는 장치.
제 13항에 있어서,
상기 디지털 신호 프로세싱 오퍼레이터는 상기 제 1 및 제 2 디지털 신호의 각각에:
부호 연산;
절대값 연산; 및
XOR 연산을 포함하는 것을 특징으로 하는 장치.
제 17항에 있어서,
상기 디지털 신호 프로세싱 오퍼레이터는:
상기 XOR 연산 중 적어도 하나의 출력에 의존해서 상기 디지털 변환된 입력 신호 또는 상기 디지털 변환된 입력 신호의 네거티브 중 하나를 선택하기 위한 셀렉터를 더 포함하는 것을 특징으로 하는 장치.
제 13항에 있어서,
상기 에러는 이득 에러이고, 또한
상기 제 1 및 제 2 디지털 신호의 절대값 사이의 차이를 결정하기 위한 디지털 신호 프로세싱 연산을 더 포함하는 것을 특징으로 하는 장치.
제 19항에 있어서,
상기 제 1 및 제 2 디지털 신호의 미리 결정된 수(N)의 샘플을 누산하기 위한 누산기를 더 포함하는 것을 특징으로 하는 장치.
제 13항에 있어서,
상기 TIADC 코어는 무선 주파수 신호를 수신하고 디지털 트랜시버의 일부를 형성하도록 연결되는 것을 특징으로 하는 장치.
입력 신호의 디지털 변환된 표현을 형성하도록 제 1 및 제 2 디지털 신호가 인터리브되는 다중 채널 타임 인터리브된 아날로그-디지털 컨버터와의 사용을 위한 프로그래머블 컴퓨터 프로덕트로서,
상기 프로덕트는 저장된 미디어로부터 명령어를 검색하고 상기 명령어를 실행하는 하나 이상의 프로그래머블 데이터 프로세싱 머신을 포함하고, 상기 명령어는:
상기 제 1 및 제 2 디지털 신호로부터 결정되는 부호 값을 사용하여 에러를 추정하고;
상기 에러로부터 정정 신호를 결정하며;
상기 TIADC 코어 중 적어도 하나의 정정 입력에 상기 정정 신호를 인가하기 위한 것을 특징으로 하는 다중 채널 타임 인터리브된 아날로그-디지털 컨버터와의 사용을 위한 프로그래머블 컴퓨터 프로덕트.