KR20120120845A - Method for detecting optical critical demension - Google Patents
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Abstract
Description
본 발명은 광학적 임계치수 검사방법에 관한 것으로, 구체적으로 설명하면 비대칭 구조의 패턴에 대한 시뮬레이션을 제공하는 광학적 임계치수 검사방법에 관한 것이다.
The present invention relates to an optical critical dimension inspection method, and more particularly, to an optical critical dimension inspection method for providing a simulation for a pattern of an asymmetric structure.
반도체 소자는 인간의 기억, 기록능력을 전자적 수단에 의해 실현한 소자로서, 컴퓨터나 휴대전화, 방송기기, 교육 및 오락기기 등에서 저장매체로 사용된다. 반도체 소자가 시장에 출시된 것은 1971년이며, 이때의 메모리용량은 1Kbit였다. 이후, 반도체 소자의 메모리용량은 2~3년에 4배씩 증가하는 등, 경이적인 발전을 거듭하고 있다. A semiconductor device is a device that realizes human memory and recording ability by electronic means, and is used as a storage medium in computers, mobile phones, broadcasting devices, education and entertainment devices, and the like. The semiconductor device was introduced to the market in 1971, when the memory capacity was 1Kbit. Since then, memory capacity of semiconductor devices has been phenomenal, such as increasing by four times in two to three years.
반도체 소자는 증착, 포토리소그라피, 식각, 도핑 및 세정공정 등을 수행하여 제조된다. 각 공정들은 후속 공정에 많은 영향을 미치기 때문에, 각 공정이 완료될 때마다 기판에 형성된 패턴을 검사한다. Semiconductor devices are fabricated by performing deposition, photolithography, etching, doping and cleaning processes. Since each process has a great influence on subsequent processes, each pattern is examined to examine the pattern formed on the substrate.
패턴의 검사는 패턴을 손상시키지 않는 비파괴 검사로 진행한다. 대표적으로 전자빔을 사용하는 전자현미경(scanning electron microscope) 검사가 있다. 그러나, 전자현미경 검사는 전자빔으로 기판을 대전시키고, 검사시간이 길다는 단점이 있다. 그래서 개발된 것이 광학적 임계치수(optical critical dimension) 측정이다.Examination of the pattern proceeds to nondestructive testing, which does not damage the pattern. Typically, there is a scanning electron microscope inspection using an electron beam. However, electron microscopy has a disadvantage in that the substrate is charged with an electron beam and the inspection time is long. So developed was the optical critical dimension measurement.
광학적 임계치수 측정은 기판을 대전시키지 않고, 광의 편광상태 변화를 통해 패턴의 정보를 실시간으로 획득할 수 있다. 구체적으로 설명하면, 광학적 임계치수 측정은 수십~수백nm 크기의 규칙적인 패턴에서 분광 일립소미터(spectroscopic ellipsometer) 또는 분광 리플렉터로미터(spectroscopic reflectrometer)와 같은 광학 소자를 이용하여 획득되는 스펙트럼을 RCWA(Rigorous Coupled Wave Analysis) 원리로 분석하여, 패턴의 두께, 크기(critical dimension), 높이 및 거칠기 등의 프로파일(profile)을 측정한다. 이때, 광학적 임계치수 측정장치는 측정된 스펙트럼에 대응한 복수의 기준 스펙트럼을 저장하고 있는데, 복수의 기준 스펙트럼은 기준패턴에 광을 조사하여 하나의 기준 스펙트럼을 검출한 후, 기준패턴의 CD등을 조금씩 변경하여 검출된다. 이때, 기준패턴의 CD 등을 변경하는 것은 시뮬레이션을 통해 획득된다. 시뮬레이션은 기준패턴 중 하나의 피치(pitch) 내 단위패턴을 추출하고, 추출된 단위패턴을 반복적으로 결합하는 과정을 의미한다.Optical critical dimension measurement can obtain the information of the pattern in real time through the change in the polarization state of light without charging the substrate. Specifically, the optical critical dimension measurement measures the spectrum obtained by using an optical device such as a spectroscopic ellipsometer or a spectroscopic reflectrometer in a regular pattern of tens to hundreds of nm. Analyze on the principle of Rigorous Coupled Wave Analysis, and measure the profile of the pattern thickness, critical dimension, height and roughness. In this case, the optical critical dimension measuring device stores a plurality of reference spectra corresponding to the measured spectra. The plurality of reference spectra are irradiated with light to the reference pattern to detect one reference spectrum, and then the CD of the reference pattern is detected. It is detected by changing little by little. At this time, changing the CD of the reference pattern is obtained through simulation. Simulation refers to a process of extracting a unit pattern in a pitch of one of the reference patterns and repeatedly combining the extracted unit patterns.
도 1은 종래기술에 따른 광학적 임계치수 측정장치의 시뮬레이션을 나타낸 도면이다.1 is a view showing a simulation of the optical critical dimension measuring apparatus according to the prior art.
도 1에 도시된 바와 같이, 광학적 임계치수 측정장치는 기준패턴(P1) 내에서 추출된 단위패턴(UP1)을 반복시켜 시뮬레이팅패턴(SP1)을 시뮬레이션한 후, 이에 대한 스펙트럼 데이터를 검출한다.As shown in FIG. 1, the optical critical dimension measuring device repeats the unit pattern UP1 extracted in the reference pattern P1 to simulate the simulation pattern SP1 and then detects spectral data thereof.
그런데, 기준패턴(P1)의 구조가 비대칭(asymmetry) 구조일 경우, 단위패턴(UP1)의 좌우 형상도 비대칭이되며, 이에 따라 시뮬레이팅패턴(SP1)의 형상이 기준패턴(P1)과 달라지게 된다. 시뮬레이팅패턴(SP1)은 기준패턴(P1)과 CD 등이 미세하게 차이가 나야하지, 도 1과 같이 패턴의 형상이 다르면 안 된다. 따라서, 비대칭 구조의 기준패턴(P1)에 대한 새로운 광학적 임계치수 측정기술이 요구되고 있다.
However, when the structure of the reference pattern P1 is an asymmetry structure, the left and right shapes of the unit pattern UP1 are also asymmetrical, so that the shape of the simulating pattern SP1 is different from the reference pattern P1. do. In the simulating pattern SP1, the reference pattern P1 and the CD should be slightly different from each other, but the shape of the pattern should not be different as shown in FIG. Therefore, a new optical critical dimension measurement technique for the reference pattern P1 of an asymmetric structure is required.
본 발명은 비대칭 구조의 패턴에 대한 시뮬레이션을 제공하는 광학적 임계치수 검사방법을 제공한다.
The present invention provides an optical critical dimension inspection method that provides a simulation for a pattern of asymmetric structure.
본 발명은 반복되는 제1 홀에 의해 정의된 복수의 제1 수직패턴을 포함하는 제1 패턴을 시뮬레이션하는 단계, 상기 제1 패턴을 일측으로 이동시켜 정의된 제2 패턴을 시뮬레이션하는 단계, 상기 제1 패턴을 타측으로 이동시켜 정의된 제3 패턴을 시뮬레이션하는 단계, 상기 제2 패턴과 상기 제3 패턴을 중첩시켜 정의된 제4 패턴을 시뮬레이션하는 단계, 상기 복수의 제1 수직패턴보다 높이가 낮은 복수의 제2 수직패턴을 포함하는 제5 패턴을 시뮬레이션하는 단계 및 상기 제4 패턴과 상기 제5 패턴을 중첩시켜 정의되고, 깊이가 서로 다른 제2 및 제3 홀이 반복되는 제6 패턴을 시뮬레이션하는 단계를 포함하는 광학적 임계치수 검사방법을 포함한다. The present invention includes simulating a first pattern including a plurality of first vertical patterns defined by repeating first holes, simulating a second pattern defined by moving the first pattern to one side, and the first pattern. Simulating a third pattern defined by moving one pattern to the other side, simulating a fourth pattern defined by overlapping the second pattern and the third pattern, and having a lower height than the plurality of first vertical patterns Simulating a fifth pattern including a plurality of second vertical patterns and simulating a sixth pattern in which second and third holes having different depths are defined by overlapping the fourth pattern and the fifth pattern. It includes an optical critical dimension inspection method comprising the step of.
여기서, 상기 제1 홀을 상기 복수의 제1 수직패턴 각각의 폭보다 3배 더 큰 폭으로 시뮬레이션하고, 상기 제1 패턴을 일측으로 이동시키는 단계는 상기 제1 패턴을 상기 복수의 제1 수직패턴 각각의 폭만큼 이동시키며, 상기 제1 패턴을 타측으로 이동시키는 단계는 상기 제1 패턴을 상기 복수의 제1 수직패턴 각각의 폭만큼 이동시키는 것을 특징으로 한다.
Here, simulating the first hole with a width three times larger than the width of each of the plurality of first vertical patterns, and moving the first pattern to one side may include moving the first pattern to the plurality of first vertical patterns. The moving of the first pattern to the other side by moving the respective widths is characterized by moving the first pattern by the width of each of the plurality of first vertical patterns.
본 발명은 비대칭 구조의 패턴을 대칭 구조의 패턴들로 나누고 이를 조합함으로써, 패턴을 시뮬레이션한다. 즉, 광학적 임계치수 검사장치의 시뮬레이션 소프트웨어의 한계에 대해, 소프트웨어의 교체 없이 비대칭 구조의 패턴을 대칭 구조의 패턴들로 나누고, 이를 조합하여 패턴을 시뮬레이션한다. 따라서, 본 발명의 광학적 임계치수 검사방법은 비대칭 구조의 패턴에 대해 신뢰성 있는 측정 및 평가를 지원한다.
The present invention simulates the pattern by dividing the pattern of the asymmetric structure into the patterns of the symmetric structure and combining them. That is, for the limitation of the simulation software of the optical critical dimension inspection apparatus, the pattern of the asymmetric structure is divided into the patterns of the symmetric structure without replacing the software, and the pattern is simulated by combining them. Therefore, the optical critical dimension inspection method of the present invention supports reliable measurement and evaluation of the pattern of the asymmetric structure.
도 1은 종래기술에 따른 광학적 임계치수 측정장치의 시뮬레이션을 나타낸 도면이다.
도 2a 내지 도 2f는 본 발명의 일실시예에 따른 광학적 임계치수 검사방법 중 기준패턴을 시뮬레이션하는 과정을 나타낸 도면이다.1 is a view showing a simulation of the optical critical dimension measuring apparatus according to the prior art.
2A to 2F are diagrams showing a process of simulating a reference pattern among optical critical dimension inspection methods according to an embodiment of the present invention.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.Hereinafter, the present invention will be described in more detail with reference to Examples. These embodiments are only for illustrating the present invention, and the scope of rights of the present invention is not limited by these embodiments.
도 2a 내지 도 2f는 본 발명의 일실시예에 따른 광학적 임계치수 검사방법 중 기준패턴을 시뮬레이션하는 과정을 나타낸 도면이다. 이때, 기준패턴은 도 1에 도시된 기준패턴인 것으로 가정한다.2A to 2F are diagrams showing a process of simulating a reference pattern among optical critical dimension inspection methods according to an embodiment of the present invention. In this case, it is assumed that the reference pattern is the reference pattern shown in FIG. 1.
도 2a에 도시된 바와 같이, 제1 종횡비의 제1 홀(H1)이 반복됨으로써 정의된 제1 내지 제3 수직패턴(V1~V3)을 포함하는 제1 패턴(P11)을 시뮬레이션한다. 제1 홀(H1)의 폭(W2)은 제1 수직패턴(V1)의 폭(W1)보다 넓다. 제1 수직패턴(V1)의 폭(W1)은 나머지 수직패턴(V2~V3)의 폭과 동일하다. 보다 구체적으로 설명하면, 제1 홀(H1)의 폭(W1)은 제1 수직패턴(V1)의 폭(W2)의 3배이다. 제1 홀(H1)은 STI(Shallow Trench Isolation) 방식에 의한 홀일 수 있다. As illustrated in FIG. 2A, the first pattern P11 including the first to third vertical patterns V1 to V3 defined by repeating the first holes H1 having the first aspect ratio is simulated. The width W2 of the first hole H1 is wider than the width W1 of the first vertical pattern V1. The width W1 of the first vertical pattern V1 is equal to the width of the remaining vertical patterns V2 to V3. More specifically, the width W1 of the first hole H1 is three times the width W2 of the first vertical pattern V1. The first hole H1 may be a hole by a shallow trench isolation (STI) method.
도 2b에 도시된 바와 같이, 제1 패턴(P11)을 좌측으로 이동시켜 제2 패턴(P12)을 시뮬레이션한다. 이때, 제1 패턴(P11)은 제1 수직패턴(V1)의 폭(W1)만큼 이동된다.As shown in FIG. 2B, the first pattern P11 is moved to the left to simulate the second pattern P12. In this case, the first pattern P11 is moved by the width W1 of the first vertical pattern V1.
도 2c에 도시된 바와 같이, 제1 패턴(P11)을 우측으로 이동시켜 제3 패턴(P13)을 시뮬레이션한다. 이때도, 제1 패턴(P11)은 제1 수직패턴(V1)의 폭(W1)만큼 이동된다.As shown in FIG. 2C, the first pattern P11 is moved to the right to simulate the third pattern P13. In this case, the first pattern P11 is moved by the width W1 of the first vertical pattern V1.
도 2d에 도시된 바와 같이, 제2 패턴(P12)과 제3 패턴(P13)을 중첩시켜 제4 패턴(P14)을 시뮬레이션한다. 앞선 단계에서, 제1 패턴(P11)을 좌측으로 제1 수직패턴(V1)의 폭(W1)만큼 이동시켜 제2 패턴(P12)을 시뮬레이션하고, 우측으로 제1 수직패턴(V1)의 폭(W1)만큼 이동시켜 제3 패턴(P13)을 시뮬레이션하였기 때문에, 제4 패턴(P14)은 제1 수직패턴(V1)의 폭(W1)과 동일한 폭의 5개의 홀(H2~H6)과 제1 수직패턴(V1)의 폭(W1)과 동일한 폭의 6개의 수직패턴(V11~V16)을 포함한다.As illustrated in FIG. 2D, the fourth pattern P14 is simulated by overlapping the second pattern P12 and the third pattern P13. In the preceding step, the second pattern P12 is simulated by moving the first pattern P11 to the left by the width W1 of the first vertical pattern V1, and the width of the first vertical pattern V1 to the right ( Since the third pattern P13 is simulated by moving it by W1), the fourth pattern P14 has five holes H2 to H6 and the first width having the same width as the width W1 of the first vertical pattern V1. Six vertical patterns V11 to V16 having the same width as the width W1 of the vertical pattern V1 are included.
도 2e에 도시된 바와 같이, 제4 패턴(P14)의 수직패턴(V11~V16) 보다 높이가 낮은 3개의 수직패턴(V21~V23)을 포함하는 제5 패턴(P15)을 시물레이션한다. 이때, 3개의 수직패턴(V21~V23) 각각은 도 2a에 도시된 제1 홀(H1)의 폭만큼 이격된다.As illustrated in FIG. 2E, a fifth pattern P15 including three vertical patterns V21 to V23 having a height lower than that of the vertical patterns V11 to V16 of the fourth pattern P14 is simulated. At this time, each of the three vertical patterns V21 to V23 is spaced apart by the width of the first hole H1 shown in FIG. 2A.
도 2f에 도시된 바와 같이, 제4 패턴(P14)과 제5 패턴(P15)을 중첩시켜, 깊이가 서로 다른 제7 및 제8 홀(H7, H8)이 반복되는 제6 패턴(P16)을 시뮬레이션한다.As illustrated in FIG. 2F, the fourth pattern P14 and the fifth pattern P15 are overlapped to form a sixth pattern P16 in which the seventh and eighth holes H7 and H8 having different depths are repeated. Simulate.
시뮬레이션 결과, 제6 패턴(P16)은 도 1에 도시된 기준패턴과 동일한 형상을 갖는다. 현재의 광학적 임계치수 검사장치는 하나의 단위패턴을 반복시켜 패턴을 시뮬레이션한다. 이 때문에, 비대칭 구조의 패턴은 시뮬레이션하지 못한다. 만약, 광학적 임계치수 검사장치가 여러 형태의 패턴을 시뮬레이션할 수 있도록 지원한다면, 위와 같은 문제는 발생하지 않을 것이나, 현재의 광학적 임계치수 검사장치는 여러 형태의 패턴 시뮬레이션을 지원하지 않는다.As a result of the simulation, the sixth pattern P16 has the same shape as the reference pattern shown in FIG. 1. Current optical critical dimension inspection apparatus simulates a pattern by repeating one unit pattern. For this reason, the pattern of an asymmetric structure cannot be simulated. If the optical critical dimension inspection apparatus supports simulating various types of patterns, the above problem will not occur, but the current optical critical dimension inspection apparatus does not support various types of pattern simulation.
그래서, 본 발명의 일실시예는 비대칭 구조의 패턴을 대칭 구조의 패턴들로 나누고 이를 조합함으로써, 패턴을 시뮬레이션한다. 즉, 광학적 임계치수 검사장치의 시뮬레이션 소프트웨어의 한계에 대해, 소프트웨어의 교체 없이 비대칭 구조의 패턴을 대칭 구조의 패턴들로 나누고, 이를 조합하여 패턴을 시뮬레이션한다. 따라서, 본 발명의 일실시예에 따른 광학적 임계치수 검사방법은 비대칭 구조의 패턴에 대해 신뢰성 있는 측정 및 평가를 지원한다.Thus, one embodiment of the present invention simulates a pattern by dividing the pattern of the asymmetric structure into the patterns of the symmetric structure and combining them. That is, for the limitation of the simulation software of the optical critical dimension inspection apparatus, the pattern of the asymmetric structure is divided into the patterns of the symmetric structure without replacing the software, and the pattern is simulated by combining them. Therefore, the optical critical dimension inspection method according to an embodiment of the present invention supports the reliable measurement and evaluation of the pattern of the asymmetric structure.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention as defined in the appended claims. Will be apparent to those of ordinary skill in the art.
P11: 제1 패턴 P12: 제2 패턴
P13: 제3 패턴 P14: 제4 패턴
P15: 제5 패턴 P16: 제6 패턴P11: first pattern P12: second pattern
P13: third pattern P14: fourth pattern
P15: fifth pattern P16: sixth pattern
Claims (4)
상기 제1 패턴을 일측으로 이동시켜 정의된 제2 패턴을 시뮬레이션하는 단계;
상기 제1 패턴을 타측으로 이동시켜 정의된 제3 패턴을 시뮬레이션하는 단계;
상기 제2 패턴과 상기 제3 패턴을 중첩시켜 정의된 제4 패턴을 시뮬레이션하는 단계;
상기 복수의 제1 수직패턴보다 높이가 낮은 복수의 제2 수직패턴을 포함하는 제5 패턴을 시뮬레이션하는 단계; 및
상기 제4 패턴과 상기 제5 패턴을 중첩시켜 정의되고, 깊이가 서로 다른 제2 및 제3 홀이 반복되는 제6 패턴을 시뮬레이션하는 단계
를 포함하는 광학적 임계치수 검사방법.
Simulating a first pattern comprising a plurality of first vertical patterns defined by repeated first holes;
Simulating a defined second pattern by moving the first pattern to one side;
Simulating a third pattern defined by moving the first pattern to the other side;
Simulating a fourth pattern defined by overlapping the second pattern and the third pattern;
Simulating a fifth pattern including a plurality of second vertical patterns having a lower height than the plurality of first vertical patterns; And
Simulating a sixth pattern in which second and third holes defined by overlapping the fourth pattern and the fifth pattern and having different depths are repeated;
Optical critical dimension inspection method comprising a.
상기 제1 홀을 상기 복수의 제1 수직패턴 각각의 폭보다 3배 더 큰 폭으로 시뮬레이션하는 것을 특징으로 광학적 임계치수 검사방법.
The method of claim 1,
And the first hole is simulated three times larger than the width of each of the plurality of first vertical patterns.
상기 제1 패턴을 일측으로 이동시키는 단계는 상기 제1 패턴을 상기 복수의 제1 수직패턴 각각의 폭만큼 이동시키는 것을 특징으로 하는 광학적 임계치수 검사방법.
The method of claim 1,
The moving of the first pattern to one side may include moving the first pattern by the width of each of the plurality of first vertical patterns.
상기 제1 패턴을 타측으로 이동시키는 단계는 상기 제1 패턴을 상기 복수의 제1 수직패턴 각각의 폭만큼 이동시키는 것을 특징으로 하는 광학적 임계치수 검사방법.
The method of claim 1,
The moving of the first pattern to the other side may include moving the first pattern by the width of each of the plurality of first vertical patterns.
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|---|---|---|---|---|
| US9985025B1 (en) | 2016-11-24 | 2018-05-29 | Samsung Electronics Co., Ltd. | Active pattern structure and semiconductor device including the same |
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2011
- 2011-04-25 KR KR1020110038641A patent/KR20120120845A/en not_active Application Discontinuation
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|---|---|---|---|---|
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20110425 |
|
| PG1501 | Laying open of application | ||
| PC1203 | Withdrawal of no request for examination | ||
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |