KR20120119521A - Thin film transistor substrate and method for manufacturing the same and display device using the same - Google Patents

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Abstract

PURPOSE: A thin film transistor substrate and a manufacturing method thereof, and a display device using the same are provided to enhance on-current features of a thin film transistor without increasing resistance of a gate electrode. CONSTITUTION: An etch stopper(150) is formed on an active layer. The etch stopper comprises a first contact hole and a second contact hole to expose a predetermined area of the active layer. A source electrode(192) is electrically connected to the active layer through the first contact hole. A drain electrode(194) is electrically connected to the active layer through the second contact hole. A pixel electrode(180) is connected to the drain electrode on a lower surface of the drain electrode.

Description

박막 트랜지스터 기판과 그 제조방법 및 그를 이용한 디스플레이 장치{Thin film Transistor substrate and method for manufacturing the same and Display Device using the same} Thin film transistor substrate and method for manufacturing the same and display device using the same}

본 발명은 액정표시장치와 같은 디스플레이 장치 등에 적용될 수 있는 박막 트랜지스터에 관한 것으로서, 보다 구체적으로는 레이저를 이용하여 액티브층을 결정화하는 박막 트래지스터에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor that can be applied to a display device such as a liquid crystal display device, and more particularly, to a thin film transistor for crystallizing an active layer using a laser.

박막 트랜지스터는 액정표시장치(Liquid Crystal Display) 등과 같은 표시장치의 스위칭 소자로서 널리 이용되고 있다. The thin film transistor is widely used as a switching element of a display device such as a liquid crystal display.

상기 박막 트랜지스터는 게이트 전극, 액티브층, 및 소스/드레인 전극을 포함하여 이루어지는데, 상기 전극들의 배치 모습에 따라 스태거드(Staggered) 구조와 코플래너(Coplanar) 구조로 나눌 수 있다. The thin film transistor includes a gate electrode, an active layer, and a source / drain electrode, and may be classified into a staggered structure and a coplanar structure according to the arrangement of the electrodes.

상기 스태거드 구조는 액티브층을 중심으로 게이트 전극과 소스/드레인 전극이 위 아래로 분리 배치된 구조이고, 상기 코플래너 구조는 게이트 전극과 소스/드레인 전극이 동일 평면에 배치된 구조이다. The staggered structure is a structure in which a gate electrode and a source / drain electrode are separated and disposed up and down around the active layer, and the coplanar structure is a structure in which the gate electrode and the source / drain electrode are disposed on the same plane.

상기 스태거드 구조의 박막 트랜지스터는 다시 채널 형성 방법에 따라 백 채널 에치(Back Channel Etched: BCE)형과 에치 스톱퍼(Etch stopper: ES)형으로 나눌 수 있다. The staggered thin film transistor may be further classified into a back channel etched (BCE) type and an etch stopper (ES) type according to a channel forming method.

상기 백 채널 에치형은 소스/드레인 전극 형성을 위한 에칭 공정시 반도체층의 채널영역도 에칭되며 그때 액티브층이 과식각될 수 있는 단점이 있다. 반면에, 상기 에치 스톱퍼형은 반도체층 위에 에치 스톱퍼를 형성함으로써 소스/드레인 전극 형성을 위한 에칭 공정시 반도체층의 채널영역이 에칭되지 않고 따라서 액티브층이 과식각될 염려가 없는 장점이 있다. The back channel etch type has a disadvantage in that the channel region of the semiconductor layer is also etched during the etching process for forming the source / drain electrodes, and then the active layer may be overetched. On the other hand, the etch stopper type has an advantage that the channel region of the semiconductor layer is not etched during the etching process for forming the source / drain electrodes by forming the etch stopper on the semiconductor layer, and thus there is no fear of overetching the active layer.

한편, 상기 에치 스톱퍼형 박막 트랜지스터를 제조함에 있어서 상기 액티브층을 레이저를 이용하여 결정화시키는 방법이 있는데, 이하, 도면을 참조로 하여 그와 같은 종래의 에치 스톱퍼형 박막 트래지스터(이하, '박막 트랜지스터'로 약칭함)의 제조방법에 대해서 설명하기로 한다. Meanwhile, in manufacturing the etch stopper type thin film transistor, there is a method of crystallizing the active layer using a laser. Hereinafter, a conventional etch stopper type thin film transistor (hereinafter, referred to as' thin film transistor) will be described with reference to the accompanying drawings. It will be described with respect to the manufacturing method of (abbreviated as').

도 1a 내지 도 1e는 종래 레이저를 이용하여 액티브층을 결정화함으로써 박막 트래지스터 기판을 제조하는 제조공정을 도시한 공정 단면도이다. 1A to 1E are cross-sectional views illustrating a manufacturing process of manufacturing a thin film transistor substrate by crystallizing an active layer using a conventional laser.

우선, 도 1a에서 알 수 있듯이, 기판(10) 상에 게이트 전극(20)을 형성하고, 상기 게이트 전극(20)을 포함한 기판 전면에 게이트 절연막(25)을 형성한다. First, as shown in FIG. 1A, the gate electrode 20 is formed on the substrate 10, and the gate insulating layer 25 is formed on the entire surface of the substrate including the gate electrode 20.

다음, 도 1b에서 알 수 있듯이, 상기 게이트 절연막(25) 상에 액티브층(30a), 에치 스톱퍼층(40a) 및 열전달층(45)을 차례로 적층한 후, 레이저를 조사하여 상기 액티브층(30a)을 결정화한다. 1B, an active layer 30a, an etch stopper layer 40a, and a heat transfer layer 45 are sequentially stacked on the gate insulating layer 25, and then irradiated with a laser to irradiate the active layer 30a. Crystallize.

상기 열전달층(45)은 레이저의 에너지를 흡수하고 흡수한 에너지를 상기 액티브층(30a)에 전달하는 역할을 하는 것이다. 구체적으로 설명하면, 레이저를 상기 액티브층(30a)에 직접 조사할 경우 상기 액티브층(30a)에서 에너지 흡수가 잘 이루어지지 않기 때문에 레이저의 에너지 흡수가 용이한 금속 재료를 이용하여 상기 액티브층(30a)에 에너지가 전달되도록 한 것이다. The heat transfer layer 45 absorbs the energy of the laser and transfers the absorbed energy to the active layer 30a. In detail, when the laser is directly irradiated to the active layer 30a, the energy is not absorbed well in the active layer 30a. Therefore, the active layer 30a is made of a metal material which is easy to absorb energy of the laser. ) Is to transfer energy.

상기 에치 스톱퍼층(40a)은 추후 에칭 공정시 스톱퍼 역할을 함과 더불어 레이저 조사시 상기 열전달층(45)을 구성하는 금속과 상기 액티브층(30a)을 구성하는 실리콘 물질 사이에서 반응이 일어나는 것을 차단하는 역할을 한다. The etch stopper layer 40a serves as a stopper in an etching process and prevents a reaction between a metal constituting the heat transfer layer 45 and a silicon material constituting the active layer 30a during laser irradiation. It plays a role.

다음, 도 1c에서 알 수 있듯이, 상기 열전달층(45)을 제거한 후 상기 에치 스톱퍼층(40a)을 패터닝하여 소정의 에치 스톱퍼(40)를 형성한다. Next, as can be seen in Figure 1c, after removing the heat transfer layer 45, the etch stopper layer 40a is patterned to form a predetermined etch stopper (40).

다음, 도 1d에서 알 수 있듯이, 상기 에치 스톱퍼(40)를 포함한 기판 전면에 오믹 콘택층(50a) 및 소스/드레인 전극층(60a)을 차례로 적층한다. Next, as shown in FIG. 1D, the ohmic contact layer 50a and the source / drain electrode layer 60a are sequentially stacked on the entire surface of the substrate including the etch stopper 40.

다음, 도 1e에서 알 수 있듯이, 상기 소스/드레인 전극층(60a)을 패터닝하여 소스 전극(62) 및 드레인 전극(64)을 형성하고, 상기 소스/드레인 전극(62, 64)을 마스크로 하여 그 하부의 오믹 콘택층(50a) 및 액티브층(30a)을 식각하여 소정 패턴의 오믹 콘택층(50) 및 액티브층(30)을 형성한다. Next, as shown in FIG. 1E, the source / drain electrode layer 60a is patterned to form a source electrode 62 and a drain electrode 64, and the source / drain electrodes 62 and 64 are used as masks. The lower ohmic contact layer 50a and the active layer 30a are etched to form the ohmic contact layer 50 and the active layer 30 having a predetermined pattern.

상기 오믹 콘택층(50a) 및 액티브층(30a)을 식각함에 있어서, 상기 소스 전극(62)의 좌측 영역 및 상기 드레인 전극(64)의 우측 영역에는 에치 스톱퍼(40)가 형성되어 있지 않기 때문에 상기 오믹 콘택층(50a) 및 액티브층(30a)이 함께 식각되지만, 상기 소스 전극(62)과 드레인 전극(64) 사이의 채널 영역에는 에치 스톱퍼(40)가 형성되어 있기 때문에 상기 오믹 콘택층(50a)만이 식각된다. In etching the ohmic contact layer 50a and the active layer 30a, the etch stopper 40 is not formed in the left region of the source electrode 62 and the right region of the drain electrode 64. The ohmic contact layer 50a and the active layer 30a are etched together, but since the etch stopper 40 is formed in the channel region between the source electrode 62 and the drain electrode 64, the ohmic contact layer 50a. ) Is only etched.

그러나, 이와 같은 종래의 박막 트랜지스터는 다음과 같은 문제점이 있다. However, such a conventional thin film transistor has the following problems.

상기 도 1b 공정에서 레이저를 조사하게 되면 상기 게이트 전극(20)에 심한 스트레스가 가해져서 상기 게이트 전극(20) 상부에 형성된 게이트 절연막(25)에 크랙(crack)이 발생하는 문제점이 있다. When the laser is irradiated in the process of FIG. 1B, a severe stress is applied to the gate electrode 20, so that a crack occurs in the gate insulating layer 25 formed on the gate electrode 20.

이와 같이 게이트 절연막(25)에 크랙이 발생하는 문제점을 방지하기 위해서 상기 게이트 전극(20)의 두께를 얇게 형성하는 방법이 있지만, 이 경우 상기 게이트 전극(20)의 저항이 커지고 그에 더하여 박막 트랜지스터의 온(on) 전류 특성이 저하되는 문제가 있다. In order to prevent cracks in the gate insulating layer 25 as described above, there is a method of forming a thin thickness of the gate electrode 20. In this case, the resistance of the gate electrode 20 is increased and the thickness of the thin film transistor is further increased. There is a problem that the on current characteristics are degraded.

본 발명은 상기 종래의 문제점을 해결하기 위해 고안된 것으로서, 본 발명은 게이트 전극의 두께를 얇게 형성함으로써 레이저 조사시 게이트 전극 상부에 형성된 게이트 절연막에 크랙이 발생하는 것을 방지하면서도 상기 게이트 전극의 저항이 커지지 않고 박막 트랜지스터의 온 전류 특성이 개선될 수 있는 박막 트랜지스터 기판과 그 제조방법 및 그를 이용한 디스플레이 장치를 제공하는 것을 목적으로 한다. The present invention has been devised to solve the above-mentioned problems, and the present invention prevents cracks from occurring in the gate insulating film formed on the gate electrode during laser irradiation while increasing the thickness of the gate electrode, thereby increasing the resistance of the gate electrode. It is an object of the present invention to provide a thin film transistor substrate, a method of manufacturing the same, and a display device using the same, in which the on-current characteristics of the thin film transistor can be improved.

본 발명은 상기 목적을 달성하기 위해서, 기판 상에서 서로 교차하도록 배열된 게이트 라인 및 데이터 라인; 상기 게이트 라인의 아래에서 상기 게이트 라인과 연결되어 있는 게이트 전극; 상기 게이트 전극 상부에 형성된 액티브층; 상기 액티브층 상에 형성되며, 상기 액티브층의 소정 영역이 노출되도록 제1 콘택홀 및 제2 콘택홀을 구비하는 에치 스톱퍼; 상기 제1 콘택홀을 통해 상기 액티브층과 전기적으로 연결되는 소스 전극; 상기 제2 콘택홀을 통해 상기 액티브층과 전기적으로 연결되는 드레인 전극; 및 상기 드레인 전극의 하면에서 상기 드레인 전극과 연결되어 있는 화소 전극을 포함하여 이루어진 것을 특징으로 하는 박막 트랜지스터 기판을 제공한다. In order to achieve the above object, the present invention provides a semiconductor device comprising: a gate line and a data line arranged to cross each other on a substrate; A gate electrode connected to the gate line below the gate line; An active layer formed on the gate electrode; An etch stopper formed on the active layer and having a first contact hole and a second contact hole to expose a predetermined region of the active layer; A source electrode electrically connected to the active layer through the first contact hole; A drain electrode electrically connected to the active layer through the second contact hole; And a pixel electrode connected to the drain electrode at a bottom surface of the drain electrode.

본 발명은 또한, 기판 상에 게이트 전극을 형성하고 상기 게이트 전극 상에 게이트 라인을 형성하는 공정; 상기 게이트 라인 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 액티브층을 형성하고, 상기 액티브층 상에 에치 스톱퍼층을 형성하는 공정; 상기 에치 스톱퍼층 상에 열전달층을 형성하고 레이저를 조사하여 상기 액티브층을 결정화하는 공정; 상기 열전달층을 제거한 후, 상기 액티브층 및 에치 스톱퍼층을 식각하여 소정 패턴의 액티브층 및 제1 콘택홀과 제2 콘택홀을 구비하는 에치 스톱퍼를 형성하는 공정; 상기 제1 콘택홀 및 제2 콘택홀 각각에 오믹 콘택층 및 배리어층을 차례로 형성하는 공정; 상기 제1 콘택홀 내에 형성된 배리어층 상에 투명 도전층을 형성하고 상기 제2 콘택홀 내에 형성된 배리어층 상에 화소 전극을 형성하는 공정; 및 상기 투명 도전층 상에 소스 전극을 형성하고 상기 화소 전극 상에 드레인 전극을 형성하는 공정을 포함하여 이루어진 박막 트랜지스터 기판의 제조방법을 제공한다. The present invention also provides a process for forming a gate electrode on a substrate and forming a gate line on the gate electrode; Forming a gate insulating film on the gate line, forming an active layer on the gate insulating film, and forming an etch stopper layer on the active layer; Forming a heat transfer layer on the etch stopper layer and irradiating a laser to crystallize the active layer; Removing the heat transfer layer and etching the active layer and the etch stopper layer to form an etch stopper having an active layer, a first contact hole and a second contact hole of a predetermined pattern; Sequentially forming an ohmic contact layer and a barrier layer in each of the first contact hole and the second contact hole; Forming a transparent conductive layer on the barrier layer formed in the first contact hole and forming a pixel electrode on the barrier layer formed in the second contact hole; And forming a source electrode on the transparent conductive layer and forming a drain electrode on the pixel electrode.

본 발명은 또한, 박막 트랜지스터 기판을 포함하여 이루어진 디스플레이 장치에 있어서, 상기 박막 트랜지스터 기판은, 기판 상에서 서로 교차하도록 배열된 게이트 라인 및 데이터 라인; 상기 게이트 라인의 아래에서 상기 게이트 라인과 연결되어 있는 게이트 전극; 상기 게이트 전극 상부에 형성된 액티브층; 상기 액티브층 상에 형성되며, 상기 액티브층의 소정 영역이 노출되도록 제1 콘택홀 및 제2 콘택홀을 구비하는 에치 스톱퍼; 상기 제1 콘택홀을 통해 상기 액티브층과 전기적으로 연결되는 소스 전극; 상기 제2 콘택홀을 통해 상기 액티브층과 전기적으로 연결되는 드레인 전극; 및 상기 드레인 전극의 하면에서 상기 드레인 전극과 연결되어 있는 화소 전극을 포함하여 이루어진 것을 특징으로 하는 디스플레이 장치를 제공한다. The present invention also provides a display device including a thin film transistor substrate, the thin film transistor substrate comprising: a gate line and a data line arranged to cross each other on a substrate; A gate electrode connected to the gate line below the gate line; An active layer formed on the gate electrode; An etch stopper formed on the active layer and having a first contact hole and a second contact hole to expose a predetermined region of the active layer; A source electrode electrically connected to the active layer through the first contact hole; A drain electrode electrically connected to the active layer through the second contact hole; And a pixel electrode connected to the drain electrode on a bottom surface of the drain electrode.

이상과 같은 본 발명에 따르면 다음과 같은 효과가 있다. According to the present invention as described above, the following effects can be obtained.

본 발명은 게이트 전극과 게이트 라인을 별도의 층으로 형성함과 더불어 레이저가 조사되는 게이트 전극은 얇은 두께로 형성하고 레이저가 조사되지 않는 게이트 라인은 두꺼운 두께로 형성함으로써, 레이저 조사에 의해서 게이트 절연막에 크랙이 발생하는 것을 방지하면서도 게이트 전극의 저항이 증가되는 것도 방지할 수 있는 효과가 있다. According to the present invention, the gate electrode and the gate line are formed as separate layers, and the gate electrode to which the laser is irradiated is formed to have a thin thickness, and the gate line to which the laser is not to be formed is formed to have a thick thickness. While preventing cracks from occurring, the resistance of the gate electrode is also increased.

본 발명은 또한 에치 스톱퍼에 제1 콘택홀 및 제2 콘택홀을 형성하여 액티브층과 소스/드레인 전극을 전기적으로 연결함과 더불어 화소 전극을 드레인 전극 아래에 형성하는 구성을 채택함으로써, 총 5회의 마스크 공정으로 기판 제조가 가능하게 되어 비용이 감소하고 생산성은 향상되는 효과가 있다. The present invention also adopts a configuration in which the first contact hole and the second contact hole are formed in the etch stopper to electrically connect the active layer and the source / drain electrode, and the pixel electrode is formed under the drain electrode. Substrate manufacturing allows the substrate to be manufactured, thereby reducing costs and improving productivity.

도 1a 내지 도 1e는 종래 레이저를 이용하여 액티브층을 결정화함으로써 박막 트래지스터 기판을 제조하는 제조공정을 도시한 공정 단면도이다.
도 2a는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 평면도이고, 도 2b는 도 2a의 A-A'라인의 단면도이고, 도 2c는 도 2a의 B-B'라인의 단면도이다.
도 3a 내지 도 3p는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조방법을 도시한 공정 단면도이다.1A to 1E are cross-sectional views illustrating a manufacturing process of manufacturing a thin film transistor substrate by crystallizing an active layer using a conventional laser.
FIG. 2A is a schematic plan view of a thin film transistor substrate according to an exemplary embodiment of the present invention, FIG. 2B is a cross-sectional view taken along line AA ′ of FIG. 2A, and FIG. 2C is a cross-sectional view taken along line BB ′ of FIG. 2A.
3A to 3P are cross-sectional views illustrating a method of manufacturing a thin film transistor substrate according to an exemplary embodiment of the present invention.

이하, 도면을 참조로 본 발명의 바람직한 실시예에 대해서 상세히 설명하기로 한다. Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the drawings.

도 2a는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 평면도이고, 도 2b는 도 2a의 A-A'라인의 단면도이고, 도 2c는 도 2a의 B-B'라인의 단면도이다. FIG. 2A is a schematic plan view of a thin film transistor substrate according to an exemplary embodiment of the present invention, FIG. 2B is a cross-sectional view taken along line AA ′ of FIG. 2A, and FIG. 2C is a cross-sectional view taken along line BB ′ of FIG. 2A.

도 2a에서 알 수 있듯이, 기판(100) 상에는 게이트 라인(120) 및 데이터 라인(190)이 서로 교차하도록 배열되어 있다. As can be seen in FIG. 2A, the gate line 120 and the data line 190 are arranged to cross each other on the substrate 100.

상기 게이트 라인(120)에는 게이트 전극(110)이 연결되어 있다. 상기 게이트 전극(110)은 상기 게이트 라인(120)과 상이한 층, 보다 구체적으로는 상기 게이트 라인(120)의 아래층에 형성되어 있다. The gate electrode 110 is connected to the gate line 120. The gate electrode 110 is formed on a layer different from the gate line 120, more specifically, on a lower layer of the gate line 120.

상기 데이터 라인(190)에는 소스 전극(192)이 연결되어 있고, 상기 소스 전극(192)과 소정 간격으로 이격되면서 드레인 전극(194)이 마주하고 있다. 상기 소스 전극(192)은 상기 데이터 라인(190)에서 분기되어 있다. The source electrode 192 is connected to the data line 190, and the drain electrode 194 faces each other while being spaced apart from the source electrode 192 by a predetermined interval. The source electrode 192 is branched from the data line 190.

상기 소스 전극(192) 및 드레인 전극(194)이 이격되어 있는 채널 영역에는 에치 스톱퍼(150)가 형성되어 있어, 상기 에치 스톱퍼(150)에 의해서 그 하부의 액티브층이 보호된다. An etch stopper 150 is formed in the channel region where the source electrode 192 and the drain electrode 194 are spaced apart from each other, and the active layer below the etch stopper 150 is protected.

상기 에치 스톱퍼(150)에는 제1 콘택홀(H1) 및 제2 콘택홀(H2)이 구비되어 있어, 상기 제1 콘택홀(H1)을 통해 상기 소스 전극(192)이 액티브층과 전기적으로 연결되고, 상기 제2 콘택홀(H2)을 통해 상기 드레인 전극(194)이 액티브층과 전기적으로 연결된다. The etch stopper 150 is provided with a first contact hole H1 and a second contact hole H2, so that the source electrode 192 is electrically connected to the active layer through the first contact hole H1. The drain electrode 194 is electrically connected to the active layer through the second contact hole H2.

상기 드레인 전극(194)에는 화소 전극(180)이 연결되어 있다. 상기 화소 전극(180)은 화소 영역에 형성되며, 별도의 콘택홀을 통해서 상기 드레인 전극(194)과 연결되는 것이 아니라 상기 드레인 전극(194)과 직접 연결되어 있다. 특히, 상기 화소 전극(180)은 상기 드레인 전극(194)의 아래에 형성되어 있어 상기 드레인 전극(194)의 하면과 직접 연결되어 있으며, 이와 같은 구성은 후술하는 단면도를 참조하면 용이하게 이해할 수 있을 것이다. The pixel electrode 180 is connected to the drain electrode 194. The pixel electrode 180 is formed in the pixel area, and is directly connected to the drain electrode 194 instead of being connected to the drain electrode 194 through a separate contact hole. In particular, the pixel electrode 180 is formed under the drain electrode 194 so that the pixel electrode 180 is directly connected to the bottom surface of the drain electrode 194. Such a configuration can be easily understood by referring to the cross-sectional view described below. will be.

도 2b는 도 2a의 A-A'라인의 단면도로서, 이는 박막 트랜지스터 영역의 단면을 보여주는 것이다. FIG. 2B is a cross-sectional view taken along the line AA ′ of FIG. 2A, which shows a cross section of the thin film transistor region.

도 2b에서 알 수 있듯이, 기판(100) 상에는 게이트 전극(110)이 형성되어 있고, 상기 게이트 전극(110) 상에 게이트 라인(120)이 형성되어 있다. As shown in FIG. 2B, a gate electrode 110 is formed on the substrate 100, and a gate line 120 is formed on the gate electrode 110.

상기 게이트 전극(110)은 상기 게이트 라인(120)의 아래에서부터 박막 트랜지스터 영역까지 연장되어 있고, 상기 게이트 라인(120)은 상기 게이트 전극(110)의 일단부 상에 형성되어 있다. The gate electrode 110 extends from the bottom of the gate line 120 to the thin film transistor region, and the gate line 120 is formed on one end of the gate electrode 110.

상기 게이트 라인(120)을 포함한 기판 전면에는 게이트 절연막(130)이 형성되어 있다. A gate insulating layer 130 is formed on the entire surface of the substrate including the gate line 120.

상기 게이트 절연막(130) 상에는 액티브층(140)이 형성되어 있다. The active layer 140 is formed on the gate insulating layer 130.

상기 액티브층(140)은 상기 게이트 전극(110)과 오버랩되도록 형성되어 있지만, 상기 게이트 라인(120)과는 오버랩되지 않도록 형성되는 것이 바람직하다. 이에 대해서 구체적으로 설명하면, 상기 액티브층(140)은 레이저 조사에 의해 결정화되기 때문에 상기 액티브층(140) 아래에 형성된 층들은 레이저 조사에 의해 영향을 받게 된다. 이와 같은 점을 고려할 때, 상기 액티브층(140) 아래에 상기 게이트 라인(120)을 형성하지 않음으로써 레이저 조사에 의해 상기 게이트 라인(120)이 영향을 받지 않도록 하는 것이 바람직하다. 그 경우, 상기 게이트 라인(120)의 스트레스에 의해서 그 위의 게이트 절연막(130)에 크랙이 발생할 가능성이 없기 때문에, 상기 게이트 라인(120)을 두껍게 형성할 수 있고, 그 결과 상기 게이트 전극(110)을 얇게 형성하여도 저항이 커지는 문제가 해소될 수 있다. Although the active layer 140 is formed to overlap the gate electrode 110, the active layer 140 may be formed so as not to overlap the gate line 120. Specifically, since the active layer 140 is crystallized by laser irradiation, the layers formed under the active layer 140 are affected by laser irradiation. In view of this, it is preferable that the gate line 120 is not affected by laser irradiation by not forming the gate line 120 under the active layer 140. In this case, since there is no possibility that cracks may occur in the gate insulating layer 130 thereon due to the stress of the gate line 120, the gate line 120 may be formed thick, and as a result, the gate electrode 110 may be formed. Even if the thin film is formed, the problem of increasing resistance can be solved.

상기 액티브층(140) 상에는 에치 스톱퍼(150)가 형성되어 있다. 상기 에치 스톱퍼(150)는 그 일측부에 제1 콘택홀(H1)을 구비하고 있고 그 타측부에 제2 콘택홀(H2)을 구비하고 있어, 상기 제1 콘택홀(H1) 및 제2 콘택홀(H2)에 의해서 상기 액티브층(140)의 소정 영역이 노출된다. An etch stopper 150 is formed on the active layer 140. The etch stopper 150 has a first contact hole H1 at one side thereof and a second contact hole H2 at the other side thereof, so that the first contact hole H1 and the second contact are provided. A predetermined region of the active layer 140 is exposed by the hole H2.

상기 제1 콘택홀(H1) 및 제2 콘택홀(H2) 각각에는 오믹 콘택층(160)과 배리어층(170)이 형성되어 있다. An ohmic contact layer 160 and a barrier layer 170 are formed in each of the first contact hole H1 and the second contact hole H2.

상기 오믹 콘택층(160)은 상기 액티브층(140)과 접하고 있고, 상기 배리어층(170)은 상기 오믹 콘택층(160) 위에 형성되어 있다. The ohmic contact layer 160 is in contact with the active layer 140, and the barrier layer 170 is formed on the ohmic contact layer 160.

상기 오믹 콘택층(160)은 전하의 이동장벽을 낮추는 기능을 하는 것으로서 불순물이 도핑된 반도체층으로 이루어진다. The ohmic contact layer 160 serves to lower the movement barrier of the charge, and is formed of a semiconductor layer doped with impurities.

상기 배리어층(170)은 상기 오믹 콘택층(160)과 후술하는 화소 전극(180) 사이의 콘택 특성을 개선시키는 기능을 하는 것으로서 소정의 금속층으로 이루어진다. The barrier layer 170 has a function of improving contact characteristics between the ohmic contact layer 160 and the pixel electrode 180 to be described later. The barrier layer 170 is formed of a predetermined metal layer.

통상의 박막 트랜지스터의 경우에는 상기 오믹 콘택층(160) 상에 소스 전극(192) 및 드레인 전극(194)이 형성되고, 상기 드레인 전극(194) 위에 화소 전극(180)이 형성되는 것이 일반적이다. 즉, 통상의 박막 트랜지스터의 경우에는 상기 오믹 콘택층(160)과 투명한 금속 산화물로 이루어지는 화소 전극(180) 사이에 드레인 전극(194)이 형성되기 때문에 상기 오믹 콘택층(160)과 화소 전극(180)이 직접 접촉하지 않게 되고 그에 따라 양자 사이의 콘택 저항 등의 문제가 발생하지 않는다. In a typical thin film transistor, a source electrode 192 and a drain electrode 194 are formed on the ohmic contact layer 160, and a pixel electrode 180 is formed on the drain electrode 194. That is, in the conventional thin film transistor, since the drain electrode 194 is formed between the ohmic contact layer 160 and the pixel electrode 180 made of a transparent metal oxide, the ohmic contact layer 160 and the pixel electrode 180 are formed. ) Is not in direct contact, and thus problems such as contact resistance between the two do not occur.

그에 반하여, 본 발명에 따른 박막 트랜지스터의 경우에는 화소 전극(180)이 드레인 전극(194) 아래에 형성되어 있기 때문에 상기 오믹 콘택층(160)과 화소 전극(180)이 직접 접촉할 수 있고 그에 따라 양자 사이의 콘택 저항 등의 문제가 발생할 수 있다. 따라서, 본 발명에서는, 상기 오믹 콘택층(160)과 화소 전극(180)이 직접 접촉하는 것을 차단하기 위해서, 양자 사이의 중간에 콘택 특성을 개선하기 위한 소정의 금속층으로 이루어진 배리어층(170)을 추가로 형성한 것이다. In contrast, in the thin film transistor according to the present invention, since the pixel electrode 180 is formed under the drain electrode 194, the ohmic contact layer 160 and the pixel electrode 180 may directly contact each other. Problems such as contact resistance between the two may occur. Therefore, in the present invention, in order to block direct contact between the ohmic contact layer 160 and the pixel electrode 180, a barrier layer 170 made of a predetermined metal layer for improving contact characteristics between the ohmic contact layer 160 and the pixel electrode 180 is provided. It was formed further.

상기 배리어층(170) 상에는 화소 전극(180) 및 투명 도전층(180a)이 형성되어 있다. The pixel electrode 180 and the transparent conductive layer 180a are formed on the barrier layer 170.

상기 화소 전극(180) 및 투명 도전층(180a)은 서로 이격형성되어 있다. 보다 구체적으로는, 상기 화소 전극(180)은 상기 제2 콘택홀(H2) 내의 배리어층(170) 위에 형성되어 있고, 상기 투명 도전층(180a)은 상기 제1 콘택홀(H1) 내의 배리어층(170) 위에 형성되어 있다. The pixel electrode 180 and the transparent conductive layer 180a are spaced apart from each other. More specifically, the pixel electrode 180 is formed on the barrier layer 170 in the second contact hole H2, and the transparent conductive layer 180a is a barrier layer in the first contact hole H1. It is formed on 170.

상기 화소 전극(180)은 상기 배리어층(170) 위에서부터 화소영역으로 연장되어 있고, 상기 투명 도전층(180a)은 상기 배리어층(170) 위에서부터 데이터 라인(도 2a의 도면부호 190 참조)을 따라 연장되어 있다. 특히, 상기 투명 도전층(180a)은 데이터 라인(190) 및 소스 전극(192)의 패턴 형성 공정과 동시에 형성되며, 그에 따라 상기 투명 도전층(180a)은 데이터 라인(190) 및 소스 전극(192)과 동일한 패턴으로 형성되어 있다. 이에 대해서는 후술하는 제조 공정을 참조하면 용이하게 이해할 수 있을 것이다. The pixel electrode 180 extends from the barrier layer 170 to the pixel region, and the transparent conductive layer 180a is connected to the data line (see reference numeral 190 of FIG. 2A) from above the barrier layer 170. Extend along. In particular, the transparent conductive layer 180a is formed at the same time as the pattern forming process of the data line 190 and the source electrode 192, so that the transparent conductive layer 180a is formed of the data line 190 and the source electrode 192. It is formed in the same pattern as). This will be easily understood with reference to the manufacturing process described later.

이와 같은 화소 전극(180) 및 투명 도전층(180a)은 서로 동일한 물질로 동일한 공정에 의해 형성된다. 다만, 상기 투명 도전층(180a)은 형성하지 않을 수도 있다. The pixel electrode 180 and the transparent conductive layer 180a are formed of the same material by the same process. However, the transparent conductive layer 180a may not be formed.

상기 투명 도전층(180a) 상에는 소스 전극(192)이 형성되어 있고, 상기 화소 전극(180) 상에는 드레인 전극(194)이 형성되어 있다. A source electrode 192 is formed on the transparent conductive layer 180a, and a drain electrode 194 is formed on the pixel electrode 180.

상기 소스 전극(192)은 상기 데이터 라인(190)에서 연장된 것으로서, 전술한 바와 같이, 소스 전극(192)과 데이터 라인(190)의 전체 패턴은 상기 투명 도전층(180a)과 동일한 패턴으로 이루어진다. The source electrode 192 extends from the data line 190. As described above, the entire pattern of the source electrode 192 and the data line 190 has the same pattern as the transparent conductive layer 180a. .

상기 드레인 전극(194)은 상기 소스 전극(192)과 마주하도록 형성되며, 이와 같은 드레인 전극(194)은 화소 전극(180)과 동일한 패턴으로 형성되지 않는다. 즉, 드레인 전극(194)이 화소 전극(180)과 동일한 패턴으로 형성되면 상기 드레인 전극(194)이 화소 영역 내에 형성되는 것이므로, 이 경우 디스플레이 장치의 개구율이 떨어지게 된다. 따라서, 상기 드레인 전극(194)은 화소 영역 내로 연장되지 않는다. The drain electrode 194 is formed to face the source electrode 192, and the drain electrode 194 is not formed in the same pattern as the pixel electrode 180. That is, when the drain electrode 194 is formed in the same pattern as the pixel electrode 180, since the drain electrode 194 is formed in the pixel area, the aperture ratio of the display device is decreased in this case. Thus, the drain electrode 194 does not extend into the pixel region.

상기 소스 전극(192)과 드레인 전극(194) 상에는 보호막(200)이 형성되어 있다. 상기 보호막(200)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)과 같은 무기막으로 이루어질 수도 있고, 아크릴과 같은 유기막으로 이루어질 수도 있다. The passivation layer 200 is formed on the source electrode 192 and the drain electrode 194. The passivation layer 200 may be made of an inorganic film such as silicon oxide film (SiOx) or silicon nitride film (SiNx), or may be made of an organic film such as acrylic.

상기 보호막(200)은 상기 소스 전극(192)과 드레인 전극(194) 상에는 형성되지만, 상기 화소 전극(180) 상에는 형성되지 않는다. The passivation layer 200 is formed on the source electrode 192 and the drain electrode 194, but is not formed on the pixel electrode 180.

이상과 같이, 본 발명은 게이트 전극(110)과 게이트 라인(120)을 별도의 층으로 형성함으로써, 비록 게이트 전극(110)의 두께를 얇게 형성한다 하더라도 저저항 배선인 상기 게이트 라인(120)에 의해서 게이트 전극(110)의 저항이 증가되는 문제를 해소할 수 있다. 즉, 전술한 바와 같이, 레이저가 조사되는 게이트 전극(110)은 얇게 형성하여 게이트 절연막(130)에 크랙이 발생하는 문제를 방지하면서 이와 같은 얇은 두께의 게이트 전극(110)을 상대적으로 두꺼운 두께의 게이트 라인(120)에 연결함으로써 게이트 전극(110)의 저항을 낮출 수 있게 된다. As described above, according to the present invention, the gate electrode 110 and the gate line 120 are formed in separate layers, so that the gate line 120 is a low resistance wire even though the thickness of the gate electrode 110 is thin. As a result, the resistance of the gate electrode 110 may be increased. That is, as described above, the gate electrode 110 to which the laser is irradiated is formed thin so as to prevent the cracks from occurring in the gate insulating layer 130. By connecting to the gate line 120, the resistance of the gate electrode 110 can be lowered.

따라서, 상기 게이트 전극(110)은 상기 게이트 라인(120)에 비하여 상대적으로 얇은 두께로 형성하며, 예로서, 상기 게이트 전극(110)은 1000Å이하의 두께로 형성하고, 상기 게이트 라인(120)은 2500 ~ 3000Å 범위의 두께로 형성할 수 있다. Therefore, the gate electrode 110 is formed to a relatively thin thickness compared to the gate line 120, for example, the gate electrode 110 is formed to a thickness of less than 1000Å, the gate line 120 is It can be formed to a thickness in the range of 2500 to 3000 mm 3.

도 2c는 도 2a의 B-B'라인의 단면도로서, 이는 박막 트랜지스터 이외의 영역의 단면을 보여주는 것이다. FIG. 2C is a cross sectional view taken along the line BB ′ of FIG. 2A, which shows a cross section of a region other than the thin film transistor.

도 2c에서 알 수 있듯이, 기판(100) 상에는 게이트 라인(120)이 형성되어 있고, 상기 게이트 라인(120)을 포함한 기판 전면에는 게이트 절연막(130)이 형성되어 있다. As shown in FIG. 2C, a gate line 120 is formed on the substrate 100, and a gate insulating layer 130 is formed on the entire surface of the substrate including the gate line 120.

상기 게이트 절연막(130) 상에는 화소 전극(180) 및 투명 도전층(180a)이 서로 이격되어 형성되어 있다. The pixel electrode 180 and the transparent conductive layer 180a are spaced apart from each other on the gate insulating layer 130.

상기 투명 도전층(180a) 상에는 데이터 라인(190)이 형성되어 있으며, 특히, 상기 투명 도전층(180a)과 데이터 라인(190)은 동일한 패턴으로 형성된다. The data line 190 is formed on the transparent conductive layer 180a. In particular, the transparent conductive layer 180a and the data line 190 are formed in the same pattern.

상기 데이터 라인(190) 상에 보호막(200)이 형성되어 있다. 다만, 상기 보호막(200)은 상기 화소 전극(180) 상에는 형성되어 있지 않다. The passivation layer 200 is formed on the data line 190. However, the passivation layer 200 is not formed on the pixel electrode 180.

도 3a 내지 도 3p는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조방법을 도시한 공정 단면도로서, 이는 도 2a의 A-A'라인의 단면에 해당한다. 3A to 3P are cross-sectional views illustrating a method of manufacturing a thin film transistor substrate according to an exemplary embodiment of the present invention, which corresponds to a cross section taken along the line AA ′ of FIG. 2A.

우선, 도 3a에서 알 수 있듯이, 기판(100) 상에 게이트 전극층(110a)을 형성하고, 상기 게이트 전극층(110a) 상에 게이트 라인층(120a)을 형성하고, 상기 게이트 라인(120a) 상에 제1 포토 레지스트층(301a)을 형성한 후, 상기 제1 포토 레지스트층(301a) 상에서 하프톤 마스크(350)를 이용하여 광을 조사한다. First, as shown in FIG. 3A, the gate electrode layer 110a is formed on the substrate 100, the gate line layer 120a is formed on the gate electrode layer 110a, and the gate line 120a is formed on the substrate 100. After the first photoresist layer 301a is formed, light is irradiated onto the first photoresist layer 301a using the halftone mask 350.

상기 하프톤 마스크(350)는 광이 투과하지 못하는 비투과영역(351), 광의 일부만이 투과하는 반투과영역(353), 및 광이 전부 투과하는 투과영역(355)을 구비한다. The halftone mask 350 includes a non-transmissive region 351 through which light cannot transmit, a semi-transmissive region 353 through which only a part of the light passes, and a transmissive region 355 through which all of the light passes.

다음, 도 3b에서 알 수 있듯이, 광이 조사된 상기 제1 포토 레지스트층(301a)을 현상하여 제1 포토 레지스트 패턴(301)을 형성한다. 3B, the first photoresist layer 301a irradiated with light is developed to form a first photoresist pattern 301.

상기 제1 포토 레지스트층(301a)을 현상하면, 상기 하프톤 마스크(350)의 비투과영역(351)에 대응하는 제1 포토 레지스트층은 그대로 잔존하고, 상기 하프톤 마스크(350)의 반투과영역(353)에 대응하는 제1 포토 레지스트층은 일부만이 잔존하고, 상기 하프톤 마스크(350)의 투과영역(355)에 대응하는 제1 포토 레지스트층은 모두 제거되어, 도시된 바와 같이, 단차를 가진 제1 포토 레지스트 패턴(301)이 형성된다. When the first photoresist layer 301a is developed, the first photoresist layer corresponding to the non-transmissive region 351 of the halftone mask 350 remains as it is, and the semi-transmissive region of the halftone mask 350 is maintained. Only a portion of the first photoresist layer corresponding to (353) remains, and all of the first photoresist layers corresponding to the transmission region 355 of the halftone mask 350 are removed. Excitation first photoresist pattern 301 is formed.

다음, 도 3c에서 알 수 있듯이, 상기 제1 포토 레지스트 패턴(301)을 마스크로 하여, 상기 게이트 전극층(110a) 및 게이트 라인층(120a)을 식각한다. 그리하면, 게이트 전극(110) 패턴이 형성된다. 3C, the gate electrode layer 110a and the gate line layer 120a are etched using the first photoresist pattern 301 as a mask. Thus, the gate electrode 110 pattern is formed.

다음, 도 3d에서 알 수 있듯이, 상기 제1 포토 레지스트 패턴(301)을 애싱(ashing) 처리한다. 그리하면, 상기 제1 포토 레지스트 패턴(301)의 폭과 높이가 줄어들게 되어, 전술한 하프톤 마스크(350)의 비투과영역(351)에 대응하는 부분만이 잔존하게 된다. Next, as shown in FIG. 3D, the first photoresist pattern 301 is ashed. As a result, the width and the height of the first photoresist pattern 301 are reduced, so that only a portion corresponding to the non-transmissive region 351 of the halftone mask 350 described above remains.

다음, 도 3e에서 알 수 있듯이, 상기 애싱 처리된 제1 포토 레지스트 패턴(301)을 마스크로 하여 상기 게이트 라인층(120a)을 추가로 식각한 후, 상기 제1 포토 레지스트 패턴(301)을 스트립(strip)한다. 그리하면, 게이트 라인(120) 패턴이 형성된다. 3E, the gate line layer 120a is further etched using the ashed first photoresist pattern 301 as a mask, and then the first photoresist pattern 301 is stripped. (strip) Thus, the gate line 120 pattern is formed.

이상과 같이, 도 3a 내지 도 3e에 따른 하프톤 마스크 공정(제1 마스크 공정)을 통해서, 기판(100) 상에 서로 상이한 패턴으로 게이트 전극(110)과 게이트 라인(120)을 형성할 수 있다. 다만, 반드시 그에 한정되는 것은 아니고, 기판(100) 상에 마스크 공정을 통해 게이트 전극(110)을 패턴 형성하고, 그 후에 별도의 마스크 공정을 통해 게이트 라인(120)을 패턴 형성할 수도 있다. As described above, through the halftone mask process (first mask process) according to FIGS. 3A to 3E, the gate electrode 110 and the gate line 120 may be formed on the substrate 100 in different patterns. . However, the present invention is not limited thereto, and the gate electrode 110 may be patterned on the substrate 100 through a mask process, and then the gate line 120 may be patterned through a separate mask process.

여기서, 본 명세서에서 사용하는 "마스크 공정"은 패턴 형성을 위한 물질층을 도포하고 그 위에 포토 레지스트층을 도포한 후 마스크를 이용하여 노광한 후 현상하여 포토 레지스트 패턴을 형성하고, 포토 레지스트 패턴을 이용하여 상기 물질층을 식각하여 소정 패턴을 형성한 후 포토 레지스트 패턴을 스트립하는 일련의 공정을 의미한다. Here, the "mask process" used in the present specification is to apply a layer of material for pattern formation, a photoresist layer is applied thereon, and then exposed using a mask to develop a photoresist pattern to form a photoresist pattern, By etching the material layer to form a predetermined pattern means a series of processes for stripping the photoresist pattern.

다음, 도 3f에서 알 수 있듯이, 상기 게이트 라인(120) 상에 게이트 절연막(130)을 형성하고, 상기 게이트 절연막(130) 상에 액티브층(140a)을 형성하고, 상기 액티브층(140a) 상에 에치 스톱퍼층(150a)을 형성한다. Next, as shown in FIG. 3F, a gate insulating layer 130 is formed on the gate line 120, an active layer 140a is formed on the gate insulating layer 130, and the active layer 140a is formed on the gate line 130. An etch stopper layer 150a is formed in the etch stopper layer 150a.

다음, 도 3g에서 알 수 있듯이, 상기 에치 스톱퍼층(150a) 상에 열전달층(400)을 형성한 후, 레이저를 조사하여 상기 액티브층(140a)을 결정화한다. Next, as can be seen in Figure 3g, after forming the heat transfer layer 400 on the etch stopper layer (150a), the laser is irradiated to crystallize the active layer (140a).

상기 레이저는 적외선 레이저를 이용할 수 있다. The laser may use an infrared laser.

상기 액티브층(140a)은 최종적으로 소정 형태로 패턴 형성되므로 레이저를 조사하여 액티브층(140a) 전체를 결정화할 필요는 없고, 최종 패턴을 고려하여 상기 액티브층(140a)의 소정 영역만을 결정화한다. 따라서, 레이저의 에너지를 상기 액티브층(140a)에 전달하는 역할을 하는 열전달층(400)은 상기 액티브층(140a)의 결정화 영역을 고려하여 패턴 형성한다. Since the active layer 140a is finally patterned in a predetermined shape, it is not necessary to crystallize the entire active layer 140a by irradiating a laser, but only a predetermined region of the active layer 140a is crystallized in consideration of the final pattern. Therefore, the heat transfer layer 400, which transfers energy of the laser to the active layer 140a, is patterned in consideration of the crystallization region of the active layer 140a.

또한, 레이저를 조사할 때, 레이저가 상기 게이트 라인(120)에 조사되면 게이트 라인(120)에 스트레스가 가해져 게이트 라인(120) 상에 형성된 게이트 절연막(130)에 크랙(crack)이 발생할 수 있기 때문에, 상기 게이트 라인(120)에는 레이저가 조사되지 않도록 할 필요가 있다. 따라서, 상기 열전달층(400)은 상기 게이트 라인(120)과 오버랩되지 않도록 패턴 형성하는 것이 바람직하다. In addition, when the laser is irradiated, if the laser is irradiated to the gate line 120 may be stressed on the gate line 120 may cause cracks in the gate insulating film 130 formed on the gate line 120 Therefore, it is necessary to prevent the laser beam from being irradiated to the gate line 120. Therefore, the heat transfer layer 400 may be formed in a pattern so as not to overlap with the gate line 120.

이와 같은 열전달층(400)은 몰리브덴과 같은 금속을 이용하여 마스크 공정(제2 마스크 공정)을 통해 패턴 형성할 수 있다. The heat transfer layer 400 may be patterned through a mask process (second mask process) using a metal such as molybdenum.

이와 같이, 본 발명에 따르면, 게이트 전극(110)에는 그 위치상 적외선 레이저가 조사될 수밖에 없기 때문에 게이트 전극(110)의 두께를 얇게 형성하여 그 위의 게이트 절연막(130)에 크랙이 발생하는 것을 방지하며, 그 대신에 게이트 라인(120)에는 적외선 레이저가 조사되지 않기 때문에 게이트 라인(120)의 두께를 두껍게 형성하여 상기 게이트 전극(110)의 저항 증가를 방지할 수 있게 된다. As described above, according to the present invention, since the infrared laser is irradiated to the gate electrode 110 in position, the thickness of the gate electrode 110 is made thin so that cracks are generated in the gate insulating layer 130 thereon. In addition, since the infrared ray is not irradiated to the gate line 120, the thickness of the gate line 120 is formed to be thick, thereby preventing an increase in resistance of the gate electrode 110.

다음, 도 3h에서 알 수 있듯이, 상기 열전달층(400)을 제거한 후, 상기 에치 스톱퍼층(150a) 상에 제2 포토 레지스트 패턴(302)을 형성한다. Next, as shown in FIG. 3H, after the heat transfer layer 400 is removed, a second photoresist pattern 302 is formed on the etch stopper layer 150a.

상기 제2 포토 레지스트 패턴(302)은 전술한 도 3a 및 도 3b에서와 유사하게 하프톤 마스크를 이용한 노광 공정 및 현상 공정에 의해 단차를 가진 패턴으로 형성할 수 있다. The second photoresist pattern 302 may be formed in a pattern having a step by an exposure process and a development process using a halftone mask similar to those of FIGS. 3A and 3B described above.

다음, 도 3i에서 알 수 있듯이, 상기 제2 포토 레지스트 패턴(302)을 마스크로 이용하여 상기 액티브층(140a) 및 에치 스톱퍼층(150a)을 식각함으로써, 소정 패턴의 액티브층(140) 및 에치 스톱퍼(150)를 형성한다. Next, as shown in FIG. 3I, the active layer 140a and the etch stopper layer 150a are etched using the second photoresist pattern 302 as a mask to etch the active layer 140 and the etch of a predetermined pattern. The stopper 150 is formed.

즉, 전술한 도 3c 내지 도 3e에서와 유사하게, 우선, 상기 제2 포토 레지스트 패턴(302)을 마스크로 이용하여 상기 액티브층(140a) 및 에치 스톱퍼층(150a)을 동시에 식각하여 소정 패턴의 액티브층(140)을 형성한다. 그 후, 상기 제2 포토 레지스트 패턴(302)을 애싱처리한 후, 애싱처리한 제2 포토 레지스트 패턴(302)을 마스크로 하여 상기 에치 스톱퍼층(150a)을 식각함으로써 제1 콘택홀(H1) 및 제2 콘택홀(H2)을 구비하는 에치 스톱퍼(150)를 형성한다. 그 후, 상기 제2 포토 레지스트 패턴(302)을 스트립함으로써, 도 3i에 도시된 바와 같은 소정 패턴의 액티브층(140) 및 에치 스톱퍼(150)를 얻을 수 있다. 3C to 3E, first, the active layer 140a and the etch stopper layer 150a are simultaneously etched using the second photoresist pattern 302 as a mask. The active layer 140 is formed. Thereafter, the second photoresist pattern 302 is subjected to ashing, and then the etch stopper layer 150a is etched using the ashed second photoresist pattern 302 as a mask to form the first contact hole H1. And an etch stopper 150 having a second contact hole H2. Thereafter, by stripping the second photoresist pattern 302, an active layer 140 and an etch stopper 150 having a predetermined pattern as shown in FIG. 3I may be obtained.

이상과 같이, 도 3h 내지 도 3i에 따른 하프톤 마스크 공정(제3 마스크 공정)을 통해서, 소정 패턴의 액티브층(140) 및 에치 스톱퍼(150)를 형성할 수 있지만, 반드시 그에 한정되는 것은 아니다. As described above, the active layer 140 and the etch stopper 150 having a predetermined pattern may be formed through the halftone mask process (third mask process) according to FIGS. 3H to 3I, but embodiments are not limited thereto. .

다음, 도 3j에서 알 수 있듯이, 상기 기판 전면에 오믹 콘택층(160a) 및 배리어층(170a)을 차례로 형성한다. Next, as shown in FIG. 3J, an ohmic contact layer 160a and a barrier layer 170a are sequentially formed on the entire surface of the substrate.

즉, 상기 오믹 콘택층(160a)은 상기 제1 콘택홀(H1)과 제2 콘택홀(H2) 내부의 액티브층(140), 에치 스톱퍼(150), 및 게이트 절연막(130) 상에 형성되고, 상기 배리어층(170a)은 상기 오믹 콘택층(160a) 상에 형성된다. That is, the ohmic contact layer 160a is formed on the active layer 140, the etch stopper 150, and the gate insulating layer 130 in the first contact hole H1 and the second contact hole H2. The barrier layer 170a is formed on the ohmic contact layer 160a.

다음, 도 3k에서 알 수 있듯이, 상기 배리어층(170a) 상의 전면에 제3 포토 레지스트층(303a)을 형성한다. 이 경우, 상기 제3 포토 레지스트층(303a)은 상기 제1 콘택홀(H1)과 제2 콘택홀(H2) 내부에도 형성되며, 특히, 그 구조상 제1 콘택홀(H1)과 제2 콘택홀(H2) 내부에 형성된 제3 포토 레지스트층(303a)의 전체 높이는 다른 부분에 형성된 제3 포토 레지스트층(303a)의 전체 높이보다 높게 된다. 3K, a third photoresist layer 303a is formed on the entire surface of the barrier layer 170a. In this case, the third photoresist layer 303a is also formed inside the first contact hole H1 and the second contact hole H2, and in particular, the first contact hole H1 and the second contact hole are structurally formed. The overall height of the third photoresist layer 303a formed inside (H2) is higher than the overall height of the third photoresist layer 303a formed on the other portion.

다음, 도 3l에서 알 수 있듯이, 상기 제3 포토 레지스트층(303a)을 애싱(ashing) 처리하여 소정의 제3 포토 레지스트 패턴(303)을 형성한다. Next, as shown in FIG. 3L, the third photoresist layer 303a is ashed to form a predetermined third photoresist pattern 303.

전술한 바와 같이, 제1 콘택홀(H1)과 제2 콘택홀(H2) 내부에 형성된 제3 포토 레지스트층(303a)의 전체 높이는 다른 부분에 형성된 제3 포토 레지스트층(303a)의 전체 높이보다 높게 되므로, 애싱 처리 공정을 수행하면 상기 제1 콘택홀(H1)과 제2 콘택홀(H2) 내부에 형성된 제3 포토 레지스트층(303a) 만이 잔존하여 소정의 제3 포토 레지스트 패턴(303)이 형성된다. As described above, the overall height of the third photoresist layer 303a formed in the first contact hole H1 and the second contact hole H2 is greater than the overall height of the third photoresist layer 303a formed in the other portion. Since the ashing process is performed, only the third photoresist layer 303a formed in the first contact hole H1 and the second contact hole H2 remains, so that the predetermined third photoresist pattern 303 remains. Is formed.

이와 같이 본 발명에 따르면 별도의 마스크 공정을 수행하지 않아도 소정의 제3 포토 레지스트 패턴(303)을 얻을 수 있게 된다. As described above, according to the present invention, the predetermined third photoresist pattern 303 may be obtained without performing a separate mask process.

다음, 도 3m에서 알 수 있듯이, 상기 제3 포토 레지스트 패턴(303)을 마스크로 하여 상기 오믹 콘택층(160a) 및 배리어층(170a)을 식각한 후, 상기 제3 포토 레지스트 패턴(303)을 제거한다. 3M, the ohmic contact layer 160a and the barrier layer 170a are etched using the third photoresist pattern 303 as a mask, and then the third photoresist pattern 303 is etched. Remove

그리하면, 상기 제1 콘택홀(H1)과 제2 콘택홀(H2) 내부에 형성된 소정 패턴의 오믹 콘택층(160) 및 배리어층(170)을 얻을 수 있다. Thus, the ohmic contact layer 160 and the barrier layer 170 having a predetermined pattern formed in the first contact hole H1 and the second contact hole H2 may be obtained.

다음, 도 3n에서 알 수 있듯이, 상기 제1 콘택홀(H1) 내부에 형성된 배리어층(170) 상에 투명 도전층(180a) 및 소스 전극(192)을 형성함과 더불어 상기 제2 콘택홀(H2) 내부에 형성된 배리어층(170) 상에 화소 전극(180) 및 드레인 전극(194)을 형성한다. Next, as shown in FIG. 3N, the transparent conductive layer 180a and the source electrode 192 are formed on the barrier layer 170 formed in the first contact hole H1, and the second contact hole ( The pixel electrode 180 and the drain electrode 194 are formed on the barrier layer 170 formed inside H2.

이와 같은 투명 도전층(180a)과 소스 전극(192), 및 화소 전극(180)과 드레인 전극(194)은 마스크 공정(제4 마스크 공정)을 통해 형성할 수 있다. The transparent conductive layer 180a, the source electrode 192, and the pixel electrode 180 and the drain electrode 194 may be formed through a mask process (a fourth mask process).

즉, 상기 배리어층(170)을 포함한 기판 전면에 투명 도전층(180a) 및 화소 전극(180)용 도전물질층을 형성하고, 그 위에 소스 전극(192) 및 드레인 전극(194)용 전극층을 형성한 후, 마스크 공정(제4 마스크 공정)을 이용함으로써, 도 3n에 도시된 바와 같은, 소정 패턴의 투명 도전층(180a) 및 그 위의 소스 전극(192)을 형성함과 더불어 소정 패턴의 화소 전극(180) 및 그 위의 드레인 전극(194)을 형성할 수 있다. That is, the transparent conductive layer 180a and the conductive material layer for the pixel electrode 180 are formed on the entire surface of the substrate including the barrier layer 170, and the electrode layers for the source electrode 192 and the drain electrode 194 are formed thereon. After that, by using a mask process (fourth mask process), as shown in FIG. 3N, a transparent conductive layer 180a having a predetermined pattern and a source electrode 192 thereon are formed, and a pixel having a predetermined pattern is formed. The electrode 180 and the drain electrode 194 thereon may be formed.

다음, 도 3o에서 알 수 있듯이, 상기 소스 전극(192) 및 드레인 전극(194) 상에 보호막(200)을 형성한다. Next, as shown in FIG. 3O, the passivation layer 200 is formed on the source electrode 192 and the drain electrode 194.

상기 보호막(200)은 화소 영역 내에는 형성하지 않는다. 즉, 상기 보호막(200)은 오픈부(210)를 구비하도록 패턴 형성하며, 상기 오픈부(210)에 의해서 화소 영역 내의 드레인 전극(194)이 노출된다. 이와 같은 보호막(200)은 마스크 공정(제5 마스크 공정)을 통해 형성한다. The passivation layer 200 is not formed in the pixel area. That is, the passivation layer 200 is patterned to include the open part 210, and the drain electrode 194 in the pixel area is exposed by the open part 210. Such a protective film 200 is formed through a mask process (a fifth mask process).

다음, 도 3p에서 알 수 있듯이, 상기 보호막(200)을 마스크로 하여 상기 오픈부(210)에 형성된 드레인 전극(194)을 제거한다. 그리하면, 화소 영역에 화소 전극(180)이 노출되면서, 도 2b와 같은 구조의 박막 트랜지스터 기판이 완성된다. Next, as shown in FIG. 3P, the drain electrode 194 formed in the open part 210 is removed using the passivation layer 200 as a mask. Then, the pixel electrode 180 is exposed to the pixel region, thereby completing a thin film transistor substrate having a structure as shown in FIG. 2B.

이상과 같은 본 발명에 따른 박막 트랜지스터 기판은 2회의 하프톤 마스크 공정을 포함하여 총 5회의 마스크 공정을 거쳐서 제조됨을 알 수 있는 바, 마스크 공정 회수가 종래의 방식에 비하여 줄어들어 그만큼 비용이 감소하고 생산성은 향상될 수 있다. As described above, it can be seen that the thin film transistor substrate according to the present invention is manufactured through a total of five mask processes including two halftone mask processes. Thus, the number of mask processes is reduced compared to the conventional method, thereby reducing the cost and productivity. Can be improved.

이상 설명한 본 발명에 따른 박막 트랜지스터 기판은 액정표시장치 또는 유기발광장치 등과 같은 다양한 디스플레이 장치에 적용될 수 있다. The thin film transistor substrate according to the present invention described above may be applied to various display devices such as a liquid crystal display device or an organic light emitting device.

액정표시장치는 서로 대향하는 박막 트랜지스터 기판과 컬러 필터 기판, 및 상기 양 기판 사이에 형성된 액정층을 포함하여 이루어지며, 이때, 상기 컬러 필터 기판과 대향하는 박막 트랜지스터 기판으로서 전술한 도 2a 내지 도 2c에 도시된 박막 트랜지스터 기판이 적용될 수 있다. The liquid crystal display device includes a thin film transistor substrate facing each other, a color filter substrate, and a liquid crystal layer formed between the two substrates, wherein the thin film transistor substrate facing the color filter substrate is described above with reference to FIGS. 2A to 2C. The thin film transistor substrate shown in may be applied.

이와 같은 본 발명에 따른 박막 트랜지스터 기판이 적용되는 액정표시장치는 TN(Twisted Nematic)모드, VA(Vertical Alignment) 모드, IPS(In-Plane Switching) 모드, FFS(Fringe Field Switching) 모드 등 당업계에 공지된 다양한 방식을 포함할 수 있다. Such a liquid crystal display device to which a thin film transistor substrate according to the present invention is applied may be used in the art, such as twisted nematic (TN) mode, vertical alignment (VA) mode, in-plane switching (IPS) mode, and fringe field switching (FFS) mode. It may include various known methods.

또한, 유기발광장치는 전술한 도 2a 내지 도 2c에 도시된 박막 트랜지스터 기판 상에 발광층을 포함하여 이루어지며, 보다 구체적으로는 상기 화소 전극(180) 상에 발광층이 형성되고, 상기 발광층 상에 대향 전극이 형성된다. In addition, the organic light emitting device includes a light emitting layer on the thin film transistor substrate illustrated in FIGS. 2A to 2C described above, and more specifically, a light emitting layer is formed on the pixel electrode 180, and faces the light emitting layer. An electrode is formed.

상기 발광층은 정공주입층, 정공수송층, 발광부, 전자수송층, 전자주입층이 차례로 적층된 구조로 형성될 수 있으며, 다만, 상기 정공주입층, 정공수송층, 전자수송층 및 전자주입층 중 하나 이상의 층은 생략이 가능하다. The light emitting layer may be formed of a structure in which a hole injection layer, a hole transport layer, a light emitting part, an electron transport layer, and an electron injection layer are sequentially stacked, but one or more layers of the hole injection layer, the hole transport layer, the electron transport layer, and the electron injection layer May be omitted.

이와 같은 유기발광장치는 당업계에 공지된 다양한 형태로 변경될 수 있다. Such an organic light emitting device may be modified in various forms known in the art.

100: 기판 110: 게이트 전극
120: 게이트 라인 130: 게이트 절연막
140: 액티브층 150: 에치 스톱퍼
160: 오믹 콘택층 170: 배리어층
180: 화소 전극 180a: 투명 도전층
190: 데이터 라인 192: 소스 전극
194: 드레인 전극 200: 보호막
301, 302, 303: 제1, 제2, 제3 포토 레지스트 패턴
350: 하프톤 마스크 400: 열전달층100 substrate 110 gate electrode
120: gate line 130: gate insulating film
140: active layer 150: etch stopper
160: ohmic contact layer 170: barrier layer
180: pixel electrode 180a: transparent conductive layer
190: data line 192: source electrode
194: drain electrode 200: protective film
301, 302, and 303: first, second and third photoresist patterns
350: halftone mask 400: heat transfer layer

Claims (10)

기판 상에서 서로 교차하도록 배열된 게이트 라인 및 데이터 라인;
상기 게이트 라인의 아래에서 상기 게이트 라인과 연결되어 있는 게이트 전극;
상기 게이트 전극 상부에 형성된 액티브층;
상기 액티브층 상에 형성되며, 상기 액티브층의 소정 영역이 노출되도록 제1 콘택홀 및 제2 콘택홀을 구비하는 에치 스톱퍼;
상기 제1 콘택홀을 통해 상기 액티브층과 전기적으로 연결되는 소스 전극;
상기 제2 콘택홀을 통해 상기 액티브층과 전기적으로 연결되는 드레인 전극; 및
상기 드레인 전극의 하면에서 상기 드레인 전극과 연결되어 있는 화소 전극을 포함하여 이루어진 것을 특징으로 하는 박막 트랜지스터 기판. A gate line and a data line arranged to cross each other on the substrate;
A gate electrode connected to the gate line below the gate line;
An active layer formed on the gate electrode;
An etch stopper formed on the active layer and having a first contact hole and a second contact hole to expose a predetermined region of the active layer;
A source electrode electrically connected to the active layer through the first contact hole;
A drain electrode electrically connected to the active layer through the second contact hole; And
And a pixel electrode connected to the drain electrode on a bottom surface of the drain electrode. 제1항에 있어서,
상기 제1 콘택홀 내부에는 상기 액티브층과 연결되는 오믹 콘택층이 형성되어 있고, 상기 오믹 콘택층 상에는 배리어층이 형성되어 있고, 상기 배리어층 상에는 투명 도전층이 형성되어 있고, 상기 투명 도전층 상에 상기 소스 전극이 형성되어 있는 것을 특징으로 하는 박막 트랜지스터 기판. The method of claim 1,
An ohmic contact layer connected to the active layer is formed in the first contact hole, a barrier layer is formed on the ohmic contact layer, a transparent conductive layer is formed on the barrier layer, and is formed on the transparent conductive layer. The thin film transistor substrate characterized in that the source electrode is formed on. 제2항에 있어서,
상기 투명 도전층은 상기 소스 전극 및 데이터 라인과 동일한 패턴으로 형성된 것을 특징으로 하는 박막 트랜지스터 기판. The method of claim 2,
The transparent conductive layer is a thin film transistor substrate, characterized in that formed in the same pattern as the source electrode and the data line. 제1항에 있어서,
상기 제2 콘택홀 내부에는 상기 액티브층과 연결되는 오믹 콘택층이 형성되어 있고, 상기 오믹 콘택층 상에는 배리어층이 형성되어 있고, 상기 배리어층 상에 상기 화소 전극이 형성되어 있고, 상기 화소 전극 상에 상기 드레인 전극이 형성되어 있는 것을 특징으로 하는 박막 트랜지스터 기판. The method of claim 1,
An ohmic contact layer connected to the active layer is formed in the second contact hole, a barrier layer is formed on the ohmic contact layer, the pixel electrode is formed on the barrier layer, and the pixel electrode is disposed on the pixel electrode. The drain electrode is formed in the thin film transistor substrate, characterized in that. 제1항에 있어서,
상기 화소 전극을 노출시키면서 상기 소스 전극 및 드레인 전극 상에 보호막이 형성되어 있는 것을 특징으로 하는 박막 트랜지스터 기판. The method of claim 1,
A thin film transistor substrate, wherein a protective film is formed on the source electrode and the drain electrode while exposing the pixel electrode. 제1항에 있어서,
상기 게이트 전극은 상기 게이트 라인보다 얇은 두께로 형성되고,
상기 액티브층은 상기 게이트 라인과 오버랩되지 않도록 형성된 것을 특징으로 하는 박막 트랜지스터 기판. The method of claim 1,
The gate electrode is formed to a thickness thinner than the gate line,
And the active layer is formed so as not to overlap with the gate line. 기판 상에 게이트 전극을 형성하고 상기 게이트 전극 상에 게이트 라인을 형성하는 공정;
상기 게이트 라인 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 액티브층을 형성하고, 상기 액티브층 상에 에치 스톱퍼층을 형성하는 공정;
상기 에치 스톱퍼층 상에 열전달층을 형성하고 레이저를 조사하여 상기 액티브층을 결정화하는 공정;
상기 열전달층을 제거한 후, 상기 액티브층 및 에치 스톱퍼층을 식각하여 소정 패턴의 액티브층 및 제1 콘택홀과 제2 콘택홀을 구비하는 에치 스톱퍼를 형성하는 공정;
상기 제1 콘택홀 및 제2 콘택홀 각각에 오믹 콘택층 및 배리어층을 차례로 형성하는 공정;
상기 제1 콘택홀 내에 형성된 배리어층 상에 투명 도전층을 형성하고 상기 제2 콘택홀 내에 형성된 배리어층 상에 화소 전극을 형성하는 공정; 및
상기 투명 도전층 상에 소스 전극을 형성하고 상기 화소 전극 상에 드레인 전극을 형성하는 공정을 포함하여 이루어진 박막 트랜지스터 기판의 제조방법. Forming a gate electrode on the substrate and forming a gate line on the gate electrode;
Forming a gate insulating film on the gate line, forming an active layer on the gate insulating film, and forming an etch stopper layer on the active layer;
Forming a heat transfer layer on the etch stopper layer and irradiating a laser to crystallize the active layer;
Removing the heat transfer layer and etching the active layer and the etch stopper layer to form an etch stopper having an active layer, a first contact hole and a second contact hole of a predetermined pattern;
Sequentially forming an ohmic contact layer and a barrier layer in each of the first contact hole and the second contact hole;
Forming a transparent conductive layer on the barrier layer formed in the first contact hole and forming a pixel electrode on the barrier layer formed in the second contact hole; And
Forming a source electrode on the transparent conductive layer and forming a drain electrode on the pixel electrode. 제7항에 있어서,
상기 제1 콘택홀 및 제2 콘택홀 각각에 오믹 콘택층 및 배리어층을 차례로 형성하는 공정은,
상기 제1 콘택홀 및 제2 콘택홀을 포함한 기판 전면에 오믹 콘택층 및 배리어층을 차례로 형성하는 공정;
상기 배리어층의 전면에 포토 레지스트층을 형성하는 공정;
상기 포토 레지스트층을 애싱 처리하여 상기 제1 콘택홀 및 제2 콘택홀 내부에 포토 레지스트 패턴을 형성하는 공정;
상기 포토 레지스트 패턴을 마스크로 하여 상기 오믹 콘택층 및 배리어층을 식각하는 공정; 및
상기 포토 레지스트 패턴을 제거하는 공정으로 이루어진 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법. The method of claim 7, wherein
The step of sequentially forming an ohmic contact layer and a barrier layer in each of the first contact hole and the second contact hole,
Sequentially forming an ohmic contact layer and a barrier layer on an entire surface of the substrate including the first contact hole and the second contact hole;
Forming a photoresist layer on the entire surface of the barrier layer;
Ashing the photoresist layer to form a photoresist pattern in the first contact hole and the second contact hole;
Etching the ohmic contact layer and the barrier layer using the photoresist pattern as a mask; And
And removing the photoresist pattern. 제7항에 있어서,
상기 투명 도전층과 화소 전극을 형성하는 공정 및 상기 소스 전극과 드레인 전극을 형성하는 공정은,
상기 배리어층을 포함한 기판 전면에 상기 투명 도전층 및 화소 전극용 도전물질층을 형성하고, 그 위에 상기 소스 전극 및 드레인 전극용 전극층을 형성하는 공정;
마스크 공정을 이용하여 소정 패턴의 투명 도전층 및 그 위의 소스 전극을 형성함과 더불어 소정 패턴의 화소 전극 및 그 위의 드레인 전극을 형성하는 공정;
상기 소스 전극과 드레인 전극 상에서 소정의 오픈부를 구비한 보호막을 형성하는 공정; 및
상기 보호막을 마스크로 하여 상기 오픈부에 형성된 드레인 전극을 제거하여 상기 화소 전극을 노출시키는 공정을 포함하여 이루어진 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법. The method of claim 7, wherein
The step of forming the transparent conductive layer and the pixel electrode and the step of forming the source electrode and the drain electrode,
Forming the transparent conductive layer and the conductive material layer for the pixel electrode on the entire substrate including the barrier layer, and forming the electrode layer for the source electrode and the drain electrode thereon;
Forming a transparent conductive layer having a predetermined pattern and a source electrode thereon using a mask process, and forming a pixel electrode having a predetermined pattern and a drain electrode thereon;
Forming a protective film having a predetermined open portion on the source electrode and the drain electrode; And
And removing the drain electrode formed on the open portion using the protective layer as a mask to expose the pixel electrode. 박막 트랜지스터 기판을 포함하여 이루어진 디스플레이 장치에 있어서, 상기 박막 트랜지스터 기판은,
기판 상에서 서로 교차하도록 배열된 게이트 라인 및 데이터 라인;
상기 게이트 라인의 아래에서 상기 게이트 라인과 연결되어 있는 게이트 전극;
상기 게이트 전극 상부에 형성된 액티브층;
상기 액티브층 상에 형성되며, 상기 액티브층의 소정 영역이 노출되도록 제1 콘택홀 및 제2 콘택홀을 구비하는 에치 스톱퍼;
상기 제1 콘택홀을 통해 상기 액티브층과 전기적으로 연결되는 소스 전극;
상기 제2 콘택홀을 통해 상기 액티브층과 전기적으로 연결되는 드레인 전극; 및
상기 드레인 전극의 하면에서 상기 드레인 전극과 연결되어 있는 화소 전극을 포함하여 이루어진 것을 특징으로 하는 디스플레이 장치. In the display device comprising a thin film transistor substrate, the thin film transistor substrate,
A gate line and a data line arranged to cross each other on the substrate;
A gate electrode connected to the gate line below the gate line;
An active layer formed on the gate electrode;
An etch stopper formed on the active layer and having a first contact hole and a second contact hole to expose a predetermined region of the active layer;
A source electrode electrically connected to the active layer through the first contact hole;
A drain electrode electrically connected to the active layer through the second contact hole; And
And a pixel electrode connected to the drain electrode on a bottom surface of the drain electrode.
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* Cited by examiner, † Cited by third party
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