KR20120097768A - Harmonic rejection mixer - Google Patents
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Abstract
Description
본 발명은 무선 통신 시스템에 관한 것으로, 특히 무선 통신 시스템의 수신단에서 발생하는 하모닉 성분을 제거하기 위한 하모닉 제거 믹서에 관한 것이다.
The present invention relates to a wireless communication system, and more particularly to a harmonic rejection mixer for removing harmonic components generated at the receiving end of the wireless communication system.
최근, 디지털 무선 통신 시스템의 이용이 증가하고 있다. 예를 들어, 무선 근거리 네트워크(Local Area Network; LAN), 지상파 디지털 방송(Digital Video Broadcasting-Terrestrial; DVB-T), 부호 분할 다중 접속(Code Division Multiple Access; CDMA) 및 광대역 부호 분할 다중 접속(Wideband Code Division Multiple Access; WCDMA)과 같은 시스템이 점점 더 많은 주목을 받고 있다. Recently, the use of digital wireless communication systems is increasing. For example, Wireless Local Area Networks (LANs), Digital Video Broadcasting-Terrestrial (DVB-T), Code Division Multiple Access (CDMA), and Wideband Code Division Multiple Access (Wideband). Systems such as Code Division Multiple Access (WCDMA) are getting more and more attention.
이러한 무선 통신 시스템에서 요구되는 것 중의 하나는 높은 수신 성능을 갖는 수신기이다. 이러한 무선 통신 시스템에서 이용되는 수신기는 신호 처리를 위하여 높은 주파수의 무선 주파수(Radio Frequency; RF) 신호를 낮은 주파수의 중간 주파수(Intermediate Frequency; IF) 또는 기저 대역(baseband) 신호로 하향 변환하기 위한 믹서(mixer)를 포함한다. One of the requirements in such a wireless communication system is a receiver with high reception performance. The receiver used in such a wireless communication system is a mixer for down-converting a high frequency Radio Frequency (RF) signal into a low frequency Intermediate Frequency (IF) or baseband signal for signal processing. It includes (mixer).
이러한 믹서(10)는 RF 입력 신호(RFIN)를 하향 변환하기 위하여 국부 발진기(Local Oscillator; LO)에서 생성된 국부 발진 신호(LOs)를 이용하는데, 도 1에 도시된 바와 같이, 국부 발진 신호로 구형파(square wave)가 사용되는 경우 국부 발진 신호의 기본 주파수의 홀 수 배가 되는 주파수에서 하모닉(harmonic) 성분(3LOs, 5LOs, 7LOs)이 발생하여 수신기의 성능에 영향을 미치게 된다.
The
수신기의 성능 향상을 위하여, 이러한 하모닉 성분을 제거하기 위한 시도가 이루어졌으며, 그 결과 현재에는 길버트 셀(Gilbert Cell) 구조를 이용한 더블 밸런스드 믹서(double balanced mixer) 타입이 널리 이용되고 있다. 이를 도 2를 참조하여 설명한다.
In order to improve the performance of the receiver, an attempt has been made to remove such harmonic components, and as a result, a double balanced mixer type using a Gilbert cell structure is now widely used. This will be described with reference to FIG. 2.
도 2의 (a)는 종래 이용되는 하모닉 제거 믹서를 설명하기 위한 개념도이고, 도 2의 (b)는 종래 이용되는 하모닉 제거 믹서를 설명하기 위한 회로도이다. 도 2의 (a) 및 (b)에서는 일 예로서, 3개의 길버트 셀 구조를 이용하는 하모닉 제거 믹서를 도시하였다. 길버트 셀 구조는 널리 알려진 구조이므로, 이에 대한 상세한 설명은 생략한다. FIG. 2A is a conceptual diagram for explaining a conventional harmonic elimination mixer, and FIG. 2B is a circuit diagram for explaining a conventional harmonic elimination mixer. 2 (a) and 2 (b) show a harmonic elimination mixer using three Gilbert cell structures as an example. Since the Gilbert cell structure is a well known structure, a detailed description thereof will be omitted.
도 2의 (a) 및 (b)를 참조하면, 종래 이용되는 하모닉 제거 믹서는, 트랜스 컨덕터(transconductor)(110), 스위칭부(120) 및 출력부(130)를 포함한다. Referring to FIGS. 2A and 2B, a conventional harmonic elimination mixer includes a
트랜스 컨덕터(110)는, 차동 모드의 RF 전압 신호(RFIN +, RFIN -)를 입력받아 이를 전류 신호로 변환한다. RFIN + 와 RFIN - 는 위상이 서로 반대되는 신호를 의미한다. 트랜스 컨덕터(110)는 RF 전압 신호를 전류 신호로 변환할 때, 변환된 전류 신호가 설정된 전류 비를 갖도록 조절한다. 일반적으로, 3개의 길버트 셀 구조를 이용하는 경우, 트랜스 컨덕터(110)에서 출력되는 전류 신호 간의 전류 비는 가 되도록 한다. 이는 이러한 전류 비를 이용하면 3차 및 5차 하모닉 성분이 효과적으로 제거되기 때문이다. The
이를 위하여, 트랜스 컨덕터(110)는 입력되는 RF 전압 신호(RFIN +, RFIN -)를 전류 신호로 변환하는 3개의 트랜스 컨덕턴스(transconductance; gm)단(111, 112, 113)을 포함한다. To this end, the
각각의 트랜스 컨덕턴스단(111, 112, 113)에서 출력되는 전류 신호 간의 설정된 전류 비를 얻기 위하여, 각각의 트랜스 컨덕턴스단(111, 112, 113)에는 설정된 전류 비를 갖는 전류원(141, 142, 143)이 연결된다. 예를 들어, 트랜스 컨덕터(110)에서 출력되는 전류 신호 간의 전류 비가 가 되도록 하기 위하여는 의 전류 비로 전류를 공급하는 전류원(141, 142, 143)을 각각의 트랜스 컨덕턴스(111, 112, 113)에 연결한다. 이 때, 트랜스 컨덕턴스단(111, 112, 113) 간의 사이즈의 비는 가 되도록 한다. In order to obtain a set current ratio between the current signals output from each of the
스위칭부(120)는, 트랜스 컨덕터(110)로부터 수신된 전류 신호들을 외부의 국부 발진기(Local Oscillator; LO)로부터 수신되는 다 수의 국부 발진 신호 쌍(LO1+, LO1-; LO2+, LO2-; LO3+, LO3-)으로 각각 스위칭시키는 동작을 수행한다. 이를 위하여, 스위칭부(120)는, 트랜스 컨덕터(110)로부터 수신되는 전류 신호와 다 수의 국부 발진 신호 쌍(LO1+, LO1-; LO2+, LO2-; LO3+, LO3-) 각각을 믹싱하는 3개의 스위칭단(121, 122, 123)을 포함한다. The
출력부(130)는, 스위칭부(120)로부터 수신되는 중간 주파수 신호를 합산하여 출력(VOUT +, VOUT -)한다.
The
도 2의 (a) 및 (b)를 참조하여 설명한 상기한 바와 같은 종래 이용되는 하모닉 제거 믹서는, 설정된 전류 비를 얻기 위한 이득 조절을 위하여 3개의 트랜스 컨덕턴스단(111, 112, 113)을 이용하기 때문에, 각각의 트랜스 컨덕턴스단(111, 112, 113)에서 발생하는 비선형 성분에 의하여 전체 하모닉 제거 믹서의 선형성이 저하된다. The conventional harmonic rejection mixer as described above with reference to FIGS. 2A and 2B uses three
또한, 상기한 바와 같은 종래 이용되는 하모닉 제거 믹서는, 각각의 트랜스 컨덕턴스단(111, 112, 113)에서 설정된 전류 비를 얻기 위한 3 개의 전류원(141, 142, 143)을 이용하는데, 제조 공정에서 이러한 전류원(141, 142, 143) 사이의 정확한 전류 비를 얻기 어렵다.
In addition, the conventionally used harmonic rejection mixer as described above uses three
따라서, 본 발명은, 하나의 전압 전류 변환단을 이용하여 선형성이 향상된 하모닉 제거 믹서를 제공한다. Accordingly, the present invention provides a harmonic rejection mixer with improved linearity using one voltage current conversion stage.
또한, 본 발명은, 정확한 전류 비를 구현함으로써 하모닉 제거율이 향상된 하모닉 제거 믹서를 제공한다. In addition, the present invention provides a harmonic rejection mixer having an improved harmonic rejection ratio by implementing an accurate current ratio.
그 외의 본 발명이 제공하고자 하는 목적은 하기의 실시 예 및 상세한 설명으로부터 유추 가능하다.
Other objects of the present invention are to be inferred from the following examples and detailed description.
이를 위하여, 본 발명의 일 실시 예에 따른 하모닉 제거 믹서는, 입력되는 전압 신호를 전류 신호로 변환하는 전압 전류 변환부; 상기 전압 전류 변환부로부터 수신되는 전류 신호를 미러링(mirroring)하여 서로 간에 설정된 전류 비를 갖는 N 개의 전류 신호로 분배하는 전류 미러(current mirror) 이득부; 상기 전류 미러 이득부로부터 수신되는 N 개의 전류 신호와 외부로부터 입력되는 N 개의 국부 발진(Local Oscillator; LO) 신호 쌍 각각을 주파수 혼합하여 N 개의 차동(differential) 기저 대역(baseband) 신호 또는 N 개의 차동 중간 주파수(Intermediate Frequency; IF) 신호를 생성하는 스위칭부; 및 상기 스위칭부로부터 수신되는 N 개의 차동 기저 대역 신호 또는 N 개의 차동 중간 주파수 신호를 합산하여 차동 출력 신호를 출력하는 출력부를 포함한다.
To this end, the harmonic rejection mixer according to an embodiment of the present invention, a voltage current converter for converting an input voltage signal into a current signal; A current mirror gain unit for mirroring current signals received from the voltage current converter and distributing them into N current signals having current ratios set therebetween; N differential baseband signals or N differentials are obtained by frequency mixing each of the N current signals received from the current mirror gain unit and the N local oscillator (LO) signal pairs input from the outside. A switching unit generating an intermediate frequency (IF) signal; And an output unit for outputting a differential output signal by summing N differential baseband signals or N differential intermediate frequency signals received from the switching unit.
상술한 바와 같은 본 발명은, 하나의 전압 전류 변환단을 이용하기 때문에 종래 이용되는 하모닉 제거 믹서에 비하여 선형성이 향상되는 이점이 있다. The present invention as described above has the advantage that the linearity is improved as compared with the conventional harmonic rejection mixer, because one voltage and current conversion stage is used.
또한, 본 발명은, 전류 미러 이득 회로를 이용하여 정확한 전류 비를 구현함으로써 하모닉 제거율을 향상시킬 수 있는 이점이 있다.
In addition, the present invention has an advantage of improving the harmonic rejection rate by implementing an accurate current ratio using a current mirror gain circuit.
도 1은 수신기의 성능에 영향을 미치는 하모닉 성분을 설명하기 위한 개념도,
도 2의 (a)는 종래 이용되는 하모닉 제거 믹서를 설명하기 위한 개념도,
도 2의 (b)는 종래 이용되는 하모닉 제거 믹서를 설명하기 위한 회로도,
도 3의 (a)는 본 발명의 일 실시 예에 따른 하모닉 제거 믹서를 설명하기 위한 개념도,
도 3의 (b)는 본 발명의 일 실시 예에 따른 하모닉 제거 믹서를 설명하기 위한 회로도,
도 4는 본 발명의 다른 실시 예에 따른 전압 전류 변환부를 설명하기 위한 회로도,
도 5는 본 발명의 일 실시 예에 따라 전류 미러 이득부에 추가되는 전류원을 설명하기 위한 회로도,
도 6은 본 발명의 다른 실시 예에 따른 출력부를 설명하기 위한 회로도,
도 7은 본 발명의 다른 실시 예에 따른 하모닉 제거 믹서를 설명하기 위한 회로도.1 is a conceptual diagram illustrating a harmonic component affecting the performance of a receiver;
2A is a conceptual diagram for explaining a harmonic elimination mixer conventionally used;
2 (b) is a circuit diagram for explaining a harmonic rejection mixer conventionally used;
3 (a) is a conceptual diagram for explaining a harmonic removal mixer according to an embodiment of the present invention,
3 (b) is a circuit diagram for explaining a harmonic removal mixer according to an embodiment of the present invention,
4 is a circuit diagram illustrating a voltage current converter according to another embodiment of the present invention;
5 is a circuit diagram illustrating a current source added to a current mirror gain unit according to an embodiment of the present invention;
6 is a circuit diagram illustrating an output unit according to another exemplary embodiment of the present disclosure;
7 is a circuit diagram illustrating a harmonic rejection mixer according to another embodiment of the present invention.
하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술 되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자 및 운용자의 의도나 관례 등에 따라 달라질 수 있다. 그러므로, 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
In the following description of the present invention, detailed descriptions of well-known functions or configurations will be omitted if it is determined that the detailed description of the present invention may unnecessarily obscure the subject matter of the present invention. Terms to be described later are terms defined in consideration of functions in the present invention, and may be changed according to intentions or customs of users and operators. Therefore, the definition should be made based on the contents throughout the specification.
전술한 바와 같이, 무선 통신 시스템에 이용되는 수신기에서, 수신되는 신호의 처리를 위하여 높은 주파수의 무선 주파수 신호를 중간 주파수 신호 또는 기저 대역 신호로 하향 변환함에 있어, 국부 발진 신호로 구형파를 이용하는 경우 국부 발진 신호의 기본 주파수의 홀 수 배가 되는 주파수에서 하모닉 성분이 발생하여 수신기의 성능이 영향을 미치게 되고, 특히, 3차 및 5차 하모닉 성분에 의해 선형성이 크게 저해된다. As described above, in a receiver used in a wireless communication system, when converting a high frequency radio frequency signal into an intermediate frequency signal or a baseband signal for processing a received signal, when using a square wave as a local oscillation signal, The harmonic component is generated at a frequency that is an odd multiple of the fundamental frequency of the oscillation signal, which affects the performance of the receiver. In particular, the linearity is significantly impaired by the third and fifth harmonic components.
이러한 3차 및 5차 하모닉 성분을 제거하기 위한 효과적인 방법 중 하나는 트랜스 컨덕터로부터 출력되는 전류 신호가 의 전류 비를 갖도록 분배하고, 분배된 전류 신호들을 국부 발진 신호와 주파수 혼합한 후, 혼합된 신호들을 더하는 것이다. One effective way to remove these tertiary and fifth harmonic components is to use a current signal output from the transconductor. Distribution to have a current ratio of < RTI ID = 0.0 > and then < / RTI >
이를 위하여, 종래에는 3 개의 트랜스 컨덕턴스단을 이용하여 RF 전압 신호를 전류 신호로 변환하였으나, 전술한 바와 같이 3개의 트랜스 컨덕턴스단을 이용하는 경우 선형성이 크게 저해된다.
To this end, conventionally, the RF voltage signal is converted into a current signal by using three transconductance stages, but as described above, linearity is largely impaired when three transconductance stages are used.
따라서, 본 발명에서는 선형성 향상 및 하모닉 제거율 향상을 위하여, 하나의 트랜스 컨덕턴스단을 이용하여 RF 전압 신호를 하나의 전류 신호로 변환하고, 변환된 전류 신호를 전류 미러 이득 회로를 이용하여 설정된 전류 비를 갖는 3개의 전류 신호로 분배하는 방안을 제시한다. Therefore, in the present invention, in order to improve linearity and harmonic rejection rate, the RF voltage signal is converted into one current signal using one transconductance stage, and the current ratio set by using the current mirror gain circuit is converted into a current signal. The present invention proposes a method of distributing three current signals.
이하, 본 발명의 실시 예들을 설명함에 있어, RF 전압 신호로부터 변환된 전류 신호를 전류 미러 이득 회로를 이용하여 설정된 전류 비를 갖는 3개의 전류 신호로 분배하고, 분배된 전류 신호를 이용하여 하모닉 성분을 제거하는 믹서에 대하여 도시하고 설명할 것이나, 본 발명이 이에 한정되는 것은 아니며, 전류 미러 이득 회로를 이용하여 3개 미만 또는 4개 이상의 전류 신호로 분배하는 회로에도 적용될 수 있다. In the following description of embodiments of the present invention, a current signal converted from an RF voltage signal is divided into three current signals having a current ratio set by using a current mirror gain circuit, and a harmonic component using the distributed current signal. A mixer for eliminating the circuit diagram will be illustrated and described. However, the present invention is not limited thereto, and the present invention may be applied to a circuit for distributing to less than three or four or more current signals using a current mirror gain circuit.
또한, 이하, 본 발명의 실시 예들을 설명함에 있어, 전류 미러 이득 회로를 이용하여 변환되는 전류 신호 간의 전류 비는 라고 가정하여 기술할 것이나, 본 발명이 이에 한정되는 것은 아니며, 설계자의 의도에 따라 그 비율을 달리할 수 있다. In addition, in the following description of embodiments of the present invention, the current ratio between the current signals converted using the current mirror gain circuit is Although the description will be made on the assumption that the present invention is not limited thereto, the ratio may be varied according to the intention of the designer.
설명의 편의를 위하여, 이하, 트랜스 컨덕터를 전압 전류 변환부라하며, 트랜스 컨덕턴스단을 전압 전류 변환단이라 한다.
For convenience of explanation, hereinafter, the transconductor is referred to as a voltage current converter, and the transconductance end is referred to as a voltage current converter.
이하, 본 발명의 실시 예들을 첨부된 도면을 참조하여 상세히 설명한다.
Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 3의 (a)는 본 발명의 일 실시 예에 따른 하모닉 제거 믹서를 설명하기 위한 개념도이다. 도 3의 (a)에 도시된 본 발명의 일 실시 예에 따른 하모닉 제거 믹서는 차동 모드(differential mode)를 이용한다. 이하, 도 3의 (a)를 참조하여, 본 발명의 일 실시 예에 따른 하모닉 제거 믹서의 개념에 대하여 간단히 설명한다.
3A is a conceptual diagram illustrating a harmonic removal mixer according to an embodiment of the present invention. The harmonic rejection mixer according to an embodiment of the present invention illustrated in FIG. 3A uses a differential mode. Hereinafter, a concept of a harmonic elimination mixer according to an embodiment of the present invention will be briefly described with reference to FIG. 3A.
도 3의 (a)를 참조하면, 본 발명의 일 실시 예에 따른 하모닉 제거 믹서는, 전압 전류 변환부(310), 전류 미러(current mirror) 이득부(320), 스위칭부(330) 및 출력부(340)를 포함한다.
Referring to FIG. 3A, a harmonic rejection mixer according to an embodiment of the present invention includes a voltage
전압 전류 변환부(310)는, 입력되는 RF 전압 신호를 전류 신호로 변환한다. 즉, 전압 전류 변환부(310)는, 차동 모드의 RF 전압 신호(RFIN +, RFIN -)를 입력받고, 입력된 RF 전압 신호(RFIN +, RFIN -)를 전류 신호로 변환한다. 여기서, 'RFIN +' 와 'RFIN-' 는 위상이 서로 반대되는 신호를 의미한다. 본 발명의 실시 예들에서 전압 전류 변환부(310)는 하나의 전압 전류 변환단으로 구성되며, 따라서, 이하, 도면 부호 '310'을 관련되는 기재에서의 적절한 표현을 위하여 전압 전류 변환부와 전압 전류 변환단에 혼용하여 기재한다.
The voltage
전류 미러 이득부(320)는, 전압 전류 변환부(310)로부터 수신되는 전류 신호를 설정된 개 수의 전류 신호로 분배하여 출력하며, 출력되는 전류 신호 간에 설정된 전류 비를 갖도록 이득을 조절한다. 즉, 전압 전류 변환부(310)로부터 수신되는 전류 신호를 설정된 미러 비(mirror ratio)에 따라 미러링한다. 이를 위하여, 전류 미러 이득부(320)에 포함되는 다 수의 트랜지스터(미도시)의 사이즈(size)는 이득 조절을 위하여 미리 결정된다. 즉, 전류 미러 이득부(320)로 수신되는 전류 신호는 각각의 상기 트랜지스터에 의하여 이득이 조절된다. 상기 트랜지스터의 사이즈는 게이트(gate)의 '폭(Width)/길이(Length)'(이하, W/L 이라 함)를 의미하는 것일 수 있다.
The current
스위칭부(330)는, 전류 미러 이득부(320)로부터 수신되는 이득 조절된 전류 신호들과 외부의 국부 발진기(미도시)로부터 수신되는 다 수의 국부 발진 신호 쌍(LO1+, LO1-; LO2+, LO2-; LO3+, LO3-)을 주파수 혼합하여 하향 변환함으로써 중간 주파수 신호 또는 기저 대역 신호를 생성한다. 이를 위하여, 스위칭부(330)는, 다 수의 스위칭단(331, 332, 333)을 포함하며, 각각의 스위칭단(331, 332, 333)은 이득 조절된 전류 신호를 각각의 국부 발진 신호 쌍(LO1+, LO1-; LO2+, LO2-; LO3+, LO3-)으로 스위칭시키는 동작을 수행한다. The
국부 발진 신호(LO1+, LO1-, LO2+, LO2-, LO3+, LO3-) 각각은 다중 스위칭 전류를 생성하기 위해서 서로 설정된 동일 간격의 위상 차이를 갖는다. 한편, '+' 와 '-'는 위상이 반대임을 의미한다.
Each of the local oscillation signals LO1 +, LO1-, LO2 +, LO2-, LO3 +, LO3- has equally spaced phase differences set to each other to produce multiple switching currents. Meanwhile, '+' and '-' mean that the phase is reversed.
출력부(340)는, 각각의 스위칭단(331, 332, 333)으로부터 수신되는 중간 주파수 신호 또는 기저 대역 신호를 합산하여 출력(VOUT +, VOUT -)한다. 출력부(340)에서 출력되는 중간 주파수 신호 또는 기저 대역 신호는 상기한 구성 요소들의 동작에 의하여 하모닉 성분이 제거된 신호이다.
The
도 3의 (a)를 참조하여 설명한 본 발명의 일 실시 예에 따른 하모닉 제거 믹서는, 전류 미러를 이용한 전류 미러 이득부(320)에서 이득 조절을 하기 때문에, 전압 전류 변환부(310)를 하나의 전압 전류 변환단으로 구성할 수 있다. Since the harmonic rejection mixer according to the exemplary embodiment of the present invention described with reference to FIG. 3A performs gain adjustment in the current
언급한 바와 같이, 도 2의 (a)를 참조하여 설명한 종래 기술에 의한 하모닉 제거 믹서는, 3개의 전압 전류 변환단(111, 112, 113)을 이용하기 때문에, 각각의 전압 전류 변환단(111, 112, 113)에서 발생하는 비선형 특성에 의하여 전체 하모닉 제거 믹서의 선형성이 저하된다. As mentioned, the harmonic rejection mixer according to the prior art described with reference to Fig. 2A uses three voltage current conversion stages 111, 112, and 113, so that each voltage
그러나, 도 3의 (a)를 참조하여 설명한 본 발명의 일 실시 예에 따른 하모닉 제거 믹서는, 하나의 전압 전류 변환단(310)을 이용하기 때문에 종래 하모닉 제거 믹서에 비하여 선형성이 개선되는 이점이 있다.
However, since the harmonic rejection mixer according to an embodiment of the present invention described with reference to FIG. 3 (a) uses one voltage and
또한, 도 2의 (a)를 참조하여 설명한 종래 기술에 의한 하모닉 제거 믹서는 전류 비 조절을 위하여 별도의 전류원(141, 142, 143)을 이용하는 데, 제조 공정에서 상기 전류원(141, 142, 143) 간의 전류비를 일정하게 유지하기는 어렵다. In addition, the harmonic rejection mixer according to the related art described with reference to FIG. 2A uses separate
그러나, 도 3의 (a)를 참조하여 설명한 본 발명의 일 실시 예에 따른 하모닉 제거 믹서는, 전류 미러 이득부(320)에서 전류비를 조절하기 때문에 전류비가 일정하게 유지되어, 하모닉 제거율이 향상되는 이점이 있다. However, in the harmonic rejection mixer according to the embodiment of the present invention described with reference to FIG. 3A, the current ratio is kept constant because the current
왜냐하면, 전류 미러 이득부(320)는 설계 공정에서 하나의 웨이퍼(wafer) 상에 설계될 수 있고, 공정 에러(process variation)는 같은 웨이퍼 상에 있는 모든 소자에 대하여 동일하게 발생하며, 전류 미러 이득부(320)에서 구현하고자 하는 전류 비는 상대적인 파라미터이므로, 그 비율은 항상 일정하게 유지되어 원하고자 하는 전류 비를 얻을 수 있기 때문이다.
Because the
이상에서는, 본 발명의 일 실시 예에 따른 하모닉 제거 믹서의 원리에 대하여 살펴보았다. 이하에서는, 본 발명의 실시 예들에 따른 하모닉 제거 믹서의 구체적인 회로와 동작을 관련되는 도면을 참조하여 설명한다.
In the above, the principle of the harmonic removal mixer according to an embodiment of the present invention has been described. Hereinafter, specific circuits and operations of the harmonic elimination mixer according to embodiments of the present invention will be described with reference to the accompanying drawings.
도 3의 (b)는 본 발명의 일 실시 예에 따른 하모닉 제거 믹서를 설명하기 위한 회로도이다. 도 3의 (b)에 도시된 본 발명의 일 실시 예에 따른 하모닉 제거 믹서는 차동 모드를 이용한다 이하, 도 3의 (b)를 참조하여, 본 발명의 일 실시 예에 따른 하모닉 제거 믹서의 구성 및 동작을 설명한다.
3B is a circuit diagram illustrating a harmonic rejection mixer according to an embodiment of the present invention. The harmonic rejection mixer according to an embodiment of the present invention illustrated in FIG. 3B uses a differential mode. Hereinafter, the harmonic rejection mixer according to an embodiment of the present invention will be described with reference to FIG. 3B. And operation.
도 3의 (b)를 참조하면, 본 발명의 일 실시 예에 따른 하모닉 제거 믹서는, 전압 전류 변환부(310a, 310b), 전류 미러 이득부(320), 스위칭부(330) 및 출력부(340)를 포함한다.
Referring to FIG. 3B, the harmonic rejection mixer according to an embodiment of the present invention includes a voltage
전압 전류 변환부(310a, 310b)는, 제 1 전압 전류 변환부(310a) 및 제 2 전압 전류 변환부(310b)를 포함하며, 입력되는 차동 모드의 RF 전압 신호(RFIN +, RFIN-)를 전류 신호로 변환한다. The voltage
한편, 도면에서 전압 전류 변환부(310a, 310b)가 분리되어 도시되었으나, 각각의 전압 전류 변환부(310a, 310b)는 차동 모드의 RF 전압 신호(RFIN +, RFIN -)를 나누어 입력받고 이를 각각 전류 신호로 변환하는 것으로, 실질적으로 하나의 전압 전류 변환단을 이용하는 것임은 당업자에게 자명한 사항이다.
Meanwhile, although the voltage and
이하, 전압 전류 변환부(310a, 310b)의 구체적인 구성에 대하여 설명한다. Hereinafter, specific configurations of the voltage
제 1 전압 전류 변환부(310a)는, 캐스코드(cascode) 구조의 제 1 N형 트랜지스터(N1) 및 제 2 N형 트랜지스터(N2)를 포함한다. The first
제 1 N형 트랜지스터(N1)의 소스는 제 2 N형 트랜지스터(N2)의 드레인에 연결되고, 드레인은 전류 미러 이득부(320)의 일 단에 연결되며, 게이트에는 바이어스 전압(Vb1)이 인가된다. 제 1 N형 트랜지스터(N1)로 입력되는 바이어스 전압(Vb1)은 제 1 N형 트랜지스터(N1)가 포화(saturation)영역에서 동작할 수 있는 DC 바이어스(bias)로서 설계 의도에 따라 그 값이 달라질 수 있다. 한편, 제 1 N형 트랜지스터(N1)는 제 2 N형 트랜지스터(N2)의 입력과 출력을 서로 분리시켜주는 역할을 한다. The source of the first N-type transistor N1 is connected to the drain of the second N-type transistor N2, the drain is connected to one end of the
제 2 N형 트랜지스터(N2)의 소스는 접지되고, 게이트에는 RF 전압 신호(RF IN+)가 전압(VIN +)에 실려서 입력된다. 전압(VIN +)은 제 2 N형 트랜지스터(N2)가 구동되기 위한 DC 바이어스이다.
The source of the second N-type transistor N2 is grounded, and an RF voltage signal RF IN + is input to the gate by being loaded on the voltage V IN + . The voltage V IN + is a DC bias for driving the second N-type transistor N2.
제 2 전압 전류 변환부(310)는, 캐스코드 구조의 제 3 N형 트랜지스터(N3) 및 제 4 N형 트랜지스터(N4)를 포함한다. The second voltage
제 3 N형 트랜지스터(N3)의 소스는 제 4 N형 트랜지스터(N4)의 드레인에 연결되고, 드레인은 전류 미러 이득부(320)의 일 단에 연결되며, 게이트에는 바이어스 전압(Vb1)이 인가된다. 제 3 N형 트랜지스터(N3)로 입력되는 바이어스 전압(Vb1)은 제 3 N형 트랜지스터(N3)가 포화(saturation)영역에서 동작할 수 있는 DC 바이어스(bias)로서 설계 의도에 따라 그 값이 달라질 수 있다. 한편, 제 3 N형 트랜지스터(N3)는 제 4 N형 트랜지스터(N4)의 입력과 출력을 서로 분리시켜주는 역할을 한다. The source of the third N-type transistor N3 is connected to the drain of the fourth N-type transistor N4, the drain is connected to one end of the current
제 4 N형 트랜지스터(N4)의 소스는 접지되고, 게이트에는 RF 전압 신호(RF IN-)가 전압(VIN -)에 실려서 입력된다. 전압(VIN -)은 제 4 N형 트랜지스터(N4)가 구동되기 위한 DC 바이어스이다. The source of the fourth N-type transistor N4 is grounded, and an RF voltage signal RF IN − is input to the gate by being loaded on the voltage V IN − . The voltage V IN − is a DC bias for driving the fourth N-type transistor N4.
한편, 제 1 N형 트랜지스터(N1)의 게이트와 접지 사이 및 제 3 N형 트랜지스터(N3)의 게이트와 접지 사이에는 AC(Alternating Current) 신호 성분을 제거하는 제 1 및 제 2 커패시터(C1, C2)가 각각 더 포함될 수 있다.
Meanwhile, the first and second capacitors C1 and C2 which remove an alternating current (AC) signal component between the gate and the ground of the first N-type transistor N1 and between the gate and the ground of the third N-type transistor N3. ) May be further included.
전류 미러 이득부(320)는, 전압 소스(VDD)에 의하여 구동되며, 전압 전류 변환부(310a, 310b)로부터 수신되는 전류 신호를 3 개의 스위칭단(331, 332, 333)으로 분배하며, 분배되는 전류 신호 간에 설정된 전류 비를 갖도록 이득을 조절한다. 즉, 설정된 미러 비에 따라 전류 신호를 3 개의 스위칭단(331, 332, 333)으로 분배한다.
The current
이하, 전류 미러 이득부(320)의 구체적인 구성에 대하여 설명한다. Hereinafter, the specific structure of the current
전류 미러 이득부(320)는, 각각의 소스가 전압 소스(VDD)에 연결된 제 1 내지 제 8 P형 트랜지스터(P1, P2, P3, P4, P5, P6, P7, P8)를 포함한다. The current
제 1 P형 트랜지스터(P1)의 드레인 및 제 8 P형 트랜지스터(P8)의 드레인은 각각 제 1 전압 전류 변환부(310a) 및 제 2 전압 전류 변환부(310b)에 연결된다. 구체적으로, 제 1 P형 트랜지스터(P1)의 드레인은 제 1 전압 전류 변환부(310a)의 제 1 N형 트랜지스터(N1)의 드레인에 연결되고, 제 8 P형 트랜지스터(P8)의 드레인은 제 2 전압 전류 변환부(310)의 제 3 N형 트랜지스터(N3)의 드레인에 연결된다. The drain of the first P-type transistor P1 and the drain of the eighth P-type transistor P8 are connected to the first
제 1 P형 트랜지스터(P1)의 게이트와 드레인은 서로 연결되며, 제 2 P형 트랜지스터(P2), 제 4 P형 트랜지스터(P4) 및 제 6 P형 트랜지스터(P6)의 게이트는 제 1 P형 트랜지스터(P1)의 게이트에 연결된다. The gate and the drain of the first P-type transistor P1 are connected to each other, and the gates of the second P-type transistor P2, the fourth P-type transistor P4, and the sixth P-type transistor P6 are the first P-type transistor. It is connected to the gate of the transistor P1.
제 8 P형 트랜지스터(P8)의 게이트와 드레인은 서로 연결되며, 제 3 P형 트랜지스터(P3), 제 5 P형 트랜지스터(P5) 및 제 7 P형 트랜지스터(P7)의 게이트는 제 8 P형 트랜지스터(P8)의 게이트에 연결된다. The gate and the drain of the eighth P-type transistor P8 are connected to each other, and the gates of the third P-type transistor P3, the fifth P-type transistor P5, and the seventh P-type transistor P7 are the eighth P-type. It is connected to the gate of transistor P8.
제 2 내지 제 7 P형 트랜지스터(P2, P3, P4, P5, P6, P7)의 드레인은 스위칭부(330)에 연결된다.
Drains of the second to seventh P-type transistors P2, P3, P4, P5, P6, and P7 are connected to the
상기한 바와 같은 구성을 갖는 전류 미러 이득부(320)에서 분배되는 전류 신호 간에 설정된 전류 비를 갖도록 하기 위하여는 트랜지스터들(P31, P32, P33, P34)의 사이즈를 미리 결정한다. 예를 들어, 스위칭단(331, 332, 333)으로 분배되는 전류 신호의 전류 비를 로 하고자 하는 경우, 제 31 내지 제 34 P형 트랜지스터(P31, P32, P33, P34)의 사이즈의 비를 로 결정할 수 있다. 이 때, 각 트랜지스터들(P31, P32, P33, P34)의 사이즈는 게이트의 W/L 일 수 있다. 한편, 각 트랜지스터들(P31, P32, P33, P34)의 사이즈 비는 의 전류 비를 만드는 범위 내에서 각 트랜지스터들(P31, P32, P33, P34)의 드레인-소스에 걸리는 전압(VDS)에 따라 결정될 수 있다.
The sizes of the transistors P31, P32, P33, and P34 are determined in advance in order to have a current ratio set between the current signals distributed by the current
스위칭부(330)는, 외부의 국부 발진기로부터 수신되는 다 수의 국부 발진 신호 쌍(LO1+, LO1-; LO2+, LO2-; LO3+, LO3-)과 전류 미러 이득부(320)로부터 수신되는 전류 신호들을 주파수 혼합하여 중간 주파수 신호 또는 기저 대역 신호를 출력한다. The
스위칭부(330)는, 제 1 스위칭단(331), 제 2 스위칭단(332) 및 제 3 스위칭단(333)을 포함한다. 각각의 스위칭단(331, 332, 333)에는 서로 반대되는 위상을 갖는 국부 발진 신호 쌍이 입력된다.
The
이하, 스위칭부(330)의 구체적인 구성에 대하여 설명한다. Hereinafter, the specific configuration of the
제 1 스위칭단(331)은, 제 9 내지 제 12 P형 트랜지스터(P9, P10, P11, P12)를 포함한다. 제 9 및 제 10 트랜지스터(P9, P10)와 제 11 및 제 12 트랜지스터(P11, P12)는 각각 차동 트랜지스터 쌍을 이룬다. The
제 9 내지 제 12 P형 트랜지스터(P9, P10, P11, P12)의 소스는 전류 미러 이득부(320)에 연결된다. 구체적으로, 제 9 P형 트랜지스터(P9) 및 제 10 P형 트랜지스터(P10)의 소스는 전류 미러 이득부(320)의 제 2 P형 트랜지스터(P2)의 드레인에 연결되고, 제 11 P형 트랜지스터(P11) 및 제 12 P형 트랜지스터(P12)의 소스는 전류 미러 이득부(320)의 제 3 P형 트랜지스터(P3)의 드레인에 연결된다. Sources of the ninth through twelfth P-type transistors P9, P10, P11, and P12 are connected to the current
제 9 P형 트랜지스터(P9) 및 제 10 P형 트랜지스터(P10)의 드레인은 서로 연결되고, 제 11 P형 트랜지스터(P11) 및 제 12 P형 트랜지스터(P12)의 드레인은 서로 연결된다. The drains of the ninth P-type transistor P9 and the tenth P-type transistor P10 are connected to each other, and the drains of the eleventh P-type transistor P11 and the twelfth P-type transistor P12 are connected to each other.
제 9 P형 트랜지스터(P9) 및 제 12 P형 트랜지스터(P12)의 게이트에는 국부 발진 신호(LO1+)가 입력되고, 제 10 P형 트랜지스터(P10) 및 제 11 P형 트랜지스터(P11)의 게이트에는 국부 발진 신호(LO1-)가 입력되며, 제 10 P형 트랜지스터(P10) 및 제 11 P형 트랜지스터(P11)의 게이트는 서로 연결된다. 국부 발진 신호(LO1+)와 국부 발진 신호(LO1-)는 위상이 서로 반대되는 신호를 의미한다.
The local oscillation signal LO1 + is input to the gates of the ninth P-type transistor P9 and the twelfth P-type transistor P12, and to the gates of the tenth P-type transistor P10 and the eleventh P-type transistor P11. The local oscillation signal LO1- is input, and the gates of the tenth P-type transistor P10 and the eleventh P-type transistor P11 are connected to each other. The local oscillation signal LO1 + and the local oscillation signal LO1- mean signals in which phases are opposite to each other.
제 2 스위칭단(332)은, 제 13 내지 제 16 P형 트랜지스터(P13, P14, P15, P16)를 포함한다. 제 13 및 제 14 트랜지스터(P13, P14)와 제 15 및 제 16 트랜지스터(P15, P16)는 각각 차동 트랜지스터 쌍을 이룬다. The
제 13 내지 제 16 P형 트랜지스터(P13, P14, P15, P16)의 소스는 전류 미러 이득부(320)에 연결된다. 구체적으로, 제 13 P형 트랜지스터(P13) 및 제 14 P형 트랜지스터(P14)의 소스는 전류 미러 이득부(320)의 제 4 P형 트랜지스터(P4)의 드레인에 연결되고, 제 15 P형 트랜지스터(P15) 및 제 16 P형 트랜지스터(P16)의 소스는 전류 미러 이득부(320)의 제 5 P형 트랜지스터(P5)의 드레인에 연결된다. Sources of the thirteenth to sixteenth P-type transistors P13, P14, P15, and P16 are connected to the current
제 13 P형 트랜지스터(P13) 및 제 14 P형 트랜지스터(P14)의 드레인은 서로 연결되고, 제 15 P형 트랜지스터(P15) 및 제 16 P형 트랜지스터(P16)의 드레인은 서로 연결된다. The drains of the thirteenth P-type transistor P13 and the fourteenth P-type transistor P14 are connected to each other, and the drains of the fifteenth P-type transistor P15 and the sixteenth P-type transistor P16 are connected to each other.
제 13 P형 트랜지스터(P13) 및 제 16 P형 트랜지스터(P16)의 게이트에는 국부 발진 신호(LO2+)가 입력되고, 제 14 P형 트랜지스터(P14) 및 제 15 P형 트랜지스터(P15)의 게이트에는 국부 발진 신호(LO2-)가 입력되며, 제 14 P형 트랜지스터(P14) 및 제 15 P형 트랜지스터(P15)의 게이트는 서로 연결된다. 국부 발진 신호(LO2+)와 국부 발진 신호(LO2-)는 위상이 서로 반대되는 신호를 의미한다.
The local oscillation signal LO2 + is input to the gates of the thirteenth P-type transistor P13 and the sixteenth P-type transistor P16, and to the gates of the fourteenth P-type transistor P14 and the fifteenth P-type transistor P15. The local oscillation signal LO2- is input, and the gates of the fourteenth P-type transistor P14 and the fifteenth P-type transistor P15 are connected to each other. The local oscillation signal LO2 + and the local oscillation signal LO2- mean signals in which phases are opposite to each other.
제 3 스위칭단(333)은, 제 17 내지 제 20 P형 트랜지스터(P17, P18, P19, P20)를 포함한다. 제 17 및 제 18 트랜지스터(P17, P18)와 제 19 및 제 20 트랜지스터(P19, P120)는 각각 차동 트랜지스터 쌍을 이룬다. The
제 17 내지 제 20 P형 트랜지스터(P17, P18, P19, P20)의 소스는 전류 미러 이득부(320)에 연결된다. 구체적으로, 제 17 P형 트랜지스터(P17) 및 제 18 P형 트랜지스터(P18)의 소스는 전류 미러 이득부(320)의 제 6 P형 트랜지스터(P6)의 드레인에 연결되고, 제 19 P형 트랜지스터(P19) 및 제 20 P형 트랜지스터(P20)의 소스는 전류 미러 이득부(320)의 제 7 P형 트랜지스터(P7)의 드레인에 연결된다. Sources of the seventeenth through twentieth P-type transistors P17, P18, P19, and P20 are connected to the current
제 17 P형 트랜지스터(P17) 및 제 18 P형 트랜지스터(P18)의 드레인은 서로 연결되고, 제 19 P형 트랜지스터(P19) 및 제 20 P형 트랜지스터(20P)의 드레인은 서로 연결된다. Drains of the seventeenth P-type transistor P17 and the eighteenth P-type transistor P18 are connected to each other, and drains of the nineteenth P-type transistor P19 and the twentieth P-type transistor 20P are connected to each other.
제 17 P형 트랜지스터(P17) 및 제 20 P형 트랜지스터(P20)의 게이트에는 국부 발진 신호(LO3+)가 입력되고, 제 18 P형 트랜지스터(P18) 및 제 19 P형 트랜지스터(P19)의 게이트에는 국부 발진 신호(LO3-)가 입력되며, 제 18 P형 트랜지스터(P18) 및 제 19 P형 트랜지스터(P19)의 게이트는 서로 연결된다. 국부 발진 신호(LO3+)와 국부 발진 신호(LO3-)는 위상이 서로 반대되는 신호를 의미한다.
The local oscillation signal LO3 + is input to the gates of the seventeenth P-type transistor P17 and the twentieth P-type transistor P20, and the gates of the eighteenth P-type transistor P18 and the nineteenth P-type transistor P19. The local oscillation signal LO3- is input, and gates of the eighteenth P-type transistor P18 and the nineteenth P-type transistor P19 are connected to each other. The local oscillation signal LO3 + and the local oscillation signal LO3- mean signals whose phases are opposite to each other.
각각의 스위칭단(331, 332, 333)에서 주파수 혼합되어 생성된 중간 주파수 신호 또는 기저 대역 신호는 출력부(340)로 출력된다. 구체적으로, 제 9 P형 트랜지스터(P9), 제 10 P형 트랜지스터(P10), 제 13 P형 트랜지스터(P13), 제 14 P형 트랜지스터(P14), 제 17 P형 트랜지스터(P17) 및 제 18 P형 트랜지스터(P18)의 드레인은 제 1 노드(n1)를 통하여 출력부(340)와 연결되고, 제 11 P형 트랜지스터(P11), 제 12 P형 트랜지스터(P12), 제 15 P형 트랜지스터(P15) 및 제 16 P형 트랜지스터(P16)의 드레인은 제 2 노드(n2)를 통하여 출력부(340)와 연결된다.
The intermediate frequency signal or the baseband signal generated by frequency mixing at each switching
출력부(340)는, 스위칭부(330)로부터 수신되는 중간 주파수 신호 또는 기저 대역 신호들을 합산하여 출력(VOUT +, VOUT -)한다.
The
이하, 출력부(340)의 구체적인 구성에 대하여 설명한다. Hereinafter, the specific structure of the
출력부(340)는, 제 5 N형 트랜지스터(N5), 제 6 N형 트랜지스터(N6), 제 1 저항(R1) 및 제 2 저항(R2)을 포함한다. The
제 5 N형 트랜지스터(N5)의 소스는 접지되고, 드레인은 제 1 노드(n1)에 연결된다. 제 6 N형 트랜지스터(N6)의 소스는 접지되고, 드레인은 제 2 노드(n2)에 연결되며, 게이트는 제 4 노드(n4)를 통하여 제 5 N형 트랜지스터(N5)의 게이트와 연결된다. The source of the fifth N-type transistor N5 is grounded, and the drain thereof is connected to the first node n1. The source of the sixth N-type transistor N6 is grounded, the drain is connected to the second node n2, and the gate is connected to the gate of the fifth N-type transistor N5 through the fourth node n4.
제 1 저항(R1)의 일 단은 제 1 노드(n1)와 제 5 N형 트랜지스터(N5) 사이에 연결되고, 타 단은 제 3 노드(n3)를 통하여 제 2 저항(R2)과 연결된다. One end of the first resistor R1 is connected between the first node n1 and the fifth N-type transistor N5, and the other end thereof is connected to the second resistor R2 through the third node n3. .
제 2 저항(R2)의 일 단은 제 2 노드(n2)와 제 6 N형 트랜지스터(N6) 사이에 연결되고, 타 단은 제 3 노드(n3)를 통하여 제 1 저항(R1)과 연결된다. One end of the second resistor R2 is connected between the second node n2 and the sixth N-type transistor N6, and the other end thereof is connected to the first resistor R1 through the third node n3. .
제 3 노드(n3)와 제 4 노드(n4)는 서로 연결된다. The third node n3 and the fourth node n4 are connected to each other.
출력(VOUT +) 단자는 제 1 저항(R1)의 일 단과 제 5 N형 트랜지스터(N5)의 드레인 사이에 연결되고, 출력(VOUT -) 단자는 제 2 저항(R2)의 일 단과 제 6 N형 트랜지스터(N6)의 드레인 사이에 연결된다. The output V OUT + terminal is connected between one end of the first resistor R1 and the drain of the fifth N-type transistor N5, and the output V OUT − terminal is connected to one end of the second resistor R2. It is connected between the drain of the 6 N-type transistor (N6).
도 3의 (b)에서는 출력부(340)를 능동 부하단(active load)으로 구성한 예를 설명하였다. 상기한 바와 같이 출력부(340)를 능동 부하단으로 구성하는 경우 출력 이득을 높이기 쉬운 이점이 있다. 한편, 설계 의도에 따라 출력부(340)의 구성을 바꿀 수 있는데, 이에 대하여는 관련되는 도면을 참조하여 후술한다.
In FIG. 3B, an example in which the
도 3을 참조하여 설명한 바와 같은, 본 발명의 일 실시 예에 따른 하모닉 제거 믹서는, RF 전압 신호를 전류 신호로 변환하기 위하여 하나의 전압 전류 변환단을 이용하기 때문에, 도 2를 참조하여 설명한 바와 같은 3개의 전압 전류 변환단을 이용하는 하모닉 제거 믹서에 비하여 선형성이 개선되는 이점이 있다. As described with reference to FIG. 3, the harmonic rejection mixer according to an embodiment of the present invention uses one voltage current conversion stage to convert an RF voltage signal into a current signal. The linearity is improved compared to the harmonic rejection mixer using the same three voltage current conversion stages.
또한, 상기한 바와 같은, 본 발명의 일 실시 예에 따른 하모닉 제거 믹서는, 전압 전류 변환단으로부터 출력되는 전류 신호를 전류 미러 이득 회로를 이용하여 설정된 전류 비를 갖도록 분배하기 때문에, 도 2를 참조하여 설명한 바와 같은 설정된 전류 비를 얻기 위한 3개의 전류원을 이용하는 하모닉 제거 믹서에 비하여 하모닉 제거율이 향상되는 이점이 있다.
In addition, as described above, the harmonic rejection mixer according to an embodiment of the present invention distributes the current signal output from the voltage-current conversion stage to have a current ratio set by using a current mirror gain circuit. Compared to the harmonic rejection mixer using three current sources for obtaining the set current ratio as described above, the harmonic rejection ratio is improved.
한편, 선형성 향상을 위하여, 전압 전류 변환부(310a, 310b)를 트라이오드(triode) 영역에서 동작하는 트랜지스터를 추가하여 구성할 수도 있는데, 이를 도 4에 도시하였다. 도 4에는 도 3의 (b)에 도시된 구성 요소 중 전압 전류 변환부(310a, 310b)만을 별도로 도시하였다.
Meanwhile, in order to improve linearity, the voltage-
이하, 도 4를 참조하여 본 발명의 다른 실시 예에 따른 전압 전류 변환부(310a, 310b)를 상세히 설명하되, 도 3의 (b)에 도시된 구성 요소와 동일한 구성 요소에 대하여는 그 설명을 생략한다.
Hereinafter, the voltage-
도 4의 (a)를 참조하면, 본 발명의 다른 실시 예에 따른 제 1 전압 전류 변환부(310a)는, 도 3의 (b)에 도시된 구성 요소 외에, 캐스코드 구조의 제 7 N형 트랜지스터(N7)와 제 8 N형 트랜지스터(N8), 제 3 저항(R3), 제 4 저항(R4) 및 제 3 커패시터(C3)를 포함한다. Referring to FIG. 4A, in addition to the components shown in FIG. 3B, the first
제 7 N형 트랜지스터(N7)의 소스는 제 8 N형 트랜지스터(N8)의 드레인에 연결되고, 드레인은 제 1 N형 트랜지스터(N1)의 드레인에 연결되어 제 5 노드(n5)를 통하여 전류 미러 이득부(320)에 연결된다. The source of the seventh N-type transistor N7 is connected to the drain of the eighth N-type transistor N8, and the drain is connected to the drain of the first N-type transistor N1 to mirror the current through the fifth node n5. It is connected to the
제 8 N형 트랜지스터(N8)의 소스는 제 6 노드(n6)를 통하여 접지된다. The source of the eighth N-type transistor N8 is grounded through the sixth node n6.
제 3 저항(R3)의 일 단은 제 1 N형 트랜지스터(N1)의 게이트에 연결되고, 타 단은 제 7 N형 트랜지스터(N7)의 게이트에 연결된다. One end of the third resistor R3 is connected to the gate of the first N-type transistor N1, and the other end thereof is connected to the gate of the seventh N-type transistor N7.
제 3 커패시터(C3)의 일 단은 제 8 N형 트랜지스터(N8)의 게이트에 연결되고, 타 단은 제 2 N형 트랜지스터(N2)의 게이트에 연결된다. One end of the third capacitor C3 is connected to the gate of the eighth N-type transistor N8, and the other end thereof is connected to the gate of the second N-type transistor N2.
제 4 저항(R4)의 일 단은 제 3 커패시터(C3)와 제 8 N형 트랜지스터(N8) 사이에 연결되고, 타 단에는 전압(VIN +-Vaux)이 입력된다. 여기서, VIN +는 제 2 N형 트랜지스터(N2)가 구동되기 위한 DC 바이어스이며, Vaux 는 제 2 N형 트랜지스터(N2)의 DC 바이어스에서 이동된 전압(바이어스)을 의미한다.
One end of the fourth resistor R4 is connected between the third capacitor C3 and the eighth N-type transistor N8, and a voltage V IN + −V aux is input to the other end thereof. Here, V IN + is a DC bias for driving the second N-type transistor N2, and V aux means a voltage (bias) shifted from the DC bias of the second N-type transistor N2.
한편, 도 4의 (b)를 참조하면, 본 발명의 다른 실시 예에 따른 제 2 전압 전류 변환부(310b)는, 도 3의 (b)에 도시된 구성 요소 외에, 캐스코드 구조의 제 9 N형 트랜지스터(N9)와 제 10 N형 트랜지스터(N10), 제 5 저항(R6), 제 4 저항(R6) 및 제 4 커패시터(C4)를 포함한다. On the other hand, referring to Figure 4 (b), the second voltage
제 9 N형 트랜지스터(N9)의 소스는 제 10 N형 트랜지스터(N10)의 드레인에 연결되고, 드레인은 제 3 N형 트랜지스터(N3)의 드레인에 연결되어 제 7 노드(n7)d을 통하여 전류 미러 이득부(320)에 연결된다. The source of the ninth N-type transistor N9 is connected to the drain of the tenth N-type transistor N10, and the drain is connected to the drain of the third N-type transistor N3 so as to provide current through the seventh node n7d. It is connected to the
제 10 N형 트랜지스터(N10)의 소스는 제 8 노드(n8)를 통하여 접지된다. The source of the tenth N-type transistor N10 is grounded through the eighth node n8.
제 5 저항(R5)의 일 단은 제 3 N형 트랜지스터(N3)의 게이트에 연결되고, 타 단은 제 9 N형 트랜지스터(N9)의 게이트에 연결된다. One end of the fifth resistor R5 is connected to the gate of the third N-type transistor N3, and the other end thereof is connected to the gate of the ninth N-type transistor N9.
제 4 커패시터(C4)의 일 단은 제 10 N형 트랜지스터(N10)의 게이트에 연결되고, 타 단은 제 4 N형 트랜지스터(N4)의 게이트에 연결된다. One end of the fourth capacitor C4 is connected to the gate of the tenth N-type transistor N10, and the other end thereof is connected to the gate of the fourth N-type transistor N4.
제 6 저항(R6)의 일 단은 제 4 커패시터(C4)와 제 10 N형 트랜지스터(N10) 사이에 연결되고, 타 단에는 전압(VIN --Vaux)이 입력된다. 여기서, VIN -는 제 4 N형 트랜지스터(N4)가 구동되기 위한 DC 바이어스이며, Vaux 는 제 4 N형 트랜지스터(N4)의 DC 바이어스에서 이동된 전압(바이어스)을 의미한다.
One end of the sixth resistor R6 is connected between the fourth capacitor C4 and the tenth N-type transistor N10, and a voltage V IN -- V aux is input to the other end. Here, V IN − is a DC bias for driving the fourth N-type transistor N4, and V aux means a voltage (bias) shifted from the DC bias of the fourth N-type transistor N4.
도 4의 (a) 및 (b)를 참조하여 설명한 바와 같이, 포화 영역에서 동작하는 전압 전류 변환단(310a, 310b)에 트라이오드 영역에서 동작하는 트랜지스터(N7, N8, N9, N10)를 추가하면 선형성을 개선할 수 있는 이점이 있다.
As described with reference to FIGS. 4A and 4B, transistors N7, N8, N9, and N10 operating in the triode region are added to the voltage
한편, 높은 전압-전류 변환 이득을 위해서는 전압 전류 변환단의 트랜스 컨덕턴스가 커야 한다. 트랜스 컨덕턴스는 전류 량에 비례하므로 VIN을 높이거나 전압 전류 변환단의 사이즈를 크게 함으로써 트랜스 컨덕턴스를 크게 할 수 있다. 그러나, 이러한 경우, 스위칭부(330)에 많은 전류가 흐르게 되어 성능이 저하된다. 이러한 문제점은 전류 미러 이득부(320)에 연결되는 전류원을 추가함으로써 해결할 수 있다. 즉, 전류 미러 이득부(320)로부터 스위칭부로 전류가 공급되기 전에 일부 전류를 전류원으로 분배함으로써 해결할 수 있다.
On the other hand, for high voltage-to-current conversion gain, the transconductance of the voltage-current conversion stage must be large. Since the transconductance is proportional to the amount of current, the transconductance can be increased by increasing V IN or increasing the size of the voltage current converter stage. However, in this case, a large amount of current flows through the
이러한 전류원의 등가 회로는 트랜지스터와 상기 트랜지스터에 입력되는 전압원으로 표현될 수 있다. 이를 도 5에 도시하였다. 도 5에서는 관련되는 부분만을 별도로 도시하였다.
The equivalent circuit of such a current source may be represented by a transistor and a voltage source input to the transistor. This is illustrated in FIG. 5. In FIG. 5, only relevant parts are separately shown.
도 5의 (a)를 참조하면, 제 21 P형 트랜지스터(P21)의 소스는 제 9 노드(n9)를 통하여 전류 미러 이득부(320)에 연결되고, 드레인은 제 5 노드(n5)를 통하여 전류 미러 이득부(320)에 연결되며, 게이트에는 전압(Vb2)이 입력된다. Referring to FIG. 5A, the source of the twenty-first P-type transistor P21 is connected to the current
도 5의 (b)를 참조하면, 제 22 P형 트랜지스터(P22)의 소스는 제 10 노드(n10)를 통하여 전류 미러 이득부(320)에 연결되고, 드레인은 제 7 노드(n7)를 통하여 전류 미러 이득부(320)에 연결되며, 게이트에는 전압(Vb2)이 입력된다. 도 5의 (a) 및 (b)에서 전압(Vb2)은 제 21 P형 트랜지스터(P21) 및 제 22 P형 트랜지스터(P22)에 의해 분배되는 전류량에 따라 결정된다.
Referring to FIG. 5B, the source of the twenty-second P-type transistor P22 is connected to the current
상기한 바와 같이, 전압(Vb2)을 입력받는 트랜지스터들(P21, P22)을 전류 미러 이득부(320)의 양단에 추가하면, 트랜스 컨덕턴스 단에 흐르는 전류를 크게 하더라도 스위칭 동작의 문제점을 야기시키지 않고 전압-전류 변환 이득을 높일 수 있는 이점이 있다.
As described above, when the transistors P21 and P22 that receive the voltage V b2 are added to both ends of the current
한편, 출력부(340)를 저항만을 이용하여 구성할 수도 있는데, 이를 도 6의 (a)에 도시하였다. 도 6의 (a)에는 도 3의 (b)에 도시된 구성 요소 중 출력부(340)만을 별도 도시하였다. On the other hand, the
도 6의 (a)를 참조하면, 본 발명의 다른 실시 예에 따른 출력부(340)는, 제 7 저항(R7) 및 제 8 저항(R8)을 포함한다. Referring to FIG. 6A, the
제 7 저항(R7)의 일 단은 제 1 노드(n1)를 통하여 스위칭부(330)에 연결되며, 타 단은 접지된다. One end of the seventh resistor R7 is connected to the
제 8 저항(R8)의 일 단은 제 2 노드(n2)를 통하여 스위칭부(330)에 연결되며, 타 단은 접지된다. One end of the eighth resistor R8 is connected to the
제 1 노드(n1)와 제 7 저항(R7) 사이에는 출력(VOUT +) 단자가 연결되고, 제 2 노드(n2)와 제 8 저항(R8) 사이에는 출력(VOUT -) 단자가 연결된다.
The first node (n1) and a seventh resistor (R7) between the output (V OUT +) and the contact is closed, the second node (n2) and an eighth resistor (R8) in the output between the (V OUT -) terminal is connected do.
한편, 선형성 향상을 위하여, 출력부(340)를 LC(Leactance-Capacitance) 탱크(tank)를 이용하여 구성할 수도 있는데, 이를 도 6의(b)에 도시하였다. 도 6의 (b)에는 도 3의 (b)에 도시된 구성 요소 중 출력부(340)만을 별도 도시하였다.
On the other hand, in order to improve the linearity, the
도 6의 (b)를 참조하면, 본 발명의 다른 실시 예에 따른 출력부(340)는, 제 1 LC 탱크(341) 및 제 2 LC 탱크(342)를 포함한다. Referring to FIG. 6B, the
제 1 LC 탱크(341)는 서로 병렬 연결된 제 1 코일(L1) 및 제 5 커패시터(C5)를 포함한다. 제 1 코일(L1) 및 제 5 커패시터(C5)의 일 단은 서로 연결되어 제 1 노드(n1)를 통하여 스위칭부(330)에 연결되고, 타 단은 접지된다. The
제 2 LC 탱크(342)는 서로 병렬 연결된 제 2 코일(L2) 및 제 6 커패시터(C6)를 포함한다. 제 2 코일(L2) 및 제 6 커패시터(C6)의 일 단은 서로 연결되어 제 2 노드(n2)를 통하여 스위칭부(330)에 연결되고, 다 탄은 접지된다.
The
출력부(340)를 LC 탱크를 이용하여 구성하는 경우 노이즈 문제가 발생하지 않으므로, 공진 주파수에서 높은 성능을 나타낼 수 있다. 즉, 향상된 선형성을 보장할 수 있다.
Since the noise problem does not occur when the
이상에서는, 차동 모드를 이용한 본 발명의 실시 예들을 살펴보았다. 이하에서는 공통 모드(common mode)를 이용한 실시 예를 도 7을 참조하여 설명한다.
In the above, embodiments of the present invention using the differential mode have been described. Hereinafter, an embodiment using a common mode will be described with reference to FIG. 7.
도 7은 본 발명의 다른 실시 예에 따른 공통 모드를 이용한 하모닉 제거 믹서를 설명하기 위한 회로도이다. 7 is a circuit diagram illustrating a harmonic rejection mixer using a common mode according to another embodiment of the present invention.
도 7을 참조하면, 본 발명의 다른 실시 예에 따른 하모닉 제거 믹서는, 전압 전류 변환부(310), 전류 미러 이득부(320), 스위칭부(330) 및 출력부(340)를 포함한다.
Referring to FIG. 7, the harmonic rejection mixer according to another embodiment of the present invention includes a voltage
전압 전류 변환부(310)는, 입력되는 RF 전압 신호를 전류 신호로 변환한다.
The voltage
이하, 전압 전류 변환부(310)의 구체적인 구성에 대하여 설명한다. Hereinafter, the specific configuration of the voltage
전압 전류 변환부(310)는, 캐스코드 구조의 제 11 N형 트랜지스터(N11) 및 제 12 N형 트랜지스터(N12)를 포함한다. The voltage
제 11 N형 트랜지스터(N11)의 소스는 제 12 N형 트랜지스터(N12)의 드레인에 연결되고, 드레인은 전류 미러 이득부(320)의 일 단에 연결되며, 게이트에는 바이어스 전압(Vb1)이 인가된다. The source of the eleventh N-type transistor N11 is connected to the drain of the twelfth N-type transistor N12, and the drain is connected to one end of the current
제 12 N형 트랜지스터(N12)의 소스는 접지되고, 게이트에는 RF 전압 신호(RFIN)가 전압(VIN)에 실려서 입력된다. The source of the twelfth N-type transistor N12 is grounded, and an RF voltage signal RF IN is loaded on the voltage V IN at a gate thereof.
한편, 제 1 N형 트랜지스터(N11)의 게이트와 접지 사이에는 AC 신호 성분을 제거하는 제 11 커패시터(C11)가 더 포함될 수 있다.
An eleventh capacitor C11 may be further included between the gate and the ground of the first N-type transistor N11 to remove an AC signal component.
전류 미러 이득부(320)는, 전압 소스(VDD)에 의하여 구동되며, 스위칭부(330)로 전류를 공급한다. 또한, 전류 미러 이득부(320)는, 전압 전류 변환부(310)로부터 수신되는 전류 신호를 3 개의 스위칭단(331, 332, 333)으로 분배하며, 분배되는 전류 신호 간에 설정된 전류 비를 갖도록 이득을 조절한다.
The current
이하, 전류 미러 이득부(320)의 구체적인 구성에 대하여 설명한다. Hereinafter, the specific structure of the current
전류 미러 이득부(320)는, 각각의 소스가 전압 소스(VDD)에 연결된 제 31 내지 제 34 P형 트랜지스터(P31, P32, P33, P34)를 포함한다. The current
제 31 P형 트랜지스터(P1)의 드레인은 전압 전류 변환부(310)에 연결된다. 구체적으로, 제 31 P형 트랜지스터(P31)의 드레인은 전압 전류 변환부(310)의 제 11 N형 트랜지스터(N11)의 드레인에 연결된다. A drain of the 31 st P-type transistor P1 is connected to the voltage
제 31 P형 트랜지스터(P31)의 게이트와 드레인은 서로 연결되며, 제 32 내지 제 34 P형 트랜지스터(P32, P33, P34)의 게이트는 제 31 P형 트랜지스터(P31)의 게이트에 연결된다. The gate and the drain of the thirty-first P-type transistor P31 are connected to each other, and the gates of the thirty-second to thirty-fourth P-type transistors P32, P33, and P34 are connected to the gate of the thirty-first P-type transistor P31.
제 32 내지 제 34 P형 트랜지스터(P32, P33, P34)의 드레인은 스위칭부(330)에 연결된다. Drains of the thirty-second to thirty-fourth P-type transistors P32, P33, and P34 are connected to the
상기한 바와 같은 구성을 갖는 전류 미러 이득부(320)에서 분배되는 전류 신호 간에 설정된 전류 비를 갖도록 하기 위하여는 트랜지스터들(P31, P32, P33, P34)의 사이즈를 미리 결정한다. 예를 들어, 스위칭단(331, 332, 333)으로 분배되는 전류 신호의 전류 비를 로 하고자 하는 경우, 제 31 내지 제 34 P형 트랜지스터(P31, P32, P33, P34)의 사이즈의 비를 로 결정할 수 있다. 이 때, 각 트랜지스터들(P31, P32, P33, P34)의 사이즈는 게이트의 W/L 일 수 있다. 한편, 각 트랜지스터들(P31, P32, P33, P34)의 사이즈 비는 의 전류 비를 만드는 범위 내에서 각 트랜지스터들(P31, P32, P33, P34)의 드레인-소스에 걸리는 전압(VDS)에 따라 결정될 수 있다.
The sizes of the transistors P31, P32, P33, and P34 are determined in advance in order to have a current ratio set between the current signals distributed by the current
스위칭부(330)는, 외부의 국부 발진기로부터 수신되는 다 수의 국부 발진 신호 쌍(LO1+, LO1-; LO2+, LO2-; LO3+, LO3-)과 전류 미러 이득부(320)로부터 수신되는 전류 신호들을 주파수 혼합하여 중간 주파수 신호 또는 기저 대역 신호를 출력한다.
The
이하, 스위칭부(330)의 구체적인 구성에 대하여 설명한다. Hereinafter, the specific configuration of the
스위칭부(330)는, 제 1 스위칭단(331), 제 2 스위칭단(332) 및 제 3 스위칭단(333)을 포함한다. 각각의 스위칭단(331, 332, 333)에는 서로 반대되는 위상을 갖는 국부 발진 신호 쌍이 입력된다. The
제 1 스위칭단(331)은 제 35 P형 트랜지스터(P35) 및 제 36 P형 트랜지스터(P36)를 포함한다. The
제 35 P형 트랜지스터(P35) 및 제 36 P형 트랜지스터(P36)의 소스는 전류 미러 이득부(320)의 제 32 P형 트랜지스터(P32)의 드레인에 연결된다. 제 35 P형 트랜지스터(P35)의 게이트에는 국부 발진 신호(LO1+)가 입력되고, 제 36 P형 트랜지스터(P36)의 게이트에는 국부 발진 신호(LO1-)가 입력된다.
Sources of the 35 th P-type transistor P35 and the 36 th P-type transistor P36 are connected to the drain of the 32nd P-type transistor P32 of the current
제 2 스위칭단(332)은 제 37 P형 트랜지스터(P37) 및 제 38 P형 트랜지스터(P38)를 포함한다. The
제 37 P형 트랜지스터(P37) 및 제 38 P형 트랜지스터(P38)의 소스는 전류 미러 이득부(320)의 제 33 P형 트랜지스터(P33)의 드레인에 연결된다. 제 37 P형 트랜지스터(P37)의 게이트에는 국부 발진 신호(LO2+)가 입력되고, 제 38 P형 트랜지스터(P38)의 게이트에는 국부 발진 신호(LO2-)가 입력된다.
Sources of the 37th P-type transistor P37 and the 38th P-type transistor P38 are connected to the drain of the 33rd P-type transistor P33 of the current
제 3 스위칭단(333)은 제 39 P형 트랜지스터(P39) 및 제 40 P형 트랜지스터(P40)를 포함한다. The
제 39 P형 트랜지스터(P39) 및 제 40 P형 트랜지스터(P40)의 소스는 전류 미러 이득부(320)의 제 34 P형 트랜지스터(P34)의 드레인에 연결된다. 제 39 P형 트랜지스터(P39)의 게이트에는 국부 발진 신호(LO3+)가 입력되고, 제 40 P형 트랜지스터(P40)의 게이트에는 국부 발진 신호(LO3-)가 입력된다.
Sources of the 39th P-type transistor P39 and the 40th P-type transistor P40 are connected to the drain of the 34th P-type transistor P34 of the current
각각의 스위칭단(331, 332, 333)에서 주파수 혼합되어 생성된 중간 주파수 신호 또는 기저 대역 신호는 출력부(340)로 출력된다. 구체적으로, 제 35 P형 트랜지스터(P35), 제 37 P형 트랜지스터(P37) 및 제 39 P형 트랜지스터(P39)의 드레인은 제 11 노드(n11)를 통하여 출력부(340)와 연결되고, 제 36 P형 트랜지스터(P36), 제 38 P형 트랜지스터(P38) 및 제 40 P형 트랜지스터(P40)의 드레인은 제 12 노드(n12)를 통하여 출력부(340)와 연결된다.
The intermediate frequency signal or the baseband signal generated by frequency mixing at each switching
출력부(340)는, 스위칭부(330)로부터 수신되는 중간 주파수 신호 또는 기저 대역 신호들을 합산하여 출력(VOUT +, VOUT -)한다.
The
이하, 출력부(340)의 구체적인 구성에 대하여 설명한다. Hereinafter, the specific structure of the
출력부(340)는, 제 13 N형 트랜지스터(N13), 제 14 N형 트랜지스터(N14), 제 11 저항(R11) 및 제 12 저항(R12)을 포함한다. The
제 13 N형 트랜지스터(N13)의 소스는 접지되고, 드레인은 제 11 노드(n11)에 연결된다. 제 14 N형 트랜지스터(N14)의 소스는 접지되고, 드레인은 제 12 노드(n12)에 연결되며, 게이트는 제 14 노드(n14)를 통하여 제 13 N형 트랜지스터(N13)의 게이트와 연결된다. The source of the thirteenth N-type transistor N13 is grounded, and the drain thereof is connected to the eleventh node n11. A source of the fourteenth N-type transistor N14 is grounded, a drain is connected to the twelfth node n12, and a gate is connected to the gate of the thirteenth N-type transistor N13 through the fourteenth node n14.
제 11 저항(R11)의 일 단은 제 11 노드(n11)와 제 13 N형 트랜지스터(N13) 사이에 연결되고, 타 단은 제 13 노드(n13)를 통하여 제 12 저항(R12)과 연결된다. One end of the eleventh resistor R11 is connected between the eleventh node n11 and the thirteenth N-type transistor N13, and the other end thereof is connected to the twelfth resistor R12 through the thirteenth node n13. .
제 12 저항(R12)의 일 단은 제 12 노드(n12)와 제 14 N형 트랜지스터(N14) 사이에 연결되고, 타 단은 제 13 노드(n13)를 통하여 제 13 저항(R13)과 연결된다. One end of the twelfth resistor R12 is connected between the twelfth node n12 and the fourteenth N-type transistor N14, and the other end thereof is connected to the thirteenth resistor R13 through the thirteenth node n13. .
제 13 노드(n13)와 제 14 노드(n14)는 서로 연결된다. The thirteenth node n13 and the fourteenth node n14 are connected to each other.
출력(VOUT +) 단자는 제 11 저항(R11)의 일 단과 제 13 N형 트랜지스터(N13)의 드레인 사이에 연결되고, 출력(VOUT -) 단자는 제 12 저항(R12)의 일 단과 제 14 N형 트랜지스터(N14)의 드레인 사이에 연결된다.
The output V OUT + terminal is connected between one end of the eleventh resistor R11 and the drain of the thirteenth N-type transistor N13, and the output V OUT − terminal is connected to one end of the twelfth resistor R12. It is connected between the drain of the 14 N-type transistor (N14).
한편, 도 7을 참조하여 설명한 실시 예에서도, 전압 전류 변환부(310)를 트라이오드 영역에서 동작하는 트랜지스터를 추가하여 구성할 수 있다. 즉, 전압 전류 변환부(310)를 도 4의 (a)에 도시된 바와 같이 구성할 수 있다. 이 때, 도 4의 (a)에 도시된 제 5 노드(n5)와 제 6 노드(n6)는 각각 도 7에 도시된 제 15 노드(n15)와 제 16 노드(16)에 대응된다. Meanwhile, in the embodiment described with reference to FIG. 7, the voltage /
대체되는 전압 전류 변환부(310)의 구성은 도 4의 (a)를 참조하여 설명한 바와 같으므로, 여기서는 그 상세한 설명을 생략한다. 다만, 도 7에 도시된 실시 예는 공통 모드에 관한 것이므로, 도 4의 (a)에 도시된 'VIN +' 가 'VIN' 으로 표현되며, 'VIN + - Vaux' 가 'VIN - Vaux' 로 표현된다.
Since the configuration of the replaced voltage-
또한, 도 7을 참조하여 설명한 실시 예에서도, 전류 미리 이득부(320)의 일측에 도 5의 (a)에 도시된 바와 같은 전류원을 추가할 수 있다. 이 때, 도 5의 (a)에 도시된 제 5 노드(n5)와 제 9 노드(n9)는 각각 도 7에 도시된 제 15 노드(n15)와 제 19 노드(n19)에 대응된다. In addition, in the embodiment described with reference to FIG. 7, a current source as shown in FIG. 5A may be added to one side of the
추가되는 구성 요소는 도 5의 (a)를 참조하여 설명한 바와 같으므로, 여기서는 그 상세한 설명을 생략한다.
Additional components are as described with reference to Fig. 5 (a), the detailed description thereof will be omitted here.
또한, 도 7을 참조하여 설명한 실시 예에서도, 출력부(340)를 도 6의 (a)에 도시된 바와 같은 저항만을 이용하여 구성하거나, 도 6의 (b)에 도시된 바와 같은 LC 탱크를 이용하여 구성할 수 있다. 이 때, 도 6의 (a) 및 (b)에 도시된 제 1 노드(n1), 제 2 노드(n2) 및 제 6 노드(n6)는 각각 도 7에 도시된 제 11 노드(n11), 제 12 노드(n12) 및 제 16 노드(n16)에 대응된다. Also, in the embodiment described with reference to FIG. 7, the
대체되는 출력부(340)의 구성은 도 6을 참조하여 설명한 바와 같으므로, 여기서는 그 상세한 설명을 생략한다.
Since the configuration of the
본 발명의 실시 예들을 설명하기 위한 도면들에서는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)을 이용한 회로에 대하여 도시하였으나, 본 발명은 이에 한정되지 않고 BJT(Bipolar Junction Transistor)를 이용한 회로에도 적용될 수 있으며, N형 트랜지스터와 P형 트랜지스터 간의 상호 교체에 의한 회로에도 적용될 수 있다.
In the drawings for describing embodiments of the present invention, a circuit using a metal oxide semiconductor field effect transistor (MOSFET) is illustrated, but the present invention is not limited thereto and may be applied to a circuit using a bipolar junction transistor (BJT). The present invention can also be applied to a circuit by interchange between an N-type transistor and a P-type transistor.
한편, 이상에서는 본 발명의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시 예에 한정되지 아니하며, 청구 범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 다양한 변형 실시가 가능한 것은 물론이고, 이러한 변형 실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어 져서는 안 될 것이다.
On the other hand, while the above has been shown and described with respect to the preferred embodiments of the present invention, the present invention is not limited to the specific embodiments described above, the technical field to which the invention belongs without departing from the spirit of the invention claimed in the claims Of course, various modifications can be made by those skilled in the art, and these modifications should not be individually understood from the technical spirit or the prospect of the present invention.
10 : 믹서
110 : 트랜스 컨덕터 111, 112, 113 : 트랜스 컨덕턴스단
120 : 스위칭부 121, 122, 123 : 스위칭단
130 : 출력부 141, 142, 143 : 전류원
310, 310a, 310b : 전압 전류 변환부
320 : 전류 미러 이득부
330 : 스위칭부 331, 332, 333 : 스위칭단
340 : 출력부 341, 342 : LC 탱크10: mixer
110:
120: switching
130:
310, 310a, 310b: voltage current converter
320: current mirror gain
330: switching
340:
Claims (12)
상기 전압 전류 변환부로부터 수신되는 전류 신호를 미러링(mirroring)하여 서로 간에 설정된 전류 비를 갖는 N 개의 전류 신호로 분배하는 전류 미러(current mirror) 이득부;
상기 전류 미러 이득부로부터 수신되는 N 개의 전류 신호와 외부로부터 입력되는 N 개의 국부 발진(Local Oscillator; LO) 신호 쌍 각각을 주파수 혼합하여 N 개의 차동(differential) 기저 대역(baseband) 신호 또는 N 개의 차동 중간 주파수(Intermediate Frequency; IF) 신호를 생성하는 스위칭부; 및
상기 스위칭부로부터 수신되는 N 개의 차동 기저 대역 신호 또는 N 개의 차동 중간 주파수 신호를 합산하여 차동 출력 신호를 출력하는 출력부
를 포함하는 하모닉 제거 믹서.
A voltage current converter for converting an input voltage signal into a current signal;
A current mirror gain unit for mirroring current signals received from the voltage current converter and distributing them into N current signals having current ratios set therebetween;
N differential baseband signals or N differentials are obtained by frequency mixing each of the N current signals received from the current mirror gain unit and the N local oscillator (LO) signal pairs input from the outside. A switching unit generating an intermediate frequency (IF) signal; And
An output unit for outputting a differential output signal by summing N differential baseband signals or N differential intermediate frequency signals received from the switching unit
Harmonic removal mixer comprising.
입력되는 차동 전압 신호를 차동 전류 신호로 변환하는
하모닉 제거 믹서.
The method of claim 1, wherein the voltage current converter,
To convert the input differential voltage signal into a differential current signal
Harmonic Removal Mixer.
상기 전압 전류 변환부로부터 수신되는 전류 신호를 설정된 미러 비에 따라 미러링 하는 제 1 내지 제 N 전류 미러단
을 포함하는 하모닉 제거 믹서.
The method of claim 2, wherein the current mirror gain unit,
First to Nth current mirror stages for mirroring the current signal received from the voltage current converter according to a set mirror ratio
Harmonic removal mixer comprising.
상기 전압 전류 변환부로부터 수신되는 제 1 차동 전류 신호와 제 2 차동 전류 신호를 동일한 미러 비로 미러링하는
하모닉 제거 믹서.
The method of claim 3, wherein each of the first to Nth current mirror stages,
Mirroring the first differential current signal and the second differential current signal received from the voltage current converter with the same mirror ratio
Harmonic Removal Mixer.
상기 제 1 내지 제 N 전류 미러단으로부터 수신되는 제 N 전류 신호와 입력되는 제 N 국부 발진 신호 쌍을 주파수 혼합하여 제 N 차동 기저 대역 신호 또는 제 N 차동 중간 주파수 신호를 생성하는 제 1 내지 제 N 스위칭단
을 포함하는 하모닉 제거 믹서.
The method of claim 4, wherein the switching unit,
First to Nth to generate an Nth differential baseband signal or an Nth differential intermediate frequency signal by frequency mixing the Nth current signal received from the first to Nth current mirror stages and the input Nth local oscillation signal pair Switching stage
Harmonic removal mixer comprising.
입력되는 상기 제 1 차동 전류 신호와 제 N 국부 발진 신호 쌍을 주파수 혼합하는 제 1 차동 트랜지스터 쌍; 및
입력되는 상기 제 2 차동 전류 신호와 제 N 국부 발진 신호 쌍을 주파수 혼합하는 제 2 차동 트랜지스터 쌍
을 포함하는 하모닉 제거 믹서.
The method of claim 5, wherein each of the first to Nth switching stages,
A first differential transistor pair for frequency mixing the input first differential current signal and the Nth local oscillation signal pair; And
A second differential transistor pair for frequency mixing the input second differential current signal and the Nth local oscillation signal pair
Harmonic removal mixer comprising.
상기 제 1 차동 트랜지스터 쌍들의 출력 노드에 연결되는 제 1 출력 단자; 및
상기 제 2 차동 트랜지스터 쌍들의 출력 노드에 연결되는 제 2 출력 단자
를 포함하는 하모닉 제거 믹서.
The method of claim 6, wherein the output unit,
A first output terminal coupled to an output node of the first differential transistor pairs; And
A second output terminal connected to the output node of the second differential transistor pairs
Harmonic removal mixer comprising.
상기 전압 전류 변환부로부터 수신되는 전류 신호를 분배받는 전류원
을 더 포함하는 하모닉 제거 믹서.
The method of claim 1, wherein the current mirror gain unit,
Current source to receive the current signal received from the voltage current converter
Harmonic removal mixer containing more.
인
하모닉 제거 믹서.
The method of claim 1, wherein the current ratio is,
sign
Harmonic Removal Mixer.
서로 설정된 위상 차이를 갖는
하모닉 제거 믹서.
The method of claim 1, wherein the N local oscillation signal pairs,
Having phase differences set to each other
Harmonic Removal Mixer.
서로 위상이 반대인 두 개의 국부 발진 신호를 포함하는
하모닉 제거 믹서.
The method of claim 10, wherein each of the N local oscillation signal pairs,
Containing two local oscillating signals that are out of phase with each other
Harmonic Removal Mixer.
위상이 서로 반대인
하모닉 제거 믹서. The method of claim 4, wherein the first differential current signal and the second differential current signal,
Out of phase
Harmonic Removal Mixer.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020110017186A KR101218652B1 (en) | 2011-02-25 | 2011-02-25 | Harmonic rejection mixer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020110017186A KR101218652B1 (en) | 2011-02-25 | 2011-02-25 | Harmonic rejection mixer |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20120097768A true KR20120097768A (en) | 2012-09-05 |
KR101218652B1 KR101218652B1 (en) | 2013-01-09 |
Family
ID=47108928
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020110017186A KR101218652B1 (en) | 2011-02-25 | 2011-02-25 | Harmonic rejection mixer |
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Country | Link |
---|---|
KR (1) | KR101218652B1 (en) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
2011
- 2011-02-25 KR KR1020110017186A patent/KR101218652B1/en active IP Right Grant
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Publication number | Publication date |
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