KR20120093578A - Semiconductor package and method of manufacturing the same - Google Patents

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배진호
박명근
김기영
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에스케이하이닉스 주식회사
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Abstract

PURPOSE: A semiconductor package and a manufacturing method thereof are provided to easily and electrically interlink a substrate and semiconductor chips by making a carbon nano tube grow up on the surface of a catalyst metal pattern of each semiconductor chip and by forming a bump. CONSTITUTION: A first catalyst metal pattern(102) is formed on one side of a substrate(100). A supporting bump(103) is formed on one side of the substrate except for the first catalyst metal pattern. A semiconductor chip(104) has a first surface and a second surface. The first surface of the semiconductor chip is opposite to one side of the substrate. The second surface of the semiconductor chip is opposite to the first surface. A bump(108) comprises a first carbon nanotube(108a) and a second carbon nanotube(108b). An under-fill material(110) is placed between the substrate and the semiconductor chip.

Description

반도체 패키지 및 이의 제조방법{Semiconductor package and method of manufacturing the same}Semiconductor package and method of manufacturing the same

본 발명은 반도체 패키지 및 이의 제조 방법에 관한 것으로, 보다 상세하게는, 기판과 반도체칩들 간을 전기적으로 용이하게 연결할 수 있는 반도체 패키지 및 이의 제조 방법에 관한 것이다.The present invention relates to a semiconductor package and a method for manufacturing the same, and more particularly, to a semiconductor package and a method for manufacturing the same that can be easily connected between the substrate and the semiconductor chips.

최근 들어, 방대한 데이터를 저장 및 방대한 데이터를 단시간 내 처리하는 것이 가능한 반도체칩 및 반도체칩을 포함하는 반도체 패키지가 개발되고 있다.Recently, semiconductor packages including semiconductor chips and semiconductor chips capable of storing massive data and processing massive data in a short time have been developed.

최근에는 데이터 저장 용량을 증가 및 데이터 처리 속도를 향상시키기 위해 적어도 2 개의 반도체칩들을 적층한 적층 반도체 패키지가 개발된 바 있다.Recently, in order to increase data storage capacity and improve data processing speed, a stacked semiconductor package in which at least two semiconductor chips are stacked has been developed.

그러나, 종래 기술에 의한 적층 반도체 패키지를 제조할 때, 인접한 반도체칩들을 전기적으로 연결하기 어려운 문제점을 갖는다.However, when manufacturing a multilayer semiconductor package according to the prior art, it is difficult to electrically connect adjacent semiconductor chips.

본 발명은 기판과 반도체칩들 간을 전기적으로 용이하게 연결할 수 있는 반도체 패키지를 제공한다.The present invention provides a semiconductor package that can be easily connected between the substrate and the semiconductor chips.

또한, 본 발명은 공정의 단순화를 가져올 수 있는 반도체 패키지를 제공한다. In addition, the present invention provides a semiconductor package that can simplify the process.

게다가, 본 발명은 상기 반도체 패키지의 제조 방법을 제공한다.In addition, the present invention provides a method of manufacturing the semiconductor package.

본 발명의 일 실시예에 따른 반도체 패키지는, 일면 및 상기 일면에 대향하는 타면을 가지며, 상기 일면에 제1 촉매금속패턴을 갖는 기판; 상기 기판 상부에 상기 기판의 일면과 마주하는 제1면 및 상기 제1면과 대향하는 제2면을 가지며, 상기 제1면에 상기 제1 촉매금속패턴과 대응하는 부분에 제2 촉매 금속층을 갖는 반도체칩; 상기 제1 촉매금속패턴의 표면으로부터 성장된 제1 탄소나노튜브와 상기 제2 촉매금속패턴의 표면으로부터 성장된 제2 탄소나노튜브를 포함하며, 상기 제1 탄소나노튜브와 제2 탄소나노튜브를 통해서 상기 반도체칩과 상기 기판을 전기적으로 연결하는 범프; 및 상기 제1 촉매금속패턴 이외의 상기 기판의 일면에 형성되어 상기 반도체칩과 접촉하는 지지 범프;를 포함한다. A semiconductor package according to an embodiment of the present invention includes a substrate having one surface and the other surface opposite to the one surface and having a first catalyst metal pattern on the one surface; A first surface facing one surface of the substrate and a second surface opposite to the first surface on the substrate, and having a second catalyst metal layer on a portion corresponding to the first catalyst metal pattern on the first surface; Semiconductor chip; A first carbon nanotube grown from the surface of the first catalyst metal pattern and a second carbon nanotube grown from the surface of the second catalyst metal pattern, wherein the first carbon nanotube and the second carbon nanotube A bump electrically connecting the semiconductor chip and the substrate through the bump; And support bumps formed on one surface of the substrate other than the first catalyst metal pattern to contact the semiconductor chip.

상기 제1 및 제2 촉매금속패턴은 철(Fe), 니켈(Ni) 및 코발트(Co) 중 어느 하나를 포함하는 것을 특징으로 한다. The first and second catalytic metal patterns may include any one of iron (Fe), nickel (Ni), and cobalt (Co).

상기 지지 범프는 상기 범프와 동일한 높이를 갖는 것을 특징으로 한다. The support bumps are characterized in that they have the same height as the bumps.

상기 지지 범프는 상기 범프보다 큰 폭을 갖는 것을 특징으로 한다. The support bumps are characterized in that they have a larger width than the bumps.

상기 기판과 상기 반도체칩 사이에 개재되는 언더-필 물질을 더 포함한다. It further comprises an under-fill material interposed between the substrate and the semiconductor chip.

상기 기판 상에 상기 지지 범프 및 상기 범프를 포함한 상기 반도체칩을 덮는 봉지부재를 더 포함하는 것을 특징으로 한다. And a sealing member covering the support bump and the semiconductor chip including the bump on the substrate.

본 발명의 일 실시예에 따른 반도체 패키지의 제조방법은, 일면 및 상기 일면에 대향하는 타면을 가지며, 상기 일면에 제1 촉매금속패턴을 갖는 기판을 마련하는 단계; 상기 제1 촉매금속패턴 이외의 상기 기판의 일면 상에 상기 반도체칩과 접촉하는 지지 범프를 형성하는 단계; 상기 기판의 지지 범프 상에 상기 기판의 일면과 마주하는 제1면 및 상기 제1면과 대향하는 제2면을 가지며, 상기 제1면에 상기 기판의 제1 촉매금속패턴과 대응하는 부분에 제2 촉매금속패턴을 갖는 반도체칩을 부착하는 단계; 및 상기 제1 촉매금속패턴 상에 상기 제1 촉매금속패턴의 표면으로부터 성장된 제1 탄소나노튜브와 상기 제2 촉매금속패턴 상에 상기 제2 촉매금속패턴의 표면으로부터 성장된 제2 탄소나노튜브를 포함하며, 상기 제1 및 제2 탄소나노튜브를 통해서 상기 반도체칩과 상기 기판을 전기적으로 연결하는 범프를 형성하는 단계;를 포함한다. According to one or more exemplary embodiments, a method of manufacturing a semiconductor package includes: providing a substrate having one surface and the other surface opposite to the one surface, and having a first catalyst metal pattern on the one surface; Forming a support bump on the surface of the substrate other than the first catalyst metal pattern to contact the semiconductor chip; A first surface facing one surface of the substrate and a second surface facing the first surface on a support bump of the substrate, wherein the first surface is formed at a portion corresponding to the first catalytic metal pattern of the substrate; Attaching a semiconductor chip having a catalytic metal pattern; And first carbon nanotubes grown on the first catalyst metal pattern from the surface of the first catalyst metal pattern and second carbon nanotubes grown on the second catalyst metal pattern from the surface of the second catalyst metal pattern. It includes; and forming a bump for electrically connecting the semiconductor chip and the substrate through the first and second carbon nanotubes.

상기 제1 및 제2 촉매금속패턴은 철(Fe)층, 니켈(Ni)층 및 코발트(Co)층 중 어느 하나인 것을 특징으로 한다. The first and second catalyst metal patterns may be any one of an iron (Fe) layer, a nickel (Ni) layer, and a cobalt (Co) layer.

상기 제1 및 제2 탄소나노튜브를 포함하는 상기 범프는 상기 지지 범프와 동일한 높이로 형성되는 것을 특징으로 한다. The bump including the first and second carbon nanotubes may be formed at the same height as the support bumps.

상기 지지 범프는 상기 범프보다 큰 폭을 갖는 것을 특징으로 한다. The support bumps are characterized in that they have a larger width than the bumps.

상기 제1 및 제2 탄소나노튜브를 성장시키는 단계는, 진공압이 형성된 챔버 내에 탄소를 포함하는 소스 가스 및 수소 가스를 제공하는 단계; 및 상기 소스 가스 및 상기 수소 가스를 플라즈마에 의하여 반응시켜 상기 촉매 금속층의 표면으로부터 탄소나노튜브를 성장하는 단계;를 포함한다. The growing of the first and second carbon nanotubes may include providing a source gas and a hydrogen gas containing carbon in a chamber in which a vacuum pressure is formed; And growing the carbon nanotubes from the surface of the catalyst metal layer by reacting the source gas and the hydrogen gas by a plasma.

상기 소스 가스는 C2H2 가스, CH4 가스, C2H4 가스, C2H6 가스, CO 가스 중 적어도 어느 하나를 포함하는 것을 특징으로 한다. The source gas may include at least one of a C 2 H 2 gas, a CH 4 gas, a C 2 H 4 gas, a C 2 H 6 gas, and a CO gas.

상기 탄소나노튜브를 성장시키는 단계는, 100℃ 내지 200℃의 온도에서 성장시키는 것을 특징으로 한다. The step of growing the carbon nanotubes, characterized in that the growth at a temperature of 100 ℃ to 200 ℃.

상기 범프를 형성하는 단계 후, 상기 기판과 상기 반도체칩 사이에 개재되는 언더-필 물질을 형성하는 단계; 상기 기판 상에 상기 지지 범프 및 상기 범프를 포함한 상기 반도체칩을 덮는 봉지부재를 형성하는 단계; 및 상기 기판의 타면에 외부 접속단자를 형성하는 단계;를 포함하는 것을 특징으로 한다. After forming the bumps, forming an under-fill material interposed between the substrate and the semiconductor chip; Forming an encapsulation member covering the support bump and the semiconductor chip including the bump on the substrate; And forming an external connection terminal on the other surface of the substrate.

본 발명은 먼저, 범프를 형성한 후에 기판과 반도체칩을 전기적으로 연결하는 종래와 달리, 탄소나노튜브(Carbon Nano Tube layer)로 이루어진 범프를 형성하기 위한 촉매금속패턴으로 이루어진 패드를 각각 기판과 반도체칩 상에 형성하고, 상기 기판 상부에 반도체칩을 배치시킨 후, 기판과 반도체칩 각각의 상기 촉매금속패턴의 표면으로부터 탄소나노튜브를 성장시켜 범프를 구현함으로써, 기판과 반도체칩들 간을 전기적으로 용이하게 연결할 수 있다. According to the present invention, unlike the conventional method of electrically connecting a substrate and a semiconductor chip after forming a bump, a pad made of a catalytic metal pattern for forming a bump made of a carbon nanotube layer may be formed of a substrate and a semiconductor, respectively. After forming on the chip, and placing the semiconductor chip on the substrate, by growing the carbon nanotube from the surface of the catalyst metal pattern of each of the substrate and the semiconductor chip to implement a bump, electrically between the substrate and the semiconductor chip It can be connected easily.

또한, 본 발명은 기판과 반도체칩을 먼저 부착한 후에 상기 탄소나노튜브로 이루어진 범프를 형성하기 때문에, 상기 기판과 반도체칩을 자연스럽게 본딩할 수 있어 공정의 단순화를 가져올 수 있다.
In addition, since the bumps made of the carbon nanotubes are formed after the substrate and the semiconductor chip are first attached, the substrate and the semiconductor chip can be naturally bonded, which can simplify the process.

도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 2a 및 도 2d는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도이다. 1 is a cross-sectional view illustrating a semiconductor package according to an embodiment of the present invention.
2A and 2D are cross-sectional views illustrating a method of manufacturing a semiconductor package in accordance with an embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 단면도이다.1 is a cross-sectional view illustrating a semiconductor package according to an embodiment of the present invention.

도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지는, 기판(100), 지지 범프(103), 반도체칩(104) 및 범프(108)를 포함한다. 그리고, 상기 반도체 패키지는 언더-필 물질(110) 및 봉지부재(112)를 더 포함한다. Referring to FIG. 1, a semiconductor package according to an embodiment of the present invention includes a substrate 100, a support bump 103, a semiconductor chip 104, and a bump 108. The semiconductor package further includes an under-fill material 110 and an encapsulation member 112.

상기 기판(100)은 일면 및 상기 일면에 대향하는 타면을 갖는다. The substrate 100 has one surface and the other surface opposite to the one surface.

상기 기판(100)의 일면 상에는 제1 촉매금속패턴(102)이 형성되어 있다. 여기서, 상기 제1 촉매금속패턴(102)은 상기 기판(100)의 본드핑거 역할을 하며, 상기 제1 촉매금속패턴(102)은, 예를 들어, 철(Fe)층, 니켈(Ni)층 및 코발트(Co)층 중 어느 하나일 수 있다. The first catalyst metal pattern 102 is formed on one surface of the substrate 100. Here, the first catalyst metal pattern 102 serves as a bond finger of the substrate 100, and the first catalyst metal pattern 102 may be, for example, an iron (Fe) layer or a nickel (Ni) layer. And cobalt (Co) layers.

상기 지지 범프(103)는 상기 기판(100)의 일면 상에 형성된 상기 제1 촉매금속패턴(102) 이외의 상기 기판(100)의 일면에 형성되어 후술될 반도체칩(104)과 접촉하도록 형성되어 있다. 여기서, 상기 지지 범프(103)는, 예를 들어, 전기적 연결이 되지 않고 상기 기판(100)과 후술될 반도체칩들 간의 갭(gap)을 유지시켜 주기 위해 강도가 일정 수준을 유지할 수 있는 물질로 이루어진다. The support bumps 103 are formed on one surface of the substrate 100 other than the first catalyst metal pattern 102 formed on one surface of the substrate 100 to be in contact with the semiconductor chip 104 to be described later. have. Here, the support bump 103 is, for example, a material that can maintain a certain level of strength in order to maintain a gap between the substrate 100 and the semiconductor chips to be described later without being electrically connected. Is done.

한편, 이와 다르게, 상기 지지 범프(103)는 상기 기판(100) 일면의 상기 반도체칩(104) 양쪽 가장자리 부분 상에 형성될 수도 있다. 한편, 도 1에서는 상기 지지 범프(103)가 상기 기판(100) 일면의 양쪽 가장자리 부분 상에 형성되어 있도록 도시하고 이를 설명하였다. 그리고, 상기 지지 범프(103)는 전술한 바와 같이, 후술될 반도체칩들 간의 갭을 유지시켜 주기 위해 형성해주는 것이기 때문에, 예를 들어, 상기 지지 범프(103)가 형성되는 위치는 상기 기판(100)의 일면의 양쪽 가장자리 부분이든 기판(100)의 일면의 중심 부분이든 무관하다. Alternatively, the support bumps 103 may be formed on both edge portions of the semiconductor chip 104 on one surface of the substrate 100. Meanwhile, in FIG. 1, the support bumps 103 are formed on both edges of one surface of the substrate 100 and described. Since the support bumps 103 are formed to maintain gaps between the semiconductor chips to be described later as described above, for example, the support bumps 103 may be formed at the substrate 100. It is irrelevant whether both edges of one side of the one side or the center portion of one side of the substrate 100.

상기 반도체칩(104)은 상기 기판(100)의 상부에 배치되며, 상기 기판(100)의 일면과 마주하는 제1면 및 상기 제1면과 대향하는 제2면을 갖는다. 상기 제1면에는 상기 제1 촉매금속패턴(102)과 대응하는 부분에 각각 제2 촉매금속패턴(106)이 형성되어 있다. 여기서, 상기 제2 촉매금속패턴(106)은 상기 제1 촉매금속패턴(102)과 동일한 물질로 이루어지며, 예를 들어, 철, 니켈 및 코발트 등을 들 수 있다. 상기 제2 촉매금속패턴(106)은 상기 반도체칩(104)의 본딩패드 역할을 한다. The semiconductor chip 104 is disposed above the substrate 100 and has a first surface facing one surface of the substrate 100 and a second surface facing the first surface. Second catalyst metal patterns 106 are formed on portions corresponding to the first catalyst metal patterns 102 on the first surface. Here, the second catalyst metal pattern 106 is made of the same material as the first catalyst metal pattern 102, for example, iron, nickel, cobalt and the like. The second catalyst metal pattern 106 serves as a bonding pad of the semiconductor chip 104.

상기 범프(108)는 상기 제1 촉매금속패턴(102)의 표면으로부터 성장된 제1 탄소나노튜브(108a)와 상기 제2 촉매금속패턴(106)의 표면으로부터 성장된 제2 탄소나노튜브(108b)를 포함한다. 상기 제1 및 제2 촉매금속패턴(102, 106)의 표면으로부터 각각 성장된 상기 제1 및 제2 탄소나노튜브(108a, 108b)는 각각 서로의 상면이 맞닿도록 성장되기 때문에 전기적으로 연결되며, 이를 통해, 상기 기판(100)과 상기 반도체칩(104)들 간을 전기적으로 연결할 수 있다. The bump 108 is a second carbon nanotube 108b grown from the surface of the first carbon nanotube 108a and the second catalyst metal pattern 106 grown from the surface of the first catalyst metal pattern 102. ). The first and second carbon nanotubes 108a and 108b, which are grown from the surfaces of the first and second catalyst metal patterns 102 and 106, respectively, are electrically connected to each other because the upper surfaces of the first and second carbon nanotubes 108a and 108b are brought into contact with each other. Through this, the substrate 100 and the semiconductor chips 104 may be electrically connected to each other.

상기 범프(108)는 상기 지지 범프(103)보다 작은 폭을 갖고, 상기 지지 범프(103)와 동일한 높이를 갖는 것이 바람직하다. The bump 108 has a smaller width than the support bump 103 and preferably has the same height as the support bump 103.

한편, 상기 제1 및 제2 탄소나노튜브(108a, 108b)는, 예를 들어, 강도가 150GPa로 강철보다 100배나 높아 기존 기술에서 사용되던 범프 재료인 Au, Cu, Ni에 비해 매우 높으며 직경이 미세하기 때문에, 상기 제1 및 제2 탄소나노튜브(108a, 108b)로 이루어진 범프(108)의 강도를 증가시키는 것이 가능할 수 있다. On the other hand, the first and second carbon nanotubes (108a, 108b), for example, the strength is 150GPa 100 times higher than steel is very high compared to the bump material used in the prior art Au, Cu, Ni and diameter Because of the fineness, it may be possible to increase the strength of the bump 108 consisting of the first and second carbon nanotubes 108a and 108b.

전술한 바와 같이, 본 발명은 상기 기판(100)과 반도체칩(104) 각각의 상기 제1 및 제2 촉매금속패턴(102, 106)의 표면으로부터 상기 제1 및 제2 탄소나노튜브(108a, 108b)를 각각 성장시켜 범프(108)를 구현함으로써, 상기 기판(100)과 반도체칩(104)들 간을 전기적으로 용이하게 연결할 수 있다. As described above, according to the present invention, the first and the second carbon nanotubes 108a, the surfaces of the first and second catalytic metal patterns 102 and 106 of the substrate 100 and the semiconductor chip 104, respectively. By growing the 108b) to implement the bumps 108, the substrate 100 and the semiconductor chips 104 may be electrically connected easily.

이어서, 상기 언더-필 물질(110)은 상기 기판(100)과 상기 반도체칩(108)들 사이의 갭을 채우기 위하여, 상기 기판(100)과 상기 반도체칩(108) 사이에 개재되며 상기 범프(108)와 범프(108) 사이 및 상기 범프(108)와 지지 범프(103) 사이를 매립시킨다. 여기서, 상기 언더-필 물질(110)은 상기 기판(100)과 상기 반도체칩(104)들 간의 부착을 용이하게 수행하기 위하여 형성되며, 예를 들어, 갭-필 물질로 소프트한 재질을 대신할 수 있다. 이를 통해, 상기 기판(100)과 상기 반도체칩(104)들 간의 전기적 및 접합 결합력을 더욱더 향상시켜 실장 신뢰성을 향상시킬 수 있는 역할을 할 수 있다. Subsequently, the under-fill material 110 is interposed between the substrate 100 and the semiconductor chip 108 and fills the gap between the substrate 100 and the semiconductor chip 108. A gap between 108 and bump 108 and between the bump 108 and support bump 103 is embedded. Here, the under-fill material 110 is formed to facilitate the attachment between the substrate 100 and the semiconductor chip 104, for example, to replace the soft material with a gap-fill material. Can be. Through this, it is possible to further improve the electrical and junction coupling force between the substrate 100 and the semiconductor chip 104 can play a role to improve the mounting reliability.

상기 봉지부재(112)는 상기 기판(100)과 상기 지지 범프(103) 및 상기 범프(108)를 포함한 상기 반도체칩(104)을 덮도록 형성되며, 상기 봉지부재(112)는, 예를 들어, EMC(Epoxy molding compound)일 수 있다. The encapsulation member 112 is formed to cover the substrate 100, the support bump 103, and the semiconductor chip 104 including the bump 108, and the encapsulation member 112 is, for example, And an epoxy molding compound (EMC).

자세하게 도시하지 않았으나, 상기 기판(100)의 타면 상에는 볼랜드와 상기 볼랜드 상에 외부 접속단자가 배치되어 있으며, 상기 외부 접속단자는, 예를 들어, 솔더볼일 수 있다. Although not shown in detail, an external connection terminal is disposed on the other land of the substrate 100 and the ball land, and the external connection terminal may be, for example, a solder ball.

전술한 바와 같이, 본 발명은 기판과 반도체칩의 각각에 형성된 촉매금속패턴의 표면으로부터 탄소나노튜브를 성장시켜 범프를 구현함으로써, 기판과 반도체칩들 간을 전기적으로 용이하게 연결할 수 있다. As described above, the present invention implements bumps by growing carbon nanotubes from the surfaces of the catalyst metal patterns formed on the substrates and the semiconductor chips, thereby easily connecting the substrates and the semiconductor chips.

도 2a 및 도 2d는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도이다. 2A and 2D are cross-sectional views illustrating a method of manufacturing a semiconductor package in accordance with an embodiment of the present invention.

도 2a를 참조하면, 일면 및 상기 일면에 대향하는 타면을 가지며, 상기 일면에 제1 촉매금속패턴(102)을 갖는 기판(100)을 마련한다. 상기 제1 촉매금속패턴(102)은 상기 기판(100)의 본드핑거 역할을 하며, 예를 들어, 철층, 니켈층 및 코발트층 중 어느 하나일 수 있다. Referring to FIG. 2A, a substrate 100 having one surface and the other surface opposite to the one surface and having a first catalyst metal pattern 102 on the one surface is provided. The first catalytic metal pattern 102 serves as a bond finger of the substrate 100 and may be, for example, any one of an iron layer, a nickel layer, and a cobalt layer.

상기 기판(100)의 일면 양쪽 가장자리 부분 상에는 지지 범프(103)가 형성되어 있다. 상기 지지 범프(103)는, 예를 들어, 전기적 연결이 되지 않고 상기 기판(100)과 후술될 반도체칩들 간의 갭(gap)을 유지시켜 주기 위해 강도가 일정 수준을 유지할 수 있는 물질로 이루어진다. Support bumps 103 are formed on both edge portions of one surface of the substrate 100. The support bumps 103 may be formed of, for example, a material that may maintain a certain level of strength in order to maintain a gap between the substrate 100 and semiconductor chips to be described later without being electrically connected.

한편, 도 2a에서는 상기 지지 범프(103)를 상기 기판(100) 일면의 상기 반도체칩(104) 양쪽 가장자리 부분 상에 형성하여 이를 도시하고 설명하였으나, 이와 다르게, 상기 지지 범프(103)는 상기 기판(100)의 일면 상에 형성된 상기 제1 촉매금속패턴(102) 이외의 상기 기판(100)의 일면에 형성되어 후술될 반도체칩과 접촉하도록 형성할 수 있다. Meanwhile, in FIG. 2A, the support bumps 103 are formed on both edge portions of the semiconductor chip 104 on one surface of the substrate 100, and thus, the support bumps 103 are formed on the substrate 100. It may be formed on one surface of the substrate 100 other than the first catalyst metal pattern 102 formed on one surface of the substrate 100 to be in contact with a semiconductor chip to be described later.

다시 말해서, 상기 지지 범프(103)는 전술한 바와 같이, 후술될 반도체칩들 간의 갭을 유지시켜 주기 위해 형성해주는 것이기 때문에, 예를 들어, 상기 지지 범프(103)가 형성되는 위치는 상기 기판(100)의 일면의 양쪽 가장자리 부분이든 기판(100)의 일면의 중심 부분이든 무관하다. In other words, since the support bumps 103 are formed to maintain gaps between the semiconductor chips, which will be described later, as described above, for example, the positions where the support bumps 103 are formed may be formed in the substrate ( It is irrelevant whether both edge portions of one surface of the surface 100 or the central portion of one surface of the substrate 100.

이어서, 상기 기판(100)의 지지 범프(103) 상에 배치될 반도체칩(104)을 마련한다. Subsequently, a semiconductor chip 104 to be disposed on the support bumps 103 of the substrate 100 is prepared.

상기 반도체칩(104)은 상기 기판(100)의 일면과 마주하는 제1면 및 상기 제1면과 대향하는 제2면을 가지며, 상기 반도체칩(104)의 제1면에는 상기 제1 촉매금속패턴(102)과 대응하는 부분에 각각 제2 촉매금속패턴(106)이 형성되어 있다. The semiconductor chip 104 has a first surface facing one surface of the substrate 100 and a second surface facing the first surface, and the first catalyst metal is disposed on the first surface of the semiconductor chip 104. The second catalytic metal pattern 106 is formed in each of the portions corresponding to the pattern 102.

상기 제2 촉매금속패턴(106)은 상기 제1 촉매금속패턴(102)과 동일한 물질, 예를 들어, 철층, 니켈층 및 코발트층 중 어느 하나일 수 있으며, 상기 제2 촉매금속패턴(106)은 상기 반도체칩(104)의 본딩패드 역할을 한다. The second catalyst metal pattern 106 may be the same material as the first catalyst metal pattern 102, for example, any one of an iron layer, a nickel layer, and a cobalt layer, and the second catalyst metal pattern 106. Serves as a bonding pad of the semiconductor chip 104.

도 2b를 참조하면, 상기 기판(100)의 지지 범프(103) 상에 상기 반도체칩(104)을 부착한 후, 상기 제1 및 제2 촉매금속패턴(102, 106)의 표면으로부터 제1 및 제2 탄소나노튜브(108a, 108b)를 성장시킨다. Referring to FIG. 2B, after attaching the semiconductor chip 104 to the support bumps 103 of the substrate 100, the first and second catalyst metal patterns 102 and 106 may be formed from the surfaces of the first and second catalytic metal patterns 102 and 106. The second carbon nanotubes 108a and 108b are grown.

한편, 상기 제1 및 제2 탄소나노튜브(108a, 108b)는, 예를 들어, 강도가 150GPa로 강철보다 100배나 높아 기존 기술에서 사용되던 범프 재료인 Au, Cu, Ni에 비해 매우 높으며 직경이 미세하기 때문에, 상기 제1 및 제2 탄소나노튜브(108a, 108b)로 이루어진 범프(108)의 강도를 증가시키는 것이 가능할 수 있다. On the other hand, the first and second carbon nanotubes (108a, 108b), for example, the strength is 150GPa 100 times higher than steel is very high compared to the bump material used in the prior art Au, Cu, Ni and diameter Because of the fineness, it may be possible to increase the strength of the bump 108 consisting of the first and second carbon nanotubes 108a and 108b.

예를 들어, 상기 제1 및 제2 탄소나노튜브(108a, 108b)를 성장시키기 위해서, 진공 플라즈마 챔버 내에 반도체칩이 형성된 기판을 배치시킨 후에, 약 100℃ 내지 200℃, 바람직하게 약 150℃로 가열된 진공 플라즈마 챔버 내에 소스 가스 및 수소 가스를 주입한다. 상기 소스 가스는, 예를 들어, C2H2 가스, CH4 가스, C2H4 가스, C2H6 가스, CO 가스 중 적어도 어느 하나일 수 있다.For example, in order to grow the first and second carbon nanotubes 108a and 108b, after placing a substrate on which a semiconductor chip is formed in a vacuum plasma chamber, the substrate is about 100 ° C to 200 ° C, preferably about 150 ° C. Source gas and hydrogen gas are injected into the heated vacuum plasma chamber. The source gas may be, for example, at least one of a C 2 H 2 gas, a CH 4 gas, a C 2 H 4 gas, a C 2 H 6 gas, and a CO gas.

도 2c를 참조하면, 상기 제1 및 제2 촉매금속패턴(102, 106)의 표면으로부터 각각 성장된 상기 제1 및 제2 탄소나노튜브(108a, 108b)의 서로의 상면이 맞닿아 전기적으로 연결될 때까지 성장시킨다. 이를 통해, 상기 기판(100)과 상기 반도체칩(104)들 간을 전기적으로 연결할 수 있다. Referring to FIG. 2C, upper surfaces of the first and second carbon nanotubes 108a and 108b grown from the surfaces of the first and second catalytic metal patterns 102 and 106, respectively, may be in contact with and electrically connected to each other. Until it grows. Through this, the substrate 100 and the semiconductor chips 104 may be electrically connected to each other.

이때, 상기 제1 및 제2 탄소나노튜브(108a, 108b)로 이루어진 상기 범프(108)는 상기 지지 범프(103)보다 작은 폭을 갖고, 상기 지지 범프(103)와 동일한 높이를 갖는 것이 바람직하다. In this case, the bumps 108 formed of the first and second carbon nanotubes 108a and 108b have a width smaller than that of the support bumps 103 and have the same height as the support bumps 103. .

전술한 바와 같이, 본 발명은 상기 기판(100)과 반도체칩(104) 각각의 상기 제1 및 제2 촉매금속패턴(102, 106)의 표면으로부터 상기 제1 및 제2 탄소나노튜브(108a, 108b)를 각각 성장시켜 범프(108)를 구현함으로써, 상기 기판(100)과 반도체칩(104)들 간을 전기적으로 용이하게 연결할 수 있다. As described above, according to the present invention, the first and the second carbon nanotubes 108a, the surfaces of the first and second catalytic metal patterns 102 and 106 of the substrate 100 and the semiconductor chip 104, respectively. By growing the 108b) to implement the bumps 108, the substrate 100 and the semiconductor chips 104 may be electrically connected easily.

도 2d를 참조하면, 상기 기판(100)과 상기 반도체칩(108)들 사이의 갭을 채우기 위하여, 상기 기판(100)과 상기 반도체칩(108) 사이에 개재되며 상기 범프(108)와 범프(108) 사이 및 상기 범프(108)와 지지 범프(103) 사이를 매립시키는 언더-필 물질(110)을 형성한다. Referring to FIG. 2D, in order to fill the gap between the substrate 100 and the semiconductor chips 108, the bumps 108 and the bumps may be interposed between the substrate 100 and the semiconductor chips 108. An under-fill material 110 is interposed between 108 and between the bump 108 and the support bump 103.

상기 언더-필 물질(110)은 상기 기판(100)과 상기 반도체칩(104)들 간의 부착을 용이하게 수행하기 위하여 형성되며, 예를 들어, 갭-필 물질로 소프트한 재질을 대신할 수 있다. 이를 통해, 상기 기판(100)과 상기 반도체칩(104)들 간의 전기적 및 접합 결합력을 더욱더 향상시켜 실장 신뢰성을 향상시킬 수 있는 역할을 할 수 있다. The under-fill material 110 is formed to facilitate attachment between the substrate 100 and the semiconductor chip 104, and may be a soft material instead of a gap-fill material, for example. . Through this, it is possible to further improve the electrical and junction coupling force between the substrate 100 and the semiconductor chip 104 can play a role to improve the mounting reliability.

계속해서, 상기 기판(100)과 상기 지지 범프(103) 및 상기 범프(108)를 포함한 상기 반도체칩(104)을 덮도록 봉지부재(112)는 형성한다. 상기 봉지부재(112)는, 예를 들어, EMC(Epoxy molding compound)일 수 있다. 자세하게 도시하지 않았으나, 상기 기판(100)의 타면 상에는 볼랜드와 상기 볼랜드 상에 외부 접속단자가 배치되어 있으며, 상기 외부 접속단자는, 예를 들어, 솔더볼일 수 있다. Subsequently, the sealing member 112 is formed to cover the substrate 100, the support bumps 103, and the semiconductor chip 104 including the bumps 108. The encapsulation member 112 may be, for example, an epoxy molding compound (EMC). Although not shown in detail, an external connection terminal is disposed on the other land of the substrate 100 and the ball land, and the external connection terminal may be, for example, a solder ball.

전술한 바와 같이, 본 발명은 기판과 반도체칩의 각각에 형성된 촉매금속패턴의 표면으로부터 탄소나노튜브를 성장시켜 범프를 구현함으로써, 기판과 반도체칩들 간을 전기적으로 용이하게 연결할 수 있다. As described above, the present invention implements bumps by growing carbon nanotubes from the surfaces of the catalyst metal patterns formed on the substrates and the semiconductor chips, thereby easily connecting the substrates and the semiconductor chips.

전술한 바와 같이, 본 발명은 먼저, 범프를 형성한 후에 기판과 반도체칩을 전기적으로 연결하는 종래와 달리, 탄소나노튜브(Carbon Nano Tube layer)로 이루어진 범프를 형성하기 위한 촉매금속패턴으로 이루어진 패드를 각각 기판과 반도체칩 상에 형성하고, 상기 기판 상부에 반도체칩을 배치시킨 후, 기판과 반도체칩 각각의 상기 촉매금속패턴의 표면으로부터 탄소나노튜브를 성장시켜 범프를 구현함으로써, 기판과 반도체칩들 간을 전기적으로 용이하게 연결할 수 있다. As described above, the present invention, unlike the prior art to electrically connect the substrate and the semiconductor chip after forming the bump, the pad made of a catalytic metal pattern for forming a bump made of carbon nanotube layer (Carbon Nano Tube layer) Is formed on the substrate and the semiconductor chip, and the semiconductor chip is disposed on the substrate, and the bumps are formed by growing carbon nanotubes from the surfaces of the catalyst metal pattern of each of the substrate and the semiconductor chip. The electrical connection between them is easy.

또한, 본 발명은 기판과 반도체칩을 먼저 부착한 후에 상기 탄소나노튜브로 이루어진 범프를 형성하기 때문에, 상기 기판과 반도체칩을 자연스럽게 본딩할 수 있어 공정의 단순화를 가져올 수 있다. In addition, since the bumps made of the carbon nanotubes are formed after the substrate and the semiconductor chip are first attached, the substrate and the semiconductor chip can be naturally bonded, which can simplify the process.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다. As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

100 : 기판 102 : 제1 촉매금속패턴
103 : 지지 범프 104 : 반도체칩
106 : 제1 촉매금속패턴 108a: 제2 탄소나노튜브
108b: 제2 탄소나노튜브 108 : 범프
110 : 언더-필 물질 112 : 봉지부재100 substrate 102 first catalyst metal pattern
103: support bump 104: semiconductor chip
106: first catalytic metal pattern 108a: second carbon nanotubes
108b: second carbon nanotube 108: bump
110: under-fill material 112: sealing member

Claims (14)

일면 및 상기 일면에 대향하는 타면을 가지며, 상기 일면에 제1 촉매금속패턴을 갖는 기판;
상기 기판 상부에 상기 기판의 일면과 마주하는 제1면 및 상기 제1면과 대향하는 제2면을 가지며, 상기 제1면에 상기 제1 촉매금속패턴과 대응하는 부분에 제2 촉매 금속층을 갖는 반도체칩;
상기 제1 촉매금속패턴의 표면으로부터 성장된 제1 탄소나노튜브와 상기 제2 촉매금속패턴의 표면으로부터 성장된 제2 탄소나노튜브를 포함하며, 상기 제1 탄소나노튜브와 제2 탄소나노튜브를 통해서 상기 반도체칩과 상기 기판을 전기적으로 연결하는 범프; 및
상기 제1 촉매금속패턴 이외의 상기 기판의 일면에 형성되어 상기 반도체칩과 접촉하는 지지 범프;
를 포함하는 반도체 패키지. A substrate having one surface and the other surface opposite to the one surface, the substrate having a first catalytic metal pattern on the one surface;
A first surface facing one surface of the substrate and a second surface opposite to the first surface on the substrate, and having a second catalyst metal layer on a portion corresponding to the first catalyst metal pattern on the first surface; Semiconductor chip;
A first carbon nanotube grown from the surface of the first catalyst metal pattern and a second carbon nanotube grown from the surface of the second catalyst metal pattern, wherein the first carbon nanotube and the second carbon nanotube A bump electrically connecting the semiconductor chip and the substrate through the bump; And
A support bump formed on one surface of the substrate other than the first catalyst metal pattern to contact the semiconductor chip;
Semiconductor package comprising a. 제 1 항에 있어서,
상기 제1 및 제2 촉매금속패턴은 철(Fe), 니켈(Ni) 및 코발트(Co) 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 패키지. The method of claim 1,
The first and the second catalyst metal pattern is a semiconductor package, characterized in that containing any one of iron (Fe), nickel (Ni) and cobalt (Co). 제 1 항에 있어서,
상기 지지 범프는 상기 범프와 동일한 높이를 갖는 것을 특징으로 하는 반도체 패키지. The method of claim 1,
And the support bumps have the same height as the bumps. 제 1 항에 있어서,
상기 지지 범프는 상기 범프보다 큰 폭을 갖는 것을 특징으로 하는 반도체 패키지. The method of claim 1,
And the support bumps have a width greater than that of the bumps. 제 1 항에 있어서,
상기 기판과 상기 반도체칩 사이에 개재되는 언더-필 물질을 더 포함하는 것을 특징으로 하는 반도체 패키지. The method of claim 1,
And a under-fill material interposed between the substrate and the semiconductor chip. 제 1 항에 있어서,
상기 기판 상에 상기 지지 범프 및 상기 범프를 포함한 상기 반도체칩을 덮는 봉지부재를 더 포함하는 것을 특징으로 하는 반도체 패키지. The method of claim 1,
And a sealing member covering the support bump and the semiconductor chip including the bump on the substrate. 일면 및 상기 일면에 대향하는 타면을 가지며, 상기 일면에 제1 촉매금속패턴을 갖는 기판을 마련하는 단계;
상기 제1 촉매금속패턴 이외의 상기 기판의 일면 상에 상기 반도체칩과 접촉하는 지지 범프를 형성하는 단계;
상기 기판의 지지 범프 상에 상기 기판의 일면과 마주하는 제1면 및 상기 제1면과 대향하는 제2면을 가지며, 상기 제1면에 상기 기판의 제1 촉매금속패턴과 대응하는 부분에 제2 촉매금속패턴을 갖는 반도체칩을 부착하는 단계; 및
상기 제1 촉매금속패턴 상에 상기 제1 촉매금속패턴의 표면으로부터 성장된 제1 탄소나노튜브와 상기 제2 촉매금속패턴 상에 상기 제2 촉매금속패턴의 표면으로부터 성장된 제2 탄소나노튜브를 포함하며, 상기 제1 및 제2 탄소나노튜브를 통해서 상기 반도체칩과 상기 기판을 전기적으로 연결하는 범프를 형성하는 단계;
를 포함하는 반도체 패키지의 제조방법. Providing a substrate having one surface and the other surface opposite to the one surface, the substrate having a first catalytic metal pattern on the one surface;
Forming a support bump on the surface of the substrate other than the first catalyst metal pattern to contact the semiconductor chip;
A first surface facing one surface of the substrate and a second surface facing the first surface on a support bump of the substrate, wherein the first surface is formed at a portion corresponding to the first catalytic metal pattern of the substrate; Attaching a semiconductor chip having a catalytic metal pattern; And
First carbon nanotubes grown on the first catalyst metal pattern from the surface of the first catalyst metal pattern and second carbon nanotubes grown from the surface of the second catalyst metal pattern on the second catalyst metal pattern; And forming bumps electrically connecting the semiconductor chip and the substrate through the first and second carbon nanotubes;
Method of manufacturing a semiconductor package comprising a. 제 7 항에 있어서,
상기 제1 및 제2 촉매금속패턴은 철(Fe)층, 니켈(Ni)층 및 코발트(Co)층 중 어느 하나인 것을 특징으로 하는 반도체 패키지의 제조 방법.The method of claim 7, wherein
The first and second catalyst metal patterns are any one of an iron (Fe) layer, a nickel (Ni) layer and a cobalt (Co) layer manufacturing method of a semiconductor package. 제 7 항에 있어서,
상기 제1 및 제2 탄소나노튜브를 포함하는 상기 범프는 상기 지지 범프와 동일한 높이로 형성되는 것을 특징으로 하는 반도체 패키지의 제조방법. The method of claim 7, wherein
The bump including the first and second carbon nanotubes are formed at the same height as the support bumps. 제 7 항에 있어서,
상기 지지 범프는 상기 범프보다 큰 폭을 갖는 것을 특징으로 하는 반도체 패키지의 제조방법.
The method of claim 7, wherein
The support bump has a larger width than the bump manufacturing method of a semiconductor package.
제 7 항에 있어서,
상기 제1 및 제2 탄소나노튜브를 성장시키는 단계는,
진공압이 형성된 챔버 내에 탄소를 포함하는 소스 가스 및 수소 가스를 제공하는 단계; 및
상기 소스 가스 및 상기 수소 가스를 플라즈마에 의하여 반응시켜 상기 촉매 금속층의 표면으로부터 탄소나노튜브를 성장하는 단계;
를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.The method of claim 7, wherein
The step of growing the first and second carbon nanotubes,
Providing a source gas comprising carbon and hydrogen gas in a chamber in which a vacuum is formed; And
Reacting the source gas and the hydrogen gas by plasma to grow carbon nanotubes from the surface of the catalyst metal layer;
Method of manufacturing a semiconductor package comprising a. 제 11 항에 있어서,
상기 소스 가스는 C2H2 가스, CH4 가스, C2H4 가스, C2H6 가스, CO 가스 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법. The method of claim 11,
The source gas may include at least one of a C 2 H 2 gas, a CH 4 gas, a C 2 H 4 gas, a C 2 H 6 gas, and a CO gas. 제 11 항에 있어서,
상기 탄소나노튜브를 성장시키는 단계는, 100℃ 내지 200℃의 온도에서 성장시키는 것을 특징으로 하는 반도체 패키지의 제조 방법.The method of claim 11,
The growing of the carbon nanotubes, the method of manufacturing a semiconductor package, characterized in that the growth at a temperature of 100 ℃ to 200 ℃. 제 7 항에 있어서,
상기 범프를 형성하는 단계 후,
상기 기판과 상기 반도체칩 사이에 개재되는 언더-필 물질을 형성하는 단계;
상기 기판 상에 상기 지지 범프 및 상기 범프를 포함한 상기 반도체칩을 덮는 봉지부재를 형성하는 단계; 및
상기 기판의 타면에 외부 접속단자를 형성하는 단계;
를 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법. The method of claim 7, wherein
After forming the bumps,
Forming an under-fill material interposed between the substrate and the semiconductor chip;
Forming an encapsulation member covering the support bump and the semiconductor chip including the bump on the substrate; And
Forming an external connection terminal on the other surface of the substrate;
Method of manufacturing a semiconductor package comprising a.
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