KR20120077872A - 반도체 칩 내장형 기판 및 이를 포함하는 반도체 패키지 - Google Patents

반도체 칩 내장형 기판 및 이를 포함하는 반도체 패키지 Download PDF

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KR20120077872A
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Abstract

본 발명의 반도체 패키지는 개구부를 포함하는 제1레이어부, 반도체 칩이 실장되는 제1 공간을 가지는 코어부, 재배선 회로 및 단자부를 가지는 제2레이어부, 상기 제2 레이어부의 재배선 회로에 전기적으로 연결되는 반도체 칩 및 상기 반도체칩 상에 배치되고, 상기 제1 레이어부의 개구부를 통하여 노출되는 방열판을 포함한다.
따라서 내장된 반도체 칩의 방열효과를 극대화 할 수 있고, 뒤틀림에 대한 저항력이 증가하게 된다.

Description

반도체 칩 내장형 기판 및 이를 포함하는 반도체 패키지{A SUBSTRATE EMBEDDING SEMICONDUCTOR CHIP AND A SEMICONDUCTOR PACKAGE HAVING THE SUBSTRATE}
본 발명은 반도체 내장형 기판 및 이를 포함하는 반도체 패키지에 관한 것으로, 보다 상세하게는 내장된 반도체의 방열판이 노출되는 구조를 가지는 반도체 내장형 기판 및 이를 포함하는 반도체 패키지에 관한 것이다.
최근 고성능 반도체 칩의 개발이 가속화 되어 감에 따라, 반도체 칩의 고속화, 고전력 소비화가 진행되고, 이와 더불어 전자제품의 소형화와 진행되면서, 적은 공간을 차지하는 동시에 고성능을 구현하는 반도체 칩 또는 이를 포함하는 패키지가 등장하게 되었다.
이러한 고성능 전자기기의 방열은 제품의 신뢰성향상과 오작동을 방지하기 위해 매우 중요하며, 과도한 칩의 온도는 오작동, 멈춤 등 제품의 치명적인 오류들을 발생시키기도 한다. 이러한 고성능의 소형 전자기기에 대한 효율적인 방열이 중요한 이슈가 되고 있다.
특히, 최근에는 제품의 소형화를 위하여 기판 내에 반도체 칩을 삽입하는 기법이 도입되고 있다. 기판 내에 삽입되는 칩들 역시 최근 전자기기의 고성능을 기현하기 위하여 빠른 동작속도와 높은 전력을 소비하는 반도체 칩들이며, 상기 칩이 기판 내에 내장되는 경우 이미 언급한 바와 같이 발생될 수 있는 여러 오류를 방지하기 위하여 방열에 특히 주의 하여야 한다.
도 1은 종래의 반도체 칩 내장형 패키지를 나타내는 단면도이다.
도 1을 참조하면, 종래의 반도체 칩 내장형 패키지는 반도체 칩(310), 상기 반도체 칩(310)을 실장하는 코어부(510), 제1 레이어부(520), 제2 레이어부(530) 및 복수개의 외부단자부(410)을 포함한다. 상기 반도체 칩(310)은 상기 제1 레이어부(520)에 형성된 재배선 회로에 전기적으로 연결되며, 상기 제1 레이어부(520) 및 제2 레이어부(530)는 상기 반도체 칩(310)을 실장하는 코어부(510)를 모두 커버한다.
따라서 상기 반도체 칩(310)에서 발생되는 열은 상기 제1 레이어부(520) 및 제2 레이어부(530)에 전달되어 방출되어야 하나, 일반적으로 반도체 칩(310)의 경우 칩 상에 방열판 또는 방열판 상에 설치되는 팬 등을 통하여 방열되는 것과는 매우 큰 방열상의 차이를 보인다. 따라서 상기 반도체 칩(310)에서 발생되는 열이 효과적으로 외부로 빠져나가지 못하게 되고, 상기 반도체 칩 내장형 패키지는 비효율적인 방열로 인하여 칩 자체의 오류가 발생하는 등의 부작용이 발생하게 된다.
이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 반도체 내장형 기판을 제공하는 것이다.
본 발명의 다른 목적은 상기 반도체 내장형 기판을 포함하는 반도체 패키지를 제공하는 것이다.
상기한 본 발명의 목적을 달성하기 위한 일 실시예에 의한 기판은 개구부를 포함하는 제1 레이어부, 반도체 칩이 실장되는 제1 공간을 가지는 코어부 및 재배선 회로 및 단자부를 가지는 제2 레이어부를 포함한다.
일 실시예에 있어서, 상기 제2 레이어부의 단자부에 형성된 볼-그리드 어레이(Ball Grid Array : BGA)를 더 포함하는 것을 특징으로 할 수 있다.
상기한 본 발명의 다른 목적을 달성하기 위한 일 실시예에 의한 반도체 패키지는 개구부를 포함하는 제1레이어부, 반도체 칩이 실장되는 제1 공간을 가지는 코어부, 재배선 회로 및 단자부를 가지는 제2 레이어부, 상기 제2 레이어부의 재배선 회로에 전기적으로 연결되는 반도체 칩 및 상기 반도체칩 상에 배치되고, 상기 제1 레이어부의 개구부를 통하여 노출되는 방열판을 포함한다.
일 실시예에 있어서, 상기 제1 레이어부는 복수개의 단자부를 더 포함하여, 상부에 또 다른 패키지를 실장할 수 있는 것을 특징으로 할 수 있다.
일 실시예에 있어서, 상기 반도체 칩 및 상기 방열판 사이에 위치하는 열전달물질을 더 포함하는 것을 특징으로 할 수 있다.
상기한 본 발명에 의하면, 반도체 칩이 내장되는 기판에 방열판이 직접 부착될 수 있기 때문에, 내장된 반도체 칩의 방열효과를 극대화 할 수 있다. 또한, 방열판이 노출되는 제1 레이어부는 제1 레이어부 및 노출되는 방열판이 동일 평면을 형성하고 있으므로, 단일 레이어부로 형성되는 것에 비해 뒤틀림에 대한 저항력이 증가하게 된다.
도 1은 종래의 반도체 칩 내장형 패키지를 나타내는 단면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 3a 및 3b는 도 2의 반도체 패키지의 평면도 및 저면도이다.
도 4a 내지 4d는 도 2의 반도체 패키지가 제작되는 단계를 나타내는 단면도들이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 2를 참조하면, 본 발명의 일 실시예에 다른 반도체 패키지(1000)는 기판(1500), 상기 기판(1500) 내에 실장되는 반도체 칩(1310) 및 방열판(1600)을 포함한다.
상기 기판(1500)은 개구부를 포함하는 제1 레이어부(1520), 상기 반도체 칩(1310)이 실장되는 제1 공간을 가지는 코어부(1510) 및 재배선 회로 및 단자부를 가지는 제2 레이어부(1530)를 포함한다. 상기 제1 레이어부(1520)는 레이어 내에 제1 배선 회로(1525)를 포함하고, 상기 제2 레이어부(1530)는 레이어 내에 제2 배선 회로(1535)를 포함하고, 상기 코어부(1520)는 코어 내에 코어 배선(1515)을 포함한다. 상기 제1 레이어부(1520)의 제1 배선회로(1525), 상기 제2 레이어부(1530)의 제2 배선회로(1535) 및 상기 코어부(1520)의 코어 배선부(1515)는 서로 전기적으로 연결되어 상기 반도체 칩(1310) 및 외부와 전기적인 신호를 주고받으며 구동된다. 상기 반도체 칩(1310)은 복수개의 연결단자(1315)를 포함한다. 상기 제2 레이어부(1530)에는 재배선 회로를 포함하며 상기 반도체 칩(1310)의 연결단자(1315)와 전기적으로 연결된다. 상기 제1 레이어부(1520)상에는 제1 연결단자(1420)가 형성되어 상기 기판 상에 다른 반도체 패키지 또는 다른 모듈과 전기적인 신호를 주고받을 수 있으며, 상기 제2 레이어부(1530) 하단에는 제2 연결단자(1410)가 형성되어 마찬가지로 다른 반도체 패키지 또는 기판 등과 전기적인 신호를 주고받을 수 있다.
상기 반도체 칩(1310) 상에는 상기 방열판(1600)이 배치된다. 상기 방열판(1600)은 상기 반도체 칩(1310)에서 발생되는 열을 외부로 발산한다. 상기 방열판(1600)은 상기 제1레이어부(1520)에 형성되는 개구부를 통하여 외부에 노출된다. 종래에는 기판에 내장되는 반도체 칩의 경우 별도의 방열판을 가지는 구조가 소개되지 않았었다. 따라서 반도체 칩만의 방열을 위한 구조는 별도로 존재하지 않았다. 하지만 본 실시예에 따른 반도체 칩 패키지에서, 상기 방열판(1600)은 상기 반도체 칩(1310)에서 발생되는 열을 직접 외부로 배출한다. 상기 방열판(1600) 및 상기 반도체 칩(1310) 사이에는 열전달물질(1610)을 더 포함할 수 있다. 상기 열전달물질(1610)은 상기 반도체 칩(1310)의 상부와 상기 방열판(1600) 사이에 존재할 수 있는 빈 공간을 억제하여 상기 반도체 칩(1310)과 상기 방열판(160) 사이의 충분한 접촉공간을 확보하여 주고, 상기 반도체 칩(1310)에서 상기 방열판(1600)으로의 열전달을 효과적으로 할 수 있도록 도와준다.
도 3a 및 3b는 도 2의 반도체 패키지의 평면도 및 저면도이다.
도 3a를 참조하면, 본 실시예에 따른 반도체 패키지(1000)의 상부는 상기 제1 레이어부(1520) 및 방열판(1520)이 노출된다. 상기 제1 레이어부(1520)는 방열판(1520)을 노출하기 위하여 상기 방열판(1520)의 주위에만 연결 단자(1420)를 포함한다. 상기 제1 레이어부(1520)의 개구부는 상기 방열판(1520)의 형상에 따라 형성되므로, 상기 방열판(1520)이 사각형 이외에 다른 형상을 하는 경우 이에 따라 상기 제1 레이어부(1520)의 개구부도 다른 형상으로 형성될 수 있다.
도 3b를 참조하면, 상기 도 3a와는 다르게 상기 제2 레이어부(1530) 모두에 연결단자(1410)를 포함할 수 있다. 상기 제2 레이어부(1530)에는 방열판 등 다른 장치가 노출될 필요가 없기 때문에, 상기 제2 레이어부(1530) 전부를 상기 연결단자(1410)를 위한 공간으로 활용할 수 있다. 이미 언급한 바와 같이 상기 제2 레이어부(1530)에는 별도의 볼 그리드 어레이(BGA)가 형성될 수 있으며, 외부와 접속할 수 있는 다른 형태의 단자를 포함할 수 있다.
도 4a 내지 4d는 도 2의 반도체 패키지가 제작되는 단계를 나타내는 단면도들이다.
도 4a 및 4d를 참조하면, 본 실시예에 따른 반도체 패키지를 형성하기 위해서는 제2 레이어부(1530)를 형성하는 단계, 코어부(1510)를 형성하는 단계, 제1 레이어부(1520)를 형성하는 단계, 반도체 칩(1310)을 실장하는 단계 및 상기 반도체 칩(1310) 상에 방열판(1600)을 실장하는 단계를 거친다. 상기 제2 레이어부(1530), 코어부(1510) 및 제1 레이어부(1520)를 먼저 형성하여 기판(1500)을 별도로 만든 후, 상기 반도체 칩(1310)을 상기 기판(1500)에 실장하고 상기 방열판(1600)을 덮는 방법으로 제작할 수 있다. 또한, 상기 제2 레이어부(1530) 및 코어부(1510)을 형성하고, 상기 반도체 칩(1310)을 실장한 후에, 상기 제1 레이어부(1520) 및 방열판(1600)을 함께 씌우는 방법으로 제작할 수도 있다. 제작방법은 단위 모듈별 제작의 효율성이나, 상기 반도체 칩(1310) 및 기판(1500)의 형상 및 용도에 따라 다양하게 제작될 수 있을 것이다.
먼저 도 4a를 참조하면, 상기 제2 레이어부(1530)을 형성하는 단계에서는 상기 제2 레이어부(1530)가 상기 반도체 칩(1310)과 전기적으로 연결되기 때문에, 상기 반도체 칩(1310)의 연결단자와 전기적으로 연결되는 재배선 회로 구조를 포함하는 제2 배선 회로(1535)를 상기 제2 레이어부(1530)에 형성하여야 한다. 상기 제2 레이어부(1530)의 하부에는 외부 단자와 전기적으로 접속되는 제2 연결단자(1410)이 형성되며, 상기 제2 연결단자(1410) 상에는 볼 그리드 어레이(Ball Grid Array : BGA)가 형성될 수 있다. 이외에도 다른 접속단자들이 용도에 따라 다양하게 적용될 수 있다.
도 4b를 참조하면, 상기 반도체 칩(1310)이 자리잡는 공간을 제외하고 상기 코어부(1510)를 상기 제2 레이어부(1530) 상에 형성한다. 상기 코어부(1510)은 상기 제2 레이어부(1530) 및 제1 레이어부(1520)를 전기적으로 연결하여주는 코어 배선부(1515)를 포함한다. 상기 반도체 칩(1310)이 자리잡는 공간은 상기 반도체 칩(1310)과 실질적으로 동일한 공간을 형성할 수 있고, 또는 상기 반도체 칩(1310)의 크기보다 더욱 크게 형성할 수도 있다. 앞서 언급한 경우처럼 기판을 하나의 모듈로 공급하여 제작하는 경우에는 상기 코어부 내부의 제1 공간의 크기를 어느 정도 크게 형성하여 다양한 크기의 반도체 칩이 적용될 수 있도록 조절할 수 있을 것이다.
도 4c를 참조하면, 상기 제2 레이어부(1530) 및 코어부(1510) 상에 상기 반도체 칩(1310)을 실장한다. 상기 반도체 칩(1310)에 형성되는 연결 단자(1310)를 통하여 상기 제2 레이어부(1530)의 재배선 회로와 전기적으로 연결된다. 이 때에 상기 반도체 칩(1310)의 연결단자(1310) 및 상기 제2 레이어부(1530)의 결합을 위하여 별도의 수지를 주입하는 언더필(Underfill) 공정을 추가할 수 있다.
도 4d를 참조하면, 상기 반도체 칩(1310) 상에 방열판(1600)을 실장한다. 상기 방열판(1600)은 상기 반도체 칩(1310)에 직접 실장될 수 있고, 경우에 따라서는 열전달물질(1610)을 상기 반도체 칩(1310) 상에 고르게 분포한 후에 실장될 수 있다. 상기 방열판(1600)의 실장과 상기 제1 레이어부(1520)를 동시에 실장할 수 있고, 경우에 따라서는 이미 언급한 바와같이 하나의 기판을 별도로 형성하고 반도체 칩을 실장하는 경우에는 제1 레이어부(1520)가 먼저 형성될 수 있다.
이상에서 설명한 바와 같이, 본 발명의 실시예에 따르면, 반도체 칩이 내장되는 기판에 방열판이 직접 부착될 수 있기 때문에, 내장된 반도체 칩의 방열효과를 극대화 할 수 있다. 또한, 방열판이 노출되는 제1 레이어부는 제1 레이어부 및 노출되는 방열판이 동일 평면을 형성하고 있으므로, 단일 레이어부로 형성되는 것에 비해 뒤틀림에 대한 저항력이 증가하게 된다.
이상에서는 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
310 : 반도체 칩 410 : 외부단자부
510 : 코어부 520 : 제1 레이어부
530 : 제2 레이어부
1000 : 반도체 패키지 1500 : 기판
1310 : 반도체 칩 1410 : 외부단자부
1510 : 코어부 1520 : 제1 레이어부
1530 : 제2 레이어부
1525 : 제1 배선 회로 1535 : 제2 배선 회로
1515 : 코어 배선부 1315 : 연결단자
1420 : 제1 연결단자 1410 : 제2 연결단자
1600 : 방열판

Claims (5)

  1. 개구부를 포함하는 제1레이어부;
    반도체 칩이 실장되는 제1 공간을 가지는 코어부; 및
    재배선 회로 및 단자부를 가지는 제2 레이어부를 포함하는 기판.
  2. 제1항에 있어서,
    상기 제2 레이어부의 단자부에 형성된 볼-그리드 어레이(Ball Grid Array : BGA)를 더 포함하는 것을 특징으로 하는 기판.
  3. 개구부를 포함하는 제1레이어부;
    반도체 칩이 실장되는 제1 공간을 가지는 코어부;
    재배선 회로 및 단자부를 가지는 제2레이어부;
    상기 제2 레이어부의 재배선 회로에 전기적으로 연결되는 반도체 칩; 및
    상기 반도체칩 상에 배치되고, 상기 제1 레이어부의 개구부를 통하여 노출되는 방열판을 포함하는 반도체 패키지.
  4. 제3항에 있어서,
    상기 제1레이어부는 복수개의 단자부를 더 포함하여, 상부에 또 다른 패키지를 실장할 수 있는 것을 특징으로 하는 반도체 패키지.
  5. 제3항에 있어서,
    상기 반도체 칩 및 상기 방열판 사이에 위치하는 열전달물질을 더 포함하는 것을 특징으로 하는 반도체 패키지.

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180037406A (ko) * 2016-10-04 2018-04-12 삼성전기주식회사 팬-아웃 반도체 패키지
US10068855B2 (en) 2016-09-12 2018-09-04 Samsung Electro-Mechanics Co., Ltd. Semiconductor package, method of manufacturing the same, and electronic device module
US10595413B2 (en) 2016-08-25 2020-03-17 Samsung Electro-Mechanics Co., Ltd. Board having electronic element, method for manufacturing the same, and electronic element module including the same

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10595413B2 (en) 2016-08-25 2020-03-17 Samsung Electro-Mechanics Co., Ltd. Board having electronic element, method for manufacturing the same, and electronic element module including the same
US10068855B2 (en) 2016-09-12 2018-09-04 Samsung Electro-Mechanics Co., Ltd. Semiconductor package, method of manufacturing the same, and electronic device module
KR20180037406A (ko) * 2016-10-04 2018-04-12 삼성전기주식회사 팬-아웃 반도체 패키지
US10211136B2 (en) 2016-10-04 2019-02-19 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
US10522451B2 (en) 2016-10-04 2019-12-31 Samsung Electronics Co., Ltd. Fan-out semiconductor package
US11121066B2 (en) 2016-10-04 2021-09-14 Samsung Electronics Co., Ltd. Fan-out semiconductor package

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