KR20120070426A - Buffer circuit, duty correction circuit and active coupling capacitor - Google Patents

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Abstract

PURPOSE: A buffer circuit, a duty correction circuit, and an active decoupling capacitor are provided to secure the stability of a ground voltage and a power voltage by reducing the variation of a PVT of a clock signal. CONSTITUTION: A load unit(100) is connected between a power voltage and an output node. An input signal receiving unit(200) is connected between an output node and a first node and receives an input signal. A source unit(300) is connected to the first node and a ground voltage. A control unit(400) outputs a bias voltage in response to an output signal of the output node. The source unit controls an amount of currents flowing from the first node to a ground voltage according to the bias voltage.

Description

버퍼 회로, 듀티 보정 회로 및 능동 디커플링 커패시터{Buffer Circuit, Duty Correction Circuit and Active Coupling Capacitor}Buffer circuit, duty correction circuit and active decoupling capacitor {Buffer Circuit, Duty Correction Circuit and Active Coupling Capacitor}

본 발명은 반도체 장치에 관한 것으로 보다 상세하게는 클럭 신호를 사용하는 반도체 장치에 관한 것이다.The present invention relates to a semiconductor device, and more particularly to a semiconductor device using a clock signal.

클럭 신호는 동기화된 동작을 수행하는 반도체 장치에서 전체 동작의 각종 타이밍을 결정하는 신호이다. 따라서 DRAM과 같은 반도체 메모리 장치는 클럭 신호를 안정화 하도록 하는 각종 회로들을 포함하고 있다. 이러한 회로들에는 공통 모드 레벨 버퍼 회로, 듀티 보정 회로 및 능동 디커플링 커패시터 등이 있으며, 내부 클럭 신호를 안정적으로 출력할 수 있도록 구성된다.The clock signal is a signal for determining various timings of the entire operation in the semiconductor device performing the synchronized operation. Therefore, a semiconductor memory device such as a DRAM includes various circuits for stabilizing a clock signal. These circuits include common mode level buffer circuits, duty compensation circuits and active decoupling capacitors, and are configured to reliably output internal clock signals.

도 1은 일반적인 공통 모드 레벨 버퍼 회로의 회로도이다. 1 is a circuit diagram of a common common mode level buffer circuit.

공통 모드 레벨(Current Mode Level) 버퍼 회로는 증폭기는 비교적 낮은 전력 공급들로부터 동작하여 예를 들면, 기가 헤르츠(Giga Hertz) 또는 수십 기가 헤르츠(Giga Hertz) 이상의 매우 빠른 고속 스위칭을 달성할 수 있다. 또한, 이러한 공통 모드 레벨 버퍼 회로는 도 1에 도시된 것처럼 차동 입력(in1, in2) 및 차동 출력(out1, out2)을 사용한다. 이처럼 공통 모드 레벨 버퍼 회로는 차동 신호 전송방식을 사용하기 때문에 신호 전송 시 발생하는 잡음(noise)에 둔감하다.Current Mode Level buffer circuitry allows the amplifier to operate from relatively low power supplies to achieve very fast fast switching above, for example, Giga Hertz or tens of Giga Hertz. In addition, this common mode level buffer circuit uses differential inputs in1 and in2 and differential outputs out1 and out2 as shown in FIG. Since the common mode level buffer circuit uses a differential signal transmission method, it is insensitive to noise generated during signal transmission.

위에서 언급된 공통 모드 레벨 버퍼 회로, 듀티 보정 회로 및 능동 디커플링 커패시터는 PVT 변화(Process, Voltage, Temperature)에 따라 그 특성이 달라지게 된다. 위에서 언급한 것처럼, 클럭 신호는 반도체 장치의 동작 타이밍을 결정하는 신호이므로 PVT 변화에 따라 클럭 신호의 특성이 변화되면 반도체 장치의 동작 성능이 저하될 수 있다. 따라서 PVT 변화에 보다 둔감한 클럭 안정화 회로에 대한 필요성이 도출되고 있다.The above mentioned common mode level buffer circuit, duty compensation circuit and active decoupling capacitor have different characteristics depending on PVT variation (Process, Voltage, Temperature). As mentioned above, since the clock signal is a signal for determining the operation timing of the semiconductor device, when the characteristic of the clock signal changes according to the PVT change, the operation performance of the semiconductor device may be degraded. Thus, there is a need for a clock stabilization circuit that is more insensitive to PVT changes.

본 발명은 PVT 변화에 둔감한 클럭 안정화 회로를 제공하는 데에 그 기술적 과제가 있다.The present invention has a technical problem to provide a clock stabilization circuit insensitive to PVT changes.

본 발명의 일 실시예에 따른 버퍼 회로는 전원 전압 및 출력 노드 사이에 연결된 로드부, 상기 출력 노드 및 제 1 노드 사이에 연결되어 입력 신호를 입력받는 입력 신호 수신부, 상기 제 1 노드 및 접지 전압 사이에 연결된 소스부 및 상기 출력 노드의 출력 신호에 응답하여 바이어스 전압을 출력하는 제어부를 포함하고, 상기 소스부는 상기 바이어스 전압에 따라 상기 제 1 노드에서 상기 접지 전압으로 흐르는 전류량이 조절된다.A buffer circuit according to an embodiment of the present invention includes a load unit connected between a power supply voltage and an output node, an input signal receiver connected between the output node and the first node to receive an input signal, and between the first node and the ground voltage. And a control unit configured to output a bias voltage in response to an output signal of the output node and the output node, wherein the source unit adjusts the amount of current flowing from the first node to the ground voltage according to the bias voltage.

또한 본 발명의 다른 실시예에 따른 듀티 보정 회로는 입력 신호 및 보정 신호를 합산하여 합산 신호를 생성하는 정정부, 상기 합산 신호를 증폭하여 출력 신호로서 출력하는 증폭부 및 상기 출력 신호의 듀티를 확인하고 확인 결과를 상기 보정 신호로서 출력하는 검출부를 포함하고, 상기 정정부는 상기 합산 신호의 출력에 따라 상기 합산 신호를 생성하기 위한 전류량이 조절된다.In addition, the duty cycle correction circuit according to another embodiment of the present invention includes a correction unit for generating a sum signal by adding an input signal and a correction signal, an amplifier for amplifying the sum signal and outputting the sum signal as an output signal, and checking the duty of the output signal. And a detection unit for outputting a confirmation result as the correction signal, wherein the correction unit adjusts the amount of current for generating the sum signal in accordance with the output of the sum signal.

또한 본 발명의 또다른 실시예에 따른 능동 디커플링 커패시터는 제 1 입력 및 제 2 입력을 증폭하여 제 1 출력 및 제 2 출력으로 출력하고, 상기 제 1 출력은 상기 제 2 입력으로 피드백되고 상기 제 2 출력은 상기 제 1 입력으로 피드백되는 차동 증폭기 및 상기 제 1 출력 및 상기 제 2 입력 사이에 연결된 커플링 커패시터를 포함한다.In addition, an active decoupling capacitor according to another embodiment of the present invention amplifies a first input and a second input and outputs the first output and the second output, the first output is fed back to the second input and the second input The output includes a differential amplifier fed back to the first input and a coupling capacitor coupled between the first output and the second input.

본 발명은 클럭 신호의 PVT 변화에 대한 변동률을 줄이는 효과를 창출한다.The present invention creates the effect of reducing the rate of change with respect to the PVT change of the clock signal.

도 1은 일반적인 공통 모드 레벨 버퍼 회로의 회로도,
도 2는 본 발명의 일 실시예에 따른 공통 모드 레벨 버퍼 회로의 회로도,
도 3은 본 발명의 다른 실시예에 따른 듀티 보정 회로의 블록도,
도 4는 도 3에 도시된 상기 정정부(500)의 일 실시예에 따른 회로도,
도 5는 본 발명의 다른 실시예에 따른 능동 디커플링 커패시터 및 기생 임피던스를 도시한 회로도이다.1 is a circuit diagram of a common common mode level buffer circuit,
2 is a circuit diagram of a common mode level buffer circuit according to an embodiment of the present invention;
3 is a block diagram of a duty cycle correction circuit according to another embodiment of the present invention;
4 is a circuit diagram of an embodiment of the correction unit 500 illustrated in FIG. 3.
5 is a circuit diagram illustrating an active decoupling capacitor and a parasitic impedance according to another embodiment of the present invention.

도 2는 본 발명의 일 실시예에 따른 공통 모드 레벨 버퍼 회로의 회로도이다. 2 is a circuit diagram of a common mode level buffer circuit according to an embodiment of the present invention.

도 2에 도시된 상기 공통 모드 레벨 버퍼 회로는 로드부(100), 입력 신호 수신부(200), 소스부(300) 및 제어부(400)를 포함하여 구성될 수 있다. The common mode level buffer circuit illustrated in FIG. 2 may include a load unit 100, an input signal receiver 200, a source unit 300, and a controller 400.

상기 로드부(100)는 전원 전압(VDD) 및 출력 노드(no1, no2) 사이에 연결된다. 상기 로드부(100)는 전원 전압(VDD) 및 상기 출력 노드(no1, no2) 사이에 연결된 저항(201, 202)을 포함하여 구성될 수 있다.The load unit 100 is connected between the power supply voltage VDD and the output nodes no1 and no2. The load unit 100 may include a resistor 201 and 202 connected between a power supply voltage VDD and the output nodes no1 and no2.

상기 입력 신호 수신부(200)는 상기 출력 노드(no1, no2) 및 제 1 노드(n11, n12) 사이에 연결되어 입력 신호(in1, in2)를 입력받는다. 상기 입력 신호 수신부(200)는 상기 출력 노드(no1, no2) 및 상기 제 1 노드(n11, n12) 사이에 연결되어 상기 입력 신호(in1, in2)를 수신하는 엔모스 트랜지스터(203, 204)를 포함하여 구성될 수 있다. The input signal receiver 200 is connected between the output nodes no1 and no2 and the first nodes n11 and n12 to receive input signals in1 and in2. The input signal receiver 200 is connected between the output nodes no1 and no2 and the first nodes n11 and n12 to receive the NMOS transistors 203 and 204 for receiving the input signals in1 and in2. It can be configured to include.

상기 소스부(300)는 상기 제 1 노드(n11, n12) 및 접지 전압(VSS) 사이에 연결된다. The source unit 300 is connected between the first nodes n11 and n12 and the ground voltage VSS.

상기 제어부(400)는 상기 출력 노드(no1, no2)의 출력 신호(out1, out2)에 응답하여 바이어스 전압(Vb1, Vb2)을 출력한다. 상기 출력 신호(out1, out2)는 출력 클럭의 포지티브 전압 및 네거티브 전압으로서 사용될 수 있다.The controller 400 outputs the bias voltages Vb1 and Vb2 in response to the output signals out1 and out2 of the output nodes no1 and no2. The output signals out1 and out2 can be used as positive and negative voltages of the output clock.

여기서 상기 소스부(300)는 상기 바이어스 전압(Vb1, Vb2)에 따라 상기 제 1 노드(n11, n12)에서 상기 접지 전압(VSS)으로 흐르는 전류량이 조절된다. 상기 소스부(300)는 상기 제 1 노드(n11, n12) 및 접지 전압(VSS) 사이에 연결되어 상기 바이어스 전압(Vb1, Vb2)을 수신하는 엔모스 트랜지스터(205, 206)를 포함하여 구성될 수 있다. In this case, the amount of current flowing from the first nodes n11 and n12 to the ground voltage VSS is adjusted according to the bias voltages Vb1 and Vb2. The source unit 300 may include NMOS transistors 205 and 206 connected between the first nodes n11 and n12 and the ground voltage VSS to receive the bias voltages Vb1 and Vb2. Can be.

도 2에 도시된 상기 공통 모드 레벨 버퍼 회로는 클럭 신호의 안정화 회로로서 사용될 수 있고, 상기 입력 신호(in1, in2)로는 입력 클럭의 포지티브 전압 및 네거티브 전압을 사용할 수 있다.The common mode level buffer circuit illustrated in FIG. 2 may be used as a stabilization circuit of a clock signal, and the positive and negative voltages of the input clock may be used as the input signals in1 and in2.

도 2에 도시된 상기 공통 모드 레벨 버퍼 회로는 상기 출력 신호(out1, out2)에 따라 상기 소스부(300)의 전류량을 조절함으로써 PVT 변화에 따른 출력 신호(out1, out2)의 변화를 보상한다. 예를 들어, 상기 출력 신호(out1)의 전압 레벨은 다음과 같다. The common mode level buffer circuit shown in FIG. 2 compensates for the change in the output signals out1 and out2 according to the PVT change by adjusting the current amount of the source unit 300 according to the output signals out1 and out2. For example, the voltage level of the output signal out1 is as follows.

V1=VDD-I1*R1V1 = VDD-I1 * R1

여기서 V1은 상기 출력 신호(out1)의 전압 레벨이고, I1은 상기 엔모스 트랜지스터(205)를 흐르는 전류이고 R1은 저항(201)의 저항 값이다. 또한 상기 출력 신호(out2)의 전압 레벨은 다음과 같다. Where V1 is the voltage level of the output signal out1, I1 is the current flowing through the NMOS transistor 205 and R1 is the resistance value of the resistor 201. In addition, the voltage level of the output signal out2 is as follows.

V2=VDD-I2*R2V2 = VDD-I2 * R2

여기서 V2는 상기 출력 신호(out2)의 전압 레벨이고, I2는 상기 엔모스 트랜지스터(206)를 흐르는 전류이고 R2는 저항(202)의 저항 값이다.Where V2 is the voltage level of the output signal out2, I2 is the current flowing through the NMOS transistor 206 and R2 is the resistance value of the resistor 202.

따라서 도 2에 도시된 공통 모드 레벨 버퍼 회로는 I1, I2를 조절함으로써 V1, V2를 조절할 수 있고, I1, I2의 조절 정도는 상기 V1, V2에 따라 달라진다. I1, I2는 PVT 변화에 따른 반대 방향으로 조절된다. 예를 들어 PVT 변화에 따라 V1, V2가 상승한다면 I1, I2는 V1, V2를 감소시키기 위해 증가하는 방향으로 조절된다. Therefore, the common mode level buffer circuit shown in FIG. 2 can adjust V1 and V2 by adjusting I1 and I2, and the degree of adjustment of I1 and I2 varies depending on V1 and V2. I1 and I2 are adjusted in opposite directions as PVT changes. For example, if V1 and V2 rise as the PVT changes, I1 and I2 are adjusted in increasing direction to decrease V1 and V2.

상기 제어부(400)는 도 2에 도시된 것처럼 전압 분배부(410) 및 전원부(420)를 포함하여 구성될 수 있다. As illustrated in FIG. 2, the controller 400 may include a voltage divider 410 and a power supply 420.

상기 전압 분배부(410)는 상기 출력 노드(no1, no2) 및 제 2 노드(n2) 사이에 연결되고, 상기 출력 신호(out1, out2)의 전압(V1, V2)을 분배하여 상기 바이어스 전압(Vb1, Vb2)을 생성한다. 상기 전압 분배부(410)는 상기 출력 노드(no1, no2) 및 상기 제 2 노드(n2) 사이에 직렬로 연결된 피모스 트랜지스터(207, 208) 및 저항(209, 210)을 포함하여 구성될 수 있다. 상기 피모스 트랜지스터(207, 208)의 게이트 단자는 접지 전압(VSS)에 연결되어 있다. 상기 피모스 트랜지스터(207, 208) 및 상기 저항(209, 210)이 연결된 노드(n31, n32)의 전압은 상기 바이어스 전압(Vb1, Vb2)으로서 출력된다. 이와 같이 구성된 상기 전압 분배부(410)에서, 상기 출력 노드(no1, no2) 및 상기 제 2 노드(n2) 사이의 전압 차이는 상기 피모스 트랜지스터(207, 208)의 온 저항(On-Resistance) 및 상기 저항(209, 210)의 크기에 따른 전압 분배되어 상기 바이어스 전압(Vb1, Vb2)으로서 출력된다. 상기 바이어스 전압(Vb1, Vb2)은 상기 소스부(300)의 상기 엔모스 트랜지스터(205, 206)의 게이트 단자로 입력되므로, 상기 피모스 트랜지스터(207, 208)의 온 저항(On-Resistance) 및 상기 저항(209, 210)의 크기는 상기 소스부(300)의 전류량을 고려하여 결정하는 것이 바람직하다.The voltage divider 410 is connected between the output nodes no1 and no2 and the second node n2, and distributes the voltages V1 and V2 of the output signals out1 and out2 so that the bias voltage ( Vb1, Vb2) are generated. The voltage divider 410 may include PMOS transistors 207 and 208 and resistors 209 and 210 connected in series between the output nodes no1 and no2 and the second node n2. have. Gate terminals of the PMOS transistors 207 and 208 are connected to a ground voltage VSS. Voltages of the nodes n31 and n32 to which the PMOS transistors 207 and 208 and the resistors 209 and 210 are connected are output as the bias voltages Vb1 and Vb2. In the voltage divider 410 configured as described above, the voltage difference between the output nodes no1 and no2 and the second node n2 is on-resistance of the PMOS transistors 207 and 208. And a voltage divided according to the sizes of the resistors 209 and 210 and output as the bias voltages Vb1 and Vb2. Since the bias voltages Vb1 and Vb2 are input to the gate terminals of the NMOS transistors 205 and 206 of the source unit 300, on-resistance of the PMOS transistors 207 and 208 and The sizes of the resistors 209 and 210 may be determined in consideration of the amount of current in the source unit 300.

상기 전원부(420)는 상기 제 2 노드(n2) 및 접지 전압(VSS) 사이에 연결되고, 상기 전압 분배부(410)에 전원을 공급한다. 상기 전원부(420)는 싱크(sink) 전류원으로서 동작할 수 있는 트랜지스터를 포함하여 구성될 수 있다. The power supply unit 420 is connected between the second node n2 and the ground voltage VSS, and supplies power to the voltage distribution unit 410. The power supply unit 420 may be configured to include a transistor capable of operating as a sink current source.

도 2에 도시된 상기 공통 모드 레벨 버퍼 회로가 PVT 변화에 따른 출력 신호(out1, out2)를 보상하는 원리는 다음과 같다. 설명을 용이하게 하기 위해 상기 출력 노드(no2)의 전압 레벨을 예시하여 설명한다. PVT 변화에 따라 상기 출력 노드(no2)의 전압 레벨이 하락한다면, 상기 전압 분배부(410)의 전압 분배 동작에 따라 상기 노드(n32)의 전압 레벨도 하락한다. 이에 따라 상기 소스부(300)가 포함하는 상기 엔모스 트랜지스터(206)에 인가되는 게이트 전압이 하락하므로, 상기 엔모스 트랜지스터(206)에 의해 상기 제 1 노드(n12) 및 상기 접지 전압(VSS) 사이에 흐르는 전류량이 감소한다. 이에 따라 상기 출력 노드(no2) 및 상기 접지 전압(VSS) 사이에 흐르는 전류량, 즉 상기 출력 노드(no2)에 대한 디스차지(discharge) 전류가 약해지므로 상기 출력 노드(no2)의 전압은 상승하게 된다. PVT 변화에 따라 상기 출력 노드(no2)의 전압 레벨이 상승하는 경우는 위의 설명과 반대로 동작한다. 따라서 자세한 설명은 생략한다.The principle in which the common mode level buffer circuit shown in FIG. 2 compensates the output signals out1 and out2 according to the PVT change is as follows. In order to facilitate explanation, the voltage level of the output node no2 will be described by way of example. If the voltage level of the output node no2 decreases according to the PVT change, the voltage level of the node n32 also decreases according to the voltage division operation of the voltage divider 410. Accordingly, since the gate voltage applied to the NMOS transistor 206 included in the source unit 300 decreases, the first node n12 and the ground voltage VSS are caused by the NMOS transistor 206. The amount of current flowing in between decreases. Accordingly, the amount of current flowing between the output node no2 and the ground voltage VSS, that is, the discharge current to the output node no2 is weakened, so that the voltage of the output node no2 is increased. . When the voltage level of the output node no2 rises according to the PVT change, the operation is reversed from the above description. Therefore, detailed description is omitted.

도 3은 본 발명의 다른 실시예에 따른 듀티 보정 회로의 블록도이다. 3 is a block diagram of a duty cycle correction circuit in accordance with another embodiment of the present invention.

도 3에 도시된 듀티 보정 회로는 정정부(500), 증폭부(600) 및 검출부(700)를 포함하여 구성될 수 있다. The duty cycle correction circuit illustrated in FIG. 3 may include a corrector 500, an amplifier 600, and a detector 700.

상기 정정부(500)는 입력 신호(in3, in4) 및 보정 신호(c1, c2)를 합산하여 합산 신호(a1, a2)를 생성한다. The correction unit 500 generates the summation signals a1 and a2 by summing the input signals in3 and in4 and the correction signals c1 and c2.

상기 증폭부(600)는 상기 합산 신호(a1, a2)를 증폭하여 출력 신호(out3, out4)로서 출력한다. 상기 증폭부(600)는 일반적인 차동 증폭기를 포함하여 구성될 수 있다. The amplifier 600 amplifies the sum signals a1 and a2 and outputs them as output signals out3 and out4. The amplifier 600 may be configured to include a general differential amplifier.

상기 검출부(700)는 상기 출력 신호(out3, out4)를 확인하고 확인 결과를 상기 보정 신호(c1, c2)로서 출력한다. 상기 검출부(700)는 상기 출력 신호(out3, out4)를 적분하는 일반적인 적분 회로를 포함하여 구성될 수 있다. The detection unit 700 checks the output signals out3 and out4 and outputs a confirmation result as the correction signals c1 and c2. The detector 700 may include a general integrating circuit for integrating the output signals out3 and out4.

여기서 상기 정정부(500)는 출력 되는 상기 합산 신호(a1, a2)를 피드백하여 상기 합산 신호(a1, a2)를 생성하기 위한 전류량이 조절한다. 이에 따라 PVT 변화에 따라 발생 할 수 있는 상기 합산 신호(a1, a2)의 변화를 보정할 수 있다. Here, the correction unit 500 feeds back the sum signals a1 and a2 so as to adjust the amount of current for generating the sum signals a1 and a2. Accordingly, it is possible to correct a change in the summation signals a1 and a2 that may occur according to the PVT change.

도 4는 도 3에 도시된 상기 정정부(500)의 일 실시예에 따른 회로도이다.4 is a circuit diagram of an example of the correction unit 500 illustrated in FIG. 3.

도 4에 도시된 것처럼 상기 정정부(500)는 로드부(510), 입력 신호 수신부(520), 제 1 소스부(530), 보정 신호 수신부(540), 제 2 소스부(550) 및 제어부(560)를 포함하여 구성될 수 있다.As shown in FIG. 4, the correction unit 500 includes a load unit 510, an input signal receiver 520, a first source unit 530, a correction signal receiver 540, a second source unit 550, and a controller. And 560.

상기 로드부(510)는 전원 전압(VDD) 및 출력 노드(no3, no4) 사이에 연결된다. 상기 로드부(510)는 전원 전압(VDD) 및 상기 출력 노드(no3, no4) 사이에 연결된 저항(4001, 4002)을 포함하여 구성될 수 있다.The load unit 510 is connected between the power supply voltage VDD and the output nodes no3 and no4. The load unit 510 may include a resistor 4001 and 4002 connected between a power supply voltage VDD and the output nodes no3 and no4.

상기 입력 신호 수신부(520)는 상기 출력 노드(no3, no4) 및 제 1 노드(n13, n14) 사이에 연결되어 입력 신호(in3, in4)를 수신한다. 상기 입력 신호 수신부(520)는 상기 출력 노드(no3, no4) 및 제 1 노드(n13, n14) 사이에 연결되고, 상기 입력 신호(in3, in4)를 수신하는 엔모스 트랜지스터(4003, 4004)를 포함하여 구성될 수 있다.The input signal receiver 520 is connected between the output nodes no3 and no4 and the first nodes n13 and n14 to receive the input signals in3 and in4. The input signal receiver 520 is connected between the output nodes no3 and no4 and the first nodes n13 and n14 and receives the NMOS transistors 4003 and 4004 for receiving the input signals in3 and in4. It can be configured to include.

상기 제 1 소스부(530)는 상기 제 1 노드(n13, n14) 및 접지 전압(VSS) 사이에 연결된다. The first source unit 530 is connected between the first nodes n13 and n14 and the ground voltage VSS.

상기 보정 신호 수신부(540)는 상기 출력 노드(no3, no4) 및 제 2 노드(n23, n24) 사이에 연결되어 상기 보정 신호(c1, c2)를 수신한다. 상기 보정 신호 수신부(540)는 상기 출력 노드(no3, no4) 및 제 2 노드(n23, n24) 사이에 연결되어 상기 보정 신호(c1, c2)를 수신하는 엔모스 트랜지스터(4007, 4008)를 포함하여 구성될 수 있다.The correction signal receiver 540 is connected between the output nodes no3 and no4 and the second nodes n23 and n24 to receive the correction signals c1 and c2. The correction signal receiver 540 includes NMOS transistors 4007 and 4008 connected between the output nodes no3 and no4 and the second nodes n23 and n24 to receive the correction signals c1 and c2. Can be configured.

상기 제 2 소스부(550)는 상기 제 2 노드(n23, n24) 및 상기 접지 전압(VSS) 사이에 연결된다.The second source unit 550 is connected between the second nodes n23 and n24 and the ground voltage VSS.

상기 제어부(560)는 상기 출력 노드(no3, no4)의 상기 합산 신호(a1, a2)에 응답하여 바이어스 전압(Vb3, Vb4)을 출력한다. The controller 560 outputs bias voltages Vb3 and Vb4 in response to the summation signals a1 and a2 of the output nodes no3 and no4.

여기서 상기 제 1 및 제 2 소스부(530, 550)에 흐르는 전류량에 따라 상기 합산 신호(a1, a2)의 전압이 결정되고, 상기 제 1 및 제 2 소스부(530, 550)는 상기 바이어스 전압(Vb3, Vb4)에 따라 각각 상기 제 1 노드(n13, n14) 및 상기 제 2 노드(n23, n24)에서 상기 접지 전압(VSS)으로 흐르는 전류량이 조절된다.Here, the voltages of the summation signals a1 and a2 are determined according to the amount of current flowing through the first and second source units 530 and 550, and the bias voltages of the first and second source units 530 and 550 are determined. The amount of current flowing from the first node n13 and n14 and the second node n23 and n24 to the ground voltage VSS is adjusted according to Vb3 and Vb4, respectively.

상기 제 1 소스부(530)는 상기 제 1 노드(n13, n14) 및 접지 전압(VSS) 사이에 연결되고, 상기 바이어스 전압(Vb3, Vb4)을 수신하는 엔모스 트랜지스터(4005, 4006)를 포함하여 구성될 수 있다. 또한 상기 제 2 소스부(550)는 상기 제 2 노드(n23, n24) 및 상기 접지 전압(VSS) 사이에 연결되고 상기 바이어스 전압(Vb3, Vb4)을 수신하는 엔모스 트랜지스터(4009, 4010)를 포함하여 구성될 수 있다.The first source unit 530 includes NMOS transistors 4005 and 4006 connected between the first nodes n13 and n14 and the ground voltage VSS, and receive the bias voltages Vb3 and Vb4. Can be configured. In addition, the second source unit 550 is connected between the second nodes n23 and n24 and the ground voltage VSS and receives the NMOS transistors 4009 and 4010 that receive the bias voltages Vb3 and Vb4. It can be configured to include.

상기 제어부(560)는 전압 분배부(561) 및 전원부(562)를 포함하여 구성될 수 있다. The controller 560 may include a voltage divider 561 and a power supply 562.

상기 전압 분배부(561)는 상기 출력 노드(no3, no4) 및 제 3 노드(n3) 사이에 연결되고, 상기 합산 신호(a1, a2)의 전압을 분배하여 상기 바이어스 전압(Vb3, Vb4)을 생성한다. 상기 전압 분배부(561)는 상기 출력 노드(no3, no4) 및 상기 제 3 노드(n3) 사이에 직렬로 연결된 피모스 트랜지스터(4011, 4012) 및 저항(4013, 4014)을 포함하여 구성될 수 있다. 상기 피모스 트랜지스터(4011, 4012)의 게이트 단자는 접지 전압(VSS)에 연결되어 있다. 상기 피모스 트랜지스터(4011, 4012) 및 상기 저항(4013, 4014)이 연결된 노드(n43, n44)의 전압은 상기 바이어스 전압(Vb3, Vb4)으로서 출력된다. 이와 같이 구성된 상기 전압 분배부(561)에서, 상기 출력 노드(no3, no4) 및 상기 제 3 노드(n3) 사이의 전압 차이는 상기 피모스 트랜지스터(4011, 4012)의 온 저항(On-Resistance) 및 상기 저항(4013, 4014)의 크기에 따른 전압 분배되어 상기 바이어스 전압(Vb3, Vb4)으로서 출력된다. 상기 바이어스 전압(Vb3, Vb4)은 상기 제 1 및 제 3 소스부(530, 540)의 상기 엔모스 트랜지스터(4005, 4006, 4009, 4010)의 게이트 단자로 입력되므로, 상기 피모스 트랜지스터(4011, 4012)의 온 저항(On-Resistance) 및 상기 저항(4013, 4014)의 크기는 상기 제 1 및 제 2 소스부(530, 540)의 전류량을 고려하여 결정하는 것이 바람직하다.The voltage divider 561 is connected between the output nodes no3 and no4 and the third node n3 to divide the voltages of the sum signals a1 and a2 to divide the bias voltages Vb3 and Vb4. Create The voltage divider 561 may include PMOS transistors 4011 and 4012 and resistors 4013 and 4014 connected in series between the output nodes no3 and no4 and the third node n3. have. Gate terminals of the PMOS transistors 4011 and 4012 are connected to a ground voltage VSS. The voltages of the nodes n43 and n44 to which the PMOS transistors 4011 and 4012 and the resistors 4013 and 4014 are connected are output as the bias voltages Vb3 and Vb4. In the voltage divider 561 configured as described above, the voltage difference between the output nodes no3 and no4 and the third node n3 is on-resistance of the PMOS transistors 4011 and 4012. And voltage distribution according to the sizes of the resistors 4013 and 4014 and outputted as the bias voltages Vb3 and Vb4. Since the bias voltages Vb3 and Vb4 are input to the gate terminals of the NMOS transistors 4005, 4006, 4009, and 4010 of the first and third source units 530 and 540, the PMOS transistors 4011, On-resistance of the 4012 and the size of the resistors 4013 and 4014 are preferably determined in consideration of the amount of current of the first and second source portions 530 and 540.

상기 전원부(562)는 상기 제 3 노드(n33, n34) 및 상기 접지 전압(VSS) 사이에 연결되고, 상기 전압 분배부(561)에 전원을 공급한다. 상기 전원부(562)는 싱크(sink) 전류원으로서 동작할 수 있는 트랜지스터를 포함하여 구성될 수 있다. The power supply unit 562 is connected between the third nodes n33 and n34 and the ground voltage VSS, and supplies power to the voltage distribution unit 561. The power supply 562 may include a transistor capable of operating as a sink current source.

도 5는 본 발명의 다른 실시예에 따른 능동 디커플링 커패시터 및 기생 임피던스를 도시한 회로도이다. 상기 능동 디커플링 커패시터는 도 2 및 도 4에 도시된 전원 전압(VDD) 및 접지 전압(VSS) 사이에 연결되도록 구성되는 것이 바람직하다.5 is a circuit diagram illustrating an active decoupling capacitor and a parasitic impedance according to another embodiment of the present invention. The active decoupling capacitor is preferably configured to be connected between the power supply voltage VDD and the ground voltage VSS shown in FIGS. 2 and 4.

도 5에 도시된 상기 능동 디커플링 커패시터는 차동 입력 신호(in5, in6)를 증폭하여 차동 출력 신호(out5, out6)를 생성하는 차동 증폭기(5001) 및 커플링 커패시터(5002)를 포함하여 구성될 수 있다. 도 5에 도시된 전원 회로(5003)는 상기 전원 전압(VDD) 및 접지 전압(VSS)을 생성하는 회로이다. 도 5에 도시된 L, R, Cpar는 상기 전원 회로(5003)의 기생 인덕턴스 성분, 저항 성분 및 커패시턴스 성분을 나타낸다. The active decoupling capacitor shown in FIG. 5 may include a differential amplifier 5001 and a coupling capacitor 5002 that amplify the differential input signals in5 and in6 to generate differential output signals out5 and out6. have. The power supply circuit 5003 shown in FIG. 5 is a circuit for generating the power supply voltage VDD and the ground voltage VSS. L, R, and Cpar shown in Fig. 5 represent parasitic inductance components, resistance components, and capacitance components of the power supply circuit 5003.

도 5에 도시된 것처럼, 상기 능동 디커플링 커패시터는 상기 차동 증폭기(5001)의 차동 출력 신호(out5)가 상기 커플링 커패시터(5002)를 통해 상기 차동 증폭기(5001)의 차동 입력 신호(in5)로 피드백된다. 상기 차동 입력 신호(in5)는 기생 저항 성분(R) 및 기생 인덕턴스 성분(L)을 거쳐 상기 전원 회로(5003)의 전원 전압(VDD)과 연결된다. 이러한 구성은 일반적인 능동 디커플링 커패시터와 같다. 하지만 도 5에 도시된 능동 디커플링 커패시터는 일반적인 능동 디커플링 커패시터와 달리 상기 차동 증폭기(5001)의 차동 출력 신호(out6)가 상기 차동 증폭기(5001)의 차동 입력 신호(in6)로 피드백되고 기생 인덕턴스 성분(L) 및 기생 저항 성분(R)을 거쳐 상기 전원 회로(5003)의 접지 전압(VSS)과 연결된다. 이러한 구성에 따라 도 5에 도시된 상기 능동 디커플링 커패시터는 전원 전압(VDD)의 안정성뿐만 아니라 접지 전압(VSS)의 안정성도 확보할 수 있다.As shown in FIG. 5, the active decoupling capacitor feeds back the differential output signal out5 of the differential amplifier 5001 to the differential input signal in5 of the differential amplifier 5001 through the coupling capacitor 5002. do. The differential input signal in5 is connected to a power supply voltage VDD of the power supply circuit 5003 through a parasitic resistance component R and a parasitic inductance component L. This configuration is the same as a typical active decoupling capacitor. However, in the active decoupling capacitor illustrated in FIG. 5, the differential output signal out6 of the differential amplifier 5001 is fed back to the differential input signal in6 of the differential amplifier 5001 and the parasitic inductance component ( L) and the parasitic resistance component R are connected to the ground voltage VSS of the power supply circuit 5003. According to this configuration, the active decoupling capacitor illustrated in FIG. 5 may secure not only the stability of the power supply voltage VDD but also the ground voltage VSS.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.It will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the present invention as defined by the following claims and their equivalents. Only. The scope of the present invention is defined by the appended claims rather than the detailed description and all changes or modifications derived from the meaning and scope of the claims and their equivalents are to be construed as being included within the scope of the present invention do.

100: 로드부 200: 입력 신호 수신부
300: 소스부 400: 제어부
410: 전압 분배부 420: 전원부
500: 정정부 510: 로드부
520 입력 신호 수신부 530: 제 1 소스부
540: 보정 신호 수신부 550: 제 2 소스부
560: 제어부 561: 전압 분배부
562: 전원부 600: 증폭부
700: 검출부 5001: 차동 증폭기
5002: 커플링 커패시터 5003: 전원 회로100: load unit 200: input signal receiving unit
300: source portion 400: control portion
410: voltage divider 420: power supply
500: correction unit 510: load unit
520 an input signal receiver 530: a first source unit
540: correction signal receiving unit 550: second source unit
560: control unit 561: voltage divider
562: power supply unit 600: amplification unit
700: detector 5001: differential amplifier
5002: coupling capacitor 5003: power circuit

Claims (11)

전원 전압 및 출력 노드 사이에 연결된 로드부;
상기 출력 노드 및 제 1 노드 사이에 연결되어 입력 신호를 입력받는 입력 신호 수신부;
상기 제 1 노드 및 접지 전압 사이에 연결된 소스부; 및
상기 출력 노드의 출력 신호에 응답하여 바이어스 전압을 출력하는 제어부를 포함하고
상기 소스부는 상기 바이어스 전압에 따라 상기 제 1 노드에서 상기 접지 전압으로 흐르는 전류량이 조절되는 버퍼 회로.A load unit connected between the power supply voltage and the output node;
An input signal receiver connected between the output node and the first node to receive an input signal;
A source unit connected between the first node and a ground voltage; And
A control unit for outputting a bias voltage in response to an output signal of the output node;
And the source unit adjusts an amount of current flowing from the first node to the ground voltage according to the bias voltage. 제 1 항에 있어서,
상기 제어부는 상기 출력 노드 및 제 2 노드 사이에 연결되고, 상기 출력 신호의 전압을 분배하여 상기 바이어스 전압을 생성하는 전압 분배부; 및
상기 제 2 노드 및 상기 접지 전압 사이에 연결되고, 상기 전압 분배부에 전원을 공급하는 전원부를 포함하는 버퍼 회로.The method of claim 1,
The control unit may include a voltage divider connected between the output node and the second node and divide the voltage of the output signal to generate the bias voltage; And
And a power supply unit connected between the second node and the ground voltage and supplying power to the voltage divider. 제 2 항에 있어서,
상기 전압 분배부는 직렬로 연결된 트랜지스터 및 저항 소자를 포함하여 구성된 버퍼 회로.The method of claim 2,
And the voltage divider includes a transistor and a resistor connected in series. 제 1 항에 있어서,
상기 출력 노드의 전압이 상기 출력 신호로서 출력되는 버퍼 회로.The method of claim 1,
A buffer circuit in which the voltage at the output node is output as the output signal. 입력 신호 및 보정 신호를 합산하여 합산 신호를 생성하는 정정부;
상기 합산 신호를 증폭하여 출력 신호로서 출력하는 증폭부; 및
상기 출력 신호의 듀티를 확인하고 확인 결과를 상기 보정 신호로서 출력하는 검출부를 포함하고,
상기 정정부는 상기 합산 신호의 출력에 따라 상기 합산 신호를 생성하기 위한 전류량이 조절되는 듀티 보정 회로.A correction unit which adds an input signal and a correction signal to generate a sum signal;
An amplifier for amplifying the sum signal and outputting the sum signal as an output signal; And
A detection unit for checking the duty of the output signal and outputting a confirmation result as the correction signal,
And the correction unit adjusts an amount of current for generating the sum signal according to the output of the sum signal. 제 5 항에 있어서,
상기 정정부는
전원 전압 및 출력 노드 사이에 연결된 로드부;
상기 출력 노드 및 제 1 노드 사이에 연결되어 상기 입력 신호를 입력받는 입력 신호 수신부;
상기 제 1 노드 및 접지 전압 사이에 연결된 제 1 소스부;
상기 출력 노드 및 제 2 노드 사이에 연결되어 상기 보정 신호를 입력받는 보정 신호 수신부;
상기 제 2 노드 및 상기 접지 전압 사이에 연결된 제 2 소스부; 및
상기 출력 노드의 상기 합산 신호에 응답하여 바이어스 전압을 출력하는 제어부를 포함하고
상기 제 1 및 제 2 소스부는 상기 바이어스 전압에 따라 각각 상기 제 1 노드 및 상기 제 2 노드에서 상기 접지 전압으로 흐르는 전류량이 조절되는 버퍼 회로.The method of claim 5, wherein
The correction unit
A load unit connected between the power supply voltage and the output node;
An input signal receiver connected between the output node and the first node to receive the input signal;
A first source unit connected between the first node and a ground voltage;
A correction signal receiver connected between the output node and a second node to receive the correction signal;
A second source unit connected between the second node and the ground voltage; And
A control unit for outputting a bias voltage in response to the sum signal of the output node;
And the first and second source portions are configured to adjust the amount of current flowing from the first node and the second node to the ground voltage according to the bias voltage, respectively. 제 6 항에 있어서,
상기 제어부는 상기 출력 노드 및 제 3 노드 사이에 연결되고, 상기 합산 신호의 전압을 분배하여 상기 바이어스 전압을 생성하는 전압 분배부; 및
상기 제 3 노드 및 상기 접지 전압 사이에 연결되고, 상기 전압 분배부에 전원을 공급하는 전원부를 포함하는 버퍼 회로.The method according to claim 6,
The controller may include a voltage divider connected between the output node and a third node to distribute the voltage of the sum signal to generate the bias voltage; And
And a power supply unit connected between the third node and the ground voltage and supplying power to the voltage divider. 제 7 항에 있어서,
상기 전압 분배부는 직렬로 연결된 트랜지스터 및 저항 소자를 포함하여 구성된 버퍼 회로.The method of claim 7, wherein
And the voltage divider includes a transistor and a resistor connected in series. 제 6 항에 있어서,
상기 출력 노드의 전압이 상기 합산 신호로서 출력되는 버퍼 회로.The method according to claim 6,
A buffer circuit in which the voltage at the output node is output as the sum signal. 제 1 입력 및 제 2 입력을 증폭하여 제 1 출력 및 제 2 출력으로 출력하고, 상기 제 1 출력은 상기 제 2 입력으로 피드백되고 상기 제 2 출력은 상기 제 1 입력으로 피드백되는 차동 증폭기; 및
상기 제 1 출력 및 상기 제 2 입력 사이에 연결된 커플링 커패시터를 포함하는 능동 디커플링 커패시터.A differential amplifier amplifying a first input and a second input to a first output and a second output, wherein the first output is fed back to the second input and the second output is fed back to the first input; And
An active decoupling capacitor comprising a coupling capacitor coupled between the first output and the second input. 제 10 항에 있어서,
상기 제 2 입력은 전원 전압과 연결되고, 상기 제 1 입력은 접지 전압과 연결된 능동 디커플링 커패시터.11. The method of claim 10,
The second input is connected to a power supply voltage and the first input is connected to a ground voltage.
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