KR20120068323A - Semiconductor memory device and operating method thereof - Google Patents

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Abstract

PURPOSE: A semiconductor memory device and an operating method thereof are provided to prevent an undesirable active operation of an inner command expansion signal by preventing a glitch pulse in an inner command signal. CONSTITUTION: A plurality of latching units(640) latches a plurality of external command signals and maintains a latched signal with time corresponding to an external clock signal. A first internal clock delay unit(650) outputs a first internal clock signal by reflecting the preset time to the external clock signal. A command decoding unit(660) outputs a plurality of internal command signals in response to the first internal clock signal. A plurality of pulse expanding units(680) expand the pulse width of the plurality of internal command signals in response to a second internal clock signal and outputs a plurality of internal command expansion signals.

Description

반도체 메모리 장치 및 그의 동작 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}Semiconductor memory device and its operation method {SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}

본 발명은 반도체 설계 기술에 관한 것으로, 특히 외부에서 인가되는 외부 커맨드 신호에 응답하여 내부 커맨드 확장 신호를 생성하는 반도체 메모리 장치에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor design technology, and more particularly, to a semiconductor memory device that generates an internal command extension signal in response to an external command signal applied from the outside.

일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 장치는 외부로부터 외부 커맨드 신호와 외부 클럭 신호를 입력받아 여러 가지 다양한 동작을 수행한다. 다시 말하면, 반도체 메모리 장치는 칩 셋(chip set) 등과 같은 외부 장치로부터 외부 커맨드 신호인 칩 셀렉트(chip select) 신호, 로우 어드레스 스트로브(row address strobe) 신호, 컬럼 어드레스 스트로브(colunm address strobe) 신호, 및 라이트 인에이블(write enable) 신호 등을 입력받으며, 이를 디코딩하여 생성되는 내부 커맨드 확장 신호에 응답하여 리드 동작, 라이트 동작, 프리차지 동작, 및 액티브 동작 등을 수행한다.In general, a semiconductor memory device including DDR Double Data Rate Synchronous DRAM (SDRAM) receives an external command signal and an external clock signal from an external device and performs various operations. In other words, the semiconductor memory device may include an external command signal such as a chip select signal, a row address strobe signal, a column address strobe signal, an external command signal from an external device such as a chip set, And a write enable signal and the like, and perform a read operation, a write operation, a precharge operation, an active operation, etc. in response to an internal command extension signal generated by decoding the write enable signal.

도 1 은 일반적인 반도체 메모리 장치의 일부 구성을 설명하기 위한 블록도이다.1 is a block diagram for describing a part of a general semiconductor memory device.

도 1 을 참조하면, 반도체 메모리 장치는 다수의 패드(110)와, 다수의 지연부(120)와, 외부 클럭 지연부(130)와, 다수의 래칭부(140)와, 커맨드 디코딩부(150)와, 내부 클럭 지연부(160), 및 다수의 펄스 확장부(170)를 구비한다.Referring to FIG. 1, a semiconductor memory device may include a plurality of pads 110, a plurality of delay units 120, an external clock delay unit 130, a plurality of latching units 140, and a command decoding unit 150. ), An internal clock delay unit 160, and a plurality of pulse extension units 170.

다수의 패드(110)는 다수의 외부 커맨드 신호인 칩 셀렉트 신호(CSB)와, 로우 어드레스 스트로브 신호(RASB)와, 컬럼 어드레스 스트로브 신호(CASB)와, 라이트 인에이블 신호(WEB)를 입력받으며, 또한 외부 클럭 신호(CLK)를 입력받는다. 다수의 지연부(120)는 다수의 패드(110)를 통해 입력되는 칩 셀렉트 신호(CSB)와, 로우 어드레스 스트로브 신호(RASB)와, 컬럼 어드레스 스트로브 신호(CASB)와, 라이트 인에이블 신호(WEB)에 예정된 시간만큼을 반영하여 출력하고, 외부 클럭 지연부(130)는 외부 클럭 신호(CLK)에 예정된 시간만큼을 반영하여 'ICLK2' 내부 클럭 신호로 출력한다.The plurality of pads 110 receive a plurality of external command signals, a chip select signal CSB, a row address strobe signal RASB, a column address strobe signal CASB, and a write enable signal WEB. Also receives an external clock signal (CLK). The plurality of delay units 120 may include a chip select signal CSB, a row address strobe signal RASB, a column address strobe signal CASB, and a write enable signal WEB input through the plurality of pads 110. ) By reflecting the predetermined time and outputting the same, and the external clock delay unit 130 reflects the predetermined time in the external clock signal CLK and outputs the internal clock signal 'ICLK2'.

이어서, 다수의 래칭부(140)는 칩 셀렉트 신호(CSB)와, 로우 어드레스 스트로브 신호(RASB)와, 컬럼 어드레스 스트로브 신호(CASB)와, 라이트 인에이블 신호(WEB)에 예정된 시간만큼이 반영된 출력 신호(PCST, PRAST, PCAST, PWET)를 래칭하고, 이 래칭된 신호를 'ICLK2' 내부 클럭 신호에 대응하는 시간만큼 유지하여 출력한다. 그리고, 커맨드 디코딩부(150)는 다수의 래칭부(140)의 출력 신호(ICST, IRAST, ICAST, IWET)를 디코딩하여 다수의 내부 커맨드 신호(PEWT, PERD, PIRD)를 생성한다.Subsequently, the plurality of latching units 140 output an output in which the chip select signal CSB, the row address strobe signal RABB, the column address strobe signal CASB, and the write enable signal WEB are reflected for a predetermined time. The signals PCST, PRAST, PCAST, and PWET are latched, and the latched signals are maintained for a time corresponding to the 'ICLK2' internal clock signal and output. The command decoding unit 150 decodes the output signals ISCT, IRAST, ICAST, and IWET of the plurality of latching units 140 to generate a plurality of internal command signals PEWT, PERD, and PIRD.

한편, 내부 클럭 지연부(160)는 'ICLK2' 내부 클럭 신호에 예정된 지연 시간만큼을 반영하여 'ICLK6' 내부 클럭 신호로 출력하고, 다수의 펄스 확장부(170)는 'ICLK6' 내부 클럭 신호에 응답하여 커맨드 디코딩부(150)에서 생성되는 다수의 내부 커맨드 신호(PEWT, PERD, PIRD)의 펄스 폭을 확장하여 다수의 내부 커맨드 확장 신호(ECASP10WT, ECASP10RD, CASP10RD)를 생성한다. 여기서, 'ECASP10WT' 내부 커맨드 확장 신호는 라이트 동작을 제어하기 위한 신호이고, 'ECASP10RD' 내부 커맨드 확장 신호와 'CASP10RD' 내부 커맨드 확장 신호는 에디티브 레이턴시(additive latency)에 따라 리드 동작을 제어하기 위한 신호이다. 참고로, 다수의 내부 커맨드 확장 신호(ECASP10WT, ECASP10RD, CASP10RD)는 1tCK 의 펄스 폭이 확보된 신호이다. 반도체 메모리 장치는 이 다수의 내부 커맨드 확장 신호(ECASP10WT, ECASP10RD, CASP10RD)를 이용하여 라이트 동작 또는 리드 동작을 수행한다.Meanwhile, the internal clock delay unit 160 outputs the ICLK6 internal clock signal by reflecting a predetermined delay time to the ICLK2 internal clock signal, and the plurality of pulse extension units 170 output the ICLK6 internal clock signal. In response, the pulse widths of the plurality of internal command signals PEWT, PERD, and PIRD generated by the command decoding unit 150 are extended to generate a plurality of internal command extension signals ECASP10WT, ECASP10RD, and CASP10RD. Here, the 'ECASP10WT' internal command extension signal is a signal for controlling the write operation, and the 'ECASP10RD' internal command extension signal and the 'CASP10RD' internal command extension signal are used to control the read operation according to the additive latency. It is a signal. For reference, the plurality of internal command extension signals ECASP10WT, ECASP10RD, and CASP10RD are signals having a pulse width of 1 tCK. The semiconductor memory device performs a write operation or a read operation using the plurality of internal command extension signals ECASP10WT, ECASP10RD, and CASP10RD.

도 2 는 도 1 의 커맨드 디코딩부(150)를 설명하기 위한 회로도이다. 설명의 편의를 위하여 에디티브 레이턴시와 관련된 구성은 생략하기로 한다.FIG. 2 is a circuit diagram for describing the command decoding unit 150 of FIG. 1. For convenience of explanation, the configuration related to the additive latency will be omitted.

도 2 를 참조하면, 커맨드 디코딩부(150)는 다수의 인버터(inverter)와, 다수의 부정 논리 곱 게이트(NAND), 및 부정 논리 합 게이트(NOR)로 구성되며, 다수의 래칭부(140)의 출력 신호(ICST, IRAST, ICAST, IWET)를 입력받아 다수의 내부 커맨드 신호(PEWT, PERD, PIRD)를 생성한다. 이에 대한 동작 파형은 도 4 에서 살펴보기로 한다.Referring to FIG. 2, the command decoding unit 150 includes a plurality of inverters, a plurality of negative logic product gates NAND, and a negative logic sum gate NOR, and a plurality of latching units 140. Output signals (ICST, IRAST, ICAST, IWET) are input to generate a plurality of internal command signals (PEWT, PERD, PIRD). An operation waveform thereof will be described with reference to FIG. 4.

도 3 은 도 1 의 다수의 펄스 확장부(170)를 설명하기 위한 회로도이다. 설명의 편의를 위하여 'PEWT' 내부 커맨드 신호를 입력받아 'ECASP10WT' 내부 커맨드 확장 신호를 생성하는 펄스 확장부를 일례로 설명하기로 한다.3 is a circuit diagram illustrating the plurality of pulse extensions 170 of FIG. 1. For convenience of explanation, a pulse expansion unit receiving an 'PEWT' internal command signal and generating an 'ECASP10WT' internal command extension signal will be described as an example.

도 3 을 참조하면, 펄스 확장부는 입력부(310)와, 리셋부(320)와, 래칭부(330), 및 피드백부(340)를 구비한다.Referring to FIG. 3, the pulse extension unit includes an input unit 310, a reset unit 320, a latching unit 330, and a feedback unit 340.

입력부(310)는 'ICLK6' 내부 클럭 신호와 'PEWT' 내부 커맨드 신호에 응답하여 공통 노드(CN)를 구동하고, 리셋부(320)는 'ICLK6' 내부 클럭 신호와 피드백 신호(FED)에 응답하여 공통 노드(CN)를 리셋한다. 여기서, 리셋부(320)는 리셋 신호(RSTB)응답하여 공통 노드(CN)를 리셋하는 구성이 추가된다. 이어서, 래칭부(330)는 공통 노드(CN)에 구동된 신호 레벨에 따라 예정된 논리 레벨 값을 래칭하고, 피드백부(340)는 'ICLK6' 내부 클럭 신호에 응답하여 래칭부(330)의 출력 신호를 피드백 신호(FED)로 출력하고 이를 리셋부(320)로 전달한다.The input unit 310 drives the common node CN in response to the 'ICLK6' internal clock signal and the 'PEWT' internal command signal, and the reset unit 320 responds to the 'ICLK6' internal clock signal and the feedback signal FED. To reset the common node CN. Here, the reset unit 320 is further configured to reset the common node (CN) in response to the reset signal (RSTB). Subsequently, the latching unit 330 latches a predetermined logic level value according to the signal level driven by the common node CN, and the feedback unit 340 outputs the latching unit 330 in response to the 'ICLK6' internal clock signal. The signal is output as a feedback signal FED and transferred to the reset unit 320.

도 3 의 펄스 확장부는 위에서 설명한 바와 같이 'ECASP10WT' 내부 커맨드 확장 신호의 펄스 폭을 1tCK 로 확장해 주기 위한 구성을 갖으며, 이 구성에 대한 동작 파형은 도 4 에서 살펴보기로 한다.As described above, the pulse extension unit of FIG. 3 has a configuration for extending the pulse width of the 'ECASP10WT' internal command extension signal to 1tCK. An operation waveform of this configuration will be described with reference to FIG. 4.

도 4 는 도 1 의 반도체 메모리 장치의 정상적인 회로 동작을 설명하기 위한 파형도이다. 설명의 편의를 위하여, 칩 셀렉트 신호(CSB)와 컬럼 어드레스 스트로브 신호(CASB), 및 라이트 인에이블 신호(WEB)가 논리'로우(low)'로 액티브되는 경우인, 반도체 메모리 장치가 라이트 동작을 수행하는 것을 일례로 하였다. 참고로, 칩 셀렉트 신호(CSB)와, 컬럼 어드레스 스트로브 신호(CASB), 및 라이트 인에이블 신호(WEB)가 논리'로우'로 액티브되는 경우 커맨드 디코딩부(150)는 논리'하이(high)'로 액티브되는 'PEWT' 내부 커맨드 신호를 생성하고, 이때, 나머지 'PERD' 내부 커맨드 신호와 'PIRD' 내부 커맨드 신호는 액티브 되지 않는다.4 is a waveform diagram illustrating a normal circuit operation of the semiconductor memory device of FIG. 1. For convenience of description, the semiconductor memory device, which is a case where the chip select signal CSB, the column address strobe signal CASB, and the write enable signal WEB are activated to a logic 'low', performs a write operation. Performing is taken as an example. For reference, when the chip select signal CSB, the column address strobe signal CASB, and the write enable signal WEB are activated at a logic 'low', the command decoding unit 150 may generate a logic 'high'. Generates a 'PEWT' internal command signal that is activated as active, and at this time, the remaining 'PERD' internal command signal and the 'PIRD' internal command signal are not activated.

도 1 내지 도 4 를 참조하면, 다수의 패드(110)를 통해 논리'로우'로 액티브 되는 칩 셀렉트 신호(CSB)와 컬럼 어드레스 스트로브 신호(CASB), 및 라이트 인에이블 신호(WEB)가 입력되면, 다수의 지연부(120)는 이들을 각각 예정된 시간만큼 지연시켜 출력(PCST, PRAST, PCAST, PWET)한다. 이후, 다수의 래칭부(140)는 다수의 지연부(120)의 출력 신호(PCST, PRAST, PCAST, PWET)를 래칭하고 'ICLK2' 내부 클럭 신호에 대응하는 시간만큼 유지된 출력 신호(ICST, IRAST, ICAST, IWET)를 생성한다. 이어서, 커맨드 디코딩부(150)는 다수의 래칭부(140)의 출력 신호(ICST, IRAST, ICAST, IWET)를 디코딩하여 논리'하이'로 액티브되는 'PEWT' 내부 커맨드 신호를 생성한다.1 to 4, when the chip select signal CSB, the column address strobe signal CASB, and the write enable signal WEB that are activated at a logic 'low' through the plurality of pads 110 are input, In addition, the plurality of delay units 120 delay them by a predetermined time and output them (PCST, PRAST, PCAST, PWET). Thereafter, the plurality of latching units 140 latch the output signals PCST, PRAST, PCAST, and PWET of the plurality of delay units 120, and the output signals ISCT, which are maintained for a time corresponding to the internal clock signal 'ICLK2', are maintained. IRAST, ICAST, IWET). Subsequently, the command decoding unit 150 decodes the output signals ISCT, IRAST, ICAST, and IWET of the plurality of latching units 140 to generate a 'PEWT' internal command signal that is activated at logic 'high'.

마지막으로, 다수의 펄스 확장부(170) 중 'PEWT' 내부 커맨드 신호를 입력받는 펄스 확장부는 'PEWT' 내부 커맨드 신호와 'ICLK6' 내부 클럭 신호에 응답하여 'ECASP10WT' 내부 커맨드 확장 신호를 생성한다. 여기서, 'ECASP10WT' 내부 커맨드 확장 신호는 'PEWT' 내부 커맨드 신호가 논리'하이'인 구간에서 'ICLK6' 내부 클럭 신호의 라이징 에지(rising edge)에 응답하여 활성화되며, 'ICLK6' 내부 클럭 신호의 다음 라이징 에지에 응답하여 비활성화된다. 이와 같은 동작을 통해 'ECASP10WT' 내부 커맨드 확장 신호는 1tCK 의 펄스 폭을 가지게 된다.Lastly, the pulse expander receiving the 'PEWT' internal command signal among the plurality of pulse expanders 170 generates the 'ECASP10WT' internal command extension signal in response to the 'PEWT' internal command signal and the 'ICLK6' internal clock signal. . Here, the 'ECASP10WT' internal command extension signal is activated in response to the rising edge of the 'ICLK6' internal clock signal in a section in which the 'PEWT' internal command signal is logic 'high' and is activated by the 'ICLK6' internal clock signal. It is deactivated in response to the next rising edge. Through this operation, the 'ECASP10WT' internal command extension signal has a pulse width of 1tCK.

한편, 도 4 와 같은 동작 파형도는 다수의 외부 커맨드 신호인 칩 셀렉트 신호(CSB)와, 로우 어드레스 스트로브 신호(RASB)와, 컬럼 어드레스 스트로브 신호(CASB)와, 라이트 인에이블 신호(WEB)가 동일한 시점에 반도체 메모리 장치로 입력되는 이상적인 경우를 일례로 하였다. 하지만, 이러한 외부 커맨드 신호는 커플링 현상 등으로 인하여 동일한 시점에 반도체 메모리 장치로 입력되지 않는 경우가 발생한다. 이를 방지하기 위하여 다수의 지연부(120)에서 반영되는 지연 값을 조절하기도 하지만 다수의 지연부(120) 역시 PVT 에 따른 스큐로 인하여 동일한 시점에 입력되지 않는 외부 커맨드 신호를 보정하기에는 한계가 있다.4, the chip select signal CSB, the row address strobe signal RASB, the column address strobe signal CASB, and the write enable signal WEB, which are a plurality of external command signals, are shown in FIG. An example of an ideal case of inputting a semiconductor memory device at the same time point is given. However, such an external command signal may not be input to the semiconductor memory device at the same time due to a coupling phenomenon. In order to prevent this, the delay values reflected by the plurality of delay units 120 may be adjusted, but the plurality of delay units 120 also have limitations in correcting external command signals that are not input at the same time due to skew according to PVT.

도 5 는 도 1 의 반도체 메모리 장치의 비정상적인 회로 동작을 설명하기 위한 파형도이다. 설명의 편의를 위하여 도 4 와 같이 칩 셀렉트 신호(CSB)와 컬럼 어드레스 스트로브 신호(CASB), 및 라이트 인에이블 신호(WEB)가 논리'로우(low)'로 액티브되는 경우인, 반도체 메모리 장치가 라이트 동작을 수행하는 것을 일례로 하였다.FIG. 5 is a waveform diagram illustrating an abnormal circuit operation of the semiconductor memory device of FIG. 1. For convenience of description, a semiconductor memory device in which the chip select signal CSB, the column address strobe signal CASB, and the write enable signal WEB are activated in a logic 'low' as shown in FIG. 4. As an example, the write operation is performed.

도면에서 볼 수 있듯이, 라이트 인에이블 신호(WEB)는 칩 셀렉트 신호(CSB)와 컬럼 어드레스 스트로브 신호(CASB)에 비하여 약간 지연되어 입력된다. 이렇게 서로 다른 시점에 입력되는 외부 커맨드 신호는 커맨드 디코딩부(150)에서 출력되는 'PERD' 내부 커맨드 신호와 'PIPD' 내부 커맨드 신호에 원치 않는 글리치(glitch)성 펄스를 생성한다. 이어서, 이러한 펄스 신호로 인하여 'ECASP10RD' 내부 커맨드 확장 신호와 'CASSP10RD' 내부 커맨드 확장 신호는 의도하지 않게 논리'하이'로 액티브 된다. 따라서, 라이트 동작을 수행해야하는 반도체 메모리 장치는 리드 동작을 동시에 수행하게 되고, 결국, 라이트 동작과 리드 동작이 충돌하여 원하는 라이트 동작을 수행할 수 없는 문제점이 발생한다.
As shown in the figure, the write enable signal WEB is input with a slight delay compared to the chip select signal CSB and the column address strobe signal CASB. The external command signals input at different times generate unwanted glitch-like pulses on the 'PERD' internal command signal and the 'PIPD' internal command signal output from the command decoding unit 150. Subsequently, due to this pulse signal, the 'ECASP10RD' internal command extension signal and the 'CASSP10RD' internal command extension signal are unintentionally activated to logic 'high'. Accordingly, a semiconductor memory device that needs to perform a write operation simultaneously performs a read operation. As a result, a problem arises in that the write operation collides with the read operation so that a desired write operation cannot be performed.

본 발명의 실시 예는 상기와 같은 문제점을 해결하기 위하여 제안된 것으로, 외부 커맨드 신호를 디코딩한 신호를 예정된 내부 클럭 신호에 응답하여 내부 커맨드 신호로 출력하고, 이 내부 클럭 신호를 예정된 시간만큼 지연한 내부 클럭 신호에 응답하여 내부 커맨드 신호의 펄스 폭을 확장할 수 있는 반도체 메모리 장치를 제공하고자 한다.
The embodiment of the present invention has been proposed to solve the above problems, and outputs a signal decoded from an external command signal as an internal command signal in response to a predetermined internal clock signal, and delays the internal clock signal by a predetermined time. SUMMARY A semiconductor memory device capable of expanding a pulse width of an internal command signal in response to an internal clock signal is provided.

상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 메모리 장치는, 다수의 외부 커맨드 신호 각각를 래칭하고 외부 클럭 신호에 대응하는 시간만큼 래칭된 신호를 유지하기 위한 다수의 래칭부; 상기 외부 클럭 신호에 예정된 시간만큼을 반영하여 제1 내부 클럭 신호로 출력하기 위한 제1 내부 클럭 지연부; 상기 다수의 래칭부의 출력 신호를 디코딩하고 상기 제1 내부 클럭 신호에 응답하여 다수의 내부 커맨드 신호를 출력하기 위한 커맨드 디코딩부; 상기 제1 내부 클럭 신호를 예정된 시간만큼을 반영하여 제2 내부 클럭 신호로 출력하기 위한 제2 내부 클럭 지연부; 및 상기 제2 내부 클럭 신호에 응답하여 상기 다수의 내부 커맨드 신호의 펄스 폭을 확장하고, 이를 다수의 내부 커맨드 확장 신호로 출력하기 위한 다수의 펄스 확장부를 구비한다.In accordance with an aspect of the present invention, a semiconductor memory device includes: a plurality of latching units for latching each of a plurality of external command signals and holding the latched signal for a time corresponding to an external clock signal; A first internal clock delay unit configured to reflect the predetermined time to the external clock signal and output the first internal clock signal; A command decoding unit for decoding output signals of the plurality of latching units and outputting a plurality of internal command signals in response to the first internal clock signal; A second internal clock delay unit configured to output the first internal clock signal as a second internal clock signal by reflecting a predetermined time; And a plurality of pulse extensions for extending the pulse widths of the plurality of internal command signals in response to the second internal clock signal and outputting the plurality of internal command extension signals.

특히, 상기 다수의 외부 커맨드 신호와 상기 외부 클럭 신호를 입력받기 위한 다수의 패드; 및 상기 외부 클럭 신호에 예정된 시간만큼을 반영하여 상기 제1 내부 클럭 지연부로 출력하기 위한 외부 클럭 지연부를 더 구비하는 것을 특징으로 한다.In particular, a plurality of pads for receiving the plurality of external command signals and the external clock signal; And an external clock delay unit configured to reflect the predetermined time to the external clock signal and output the same to the first internal clock delay unit.

상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 메모리 장치의 동작 방법은, 다수의 외부 커맨드 신호를 디코딩하는 단계; 상기 디코딩하는 단계가 완료된 이후 디코딩된 신호를 제1 내부 클럭 신호에 응답하여 다수의 내부 커맨드 신호로 출력하는 단계; 및 상기 제1 내부 클럭 신호를 지연시킨 제2 내부 클럭 신호에 응답하여 상기 다수의 내부 커맨드의 펄스 폭을 확장하고, 이를 다수의 내부 커맨드 확장 신호로 출력하는 단계를 포함한다.According to another aspect of the present invention, there is provided a method of operating a semiconductor memory device, the method including: decoding a plurality of external command signals; Outputting a decoded signal as a plurality of internal command signals in response to a first internal clock signal after the decoding is completed; And extending the pulse widths of the plurality of internal commands in response to the second internal clock signal delaying the first internal clock signal and outputting the plurality of internal command extension signals.

특히, 상기 다수의 내부 커맨드 신호의 비활성화 시점을 조절하는 단계를 더 포함하는 것을 특징으로 한다.
In particular, the method may further include adjusting a deactivation time point of the plurality of internal command signals.

본 발명의 실시 예에 따른 반도체 메모리 장치는 외부에서 입력되는 외부 커맨드 신호를 디코딩한 신호를 예정된 내부 클럭 신호에 응답하여 내부 커맨드 신호로 출력하고, 이 내부 클럭 신호를 예정된 시간만큼 지연한 내부 클럭 신호에 응답하여 내부 커맨드 신호의 펄스 폭을 확장함으로써, 내부 커맨드 신호에 발생하는 글리치성 펄스를 막아주는 것이 가능하다.
The semiconductor memory device according to an exemplary embodiment of the present invention outputs a signal obtained by decoding an external command signal input from an external device as an internal command signal in response to a predetermined internal clock signal and delays the internal clock signal by a predetermined time. In response to this, by extending the pulse width of the internal command signal, it is possible to prevent the glitch pulse generated in the internal command signal.

본 발명은 내부 커맨드 신호에 글리치성 펄스가 발생하는 것을 막아줌으로써, 내부 커맨드 확장 신호의 원하지 않는 액티브 동작을 막아줄 수 있는 효과를 얻을 수 있다.
According to the present invention, by preventing the glitch pulse from occurring in the internal command signal, an effect that can prevent unwanted active operation of the internal command extension signal can be obtained.

도 1 은 일반적인 반도체 메모리 장치의 일부 구성을 설명하기 위한 블록도.
도 2 는 도 1 의 커맨드 디코딩부(150)를 설명하기 위한 회로도.
도 3 은 도 1 의 다수의 펄스 확장부(170)를 설명하기 위한 회로도.
도 4 는 도 1 의 반도체 메모리 장치의 정상적인 회로 동작을 설명하기 위한 파형도.
도 5 는 도 1 의 반도체 메모리 장치의 비정상적인 회로 동작을 설명하기 위한 파형도.
도 6 은 본 발명의 실시 예에 따른 반도체 메모리 장치의 일부 구성을 설명하기 위한 블록도.
도 7 은 도 6 의 커맨드 디코딩부(660)를 설명하기 위한 회로도.
도 8 은 도 6 의 다수의 펄스 확장부(680)를 설명하기 위한 회로도.
도 9 는 도 6 의 반도체 메모리 장치의 회로 동작을 설명하기 위한 파형도.1 is a block diagram for explaining a part of a configuration of a general semiconductor memory device.
FIG. 2 is a circuit diagram illustrating the command decoding unit 150 of FIG. 1.
3 is a circuit diagram for describing the plurality of pulse extensions 170 of FIG. 1.
4 is a waveform diagram illustrating a normal circuit operation of the semiconductor memory device of FIG.
FIG. 5 is a waveform diagram illustrating an abnormal circuit operation of the semiconductor memory device of FIG. 1. FIG.
6 is a block diagram illustrating a part of a configuration of a semiconductor memory device according to an embodiment of the present invention.
FIG. 7 is a circuit diagram for describing the command decoding unit 660 of FIG. 6.
FIG. 8 is a circuit diagram for describing the plurality of pulse extensions 680 of FIG. 6.
FIG. 9 is a waveform diagram illustrating a circuit operation of the semiconductor memory device of FIG. 6. FIG.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .

도 6 은 본 발명의 실시 예에 따른 반도체 메모리 장치의 일부 구성을 설명하기 위한 블록도이다.6 is a block diagram illustrating a part of a configuration of a semiconductor memory device according to an embodiment of the present invention.

도 6 을 참조하면, 반도체 메모리 장치는 다수의 패드(610)와, 다수의 지연부(620)와, 외부 클럭 지연부(630)와, 다수의 래칭부(640)와, 제1 내부 클럭 지연부(650)와, 커맨드 디코딩부(660)와, 제2 내부 클럭 지연부(670), 및 다수의 펄스 확장부(680)를 구비한다.Referring to FIG. 6, a semiconductor memory device may include a plurality of pads 610, a plurality of delay units 620, an external clock delay unit 630, a plurality of latching units 640, and a first internal clock delay. A unit 650, a command decoding unit 660, a second internal clock delay unit 670, and a plurality of pulse extension units 680 are provided.

다수의 패드(610)는 다수의 외부 커맨드 신호인 칩 셀렉트 신호(CSB)와, 로우 어드레스 스트로브 신호(RASB)와, 컬럼 어드레스 스트로브 신호(CASB)와, 라이트 인에이블 신호(WEB)를 입력받으며, 또한 외부 클럭 신호(CLK)를 입력받는다.The plurality of pads 610 receive a plurality of external command signals, the chip select signal CSB, the row address strobe signal RASB, the column address strobe signal CASB, and the write enable signal WEB. Also receives an external clock signal (CLK).

다수의 지연부(620)는 다수의 패드(610)를 통해 입력되는 칩 셀렉트 신호(CSB)와, 로우 어드레스 스트로브 신호(RASB)와, 컬럼 어드레스 스트로브 신호(CASB)와, 라이트 인에이블 신호(WEB)에 예정된 시간만큼을 반영하여 출력하고, 외부 클럭 지연부(630)는 외부 클럭 신호(CLK)에 예정된 시간만큼을 반영하여 'ICLK2' 내부 클럭 신호로 출력한다.The plurality of delay units 620 may include a chip select signal CSB, a row address strobe signal RASB, a column address strobe signal CASB, and a write enable signal WEB input through the plurality of pads 610. ) By reflecting a predetermined time and outputting the same, and the external clock delay unit 630 outputs the ICLK2 internal clock signal by reflecting the predetermined time to the external clock signal CLK.

다수의 래칭부(640)는 칩 셀렉트 신호(CSB)와, 로우 어드레스 스트로브 신호(RASB)와, 컬럼 어드레스 스트로브 신호(CASB)와, 라이트 인에이블 신호(WEB)에 예정된 시간만큼이 반영된 출력 신호(PCST, PRAST, PCAST, PWET)를 래칭하고, 이 래칭된 신호를 'ICLK2' 내부 클럭 신호에 대응하는 시간만큼 유지하여 출력한다.The plurality of latching units 640 may output an output signal in which the chip select signal CSB, the row address strobe signal RASB, the column address strobe signal CASB, and the write enable signal WEB are reflected by a predetermined time. PCST, PRAST, PCAST, and PWET) are latched, and the latched signal is maintained for a time corresponding to the 'ICLK2' internal clock signal and output.

이어서, 제1 내부 클럭 지연부(650)는 'ICLK2' 내부 클럭 신호에 예정된 시간만큼을 반영하여 제1 내부 클럭 신호인 'ICLK6' 내부 클럭 신호로 출력한다. 그리고, 커맨드 디코딩부(660)는 다수의 래칭부(640)의 출력 신호(ICST, IRAST, ICAST, IWET)를 디코딩하고 'ICLK6' 내부 클럭 신호에 응답하여 다수의 내부 커맨드 신호(PEWT, PERD, PIRD)를 출력한다. Subsequently, the first internal clock delay unit 650 reflects the predetermined time to the 'ICLK2' internal clock signal and outputs the internal clock signal 'ICLK6' as the first internal clock signal. The command decoding unit 660 decodes the output signals ISCT, IRAST, ICAST, and IWET of the plurality of latching units 640 and in response to the 'ICLK6' internal clock signal, the plurality of internal command signals PEWT, PERD, PIRD) is output.

이어서, 제2 내부 클럭 지연부(670)는 'ICLK6' 내부 클럭 신호에 예정된 시간만큼을 반영하여 제2 내부 클럭 신호인 'ICLK8' 내부 클럭 신호로 출력하기 위한 것으로, 예컨대, 다수 개의 인버터로 구성될 수 있다. 그리고, 다수의 펄스 확장부(680)는 'ICLK8' 내부 클럭 신호에 응답하여 다수의 내부 커맨드 신호(PEWT, PERD, PIRD)의 펄스 폭을 확장하고, 이를 다수의 내부 커맨드 확장 신호(ECASP10WT, ECASP10RD, CASP10RD)로 출력한다. 여기서, 'ECASP10WT' 내부 커맨드 확장 신호는 라이트 동작을 제어하기 위한 신호이고, 'ECASP10RD' 내부 커맨드 확장 신호와 'CASP10RD' 내부 커맨드 확장 신호는 에디티브 레이턴시 에 따라 리드 동작을 제어하기 위한 신호이다. 참고로, 다수의 내부 커맨드 확장 신호(ECASP10WT, ECASP10RD, CASP10RD)는 1tCK 의 펄스 폭이 확보된 신호이다.Subsequently, the second internal clock delay unit 670 outputs the ICLK8 internal clock signal, which is the second internal clock signal, by reflecting the predetermined time to the ICLK6 internal clock signal, and includes a plurality of inverters. Can be. In addition, the plurality of pulse extension units 680 expands the pulse widths of the plurality of internal command signals PEWT, PERD, and PIRD in response to the 'ICLK8' internal clock signal, and the plurality of internal command extension signals ECASP10WT and ECASP10RD. , CASP10RD). Here, the 'ECASP10WT' internal command extension signal is a signal for controlling the write operation, and the 'ECASP10RD' internal command extension signal and the 'CASP10RD' internal command extension signal are signals for controlling the read operation according to the additive latency. For reference, the plurality of internal command extension signals ECASP10WT, ECASP10RD, and CASP10RD are signals having a pulse width of 1 tCK.

본 발명의 실시 예에 따른 반도체 메모리 장치는 다수의 외부 커맨드 신호(CSB, RASB, CASB, WEB)를 디코딩한 이후 이 디코딩된 신호를 'ICLK6' 내부 클럭 신호에 응답하여 다수의 내부 커맨드 신호(PEWT, PERD, PIRD)로 출력하고, 'ICLK6' 내부 클럭 신호를 지연한 'ICLK8' 내부 클럭 신호에 응답하여 디코딩된 신호의 펄스 폭을 확장하는 것이 가능하다. 이후 설명하겠지만, 이와 같은 구성을 통해 본 발명의 실시 예는 기존에 디코딩된 신호에 발생하던 글리치성 펄스가 발생하는 것을 막아주는 것이 가능하다.The semiconductor memory device according to an embodiment of the present invention decodes a plurality of external command signals CSB, RASB, CASB, and WEB, and then decodes the decoded signals in response to the 'ICLK6' internal clock signal. , PERD, and PIRD), and in response to the 'ICLK8' internal clock signal delaying the 'ICLK6' internal clock signal, it is possible to extend the pulse width of the decoded signal. As will be described later, through this configuration, the embodiment of the present invention can prevent generation of a glitch pulse generated in a conventionally decoded signal.

도 7 은 도 6 의 커맨드 디코딩부(660)를 설명하기 위한 회로도이다.FIG. 7 is a circuit diagram illustrating the command decoding unit 660 of FIG. 6.

도 6 및 도 7 을 참조하면, 커맨드 디코딩부(660)는 신호 디코딩부(710)와, 제어 출력부(720), 및 지연부(730)를 구비한다.6 and 7, the command decoding unit 660 includes a signal decoding unit 710, a control output unit 720, and a delay unit 730.

신호 디코딩부(710)는 다수의 래칭부(640)의 출력 신호(ICST, IRAST, ICAST, IWET)를 디코딩하여 출력하고, 제어 출력부(720)는 신호 디코딩부의 출력 신호를 'ICLK6' 내부 클럭 신호에 응답하여 출력하며, 지연부(730)는 제어 출력부(720)의 출력 신호의 비활성화 시점을 조절하여 다수의 내부 커맨드 신호(PEWT, PERD, PIRD)를 생성한다. 여기서, 지연부(730)는 이후 설명될 다수의 펄스 확장부(680)가 다수의 내부 커맨드 확장 신호(ECASP10WT, ECASP10RD, CASP10RD)를 생성하는데 있어서, 그 신호가 1tCK 의 펄스 폭을 안정적으로 확보하기 위한 것이다.The signal decoding unit 710 decodes and outputs the output signals (ICST, IRAST, ICAST, IWET) of the plurality of latching units 640, and the control output unit 720 outputs the output signals of the signal decoding unit 'ICLK6' internal clock. The delay unit 730 generates a plurality of internal command signals PEWT, PERD, and PIRD by adjusting the deactivation timing of the output signal of the control output unit 720. In this case, the delay unit 730 generates a plurality of internal command extension signals (ECASP10WT, ECASP10RD, CASP10RD) by the plurality of pulse extension units 680 which will be described later, so that the signal stably secures a pulse width of 1 tCK. It is for.

도 8 은 도 6 의 다수의 펄스 확장부(680)를 설명하기 위한 회로도이다. 설명의 편의를 위하여 'PEWT' 내부 커맨드 신호를 입력받아 'ECASP10WT' 내부 커맨드 확장신호를 생성하는 펄스 확장부를 일례로 설명하기로 한다.FIG. 8 is a circuit diagram for describing the plurality of pulse extensions 680 of FIG. 6. For convenience of description, a pulse expansion unit that receives the 'PEWT' internal command signal and generates the 'ECASP10WT' internal command extension signal will be described as an example.

도 6 및 도 8 을 참조하면, 펄스 확장부는 동기화부(810)와, 래칭부(820), 및 리셋부(830)를 구비한다.6 and 8, the pulse extension unit includes a synchronization unit 810, a latching unit 820, and a reset unit 830.

동기화부(810)는 'PEWT' 내부 커맨드 신호를 'ICLK8' 내부 클럭 신호에 응답하여 동기화시키고, 래칭부(820)는 동기화부(810)의 출력 신호를 래칭하여 'ECASP10WT' 내부 커맨드 확장 신호로 출력하며, 리셋부(830)는 리셋 신호(RSTB)에 응답하여 래칭부(820)의 입력단을 리셋시킨다.The synchronizer 810 synchronizes the 'PEWT' internal command signal in response to the 'ICLK8' internal clock signal, and the latching unit 820 latches the output signal of the synchronizer 810 to the 'ECASP10WT' internal command extension signal. The reset unit 830 resets the input terminal of the latching unit 820 in response to the reset signal RSTB.

이하, 펄스 확장부의 간단한 동작을 살펴보기로 한다.Hereinafter, a brief operation of the pulse extension unit will be described.

우선, 펄스 확장부는 'PEWT' 내부 커맨드 신호를 입력받는다. 한편, 동기화부(810)는 'ICLK8' 내부 클럭 신호의 활성화 에지(edge)에 응답하여 'PEWT' 내부 커맨드 신호를 출력하고, 래칭부(820)는 동기화부(810)의 출력 신호를 래칭하여 'ECASP10WT' 내부 커맨드 확장 신호로 출력한다. 여기서, 'ECASP10WT' 내부 커맨드 확장 신호는 'ICLK8' 내부 클럭 신호의 다음 활성화 에지가 입력될 때까지 처음 입력된 'PEWT' 내부 커맨드 신호를 유지한다. 결국, 'ECASP10WT' 내부 커맨드 확장 신호는 'PEWT' 내부 커맨드 신호가 활성화된 이후 'ICLK8' 내부 클럭 신호에 대응하는 1tCK 의 펄스 신호가 된다.First, the pulse expansion unit receives a 'PEWT' internal command signal. Meanwhile, the synchronizer 810 outputs a 'PEWT' internal command signal in response to an active edge of the 'ICLK8' internal clock signal, and the latching unit 820 latches the output signal of the synchronizer 810. Outputs the internal command extension signal 'ECASP10WT'. Here, the 'ECASP10WT' internal command extension signal maintains the first input 'PEWT' internal command signal until the next active edge of the 'ICLK8' internal clock signal is input. As a result, the 'ECASP10WT' internal command extension signal becomes a pulse signal of 1tCK corresponding to the 'ICLK8' internal clock signal after the 'PEWT' internal command signal is activated.

도 9 는 도 6 의 반도체 메모리 장치의 회로 동작을 설명하기 위한 파형도이다. 설명의 편의를 위하여, 종래와 마찬가지로 칩 셀렉트 신호(CSB)와 컬럼 어드레스 스트로브 신호(CASB), 및 라이트 인에이블 신호(WEB)가 논리'로우'로 액티브되는 경우인 반도체 메모리 장치가 라이트 동작을 수행하는 것을 일례로 하였다. 또한, 라이트 인에이블 신호(WEB)는 종래에 오동작 상황과 동일하게 칩 셀렉트 신호(CSB)와 컬럼 어드레스 스트로브 신호(CASB) 보다 조금 늦게 활성화되는 것을 일례로 한다.9 is a waveform diagram illustrating a circuit operation of the semiconductor memory device of FIG. 6. For convenience of description, the semiconductor memory device, which is a case where the chip select signal CSB, the column address strobe signal CASB, and the write enable signal WEB are activated to logic 'low' as in the related art, performs a write operation. It was taken as an example. In addition, the write enable signal WEB may be activated slightly later than the chip select signal CSB and the column address strobe signal CASB in the same manner as in a conventional malfunction condition.

도 6 내지 도 9 를 참조하면, 다수의 패드(610)를 통해 논리'로우'로 액티브 되는 칩 셀렉트 신호(CSB)와 컬럼 어드레스 스트로브 신호(CASB), 및 라이트 인에이블 신호(WEB)가 입력되면, 다수의 지연부(620)는 이들을 각각 예정된 시간만큼 지연시켜 출력(PCST, PRAST, PCAST, PWET)한다. 이후, 다수의 래칭부(640)는 다수의 지연부(620)의 출력 신호(PCST, PRAST, PCAST, PWET)를 래칭하고 'ICLK2' 내부 클럭 신호에 대응하는 시간만큼 유지된 출력 신호(ICST, IRAST, ICAST, IWET)를 생성한다.6 to 9, when the chip select signal CSB, the column address strobe signal CASB, and the write enable signal WEB that are activated at a logic 'low' through the plurality of pads 610 are input, The plurality of delay units 620 delays them by a predetermined time and outputs them (PCST, PRAST, PCAST, PWET). Thereafter, the plurality of latching units 640 latch the output signals PCST, PRAST, PCAST, and PWET of the plurality of delay units 620, and the output signals ISCT, which are maintained for a time corresponding to the internal clock signal 'ICLK2', are maintained. IRAST, ICAST, IWET).

이후 본 발명에 따른 커맨드 디코딩부(660)는 다수의 래칭부(640)의 출력 신호(ICST, IRAST, ICAST, IWET)를 디코딩하고, 제1 내부 클럭 신호인 'ICLK6' 내부 클럭 신호에 응답하여 논리'하이'로 액티브되는 'PWET' 내부 커맨드 신호를 생성한다. 이때, 'PERD' 내부 커맨드 신호와 'PIRD' 내부 커맨드 신호는 'ICST' 신호와 'ICAST' 신호와 'IWET' 신호가 논리'하이'이고 'IRAST' 신호가 논리'로우'인 상태에서 'ICLK6' 내부 클럭 신호에 응답하여 출력되기 때문에 논리'로우'를 유지하게 된다. 다시 말하면, 커맨드 디코딩부(660)의 신호 디코딩부(710)가 디코딩 동작을 완료하여 원하는 출력 신호를 생성한 이후, 제어 출력부(720)가 이 디코딩된 신호를 'ICLK6' 내부 클럭 신호에 응답하여 출력하기 때문에, 'PERD' 내부 커맨드 신호와 'PIRD' 내부 커맨드 신호에는 글리치성 펄스가 발생하지 않는다.Thereafter, the command decoding unit 660 according to the present invention decodes the output signals ICST, IRAST, ICAST, and IWET of the plurality of latching units 640, and in response to the internal clock signal 'ICLK6' which is the first internal clock signal. Generates a 'PWET' internal command signal that is activated as logic 'high'. At this time, the 'PERD' internal command signal and the 'PIRD' internal command signal are 'ICLK6' with 'ICST', 'ICAST' and 'IWET' signals being logic 'high' and 'IRAST' signal being logic 'low'. The logic remains low because it is output in response to an internal clock signal. In other words, after the signal decoding unit 710 of the command decoding unit 660 completes the decoding operation to generate the desired output signal, the control output unit 720 responds to the 'ICLK6' internal clock signal. In order to output the data, a glitch pulse does not occur in the 'PERD' internal command signal and the 'PIRD' internal command signal.

이어서, 다수의 펄스 확장부(680)는 제2 내부 클럭 신호인 'ICLK8' 내부 클럭 신호의 라이징 에지에 응답하여 'PEWT' 내부 커맨드 신호를 'ECASP10WT' 내부 커맨드 확장 신호로 출력하고, 이 'ECASP10WT' 내부 커맨드 확장 신호는 'ICLK8' 내부 클럭 신호의 다음 라이징 에지까지 논리'하이'를 유지한다. 즉, 'ECASP10WT' 내부 커맨드 확장 신호는 'ICLK8' 내부 클럭 신호에 대응하는 1tCK 펄스 폭을 가진다.Subsequently, the plurality of pulse extension units 680 output the 'PEWT' internal command signal as the 'ECASP10WT' internal command extension signal in response to the rising edge of the 'ICLK8' internal clock signal, which is the second internal clock signal, and the 'ECASP10WT'. The internal command extension signal remains logic 'high' until the next rising edge of the 'ICLK8' internal clock signal. That is, the 'ECASP10WT' internal command extension signal has a 1 tCK pulse width corresponding to the 'ICLK8' internal clock signal.

한편, 'PEWT' 내부 커맨드 신호가 논리'하이'에서 논리'로우'로 비활성화되는 천이 시점은 커맨드 디코딩부(660)에 구비되는 지연부(730)에 의하여 결정되며, 'PEWT' 내부 커맨드 신호의 천이 시점을 조절함으로써 'ECASP10WT' 내부 커맨드 확장 신호가 1tCK 의 펄스 폭을 확보하는데 있어서 보다 안정적인 동작을 확보할 수 있다.Meanwhile, the transition time point at which the 'PEWT' internal command signal is deactivated from logic 'high' to logic 'low' is determined by the delay unit 730 included in the command decoding unit 660, and By controlling the transition time, the 'ECASP10WT' internal command extension signal can achieve more stable operation in securing a pulse width of 1tCK.

전술한 바와 같이, 본 발명의 실시 예에 따른 반도체 메모리 장치는 기존에 발생하던 글리치성 펄스를 막아줄 수 있으며, 이를 통해 1tCK 의 펄스 폭을 가지는 안정적인 내부 커맨드 확장 신호를 생성하는 것이 가능하다.
As described above, the semiconductor memory device according to the embodiment of the present invention can prevent the existing glitch pulse, thereby generating a stable internal command extension signal having a pulse width of 1 tCK.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to the above-described preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit and scope of the invention.

뿐만 아니라, 전술한 실시 예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
In addition, the position and type of the logic gate and the transistor illustrated in the above-described embodiment should be implemented differently according to the polarity of the input signal.

610 : 다수의 패드 620 : 다수의 지연부
630 : 외부 클럭 지연부 640 : 다수의 래칭부
650 : 제1 내부 클럭 지연부 660 : 커맨드 디코딩부
670 : 제2 내부 클럭 지연부 680 : 다수의 펄스 확장부610: a plurality of pads 620: a plurality of delay units
630: external clock delay unit 640: multiple latching unit
650: first internal clock delay unit 660: command decoding unit
670: second internal clock delay unit 680: multiple pulse expansion unit

Claims (10)

다수의 외부 커맨드 신호 각각를 래칭하고 외부 클럭 신호에 대응하는 시간만큼 래칭된 신호를 유지하기 위한 다수의 래칭부;
상기 외부 클럭 신호에 예정된 시간만큼을 반영하여 제1 내부 클럭 신호로 출력하기 위한 제1 내부 클럭 지연부;
상기 다수의 래칭부의 출력 신호를 디코딩하고 상기 제1 내부 클럭 신호에 응답하여 다수의 내부 커맨드 신호를 출력하기 위한 커맨드 디코딩부;
상기 제1 내부 클럭 신호를 예정된 시간만큼을 반영하여 제2 내부 클럭 신호로 출력하기 위한 제2 내부 클럭 지연부; 및
상기 제2 내부 클럭 신호에 응답하여 상기 다수의 내부 커맨드 신호의 펄스 폭을 확장하고, 이를 다수의 내부 커맨드 확장 신호로 출력하기 위한 다수의 펄스 확장부
를 구비하는 반도체 메모리 장치.
A plurality of latching portions for latching each of the plurality of external command signals and holding the latched signal for a time corresponding to the external clock signal;
A first internal clock delay unit configured to reflect the predetermined time to the external clock signal and output the first internal clock signal;
A command decoding unit for decoding output signals of the plurality of latching units and outputting a plurality of internal command signals in response to the first internal clock signal;
A second internal clock delay unit configured to output the first internal clock signal as a second internal clock signal by reflecting a predetermined time; And
A plurality of pulse extenders for extending the pulse width of the plurality of internal command signals in response to the second internal clock signal, and outputs them as a plurality of internal command extension signals
And the semiconductor memory device.
제1항에 있어서,
상기 다수의 외부 커맨드 신호와 상기 외부 클럭 신호를 입력받기 위한 다수의 패드; 및
상기 외부 클럭 신호에 예정된 시간만큼을 반영하여 상기 제1 내부 클럭 지연부로 출력하기 위한 외부 클럭 지연부를 더 구비하는 반도체 메모리 장치.
The method of claim 1,
A plurality of pads for receiving the plurality of external command signals and the external clock signal; And
And an external clock delay unit configured to reflect the predetermined time to the external clock signal and output the same to the first internal clock delay unit.
제1항에 있어서,
상기 커맨드 디코딩부는,
상기 다수의 래칭부의 출력 신호를 디코딩하기 위한 신호 디코딩부; 및
상기 신호 디코딩부의 출력 신호를 상기 제1 내부 클럭 신호에 응답하여 상기 다수의 내부 커맨드 신호로 출력하기 위한 제어 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
The method of claim 1,
The command decoding unit,
A signal decoding unit for decoding the output signals of the plurality of latching units; And
And a control output unit configured to output an output signal of the signal decoding unit as the plurality of internal command signals in response to the first internal clock signal.
제3항에 있어서,
상기 제어 출력부의 출력 신호의 비활성화 시점을 조절하기 위한 지연부를 더 구비하는 반도체 메모리 장치.
The method of claim 3,
And a delay unit for adjusting a deactivation time of the output signal of the control output unit.
제1항에 있어서,
상기 다수의 펄스 확장부 각각은,
상기 다수의 내부 커맨드 신호 중 해당 내부 커맨드 신호를 상기 제2 내부 클럭 신호에 응답하여 동기화시키기 위한 동기화부; 및
상기 동기화부의 출력 신호를 래칭하여 상기 다수의 내부 커맨드 확장 신호 중 해당 내부 커맨드 확장 신호로 출력하기 위한 래칭부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
The method of claim 1,
Each of the plurality of pulse extensions,
A synchronization unit for synchronizing corresponding internal command signals among the plurality of internal command signals in response to the second internal clock signal; And
And a latching unit for latching an output signal of the synchronization unit to output the internal command extension signal among the plurality of internal command extension signals.
제5항에 있어서,
상기 동기화부는 상기 해당 내부 커맨드 신호를 상기 제2 내부 클럭 신호의 활성화 에지에 응답하여 입력되는 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
The method of claim 5,
And the synchronizing unit outputs a signal input in response to the corresponding internal command signal in response to an activation edge of the second internal clock signal.
다수의 외부 커맨드 신호를 디코딩하는 단계;
상기 디코딩하는 단계가 완료된 이후 디코딩된 신호를 제1 내부 클럭 신호에 응답하여 다수의 내부 커맨드 신호로 출력하는 단계; 및
상기 제1 내부 클럭 신호를 지연시킨 제2 내부 클럭 신호에 응답하여 상기 다수의 내부 커맨드의 펄스 폭을 확장하고, 이를 다수의 내부 커맨드 확장 신호로 출력하는 단계
를 포함하는 반도체 메모리 장치의 동작 방법.
Decoding a plurality of external command signals;
Outputting a decoded signal as a plurality of internal command signals in response to a first internal clock signal after the decoding is completed; And
In response to a second internal clock signal delaying the first internal clock signal, extending pulse widths of the plurality of internal commands and outputting the plurality of internal command extension signals as a plurality of internal command extension signals;
Method of operating a semiconductor memory device comprising a.
제7항에 있어서,
상기 다수의 내부 커맨드 신호의 비활성화 시점을 조절하는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
The method of claim 7, wherein
And adjusting a deactivation time point of the plurality of internal command signals.
제7항에 있어서,
외부 클럭 신호에 예정된 제1 지연시간만큼이 반영된 상기 제1 내부 클럭 신호를 생성하는 단계; 및
상기 외부 클럭 신호에 예정된 제2 지연시간만큼이 반영된 상기 제2 내부 클럭 신호를 생성하는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
The method of claim 7, wherein
Generating the first internal clock signal in which an external clock signal reflects a predetermined first delay time; And
And generating the second internal clock signal reflecting the predetermined second delay time in the external clock signal.
제9항에 있어서,
상기 제2 지연시간은 상기 제1 지연시간보다 큰 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.10. The method of claim 9,
And wherein the second delay time is greater than the first delay time.
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