KR20120048434A - Thin film transistor liquid crystal display device and method for fabricating thereof - Google Patents

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Abstract

PURPOSE: A thin film transistor liquid crystal display device and a manufacturing method thereof are provided to form a double protection film, thereby reducing defects during processes. CONSTITUTION: A liquid crystal display device comprises a substrate(101), a thin film transistor, a first protection film, and a second protection film. The thin film transistor is formed on the substrate. A first protection film(138) is formed on a frontal side of the substrate. A second protection film(139) is formed on the first protection film. A semiconductor layer(132) of the thin film transistor is formed by oxide semiconductors. The first protection film is an amorphous silicon oxide film and the second protection film is an amorphous silicon nitride film.

Description

박막 트랜지스터 액정표시장치 및 그 제조방법{Thin Film Transistor Liquid Crystal Display Device and method for fabricating thereof}Thin film transistor liquid crystal display device and method for fabricating

본원 발명은 산화물 박막 트랜지스터를 구비한 액정표시장치 및 그 제조방법에 관한 것이다.
The present invention relates to a liquid crystal display device having an oxide thin film transistor and a method of manufacturing the same.

일반적으로, 액정표시장치는 매트릭스(matrix) 형태로 배열된 단위 화소들에 화상정보에 따른 데이터신호를 개별적으로 공급하여, 그 단위 화소들의 광투과율을 조절함으로써, 원하는 화상을 표시할 수 있도록 한 표시장치이다.In general, a liquid crystal display device displays data that can display a desired image by individually supplying data signals according to image information to unit pixels arranged in a matrix, and adjusting light transmittance of the unit pixels. Device.

따라서, 액정표시장치에는 단위 화소들이 매트릭스 형태로 배열되는 액정표시패널과, 상기 단위 화소들을 구동하기 위한 드라이버 집적회로(intergrated circuit: IC)가 구비된다.Accordingly, the liquid crystal display includes a liquid crystal display panel in which unit pixels are arranged in a matrix, and a driver integrated circuit (IC) for driving the unit pixels.

상기 액정표시패널은 서로 대향하는 컬러필터(color filter) 기판 및 박막 트랜지스터 어레이 기판과, 그 컬러필터 기판 및 박막 트랜지스터 어레이 기판의 이격 간격에 형성된 액정층으로 구성된다.The liquid crystal display panel includes a color filter substrate and a thin film transistor array substrate facing each other, and a liquid crystal layer formed at a distance between the color filter substrate and the thin film transistor array substrate.

그리고 상기 액정표시패널의 박막 트랜지스터 어레이 기판 상에는 데이터 집적회로로부터 공급되는 데이터 신호를 단위 화소들에 전송하기 위한 다수의 데이터 라인들과, 게이트 드라이버 집적회로로부터 공급되는 주사신호를 단위 화소들에 전송하기 위한 다수의 게이트 라인들이 서로 직교하며, 이들 데이터 라인들과 게이트 라인들이 교차하여 화소 영역을 정의한다.On the thin film transistor array substrate of the liquid crystal display panel, a plurality of data lines for transmitting a data signal supplied from a data integrated circuit to the unit pixels and a scan signal supplied from the gate driver integrated circuit to the unit pixels. The plurality of gate lines are orthogonal to each other, and the data lines and the gate lines cross each other to define a pixel area.

상기 게이트 드라이버 집적회로는 다수의 게이트 라인들에 순차적으로 주사신호를 공급함으로써, 매트릭스 형태로 배열된 단위 화소들이 1개 라인씩 순차적으로 선택되도록 하고, 그 선택된 1개 라인의 단위 화소들에 상기 데이터 드라이버 집적회로로부터 화상정보에 따른 데이터 신호가 개별적으로 공급된다.The gate driver integrated circuit sequentially supplies scan signals to a plurality of gate lines so that unit pixels arranged in a matrix form are sequentially selected one by one, and the data is stored in the unit pixels of the selected one line. Data signals in accordance with the image information are separately supplied from the driver integrated circuits.

한편, 상기 컬러필터기판 및 박막 트랜지스터 어레이 기판의 대향하는 내측 면에는 각각 공통전극과 화소 전극이 형성되어 상기 액정층에 전계를 인가한다. 이때, 화소 전극은 박막 트랜지스터 어레이 기판 상에 단위 화소 별로 형성되는 반면에 공통전극은 컬러필터 기판의 전면에 일체화되어 형성된다. 따라서, 공통전극에 전압을 인가한 상태에서 화소 전극에 인가되는 전압을 제어함으로써, 단위 화소들의 광투과율을 개별적으로 조절할 수 있게 된다.On the other hand, a common electrode and a pixel electrode are formed on opposite inner surfaces of the color filter substrate and the thin film transistor array substrate to apply an electric field to the liquid crystal layer. In this case, the pixel electrode is formed for each pixel on the thin film transistor array substrate, while the common electrode is integrally formed on the entire surface of the color filter substrate. Therefore, by controlling the voltage applied to the pixel electrode while the voltage is applied to the common electrode, the light transmittance of the unit pixels can be individually adjusted.

상기 화소 전극에 인가되는 전압을 단위 화소 별로 제어하기 위하여 각각의 단위 화소에는 스위칭 소자로 사용되는 박막 트랜지스터가 형성된다. 이때, 박막 트랜지스터의 액티브층으로 비정질 실리콘이 주로 적용되었으나, 다결정 실리콘이 적용된 박막 트랜지스터가 개발되고 있다.In order to control the voltage applied to the pixel electrode for each unit pixel, a thin film transistor used as a switching element is formed in each unit pixel. In this case, although amorphous silicon is mainly applied as an active layer of the thin film transistor, a thin film transistor to which polycrystalline silicon is applied has been developed.

그리고 상기 비정질 실리콘 박막 트랜지스터 또는 다결정 실리콘 박막 트랜지스터와 같은 스위칭 소자가 형성된 박막 트랜지스터 어레이 기판의 전면에는 스위칭 소자를 보호하기 위한 보호막이 형성된다. 이때, 보호막으로는 수분 침투에 대한 차단 능력이 우수한 비정질 실리콘 질화막이 주로 적용되고 있다.In addition, a passivation layer is formed on the front surface of the thin film transistor array substrate on which the switching elements such as the amorphous silicon thin film transistor or the polycrystalline silicon thin film transistor are formed. In this case, an amorphous silicon nitride film having excellent blocking ability against water penetration is mainly used as the protective film.

도 1은 일반적인 액정표시패널의 단위 화소를 도시한 도면이다.1 illustrates a unit pixel of a general liquid crystal display panel.

도 1을 참조하면, 게이트 라인(4-1, 4)들이 기판 상에 일정하게 이격되어 행으로 배열되고, 데이터 라인(2, 2+1)들이 일정하게 이격되어 열로 배열된다. 따라서, 게이트 라인(4)들과 데이터 라인(2)들은 매트릭스 형태로 배열된다. 이때, 데이터 라인(2)과 게이트 라인(4)이 교차하여 정의되는 사각형 영역 내에 화소들이 정의되며, 박막 트랜지스터(TFT)와 화소 전극(14)을 개별적으로 구비한다.Referring to FIG. 1, gate lines 4-1 and 4 are arranged in rows spaced apart on a substrate, and data lines 2 and 2 + 1 are arranged in columns spaced apart from each other. Thus, the gate lines 4 and the data lines 2 are arranged in a matrix form. In this case, pixels are defined in a rectangular region defined by the intersection of the data line 2 and the gate line 4, and the thin film transistor TFT and the pixel electrode 14 are separately provided.

상기 박막 트랜지스터(TFT)는 상기 게이트 라인(4)의 소정의 위치에서 연장되는 게이트 전극(10)과, 상기 데이터 라인(2)의 소정의 위치에서 연장되어 상기 게이트 전극(10)과 소정의 영역이 오버랩(overlap)되는 소스 전극(8)과, 상기 게이트 전극(10)을 기준으로 소스 전극(8)과 대응되도록 형성된 드레인 전극(12)을 구비한다.The thin film transistor TFT may include a gate electrode 10 extending at a predetermined position of the gate line 4, and extending at a predetermined position of the data line 2 so as to extend the gate electrode 10 and a predetermined region. The overlapping source electrode 8 and the drain electrode 12 formed to correspond to the source electrode 8 based on the gate electrode 10 are provided.

상기 소스 전극(8)과 드레인 전극(12)은 상기 게이트 전극(10) 상에서 일부가 각각 오버랩(overlap)되도록 일정하게 이격되어 대향하고, 상기 드레인 전극(12)은 드레인 콘택홀(16)을 통해 화소전극(14)과 전기적으로 접촉된다. 이때, 화소전극(14)은 광투과율이 높은 투명 ITO(Indium tin Oxide) 물질로 형성된다.The source electrode 8 and the drain electrode 12 are spaced apart from each other so as to partially overlap each other on the gate electrode 10, and the drain electrode 12 is disposed through the drain contact hole 16. It is in electrical contact with the pixel electrode 14. In this case, the pixel electrode 14 is formed of a transparent indium tin oxide (ITO) material having high light transmittance.

또한, 상기 박막 트랜지스터(TFT)는 상기 게이트 전극(10)에 공급되는 주사신호에 의해 소스 전극(8)과 드레인 전극(12) 사이에 도전채널이 형성될 수 있도록 반도체층(미도시)을 구비한다.In addition, the thin film transistor TFT includes a semiconductor layer (not shown) so that a conductive channel can be formed between the source electrode 8 and the drain electrode 12 by the scan signal supplied to the gate electrode 10. do.

따라서, 상기 주사신호가 게이트 라인(4)들을 통해 상기 게이트 전극(10)에 공급되면, 박막 트랜지스터(TFT)의 소스 전극(8)과 드레인 전극(12) 상에는 도전 채널이 형성되고, 이때, 상기 데이터 라인(2)들을 통해 소스 전극(8)에 공급되는 데이터 신호가 도전 채널을 경유하여 드레인 전극(12)으로 전송된다.Therefore, when the scan signal is supplied to the gate electrode 10 through the gate lines 4, a conductive channel is formed on the source electrode 8 and the drain electrode 12 of the thin film transistor TFT. The data signal supplied to the source electrode 8 via the data lines 2 is transmitted to the drain electrode 12 via the conductive channel.

상기 드레인 전극(12)은 화소전극(14)과 연결되어 있어, 화소전극(14)과 컬러필터기판의 공통전극 사이에는 전계가 발생된다. 발생된 전계는 액정층의 액정을 회전시켜 빛의 투과율을 조절하게 된다.The drain electrode 12 is connected to the pixel electrode 14 so that an electric field is generated between the pixel electrode 14 and the common electrode of the color filter substrate. The generated electric field rotates the liquid crystal of the liquid crystal layer to adjust the light transmittance.

도 2는 상기 도 1의 Ⅰ-Ⅰ'선을 절단한 단면도이다. 도면에 도시된 바와 같이, 기판(1) 상에 게이트 전극(10), 게이트 절연막(30)이 형성되어 있고, 게이트 절연막(3) 상에는 비정질 실리콘(amorphous silicon)으로 이루어진 반도체층(32)과 도핑된 비정질 실리콘으로 이루어진 오믹접촉층(34)이 적층된 액티브층(36)이 형성되어 있다.FIG. 2 is a cross-sectional view taken along line II ′ of FIG. 1. As shown in the figure, the gate electrode 10 and the gate insulating film 30 are formed on the substrate 1, and the semiconductor layer 32 made of amorphous silicon and doped on the gate insulating film 3 are doped. The active layer 36 is formed by laminating an ohmic contact layer 34 made of amorphous silicon.

상기 액티브층(36) 상에는 소스 전극(8)과 드레인 전극(12)이 각각 형성되어 있고, 상기 소스 전극(8)과 드레인 전극(12) 상에는 보호막(38)이 형성되어 있다. 상기 보호막(38) 상에는 콘택홀(16)을 통해 드레인 전극(12)과 전기적으로 연결된 화소 전극(14)이 형성되어 있다.A source electrode 8 and a drain electrode 12 are formed on the active layer 36, respectively, and a protective film 38 is formed on the source electrode 8 and the drain electrode 12. The pixel electrode 14 is electrically connected to the drain electrode 12 through the contact hole 16 on the passivation layer 38.

상기와 같은 종래 박막 트랜지스터 액정표시장치는 보호막(38)으로 SiO2 계열의 비정질 실리콘 산화막을 사용하는데, 비정질 실리콘 산화막은 콘택홀 형성 공정과 화소전극 형성 공정시 사용되는 포토레지스트(Photo Resistor)와 접착 특성(adhesion)이 좋지 않아 식각액이 침투하여 비정상적인 과식각을 유발한다.The conventional thin film transistor liquid crystal display device uses a SiO 2 series amorphous silicon oxide film as the protective film 38. The amorphous silicon oxide film is bonded to a photoresist used in a contact hole forming process and a pixel electrode forming process. Due to poor adhesion, the etchant penetrates, causing abnormal overetching.

또한, 비정질 실리콘 산화막은 수분 침투 차단 능력이 낮아 공정시 박막 트랜지스터의 액티브층으로 수분이 침투되어 소자 특성을 저하시킨다.In addition, the amorphous silicon oxide film has a low moisture permeation blocking ability, so that moisture penetrates into the active layer of the thin film transistor during the process, thereby degrading device characteristics.

도 3은 종래 액정표시장치의 콘택홀 형성 공정시 발생되는 문제를 도시한 도면이고, 도 4는 종래 액정표시장치의 박막 트랜지스터 영역에 습기가 침투된 상태를 도시한 도면이며, 도 5는 종래 비정질 실리콘 산화막을 보호막으로 사용한 경우의 박막 트랜지스터의 전류 특성을 도시한 도면이다.3 is a diagram illustrating a problem occurring in a process of forming a contact hole of a conventional liquid crystal display, and FIG. 4 is a diagram illustrating a state where moisture penetrates into a thin film transistor region of a conventional liquid crystal display, and FIG. 5 is a conventional amorphous. It is a figure which shows the current characteristic of the thin film transistor when a silicon oxide film is used as a protective film.

도 3 및 도 4를 참조하면, 드레인 전극(12) 상에 비정질 실리콘 산화막(SiO2)으로 형성된 보호막(38)이 형성되고, 콘택홀 형성을 위하여 상기 보호막(38) 상에 포토레지스트패턴(50)이 형성되어 있다. 상기 포토레지스트패턴(50)을 마스크로 하여 콘택홀 공정을 진행하거나, 보호막(38) 상에 콘택홀을 형성한 다음 화소 전극을 형성할 때에도 동일한 습기 침투 불량이 발생될 수 있다.3 and 4, a protective film 38 formed of an amorphous silicon oxide film (SiO 2 ) is formed on the drain electrode 12, and a photoresist pattern 50 is formed on the protective film 38 to form a contact hole. ) Is formed. The same moisture penetration failure may occur when the contact hole process is performed using the photoresist pattern 50 as a mask, or when the contact hole is formed on the passivation layer 38 and then the pixel electrode is formed.

도면에 도시된 바와 같이, 포토레지스트패턴(50)과 보호막(38)의 접착 특성이 좋지 않아 상기 포토레지스트패턴(50)과 보호막(38) 사이에 습기가 침투될 수 있는 공간이 형성됨을 볼 수 있다.As shown in the figure, the adhesion property between the photoresist pattern 50 and the protective film 38 is not good, so it can be seen that a space through which moisture can penetrate is formed between the photoresist pattern 50 and the protective film 38. have.

도 4에 도시된 바와 같이, 상기와 같은 공정 중 습기가 침투한 경우 드레인 전극 영역에서 불량이 발생되는 것을 볼 수 있다. 도 5를 참조하면, 박막 트랜지스터가 습한 환경에 노출된 경우 오프(OFF) 전류(Current)가 비정상적으로 증가하는 것을 볼 수 있다.As shown in FIG. 4, when moisture penetrates during the above process, it can be seen that a defect occurs in the drain electrode region. Referring to FIG. 5, when the thin film transistor is exposed to a humid environment, the OFF current Current may be abnormally increased.

즉, 박막 트랜지스터의 액티브층이 습한 환경에 노출된 경우, 건조 환경에 노출된 상태에서 제조된 경우보다 박막 트랜지스터의 스위칭 특성이 떨어진다.
That is, when the active layer of the thin film transistor is exposed to a humid environment, the switching characteristics of the thin film transistor are inferior to those manufactured in a state where the thin film transistor is exposed to a dry environment.

본 발명은 산화물 반도체(In-Ga-ZnO 계열)를 박막 트랜지스터의 반도체층으로 형성할 경우, 비정질 실리콘 산화막과 비정질 실리콘 질화막으로된 이중 보호막을 형성하여 공정 불량을 줄이면서 소자 특성을 개선한 박막 트랜지스터 액정표시장치 및 그 제조방법을 제공함에 목적이 있다.
According to the present invention, when an oxide semiconductor (In-Ga-ZnO series) is formed as a semiconductor layer of a thin film transistor, a thin film transistor having improved process characteristics while reducing process defects by forming a double protective film made of an amorphous silicon oxide film and an amorphous silicon nitride film An object of the present invention is to provide a liquid crystal display device and a method of manufacturing the same.

상기와 같은 과제를 해결하기 위한 액정표시장치는, 기판; 상기 기판 상에 형성된 박막 트랜지스터; 상기 박막 트랜지스터가 형성된 기판의 전면에 형성된 제 1 보호막; 및 상기 제 1 보호막 상에 형성된 제 2 보호막을 포함하고, 상기 박막 트랜지스터의 반도체층은 산화물 반도체로 형성되고, 상기 제 1 보호막은 비정질 실리콘 산화막이며, 상기 제 2 보호막은 비정질 실리콘 질화막인 것을 특징으로 한다.A liquid crystal display device for solving the above problems, the substrate; A thin film transistor formed on the substrate; A first passivation layer formed on an entire surface of the substrate on which the thin film transistor is formed; And a second passivation layer formed on the first passivation layer, wherein the semiconductor layer of the thin film transistor is formed of an oxide semiconductor, the first passivation layer is an amorphous silicon oxide layer, and the second passivation layer is an amorphous silicon nitride layer. do.

또한, 본 발명의 액정표시장치 제조방법은, 기판 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극이 형성된 기판 상에 게이트 절연막, 산화물 반도체층 및 도핑된 비정질 실리콘막을 형성한 다음, 반도체층과 오믹접촉층으로된 액티브층을 형성하는 단계; 상기 액티브층 상에 소스 전극과 드레인 전극을 형성하는 단계; 상기 소스 전극과 드레인 전극이 형성된 기판 상에 비정질 실리콘 산화막으로 형성된 제 1 보호막을 형성하는 단계; 상기 제 1 보호막 상에 비정질 실리콘 질화막으로 형성된 제 2 보호막을 형성하는 단계; 상기 제 2 보호막이 형성된 기판 상에 상기 드레인 전극의 일부를 노출시키는 콘택홀을 형성하는 단계; 및 상기 콘택홀이 형성된 제 2 보호막 상에 화소전극을 형성하는 단계를 포함한다.
In addition, the liquid crystal display device manufacturing method of the present invention, forming a gate electrode on the substrate; Forming a gate insulating film, an oxide semiconductor layer, and a doped amorphous silicon film on the substrate on which the gate electrode is formed, and then forming an active layer comprising a semiconductor layer and an ohmic contact layer; Forming a source electrode and a drain electrode on the active layer; Forming a first passivation layer formed of an amorphous silicon oxide layer on the substrate on which the source electrode and the drain electrode are formed; Forming a second passivation layer formed of an amorphous silicon nitride layer on the first passivation layer; Forming a contact hole exposing a part of the drain electrode on the substrate on which the second passivation layer is formed; And forming a pixel electrode on the second passivation layer on which the contact hole is formed.

본 발명은 산화물 반도체(In-Ga-ZnO 계열)를 박막 트랜지스터의 반도체층으로 형성할 경우, 비정질 실리콘 산화막과 비정질 실리콘 질화막으로된 이중 보호막을 형성하여 공정 불량을 제거한 효과가 있다.According to the present invention, when the oxide semiconductor (In-Ga-ZnO series) is formed as a semiconductor layer of a thin film transistor, a double protective film made of an amorphous silicon oxide film and an amorphous silicon nitride film is formed to remove a process defect.

또한, 본 발명은 보호막을 이중층으로 형성함으로써, 박막 트랜지스터의 반도체층에 수분 침투를 방지하여 박막 트랜지스터의 열화 특성을 개선한 효과가 있다.
In addition, the present invention has the effect of improving the deterioration characteristics of the thin film transistor by forming a protective film in a double layer, preventing the penetration of moisture into the semiconductor layer of the thin film transistor.

도 1은 일반적인 액정표시패널의 단위 화소를 도시한 도면이다.
도 2는 상기 도 1의 Ⅰ-Ⅰ'선을 절단한 단면도이다.
도 3은 종래 액정표시장치의 콘택홀 형성 공정시 발생되는 문제를 도시한 도면이다.
도 4는 종래 액정표시장치의 박막 트랜지스터 영역에 습기가 침투된 상태를 도시한 도면이다.
도 5는 종래 비정질 실리콘 산화막을 보호막으로 사용한 경우의 박막 트랜지스터의 전류 특성을 도시한 도면이다.
도 6은 본 발명에 따른 박막 트랜지스터 액정표시장치의 화소 영역 단면도이다.
도 7a 및 도 7b는 본 발명에 따라 이중 보호막을 형성한 후, 콘택홀 형성 공정하는 모습을 도시한 도면이다.
도 8은 본 발명의 액정표시장치에 형성되는 박막 트랜지스터의 전류 특성을 도시한 도면이다. 1 illustrates a unit pixel of a general liquid crystal display panel.
FIG. 2 is a cross-sectional view taken along line II ′ of FIG. 1.
3 is a diagram illustrating a problem that occurs during a contact hole forming process of a conventional liquid crystal display.
4 is a diagram illustrating a state in which moisture penetrates into a thin film transistor region of a conventional liquid crystal display.
FIG. 5 is a diagram showing current characteristics of a thin film transistor when a conventional amorphous silicon oxide film is used as a protective film.
6 is a cross-sectional view of a pixel area of a thin film transistor liquid crystal display according to the present invention.
7A and 7B are views illustrating a process of forming a contact hole after forming a double protective film according to the present invention.
8 is a diagram showing current characteristics of a thin film transistor formed in a liquid crystal display of the present invention.

이하, 본 발명의 실시예들은 도면을 참고하여 상세하게 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. The following embodiments are provided as examples to sufficiently convey the spirit of the present invention to those skilled in the art. Accordingly, the invention is not limited to the embodiments described below and may be embodied in other forms. In the drawings, the size and thickness of the device may be exaggerated for convenience. Like reference numerals designate like elements throughout the specification.

도 6은 본 발명에 따른 박막 트랜지스터 액정표시장치의 화소 영역 단면도이다.6 is a cross-sectional view of a pixel area of a thin film transistor liquid crystal display according to the present invention.

도 6을 참조하면, 기판(101) 상에 게이트 전극(110)이 패터닝되고, 상기 게이트 전극(110)을 포함한 기판(101)의 전면에 게이트 절연막(130)이 형성된다. 이때, 게이트 전극(110)은 액정표시패널의 게이트 배선이 패터닝될 때, 화소 영역 내측으로 연장되어 패터닝된다.Referring to FIG. 6, the gate electrode 110 is patterned on the substrate 101, and the gate insulating layer 130 is formed on the entire surface of the substrate 101 including the gate electrode 110. In this case, when the gate wiring of the liquid crystal display panel is patterned, the gate electrode 110 extends into the pixel area and is patterned.

그런 다음, 상기 게이트 전극(110) 상의 게이트 절연막(130) 상에는 In-Ga-ZnO 계열과 같은 산화물로 형성된 반도체층(132)과 고농도로 도핑된 비정질 실리콘으로 이루어진 오믹접촉층(134)이 적층된 액티브층(136)이 형성된다. 상기 반도체층(132)은 산소 유량이 1~50%인 조건 하에서 증착되어 형성된다.Next, on the gate insulating layer 130 on the gate electrode 110, a semiconductor layer 132 formed of an oxide such as an In—Ga—ZnO series and an ohmic contact layer 134 made of highly doped amorphous silicon are stacked. The active layer 136 is formed. The semiconductor layer 132 is formed by depositing under an oxygen flow rate of 1 to 50%.

상기와 같이, 액티브층(136)이 형성되면, 소스/드레인 전극 형성시 액티브층(136) 식각을 방지하기 위해 에치스톱퍼(200)가 형성된다. 에치스톱퍼(200)는 SiO2 계열의 물질로 형성되고, 상기 액티브층(136) 상에 패터닝되어 형성된다.As described above, when the active layer 136 is formed, an etch stopper 200 is formed to prevent etching of the active layer 136 when forming the source / drain electrodes. The etch stopper 200 is formed of a SiO 2 based material, and is patterned and formed on the active layer 136.

또한, SiO2 계열로 형성되기 때문에 외부 습기 또는 이물질이 액티브층(136)으로 유입되는 것을 방지한다.In addition, since it is formed of SiO 2 series, external moisture or foreign matters are prevented from entering the active layer 136.

상기 액티브층(136) 상에는 소스 전극(108)과 드레인 전극(112)이 각각 상기 게이트 전극(110)과 일부가 오버랩(overlap)되어 대향하도록 패터닝된다. 상기 소스 전극(108)과 드레인 전극(112)은 Mo, AlNd, Cu, MoTi 중 어느 하나의 물질을 사용하여 형성할 수 있다.The source electrode 108 and the drain electrode 112 are patterned on the active layer 136 so as to partially overlap the gate electrode 110 and face each other. The source electrode 108 and the drain electrode 112 may be formed using any one material of Mo, AlNd, Cu, and MoTi.

상기 소스 전극(108)과 드레인 전극(112)이 이격되는 영역의 반도체층(132) 상에 형성된 오믹접촉층(134)은 소스 전극(108)과 드레인 전극(112)의 패터닝 과정에서 제거된다.The ohmic contact layer 134 formed on the semiconductor layer 132 in a region where the source electrode 108 and the drain electrode 112 are spaced apart is removed in the process of patterning the source electrode 108 and the drain electrode 112.

그리고 상기 소스 전극(108)과 드레인 전극(112)을 포함하여 노출된 기판(101)의 전면에 비정질 실리콘 산화막(SiO2)으로 형성된 제 1 보호막(138)이 형성되고, 상기 제 1 보호막(138) 상에는 계속해서 비정질 실리콘 질화막(SiNx)으로 형성된 제 2 보호막(139)이 형성된다.A first passivation layer 138 formed of an amorphous silicon oxide layer (SiO 2 ) is formed on the entire surface of the substrate 101 including the source electrode 108 and the drain electrode 112, and the first passivation layer 138. ), A second protective film 139 formed of an amorphous silicon nitride film (SiNx) is formed subsequently.

상기 제 1 보호막(138)은 1000~5000Å의 범위로 형성되고, 제 2 보호막(139)은 100~500Å 범위로 형성된다.The first passivation layer 138 is formed in a range of 1000 to 5000 GPa, and the second passivation layer 139 is formed in a range of 100 to 500 GPa.

그런 다음, 콘택홀 공정에서 상기 드레인 전극(112)의 일부를 노출시킨 후, 기판(101)의 전면에 투명성 도전물질을 형성한 다음, 포토리소그라피 공정에 따라 화소 영역에 화소전극(114)을 형성한다. 상기 화소전극(113)은 콘택홀(116)을 통해 드레인 전극(112)과 전기적으로 접촉된다.Then, after exposing a part of the drain electrode 112 in the contact hole process, a transparent conductive material is formed on the entire surface of the substrate 101, and then the pixel electrode 114 is formed in the pixel region according to the photolithography process. do. The pixel electrode 113 is in electrical contact with the drain electrode 112 through the contact hole 116.

상기 화소전극(114)이 형성된 기판(101) 상에는 이후, 폴리이미드와 같은 유기물질을 이용하여 배향막을 형성하고, 러빙 공정을 실시하여 배향막 표면의 고분자 사슬이 일정한 방향으로 정렬되도록 한다(미도시).On the substrate 101 on which the pixel electrode 114 is formed, an alignment layer is formed using an organic material such as polyimide, and a rubbing process is performed to align polymer chains on the surface of the alignment layer in a predetermined direction (not shown). .

본 발명에서는 소스 전극(108), 드레인 전극(112) 및 액티브층(136)을 비정질 실리콘 산화막으로 형성되는 제 1 보호막(138)과 비정질 실리콘 질화막으로 형성되는 제 2 보호막(139)을 형성하여, 공정 불량과 소자를 보호하도록 하였다.
In the present invention, the source electrode 108, the drain electrode 112 and the active layer 136 is formed by forming a first protective film 138 formed of an amorphous silicon oxide film and a second protective film 139 formed of an amorphous silicon nitride film, Process defects and device protection.

도 7a 및 도 7b는 본 발명에 따라 이중 보호막을 형성한 후, 콘택홀 형성 공정하는 모습을 도시한 도면이다.7A and 7B are views illustrating a process of forming a contact hole after forming a double protective film according to the present invention.

도 7a 및 도 7b를 참조하면, 본 발명의 박막 트랜지스터의 드레인 전극(112) 상에 제 1 보호막(138)과 제 2 보호막(139)이 적층되어 있고, 상기 제 2 보호막(139) 상에는 포토레지스트패턴(150)이 형성되어 있다.7A and 7B, a first passivation layer 138 and a second passivation layer 139 are stacked on the drain electrode 112 of the thin film transistor of the present invention, and a photoresist is formed on the second passivation layer 139. The pattern 150 is formed.

상기 제 2 보호막(139)은 비정질 실리콘 질화막(SiNx)으로 형성되기 때문에 포토레지스트패턴(150)과의 접착 특성이 우수한 것을 볼 수 있다. 즉, 포토레지스트패턴(150)과 제 2 보호막(139) 사이에는 들뜸 불량이 발생되지 않는다.Since the second passivation layer 139 is formed of an amorphous silicon nitride layer (SiNx), it can be seen that the adhesion property with the photoresist pattern 150 is excellent. That is, no lift failure occurs between the photoresist pattern 150 and the second passivation layer 139.

콘택홀 공정으로 드레인 전극(112)이 노출될 때에도 식각된 제 1 보호막(138)은 비정질 실리콘 산화막(SiO2)으로 형성되어 있지만, 포토레지스트패턴(150)과 직접 콘택되지 않기 때문에 제 1 보호막(138)의 상하측에 공간이 발생되지 않는다.Even when the drain electrode 112 is exposed by the contact hole process, the etched first passivation layer 138 is formed of an amorphous silicon oxide layer (SiO 2 ), but is not directly in contact with the photoresist pattern 150. 138) there is no space above and below.

따라서, 콘택홀 공정시 종래에는 외부 습기가 제 1 보호막(138) 사이로 침투가 가능했지만, 본 발명에서는 외부 습기 침투가 어려워 박막 트랜지스터의 열화 불량이 발생되지 않는다.
Accordingly, in the contact hole process, external moisture may penetrate between the first passivation layers 138 in the related art. However, in the present invention, the external moisture is difficult to penetrate, and thus the degradation of the thin film transistor does not occur.

도 8은 본 발명의 액정표시장치에 형성되는 박막 트랜지스터의 전류 특성을 도시한 도면이다.8 is a diagram showing current characteristics of a thin film transistor formed in a liquid crystal display of the present invention.

도 8을 참조하면, 습기 환경에 노출된 경우나 건조 환경에 노출된 경우의 박막 트랜지스터의 특성이 균일함을 볼 수 있다. 즉, 박막 트랜지스터 상에 형성되는 비정질 실리콘 산화막과 비정질 실리콘 질화막은 공정 중 박막 트랜지스터의 액티브층으로 습기가 침투되는 것을 완전히 차단한다.Referring to FIG. 8, it can be seen that the characteristics of the thin film transistor when exposed to a humid environment or when exposed to a dry environment are uniform. That is, the amorphous silicon oxide film and the amorphous silicon nitride film formed on the thin film transistor completely block moisture from penetrating into the active layer of the thin film transistor during the process.

도면에 도시된 바와 같이, 오프(Off) 상태의 전류 특성을 보면 거의 전류가 흐르지 않고 있음을 볼 수 있고, 온(On) 상태에서는 전류가 급격히 증가하여 이상적인 스위칭 특성을 보여 주고 있다.As shown in the figure, it can be seen that the current characteristic of the off state (Off) shows that almost no current flows, and in the on state, the current rapidly increases to show an ideal switching characteristic.

이와 같이, 본 발명에서는 박막 트랜지스터를 보호하기 위하여 표면 오염 방지 특성이 우수한 비정질 실리콘 산화막과 외부 습기 차단력이 우수한 비정질 실리콘 질화막을 적층 형성함으로써, 포토레지스트와의 접착 특성을 개선하여 공정 수율을 높이면서 외부 습기 침투에 의한 소자 열화 특성을 방지할 수 있는 효과가 있다.
As described above, in the present invention, in order to protect the thin film transistor, an amorphous silicon oxide film having excellent surface contamination prevention characteristics and an amorphous silicon nitride film having excellent external moisture blocking ability are laminated to form a laminate, thereby improving the adhesive property with the photoresist and increasing the process yield while increasing the external yield. There is an effect that can prevent the element deterioration characteristics due to moisture infiltration.

101: 기판 110: 게이트 전극
130: 게이트 절연막 132: 반도체층
134: 오믹접촉층 108: 소스 전극
112: 드레인 전극 138: 제 1 보호막
139: 제 2 보호막101: substrate 110: gate electrode
130: gate insulating film 132: semiconductor layer
134: ohmic contact layer 108: source electrode
112: drain electrode 138: first protective film
139: Second Shield

Claims (10)

기판;
상기 기판 상에 형성된 박막 트랜지스터;
상기 박막 트랜지스터가 형성된 기판의 전면에 형성된 제 1 보호막; 및
상기 제 1 보호막 상에 형성된 제 2 보호막을 포함하고,
상기 박막 트랜지스터의 반도체층은 산화물 반도체로 형성되고, 상기 제 1 보호막은 비정질 실리콘 산화막이며, 상기 제 2 보호막은 비정질 실리콘 질화막인 것을 특징으로 하는 액정표시장치.
Board;
A thin film transistor formed on the substrate;
A first passivation layer formed on an entire surface of the substrate on which the thin film transistor is formed; And
A second protective film formed on the first protective film,
The semiconductor layer of the thin film transistor is formed of an oxide semiconductor, wherein the first protective film is an amorphous silicon oxide film, and the second protective film is an amorphous silicon nitride film.
제1항에 있어서, 상기 산화물 반도체는 In-Ga-ZnO 계열의 물질인 것을 특징으로 하는 액정표시장치.
The liquid crystal display device of claim 1, wherein the oxide semiconductor is an In—Ga—ZnO-based material.
제1항에 있어서, 상기 제 1 보호막의 두께는 1000~5000Å 인 것을 특징으로 하는 액정표시장치.
The liquid crystal display device according to claim 1, wherein the first passivation layer has a thickness of 1000 to 5000 kPa.
제1항에 있어서, 상기 제 2 보호막의 두께는 100~500Å 인 것을 특징으로 하는 액정표시장치.
The liquid crystal display device according to claim 1, wherein the second passivation layer has a thickness of 100 to 500 kPa.
제1항에 있어서, 상기 제 2 보호막 상에는 콘택홀에 의해 상기 박막 트랜지스터의 드레인 전극과 전기적으로 연결된 화소전극을 더 포함하는 것을 특징으로 하는 액정표시장치.The liquid crystal display device of claim 1, further comprising a pixel electrode on the second passivation layer, the pixel electrode being electrically connected to the drain electrode of the thin film transistor by a contact hole. 제1항에 있어서, 상기 박막 트랜지스터의 소스 전극 및 드레인 전극 사이의 노출된 반도체층 상에 형성된 에치스톱퍼를 더 포함하는 것을 특징으로 하는 액정표시장치.
The liquid crystal display device of claim 1, further comprising an etch stopper formed on the exposed semiconductor layer between the source electrode and the drain electrode of the thin film transistor.
기판 상에 게이트 전극을 형성하는 단계;
상기 게이트 전극이 형성된 기판 상에 게이트 절연막, 산화물 반도체층 및 도핑된 비정질 실리콘막을 형성한 다음, 반도체층과 오믹접촉층으로된 액티브층을 형성하는 단계;
상기 액티브층 상에 소스 전극과 드레인 전극을 형성하는 단계;
상기 소스 전극과 드레인 전극이 형성된 기판 상에 비정질 실리콘 산화막으로 형성된 제 1 보호막을 형성하는 단계;
상기 제 1 보호막 상에 비정질 실리콘 질화막으로 형성된 제 2 보호막을 형성하는 단계;
상기 제 2 보호막이 형성된 기판 상에 상기 드레인 전극의 일부를 노출시키는 콘택홀을 형성하는 단계; 및
상기 콘택홀이 형성된 제 2 보호막 상에 화소전극을 형성하는 단계를 포함하는 액정표시장치 제조방법.
Forming a gate electrode on the substrate;
Forming a gate insulating film, an oxide semiconductor layer, and a doped amorphous silicon film on the substrate on which the gate electrode is formed, and then forming an active layer comprising a semiconductor layer and an ohmic contact layer;
Forming a source electrode and a drain electrode on the active layer;
Forming a first passivation layer formed of an amorphous silicon oxide layer on the substrate on which the source electrode and the drain electrode are formed;
Forming a second passivation layer formed of an amorphous silicon nitride layer on the first passivation layer;
Forming a contact hole exposing a part of the drain electrode on the substrate on which the second passivation layer is formed; And
And forming a pixel electrode on the second passivation layer on which the contact hole is formed.
제7항에 있어서, 상기 산화물 반도체층은 In-Ga-ZnO 계열의 물질로 형성하는 것을 특징으로 하는 액정표시장치 제조방법.
The method of claim 7, wherein the oxide semiconductor layer is formed of an In—Ga—ZnO-based material.
제7항에 있어서, 상기 제 1 보호막의 두께는 1000~5000Å 인 것을 특징으로 하는 액정표시장치 제조방법.
The method of claim 7, wherein the first passivation layer has a thickness of about 1000 to about 5000 microns.
제7항에 있어서, 상기 제 2 보호막의 두께는 100~500Å 인 것을 특징으로 하는 액정표시장치 제조방법.
The method of claim 7, wherein the second passivation layer has a thickness of about 100 to about 500 microns.
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