KR20120044769A - 표시패널 및 이를 포함하는 평판디스플레이장치 - Google Patents

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Abstract

평판디스플레이장치의 표시패널에 유입되는 정전기를 방지하여 표시패널을 보호할 수 있는 표시패널 및 이를 포함하는 평판디스플레이장치가 제공된다. 표시패널은, 셀 영역 및 패드 영역을 포함하는 제1 기판, 상기 제1 기판의 패드 영역에 형성되며, 하부 전극과 상부 전극으로 이루어지는 다수의 테스트 패드 및 상기 제1 기판과 대향 배치되며, 다수의 컬러필터가 형성된 제2 기판을 포함한다.

Description

표시패널 및 이를 포함하는 평판디스플레이장치{Display panel and a flat panel display device comprising the same}
본 발명은 평판디스플레이장치에 관한 것으로, 보다 상세하게는 평판디스플레이장치의 표시패널에 유입되는 정전기를 방지하여 표시패널을 보호할 수 있는 표시패널 및 이를 포함하는 평판디스플레이장치에 관한 것이다.
디스플레이장치는 시각정보 전달매체로서, 브라운관 면에 문자나 도형의 형식으로 데이터를 시각적으로 표시하는 것을 말한다.
일반적으로 평판디스플레이(Flat Panel Display : FPD)장치는 TV 또는 컴퓨터 모니터 브라운관을 이용하여 보다 두께가 얇고 가벼운 영상표시장치로서, 그 종류에는 액정을 이용한 LCD(Liquid Crystal Display), 가스 방전을 이용한 PDP(Plasma Display Panel : PDP), 형광성 유기화합물에 전류가 흐르면 빛을 내는 발광현상을 이용하여 만든 유기물질인 OLED(Organic Light Emitting, 이하, 유기전계발광소자라 함) 및 전기장내 하전된 입자가 양극 또는 음극쪽으로 이동하는 현상을 이용하는 EDP((Electric Paper Display) 등이 있다.
이러한 유기전계발광소자는 유리기판 상에 애노드 전극을 형성하고, 그 위에 정공 주입층, 발광층, 전자 주입층이 적층되고, 전자 주입층 상에는 캐소드 전극이 형성된다. 애노드 전극과 캐소드 전극에 구동전압이 인가되면, 정공 주입 내의 정공과 전자 주입층 내의 전자는 각각 발광층 쪽으로 진행하여 발광층을 여기시켜 발광층으로 하여금 가시광을 발산하게 한다. 이렇게 발광층으로부터 발생되는 가시광으로 화상 또는 영상을 표시하게 된다.
도 1은 종래 평판디스플레이장치의 구조를 나타낸 도면이고, 도 2는 종래 평판디스플레이장치에 정전기 방지 회로가 포함된 구조를 나타낸 도면이고, 도 3은 도 2의 A 부분을 확대한 도면이다.
도 1을 참조하면, 하부 기판(10)은 셀 영역(11)과 패드 영역(12)을 포함한다. 셀 영역(11)에는 다수의 컬럼라인(CL1 내지 CL3)과 다수의 로우라인(R1 내지 R3)이 교차되는 영역에 다수의 유기전계발광소자 즉, 화소들이 형성되어 있다. 이때, 다수의 로우라인(R1 내지 R3)에는 다수의 화소들을 구동하기 위한 다수의 제1 구동 트랜지스터(TD11 내지 TD13)들이 연결되어 있으며, 다수의 컬럼라인(CL1 내지 CL3)에는 다수의 제2 구동 트랜지스터(TD21 내지 TD23)들이 연결되어 있다.
또한, 유기전계발광소자는 다수의 컬럼라인(CL1 내지 CL3)과 다수의 로우라인(R1 내지 R3)이 교차되는 영역에 스위칭 소자 역할을 하는 제1 TFT(T1), 셀구동전압라인(VDD1 내지 VDD3)과 전계발광셀(OLED) 사이에 형성되어 전계발광셀(OLED)을 구동하기 위한 제2 TFT(T2) 및 제1 및 제2 TFT(T1,T2) 사이에 접속된 캐패시터(Cst)를 포함한다. 여기서, 제1 및 제2 TFT(T1,T2)는 예를 들면, P타입 트랜지스터로 구성될 수 있다.
제1 TFT(T1)는 로우라인(R1 내지 R3)으로부터의 부극성 전압에 응답하여 턴 온 됨으로써 자신의 소스 단자와 드레인 단자 사이의 전류패스를 도통시킴과 아울러 로우라인(R1 내지 R3)의 전압이 자신의 문턱전압(Threshold Voltage: Vth) 이하일 때 오프 상태를 유지하게 된다. 제1 TFT(T1)의 턴 온 기간에 컬럼라인들(CL)로부터의 데이터전압은 제1 TFT(T1)의 소스 단자와 게이트 단자를 경유하여 제2 TFT(T2)의 게이트 단자에 인가된다.
이와 반대로, 제1TFT(T1)의 오프 기간에는 데이터전압이 제2 TFT(T2)에 인가되지 않는다. 제2 TFT(T2)는 자신의 게이트 단자에 공급되는 데이터전압에 의해 소스 단자와 드레인 단자 간의 전류를 조절하여 데이터전압에 대응하는 밝기로 전계발광셀(OLED)을 발광하게 된다.
캐패시터(Cst)는 데이터전압과 셀구동전압라인(VDD1 내지 VDD3) 사이의 차전압을 저장하여 제2 TFT(T2)의 게이트단자에 인가되는 전압을 한 프레임기간 동안 일정하게 유지함과 아울러 전계발광셀(OLED)에 인가되는 전류를 한 프레임기간 동안 일정하게 유지시킨다.
여기서, 도면에 도시하지 않았으나, 하부 기판(10)과 대향 배치되는 상부 기판(미도시)에는 다수의 컬러필터와 블랙 매트릭스 및 공통전극이 형성되어 있다.
다수의 유기전계발광소자가 형성되어 있는 하부 기판과 다수의 컬러필터가 형성되어 있는 상부 기판을 실런트(sealant)로 합착하여 평판디스플레이장치의 표시패널을 제조한다.
상기와 같이, 제조된 표시패널에 각 계조의 테스트 데이터를 인가하여 테스트 화상을 표시하고, 표시패널의 신뢰성 테스트를 위한 에이징(Aging) 테스트를 진행하게 된다. 이때, 에이징 테스트는 시간의 경과에 따라 표시패널의 동작 특성의 변화를 테스트하는 것으로, 일반적으로 고온의 분위기에서 화상 신호를 표시하여 표시패널의 동작 특성 변화를 테스트하는 것이다.
한편, 표시패널에 각 계조의 테스트 데이터를 인가하여 테스트 화상을 표시하기 위해 하부 기판(10)의 패드 영역(12)에는 다수의 화소들을 구동하기 위한 다수의 테스트 패드(14)가 형성되어 있다. 다수의 테스트 패드(14)의 일단은 다수의 로우라인(R1 내지 R3)에 연결되어 있는 다수의 제1 구동 트랜지스터(TD11 내지 TD13)와 연결되어 있으며, 또한 다수의 컬럼라인(CL1 내지 CL3)에 연결되어 있는 다수의 제2 구동 트랜지스터(TD21 내지 TD23)들과 연결되어 있다.
여기서, 다수의 테스트 패드(14)는 큰 면적을 갖도록 형성되어 있으므로, 표시패널에 테스트 공정을 진행하는 과정에서 테스트 패드(14)로 정전기가 유입될 수 있다. 현재 평판디스플레이장치의 표시패널에 테스트 공정 중 정전기 불량 대부분이 테스트 패드(14)를 통해 유입되어 제1 구동 트랜지스터(TD11 내지 TD13)와 제2 구동 트랜지스터(TD21 내지 TD23) 및 전계발광셀(OLED)에 손상(damage)을 주고 있다.
이러한 문제점을 개선하기 위해 도 2에서와 같이, 평판디스플레이장치의 표시패널 내부에 다수의 정전기 방지 회로(32, 34)를 구성하였다.
먼저, 표시패널 내부로 유입되는 정전기를 방지하기 위해 다수의 테스트 패드(14)의 일단에는 쇼팅바(shorting bar, 26)가 연결되어 있고, 타단에는 저항(R1 내지 R4)이 연결되어 있으며, 테스트 패드(14)로 유입되는 정전기는 저항성분으로 인해 표시패널 내부로 유입되지 못하고, 경로를 바꾸어 쇼팅바(26)로 유도된다.
또한, 표시패널 내부로 유입되는 정전기를 방지하기 위해 다수의 테스트 패드(14)와 제1 구동 트랜지스터(TD11 내지 TD13) 사이에는 정전기 방지 회로(30)와 더미 회로(36, 38)가 구성되어 있다. 도 3에서와 같이, 정전기 방지 회로(30)는 두 개의 다이오드(D1, D2)가 직렬로 구성되어 있으며, 설명의 편의를 위하여 제1 노드(a)에는 -20V가 인가되어 있고, 제2 노드(b)에 +20V가 인가되어 있다고 가정한다. 만약, 외부에서 테스트 패드(14)로 유입된 정전기 전압(Vs)이 +500kV라고 한다면, 제1 노드(a)로 전류가 흐르게 되어 정전기 전압(Vs)이 표시패널 내부로 유입되는 것을 방지한다. 또한, 외부에서 테스트 패드(14)로 유입된 정전기 전압(Vs)이 -500kV라고 한다면, 제2 노드(b)로 전류가 흐르게 되어 정전기 전압(Vs)이 표시패널 내부로 유입되는 것을 방지한다.
여기서, 더미 회로(36, 38)는 정전기 방지 회로(30)를 통해 유입된 정전기 전압(Vs)이 더미 회로(36, 38)를 파괴시켜서 조기에 소멸되도록 하여 정전기 전압(Vs)이 표시패널 내부로 유입되는 것을 방지하기 위해 더미 트랜지스터(T_D11 내지 T_D13)의 크기는 제1 구동 트랜지스터(TD11 내지 TD13)의 크기와 같거나 또는 크게 설계될 수 있다.
상기와 같이, 평판디스플레이장치의 표시패널 내부로 유입되는 정전기를 방지하기 위해 표시패널 내부에 쇼팅바(26), 저항(R1 내지 R4), 정전기 방지 회로(32, 34) 및 더미 회로(36, 38)를 구성하여 정전기에 의한 회로 손상을 최소화하였다.
그러나, 다수의 테스트 패드(14)와 연결되어 있는 쇼팅바(26)는 고전압 방전시 저항 파괴에 의한 구동 불량이 발생하게 되고, 쇼팅바(26) 제거 이후의 공정에서의 정전기 발생시 표시패널 내부로 정전기가 유입되는 문제점이 있다.
또한, 정전기 방지 회로(32, 34)는 제1 및 제2 노드(a, b)에 전원을 인가하기 전에 정전기 발생시 회로가 동작하지 않게 되어 표시패널 내부로 정전기가 유입된다.
아울러, 더미 회로(36, 38)는 정전기 발생 양에 따라 더미 트랜지스터(T_D11 내지 T_D13)에 손상이 발생할 수 있다.
본 발명은 상기한 문제를 해결하기 위한 것으로, 평판디스플레이장치의 표시패널에 유입되는 정전기를 방지하여 표시패널을 보호할 수 있는 표시패널 및 이를 포함하는 평판디스플레이장치를 제공함에 있다.
본 발명의 다른 목적 및 특징들은 후술되는 발명의 구성 및 특허청구범위에서 설명될 것이다.
상기한 목적들을 달성하기 위하여, 본 발명의 일 실시예에 따른 표시패널은, 셀 영역 및 패드 영역을 포함하는 제1 기판, 상기 제1 기판의 패드 영역에 형성되며, 하부 전극과 상부 전극으로 이루어지는 다수의 테스트 패드 및 상기 제1 기판과 대향 배치되며, 다수의 컬러필터가 형성된 제2 기판을 포함한다.
상기 다수의 테스트 패드는 하부 전극과 상부 전극으로 이루어지는 캐패시터이다.
상기 테스트 패드의 하부 전극과 상부 전극의 크기는 테스트 장비의 핀과 핀 사이의 간격에 따라 정해진다.
상기 제1 기판의 패드 영역 상에 형성된 버퍼층, 상기 버퍼층 상에 형성된 액티브층, 상기 액티브층을 포함한 제1 기판 전면에 형성된 절연막, 상기 절연막 상에 형성된 게이트 전극, 상기 게이트 전극을 포함한 제1 기판 전면에 형성된 층간절연막, 상기 층간절연막 상에 형성된 패드 전극 및 상기 패드 전극의 일부분이 노출되도록 패드 전극을 포함한 제1 기판 전면에 형성된 보호막을 포함한다.
상기 다수의 테스트 패드는 게이트 전극과 층간절연막 및 패드 전극으로 이루어지는 캐패시터이다.
상기 다수의 테스트 패드는 하부 전극과 중간 전극으로 이루어지는 제1 캐패시터 및 상기 중간 전극과 상부 전극으로 이루어지는 제2 캐패시터이다.
상기 하부 전극과 상부 전극은 서로 전기적으로 연결된다.
상기 제1 기판의 패드 영역 상에 형성된 버퍼층, 상기 버퍼층 상에 형성되며, 불순물 이온이 주입된 액티브층, 상기 액티브층을 포함한 제1 기판 전면에 형성된 절연막, 상기 절연막 상에 형성된 게이트 전극, 상기 게이트 전극을 포함한 제1 기판 전면에 형성된 층간절연막, 상기 층간절연막 상에 형성된 패드 전극 및 상기 패드 전극의 일부분이 노출되도록 패드 전극을 포함한 제1 기판 전면에 형성된 보호막을 포함한다.
상기 다수의 테스트 패드는 액티브층과 절연막 및 게이트 전극으로 이루어지는 제1 캐패시터 및 상기 게이트 전극과 층간절연막 및 패드 전극으로 이루어지는 제2 캐패시터이다.
상기 제1 기판의 셀 영역 상에 형성된 버퍼층, 상기 버퍼층 상에 형성된 액티브층, 상기 액티브층을 포함한 제1 기판 전면에 형성된 절연막, 상기 절연막 상의 액티브층과 대응되는 위치에 형성된 게이트 전극, 상기 액티브층의 양측에 형성된 소스 및 드레인 영역, 상기 게이트 전극을 포함한 제1 기판 전면에 형성된 층간절연막, 상기 층간절연막과 절연막에 형성되며, 상기 소스 및 드레인 영역의 일부분을 노출시키는 제1 및 제2 콘택홀, 상기 제1 및 제2 콘택홀을 통해 소스 및 드레인 영역과 전기적으로 연결되는 소스 및 드레인 전극 및 상기 소스 및 드레인 전극을 포함한 제1 기판 전면에 형성된 보호막을 포함한다.
상기 다수의 테스트 패드의 일단은 정전기 방지용 쇼팅바에 연결된다.
상기 다수의 테스트 패드의 타단은 상기 셀 영역에 형성된 다수의 화소들을 구동하기 위한 다수의 구동 트랜지스터와 연결된다.
상기 다수의 테스트 패드의 타단과 다수의 구동 트랜지스터 사이에는 정전기 방지 회로가 배치된다.
또한, 본 발명의 일 실시예에 따른 평판디스플레이장치는 제1항 내지 제13항 중 어느 한 항의 상기 표시패널을 포함한다.
상술한 바와 같이, 본 발명에 따른 표시패널 및 이를 포함하는 평판디스플레이장치는 평판디스플레이장치의 표시패널에 유입되는 정전기를 방지하여 표시패널을 보호할 수 있는 효과를 제공한다.
도 1은 종래 평판디스플레이장치의 표시패널의 구조를 나타낸 도면.
도 2는 도 1의 표시패널에 정전기 방지 회로가 포함된 구조를 나타낸 도면.
도 3은 도 2의 A 부분을 확대한 도면.
도 4는 본 발명의 일 실시예에 따른 평판디스플레이장치의 표시패널의 구조를 나타낸 도면.
도 5는 도 4의 테스트 패드를 나타내는 도면.
도 6은 본 발명의 일 실시예에 따른 표시패널의 하부 기판의 공정 단면도.
도 7은 본 발명의 다른 실시예에 따른 테스트 패드를 나타내는 도면.
도 8은 본 발명의 다른 실시예에 따른 표시패널의 하부 기판의 공정 단면도.
이하, 첨부한 도면을 참조하여 본 발명에 따른 표시패널 및 이를 포함하는 평판디스플레이장치의 바람직한 실시예를 상세히 설명한다.
도 4는 본 발명의 일 실시예에 따른 평판디스플레이장치의 표시패널의 구조를 나타낸 도면이고, 도 5는 도 4의 테스트 패드를 나타내는 도면이고, 도 6은 본 발명의 일 실시예에 따른 표시패널의 하부 기판의 공정 단면도이고, 도 7은 본 발명의 다른 실시예에 따른 테스트 패드를 나타내는 도면이고, 도 8은 본 발명의 다른 실시예에 따른 표시패널의 하부 기판의 공정 단면도이다.
도 4를 참조하면, 하부 기판(120)은 셀 영역과 패드 영역을 포함한다. 셀 영역에는 다수의 컬럼라인(CL1 내지 CL3)과 다수의 로우라인(R1 내지 R3)이 교차되는 영역에 다수의 유기전계발광소자 즉, 화소들이 형성되어 있다. 이때, 다수의 로우라인(R1 내지 R3)에는 다수의 화소들을 구동하기 위한 다수의 제1 구동 트랜지스터(TD11 내지 TD13)들이 연결되어 있으며, 다수의 컬럼라인(CL1 내지 CL3)에는 다수의 제2 구동 트랜지스터(TD21 내지 TD23)들이 연결되어 있다.
또한, 유기전계발광소자는 다수의 컬럼라인(CL1 내지 CL3)과 다수의 로우라인(R1 내지 R3)이 교차되는 영역에 스위칭 소자 역할을 하는 제1 TFT(T1), 셀구동전압라인(VDD1 내지 VDD3)과 전계발광셀(OLED) 사이에 형성되어 전계발광셀(OLED)을 구동하기 위한 제2 TFT(T2) 및 제1 및 제2 TFT(T1,T2) 사이에 접속된 캐패시터(Cst)를 포함한다.
이때, 제1 TFT(T1)의 게이트는 로우라인(R1 내지 R3)과 연결되어 있으며, 소스는 컬럼라인(CL1 내지 CL3)과 연결되어 있고, 드레인은 제2 TFT(T2)의 게이트와 연결되어 있다. 제2 TFT(T2)의 게이트는 제1 TFT(T1)의 드레인 및 캐패시터(Cst)의 일단과 연결되어 있으며, 소스는 셀구동전압라인(VDD1 내지 VDD3)에 연결되어 있으며, 드레인은 전계발광셀(OLED)의 일단과 연결되어 있다. 전계발광셀(OLED)의 일단은 제2 TFT(T2)의 드레인과 연결되어 있으며, 타단은 접지전압(GND)와 연결되어 있다. 캐패시터(Cst)의 일단은 제2 TFT(T2)의 게이트와 연결되어 있으며, 타단은 셀구동전압라인(VDD1 내지 VDD3)과 연결되어 있다. 여기서, 제1 및 제2 TFT(T1,T2)는 예를 들면, P타입 트랜지스터로 구성될 수 있다.
제1 TFT(T1)는 로우라인(R1 내지 R3)으로부터의 부극성 전압에 응답하여 턴 온 됨으로써 자신의 소스 단자와 드레인 단자 사이의 전류패스를 도통시킴과 아울러 로우라인(R1 내지 R3)의 전압이 자신의 문턱전압(Threshold Voltage: Vth) 이하일 때 오프 상태를 유지하게 된다. 제1 TFT(T1)의 턴 온 기간에 컬럼라인들(CL)로부터의 데이터전압은 제1 TFT(T1)의 소스 단자와 게이트 단자를 경유하여 제2 TFT(T2)의 게이트 단자에 인가된다.
이와 반대로, 제1TFT(T1)의 오프 기간에는 데이터전압이 제2 TFT(T2)에 인가되지 않는다. 제2 TFT(T2)는 자신의 게이트 단자에 공급되는 데이터전압에 의해 소스 단자와 드레인 단자 간의 전류를 조절하여 데이터전압에 대응하는 밝기로 전계발광셀(OLED)을 발광하게 된다.
캐패시터(Cst)는 데이터전압과 셀구동전압(VDD) 사이의 차전압을 저장하여 제2 TFT(T2)의 게이트단자에 인가되는 전압을 한 프레임기간 동안 일정하게 유지함과 아울러 전계발광셀(OLED)에 인가되는 전류를 한 프레임기간 동안 일정하게 유지시킨다.
여기서, 도면에 도시하지 않았으나, 하부 기판(120)과 대향 배치되는 상부 기판(미도시)에는 다수의 컬러필터와 블랙 매트릭스 및 공통전극이 형성되어 있다.
다수의 유기전계발광소자가 형성되어 있는 하부 기판과 다수의 컬러필터가 형성되어 있는 상부 기판을 실런트(sealant)로 합착하여 평판디스플레이장치의 표시패널을 제조한다.
본 발명의 일 실시예에서는 표시패널 내부로 유입되는 정전기를 방지하기 위해 하부 기판(120)의 셀 영역을 제외한 가장자리 영역(123) 상의 쇼팅 바(126)와 다수의 정전기 방지 회로(132, 134) 사이에 다수의 테스트 패드(124)가 형성된다.
정전기 방지 회로(132, 134)와 더미 회로(136, 138)에 대해서는 도 2에서 이미 설명하였으므로, 본 발명의 일 실시예에서 이에 대한 설명은 생략하기로 한다.
도 5를 참조하면, 테스트 패드(124)는 하부 전극(150)과 상부 전극(160) 및 하부 전극(150)과 상부 전극(160) 사이의 절연막(미도시)으로 이루어지는 캐패시터(capacitor)로 구성될 수 있다.
이때, 하부 전극(150)과 상부 전극(160)의 크기를 일정 크기로 형성할 수 있는데, 가로와 세로의 폭을 예를 들면, 900㎛ x 900㎛의 크기로 설정할 수 있다. 그러나, 캐패시턴스(capacitance)를 크게 하기 위해서 하부 전극(150)과 상부 전극(160)의 면적을 크게 증가시키면, 전하량은 많이 보존할 수 있으나, 테스트 패드(142)의 면적이 커져 외부로부터 유입되는 정전기의 양이 많아지게 된다. 또한, 테스트 패드(124)와 테스트 장비의 핀과 정렬이 제대로 되지 않아 테스트가 제대로 되지 않는 문제가 발생하게 되므로, 하부 전극(150)과 상부 전극(160)의 크기는 테스트 장비의 핀과 핀 사이의 간격에 따라 정해질 수 있다.
도 6을 참조하면, 유리 기판(140)은 셀 영역과 패드 영역을 포함한다. 기판(140)의 셀 영역 상에는 버퍼층(141)이 형성되어 있고, 버퍼층(141) 상에는 액티브층(142)이 형성되어 있으며, 액티브층(142)을 포함한 기판(140) 전면에는 게이트 절연막(144)이 형성되어 있다.
게이트 절연막(144) 상의 액티브층(142)과 대응되는 위치에는 게이트 전극(145a)이 형성되어 있으며, 액티브층(142)의 양측에는 P형의 불순물 이온이 주입된 소스 영역(143a)과 드레인 영역(143b)이 형성되어 있으며, 게이트 전극(145a)을 포함한 기판(140) 전면에는 층간절연막(146)이 형성되어 있다.
층간절연막(146)과 게이트 절연막(144)에는 소스 영역(143a)과 드레인 영역(143b)의 일부분을 노출시키는 제1 및 제2 콘택홀(148a, 148b)이 형성되어 있고, 제1 및 제2 콘택홀(147a, 147b)을 통해 소스 영역(143a)과 드레인 영역(143b)과 전기적으로 연결되는 소스 전극(148a) 및 드레인 전극(148b)이 형성되어 있으며, 소스 전극(148a) 및 드레인 전극(148b)을 포함한 기판(140) 전면에는 보호막(149)이 형성되어 있다.
한편, 유리 기판(140) 상의 패드 영역에는 버퍼층(141)이 형성되어 있고, 버퍼층(141) 상에는 액티브층(142)이 형성되어 있다. 이때, 액티브층(142)에는 불순물 이온이 주입되어 있지 않다. 액티브층(142)을 포함한 기판(140) 전면에는 게이트 절연막(144)이 형성되어 있다. 또한, 게이트 절연막(144) 상에는 게이트 전극(145b)이 형성되어 있으며, 게이트 전극(145b)을 포함한 기판(140) 전면에는 층간절연막(146)이 형성되어 있다. 층간절연막(146) 상에는 패드 전극(148c)이 형성되어 있으며, 패드 전극(148c)을 포함한 기판(140) 전면에는 패드 전극(148c)의 일부분을 노출시키는 보호막(149)이 형성되어 있다.
본 발명의 일 실시예에서는 표시패널 내부로 유입되는 정전기를 방지하기 위해 기판(140) 상의 패드 영역에 다수의 테스트 패드(124)를 형성하게 되는데, 이때에 테스트 패드(124)는 캐패시터 형태로 구성되며, 도 6에서와 같이, 캐패시터는 기판(140) 상의 패드 영역에 형성된 게이트 전극(145b)과 층간절연막(146) 및 패드 전극(148c)으로 이루어진다.
여기서, 기판(140) 상의 패드 영역에 형성된 게이트 전극(145b)과 패드 전극(148c)은 셀 영역의 게이트 전극(145a)과 소스 및 드레인 전극 (148a, 148b) 형성시 함께 형성될 수 있다.
이렇게 테스트 패드(124)를 캐패시터로 구성하게 되면, 매우 짧은 시간 급속히 증가하고 서서히 감소하는 특성을 지닌 서지(surge)성 정전기의 흐름을 완화시켜 표시패널 내부로 유입되는 것을 방지하여 정전기에 의한 내부 회로 손상을 최소화할 수 있다.
그리고, 본 발명의 일 실시예에서는 테스트 패드를 캐패시터 구성하기 위한 별도의 영역이 필요하지 않고, 기판의 셀 영역을 제외한 나머지 영역에 형성할 수 있다.
또한, 본 발명의 일 실시예에서는 테스트 패드를 캐패시터 구성하여 정전기 방지 회로와 같이 정전기 방지 회로를 동작시키기 위한 별도의 전원을 인가하지 않고도 정전기 방지 역할을 수행할 수 있다.
아울러, 본 발명의 일 실시예에서는 기판의 패드 영역에 구동 칩을 부착하기 위한 패드 및 외부로부터 화상 신호와 제어신호를 전달하는 역할을 하는 플렉서블 인쇄회로기판(flexible printed circuit)을 부착하기 위한 패드 형성시 본 발명의 실시예와 동일하게 캐패시터로 구성하여 표시패널 내부로 정전기가 유입되는 것을 방지하여 정전기에 의한 내부 회로 손상을 최소화할 수 있다.
도 7을 참조하면, 본 발명의 다른 실시예에 따른 테스트 패드는 제1 및 제2 캐패시터(C1, C2)로 구성될 수 있다. 제1 캐패시터(C1)는 하부 전극(250)와 중간 전극(260) 및 하부 전극(250)와 중간 전극(260) 사이의 절연막(미도시)로 이루어질 수 있다. 제2 캐패시터(C2)는 중간 전극(260)와 상부 전극(270) 및 중간 전극(260)와 상부 전극(270) 사이의 절연막(미도시)로 이루어질 수 있다. 이때, 하부 전극(250)과 상부 전극(270)은 서로 전기적으로 연결되어 있으며, 중간 전극(260)은 쇼팅바(226)에 전기적으로 연결되어 있다.
본 발명의 다른 실시예에 따른 테스트 패드는 본 발명의 일 실시예와 동일하게 하부 전극(250)과 중간 전극(260) 및 상부 전극(270)의 크기를 일정 크기로 형성할 수 있는데, 캐패시턴스(capacitance)를 크게 하기 위해서 하부 전극(250)과 중간 전극(260) 및 상부 전극(270)의 면적을 크게 증가시키면, 전하량은 많이 보존할 수 있으나, 테스트 패드의 면적이 커져 외부로부터 유입되는 정전기의 양이 많아지게 된다. 또한, 테스트 패드와 테스트 장비의 핀과 정렬이 제대로 되지 않아 테스트가 제대로 되지 않는 문제가 발생하게 되므로, 하부 전극(250)과 중간 전극(260) 및 상부 전극(270)의 크기는 테스트 장비의 핀과 핀 사이의 간격에 따라 정해질 수 있다.
도 8을 참조하면, 본 발명의 다른 실시예에 따른 표시패널의 하부 기판의 구조는 기판(140) 상의 패드 영역에 형성된 하부 전극(250)과 중간 전극(260) 및 상부 전극(270)의 구조를 제외하고는 본 발명의 일 실시예에 따른 표시패널의 하부 기판의 구조와 동일하게 형성된다.
여기서, 제1 캐패시터(C1)는 액티브층(243c)과 게이트 절연막(244) 및 게이트 전극(245b)으로 이루어지며, 이때에 액티브층(243c)에는 셀 영역의 액티브층(242)의 양측에 불순물 이온을 주입하여 소스 및 드레인 영역(243a, 243b) 형성시 함께 불순물 이온이 주입되어 하부 전극(250)의 역할을 하게 된다.
또한, 제2 캐패시터(C2)는 게이트 전극(245b)과 층간절연막(246) 및 패드 전극(248c)으로 이루어진다. 이때, 기판(240) 상의 패드 영역에 형성된 액티브층(243c)와 게이트 전극(245b) 및 패드 전극(248c)은 셀 영역의 액티브층(242)와 게이트 전극(245a)과 소스 및 드레인 전극 (248a, 248b) 형성시 함께 형성될 수 있다.
상기와 같이, 본 발명의 다른 실시예에서는 테스트 패드를 제1 및 제2 캐패시터(C1, C2)로 구성하여 표시패널 내부로 유입되는 정전기의 전하량을 많이 보존함으로써 본 발명의 일 실시예보다 더 효과적으로 테스트 패드를 통해 표시패널로 유입되는 정전기를 최소화하여 정전기에 의한 내부 회로 손상을 최소화할 수 있다.
상기한 설명에 많은 사항이 구체적으로 기재되어 있으나 이것은 발명의 범위를 한정하는 것이라기보다 바람직한 실시예의 예시로서 해석되어야 한다. 따라서, 발명은 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위에 균등한 것에 의하여 정하여져야 한다.
120: 하부 기판 121: 셀 영역
122: 패드 영역 123: 가장자리 영역
124: 테스트 패드 132, 134: 정전기 방지 회로
136, 138: 더미 회로 140, 240: 유리 기판
141, 241: 버퍼층 142, 242: 액티브층
144, 244: 게이트 절연막 145b, 245b: 게이트 전극
146, 246: 층간절연막 148c, 248c: 패드 전극
149, 249: 보호막

Claims (14)

  1. 셀 영역 및 패드 영역을 포함하는 제1 기판;
    상기 제1 기판의 패드 영역에 형성되며, 하부 전극과 상부 전극으로 이루어지는 다수의 테스트 패드; 및
    상기 제1 기판과 대향 배치되며, 다수의 컬러필터가 형성된 제2 기판을 포함하는 표시패널.
  2. 제1항에 있어서,
    상기 다수의 테스트 패드는 하부 전극과 상부 전극으로 이루어지는 캐패시터인 것을 특징으로 하는 표시패널.
  3. 제1항에 있어서,
    상기 테스트 패드의 하부 전극과 상부 전극의 크기는 테스트 장비의 핀과 핀 사이의 간격에 따라 정해지는 것을 특징으로 하는 표시패널.
  4. 제1항에 있어서,
    상기 제1 기판의 패드 영역 상에 형성된 버퍼층;
    상기 버퍼층 상에 형성된 액티브층;
    상기 액티브층을 포함한 제1 기판 전면에 형성된 절연막;
    상기 절연막 상에 형성된 게이트 전극;
    상기 게이트 전극을 포함한 제1 기판 전면에 형성된 층간절연막;
    상기 층간절연막 상에 형성된 패드 전극; 및
    상기 패드 전극의 일부분이 노출되도록 패드 전극을 포함한 제1 기판 전면에 형성된 보호막을 포함하는 것을 특징으로 하는 표시패널.
  5. 제4항에 있어서,
    상기 다수의 테스트 패드는 게이트 전극과 층간절연막 및 패드 전극으로 이루어지는 캐패시터인 포함하는 것을 특징으로 하는 표시패널.
  6. 제1항에 있어서,
    상기 다수의 테스트 패드는 하부 전극과 중간 전극으로 이루어지는 제1 캐패시터; 및
    상기 중간 전극과 상부 전극으로 이루어지는 제2 캐패시터인 것을 특징으로 하는 표시패널.
  7. 제6항에 있어서,
    상기 하부 전극과 상부 전극은 서로 전기적으로 연결된 것을 특징으로 하는 표시패널.
  8. 제1항에 있어서,
    상기 제1 기판의 패드 영역 상에 형성된 버퍼층;
    상기 버퍼층 상에 형성되며, 불순물 이온이 주입된 액티브층;
    상기 액티브층을 포함한 제1 기판 전면에 형성된 절연막;
    상기 절연막 상에 형성된 게이트 전극;
    상기 게이트 전극을 포함한 제1 기판 전면에 형성된 층간절연막;
    상기 층간절연막 상에 형성된 패드 전극; 및
    상기 패드 전극의 일부분이 노출되도록 패드 전극을 포함한 제1 기판 전면에 형성된 보호막을 포함하는 것을 특징으로 하는 표시패널.
  9. 제8항에 있어서,
    상기 다수의 테스트 패드는 액티브층과 절연막 및 게이트 전극으로 이루어지는 제1 캐패시터; 및
    상기 게이트 전극과 층간절연막 및 패드 전극으로 이루어지는 제2 캐패시터인 것을 특징으로 하는 표시패널.
  10. 제1항에 있어서,
    상기 제1 기판의 셀 영역 상에 형성된 버퍼층;
    상기 버퍼층 상에 형성된 액티브층;
    상기 액티브층을 포함한 제1 기판 전면에 형성된 절연막;
    상기 절연막 상의 액티브층과 대응되는 위치에 형성된 게이트 전극;
    상기 액티브층의 양측에 형성된 소스 및 드레인 영역;
    상기 게이트 전극을 포함한 제1 기판 전면에 형성된 층간절연막;
    상기 층간절연막과 절연막에 형성되며, 상기 소스 및 드레인 영역의 일부분을 노출시키는 제1 및 제2 콘택홀;
    상기 제1 및 제2 콘택홀을 통해 소스 및 드레인 영역과 전기적으로 연결되는 소스 및 드레인 전극; 및
    상기 소스 및 드레인 전극을 포함한 제1 기판 전면에 형성된 보호막을 포함하는 것을 특징으로 하는 표시패널.
  11. 제1항에 있어서,
    상기 다수의 테스트 패드의 일단은 정전기 방지용 쇼팅바에 연결되어 있는 것을 특징으로 하는 표시패널.
  12. 제1항에 있어서,
    상기 다수의 테스트 패드의 타단은 상기 셀 영역에 형성된 다수의 화소들을 구동하기 위한 다수의 구동 트랜지스터와 연결되어 있는 것을 특징으로 하는 표시패널.
  13. 제12항에 있어서,
    상기 다수의 테스트 패드의 타단과 다수의 구동 트랜지스터 사이에는 정전기 방지 회로가 배치되어 있는 것을 특징으로 하는 표시패널.
  14. 제1항 내지 제13항 중 어느 한 항의 상기 표시패널을 포함하는 평판디스플레이장치.
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