KR20120033927A - Delay locked loop circuit of a semiconductor memory apparatus - Google Patents

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Abstract

PURPOSE: A DLL circuit of a semiconductor memory device is provided to stably perform an update operation by including a constant update cycle regardless of a frequency of a reference clock. CONSTITUTION: A delay line control unit(20) generates delay control information changed according to phase comparison information and fixes delay control information if phase comparison information is inputted. The phase comparison information shows that the phase of the reference clock is equal to the phase of a feedback clock. A delay line determines delay time according to delay control information and generates a DLL clock by delaying the reference clock with the determined delay time. A replica(40) generates the feedback clock by delaying the DLL clock with preset time. An update signal generating unit(50) generates an update signal which is enabled at the same time as the delay time of the replica.

Description

반도체 메모리 장치의 ＤＬＬ 회로{Delay Locked Loop Circuit of a Semiconductor Memory Apparatus}Delay Locked Loop Circuit of a Semiconductor Memory Apparatus

본 발명은 반도체 집적 회로에 관한 것으로, 특히 반도체 메모리 장치의 DLL 회로에 관한 것이다.The present invention relates to semiconductor integrated circuits, and more particularly, to a DLL circuit of a semiconductor memory device.

일반적인 반도체 장치의 DLL 회로는 기준 클럭을 지연시켜 DLL 클럭을 생성하며, DLL 클럭을 설정된 시간만큼 지연시킨 피드백 클럭과 상기 기준 클럭의 위상이 동일해지도록 상기 기준 클럭을 지연시키는 지연 시간을 가변시킨다. 이때, 상기 피드백 클럭과 상기 기준 클럭의 위상이 동일해지면 상기 지연 시간을 고정시켜, 위상이 고정된 DLL 클럭을 생성한다. 한편, 상기 기준 클럭을 지연시키는 고정된 지연 시간을 주기적으로 해제하여 다시 상기 피드백 클럭과 상기 기준 클럭의 위상이 동일해질 때까지 지연 시간을 가변시키고 지연 시간을 고정시킨다.A DLL circuit of a general semiconductor device generates a DLL clock by delaying a reference clock, and varies a delay time for delaying the reference clock so that the phase of the reference clock and the feedback clock that delayed the DLL clock by a predetermined time are the same. At this time, if the phases of the feedback clock and the reference clock are the same, the delay time is fixed to generate a DLL clock having a fixed phase. On the other hand, the fixed delay time for delaying the reference clock is periodically released to change the delay time until the phase of the feedback clock and the reference clock are the same again and fix the delay time.

일반적으로 DLL 회로에서 기준 클럭을 지연시키는 지연 시간을 고정할 때 락킹 동작을 수행하며, 이러한 락킹 동작은 상기 기준 클럭의 설정된 주기 예를들어 3주기가 경과할 때 마다 수행된다. 그러므로 락킹 동작의 주기는 상기 기준 클럭의 설정된 주기와 동일하고, 한번 정해진 주기는 회로 설계상 변하지 않는다.In general, a locking operation is performed when a delay time for delaying a reference clock is fixed in a DLL circuit, and the locking operation is performed every set period of the reference clock, for example, three periods. Therefore, the period of the locking operation is the same as the set period of the reference clock, and the period once determined does not change in circuit design.

이와 같이 일반적인 DLL 회로는 기준 클럭의 설정된 주기가 경과하면 업데이트 동작(락킹 동작)을 수행하도록 구성된다. 그러므로, 일반적인 DLL 회로는 기준 클럭의 주파수가 증가할수록 업데이트 주기가 짧아지고, 기준 클럭의 주파수가 감소할수록 업데이트 주기가 길어진다. 예를 들어, 기준 클럭의 5주기마다 업데이트 동작을 수행하는 DLL 회로는 기준 클럭의 1주기가 X시간이라고 가정하면 5X시간이 경과할 때마다 업데이트 동작을 수행하지만 기준 클럭의 1주기가 X-2가 되면 5X-10 시간이 경과할 때마다 업데이트 동작을 수행한다. 즉, 기준 클럭의 주파수가 증가하면 일반적인 DLL 회로의 업데이트 주기는 점점 짧아진다. 반대로 기준 클럭의 주파수가 감소하면 DLL 회로의 업데이트 주기는 점점 길어진다.In this way, the general DLL circuit is configured to perform an update operation (locking operation) when the set period of the reference clock elapses. Therefore, in the general DLL circuit, the update period is shortened as the frequency of the reference clock increases, and the update period becomes longer as the frequency of the reference clock decreases. For example, a DLL circuit that performs an update operation every 5 periods of the reference clock assumes that 1 cycle of the reference clock is X time, and performs an update operation every 5X hours, but 1 cycle of the reference clock is X-2. If it is, the update operation is performed every 5X-10 hours. In other words, as the frequency of the reference clock increases, the update cycle of the general DLL circuit becomes shorter and shorter. Conversely, as the frequency of the reference clock decreases, the update cycle of the DLL circuit becomes longer.

그러므로, 일반적인 DLL 회로가 기준 클럭을 지연시키는 지연 시간을 고정시키는 즉, DLL 클럭이 락킹되기 위한 최소 시간보다 기준 클럭의 주파수 변화로 인해 업데이트 주기가 짧아지면 DLL 회로는 지연 시간을 고정시키지 못한다.Therefore, if a typical DLL circuit fixes the delay time for delaying the reference clock, i.e., the update cycle is shortened due to the frequency change of the reference clock than the minimum time for the DLL clock to lock, the DLL circuit cannot fix the delay time.

본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 기준 클럭의 주파수와는 무관하게 일정한 업데이트 주기를 갖는 반도체 장치 및 이를 이용한 DLL 회로를 제공한다The present invention has been made to solve the above problems, and provides a semiconductor device having a constant update period irrespective of the frequency of a reference clock and a DLL circuit using the same.

본 발명의 실시예에 따른 반도체 메모리 장치의 DLL 회로는 기준 클럭과 피드백 클럭의 위상을 비교하여 위상 비교 정보를 생성하는 위상 비교부, 상기 위상 비교 정보에 따라 가변되는 지연 제어 정보를 생성하고, 상기 기준 클럭과 상기 피드백 클럭의 위상이 동일하다는 상기 위상 비교 정보가 입력되면 상기 지연 제어 정보를 고정시키는 지연 라인 제어부, 상기 지연 제어 정보에 따라 지연 시간을 결정하고, 결정된 지연 시간으로 상기 기준 클럭을 지연시켜 DLL 클럭을 생성하는 지연 라인, 상기 DLL 클럭을 설정된 시간만큼 지연시켜 상기 피드백 클럭을 생성하는 리플리카, 및 상기 리플리카의 지연시간과 동일한 시간마다 인에이블되는 업데이트 신호(update)를 생성하는 업데이트 신호 생성부를 포함하며, 상기 지연 라인 제어부는 상기 업데이트 신호를 입력받아 고정된 상기 지연 제어 정보를 상기 위상 비교 정보에 따라 가변되도록 제어하는 것을 특징으로 한다.According to an embodiment of the present invention, a DLL circuit of a semiconductor memory device may compare phases of a reference clock and a feedback clock to generate phase comparison information, and generate delay control information that is variable according to the phase comparison information. If the phase comparison information that the phase of the reference clock and the feedback clock is the same is input, a delay line control unit for fixing the delay control information, determine a delay time according to the delay control information, and delays the reference clock by the determined delay time A delay line for generating a DLL clock, a replica for delaying the DLL clock by a predetermined time, and an update for generating an update signal enabled at the same time as the delay time of the replica. And a signal generator, wherein the delay line controller is configured to update the update signal. And control the variable delay control information to be varied according to the phase comparison information.

본 발명에 따른 반도체 장치 및 이를 이용한 DLL 회로는 기준 클럭의 주파수와는 무관하게 일정한 업데이트 주기를 가지므로, 안정적인 동작 수행이 보장된다.Since the semiconductor device and the DLL circuit using the same according to the present invention have a constant update period regardless of the frequency of the reference clock, stable operation is guaranteed.

도 1 은 본 발명의 실시예에 따른 반도체 메모리 장치의 DLL(Delay Locked Loop) 회로의 구성도이다.1 is a block diagram of a DLL (Delay Locked Loop) circuit of a semiconductor memory device according to an embodiment of the present invention.

본 발명의 실시예에 따른 반도체 메모리 장치의 DLL 회로는 도 1에 도시된 바와 같이, 위상 비교부(10), 지연 라인 제어부(20), 지연 라인(30), 리플리카(40), 및 업데이터 신호 생성부(50)를 포함한다.As shown in FIG. 1, a DLL circuit of a semiconductor memory device according to an exemplary embodiment of the present invention may include a phase comparator 10, a delay line controller 20, a delay line 30, a replica 40, and an updater. The signal generator 50 is included.

상기 위상 비교부(10)는 기준 클럭(CLK_ref)과 피드백 클럭(CLK_fb)의 위상을 비교하여 위상 비교 정보(com<0:m>)를 생성한다.The phase comparison unit 10 compares the phases of the reference clock CLK_ref and the feedback clock CLK_fb to generate phase comparison information com <0: m>.

상기 지연 라인 제어부(20)는 상기 위상 비교 정보(com<0:m>)에 따라 가변되는 지연 제어 정보(ctrl_dl<0:n>)를 생성하고, 상기 기준 클럭(CLK_ref)과 상기 피드백 클럭(CLK_fb)의 위상이 동일하다는 상기 위상 비교 정보(com<0:m>)가 입력되면 상기 지연 제어 정보(ctrl_dl<0:n>)를 고정시킨다. 이때, 상기 지연 라인 제어부(20)는 업데이트 신호(update)가 인에이블될 때마다 입력 받아 고정된 상기 지연 제어 정보(ctrl_dl<0:n>)를 상기 위상 비교 정보(com<0:m>)에 따라 가변시킨다.The delay line controller 20 generates delay control information ctrl_dl <0: n> that varies according to the phase comparison information com <0: m>, and generates the reference clock CLK_ref and the feedback clock ( When the phase comparison information com <0: m> indicating that the phases of CLK_fb are the same, the delay control information ctrl_dl <0: n> is fixed. At this time, the delay line controller 20 receives the fixed delay control information (ctrl_dl <0: n>), which is fixed whenever an update signal (update) is enabled, the phase comparison information (com <0: m>). Change according to

상기 지연 라인(30)은 상기 지연 제어 정보(ctrl<0:n>)에 따라 지연 시간을 결정하고, 결정된 지연 시간으로 상기 기준 클럭(CLK_ref)을 지연시켜 DLL 클럭(DLLCLK)을 생성한다.The delay line 30 determines a delay time according to the delay control information ctrl <0: n> and generates the DLL clock DLLCLK by delaying the reference clock CLK_ref with the determined delay time.

상기 리플리카(40)는 상기 DLL 클럭(DLLCLK)을 기설정된 시간만큼 지연시켜 상기 피드백 클럭(CLK_fb)을 생성한다.The replica 40 delays the DLL clock DLLCLK by a predetermined time to generate the feedback clock CLK_fb.

상기 업데이트 신호 생성부(50)는 설정된 주기마다 인에이블되는 상기 업데이트 신호(update)를 생성한다.The update signal generator 50 generates the update signal that is enabled every set period.

상기 업데이트 신호 생성부(50)는 리플리카 모델링부(51), 및 반전부(52)를 포함한다.The update signal generator 50 includes a replica modeling unit 51 and an inverting unit 52.

상기 리플리카 모델링부(50)는 상기 리플리카(40)와 동일하게 설계된다. 이때, 상기 리플리카 모델링부(50)의 출력은 상기 업데이트 신호(update)로서 출력된다.The replica modeling unit 50 is designed in the same manner as the replica 40. In this case, the output of the replica modeling unit 50 is output as the update signal.

상기 반전부(52)는 상기 리플리카 모델링부(51)의 출력을 입력 받아 반전시켜 상기 리플리카 모델링부(51)의 입력으로서 출력한다.The inverting unit 52 receives the output of the replica modeling unit 51 and inverts the output thereof as an input of the replica modeling unit 51.

상기 반전부(52)는 인버터(IV11)를 포함한다. 상기 인버터(IV11)는 상기 리플리카 모델링부(51)의 출력을 입력 받아 반전시켜 다시 상기 리플리카 모델링부(51)에 입력시킨다.The inverting unit 52 includes an inverter IV11. The inverter IV11 receives the output of the replica modeling unit 51, inverts it, and inputs it to the replica modeling unit 51 again.

상기 업데이터 신호 생성부(50)는 상기 리플리카(40)와 동일한 지연시간을 상기 리플리카 모델링부(51)를 포함하여, 상기 리플리카(40)의 기설정된 지연 시간과 동일한 시간마다 인에이블되는 상기 업데이트 신호(update)를 생성한다.The updater signal generator 50 includes the replica modeling unit 51 to have the same delay time as the replica 40, and is enabled at the same time as the predetermined delay time of the replica 40. The update signal is generated.

이와 같이 구성된 본 발명의 실시예에 따른 DLL(Delay Locked Loop) 회로는 다음과 같이 동작한다.The DLL (Delay Locked Loop) circuit according to the embodiment of the present invention configured as described above operates as follows.

위상 비교부(10)는 기준 클럭(CLK_ref)과 피드백 클럭(CLK_fb)의 위상을 비교하여 위상 비교 정보(com<0:m>)를 생성한다.The phase comparison unit 10 compares the phases of the reference clock CLK_ref and the feedback clock CLK_fb to generate phase comparison information com <0: m>.

지연 라인 제어부(20)는 상기 위상 비교 정보(com<0:m>)에 따라 가변되는 지연 제어 정보(ctrl_dl<0:n>)를 생성하고, 상기 기준 클럭(CLK_ref)과 상기 피드백 클럭(CLK_fb)의 위상이 동일하다는 상기 위상 비교 정보(com<0:m>)가 입력되면 상기 지연 제어 정보(ctrl_dl<0:n>)를 고정시킨다.The delay line controller 20 generates delay control information ctrl_dl <0: n> that varies according to the phase comparison information com <0: m>, and generates the reference clock CLK_ref and the feedback clock CLK_fb. When the phase comparison information com <0: m> indicating that the phases are equal to each other is input, the delay control information ctrl_dl <0: n> is fixed.

지연 라인(30)은 상기 지연 제어 정보(ctrl<0:n>)에 따라 지연 시간을 결정하고, 결정된 지연 시간으로 상기 기준 클럭(CLK_ref)을 지연시켜 DLL 클럭(DLLCLK)을 생성한다.The delay line 30 determines a delay time according to the delay control information ctrl <0: n> and generates the DLL clock DLLCLK by delaying the reference clock CLK_ref with the determined delay time.

리플리카(40)는 상기 DLL 클럭(DLLCLK)을 기설정된 시간만큼 지연시켜 상기 피드백 클럭(CLK_fb)을 생성한다.The replica 40 delays the DLL clock DLLCLK by a predetermined time to generate the feedback clock CLK_fb.

상기 업데이트 신호 생성부(50)는 상기 리플리카(40)의 지연시간과 동일한 시간마다 인에이블되는 업데이트 신호(update)를 생성한다. 이때, 상기 지연 라인 제어부(20)는 상기 업데이트 신호(update)가 인에이블될 때마다 입력 받아 고정된 상기 지연 제어 정보(ctrl_dl<0:n>)를 상기 위상 비교 정보(com<0:m>)에 따라 가변시킨다. The update signal generator 50 generates an update signal that is enabled every time equal to the delay time of the replica 40. At this time, the delay line control unit 20 receives the fixed delay control information (ctrl_dl <0: n>) received whenever the update signal (update) is enabled and the phase comparison information (com <0: m>). Variable).

상기 리플리카(40)의 지연 시간은 반도체 메모리 장치가 외부로부터 입력 받는 클럭이 반도체 메모리 장치 내부에서 지연되는 총 지연 시간의 합과 동일하게 결정된다. 즉, 상기 리플리카(40)의 지연 시간은 반도체 메모리 장치가 외부로부터 입력 받은 신호가 반도체 메모리 장치의 내부 회로를 거쳐 출력될 때 소비되는 시간과 같다.The delay time of the replica 40 is determined to be equal to the sum of the total delay times at which the clock inputted from the outside of the replica memory device is delayed in the semiconductor memory device. That is, the delay time of the replica 40 is equal to the time consumed when a signal received from the outside of the semiconductor memory device is output through the internal circuit of the semiconductor memory device.

본 발명에서 상기 리플리카(40)와 동일하게 설계된 상기 리플리카 모델링부(51)를 이용하여 링 오실레이터 형태의 회로(업데이트 신호 생성부(50))를 구현하고, 구현된 회로의 출력을 DLL(Delay Locked Loop) 회로의 업데이트 주기로 사용한다. In the present invention, by using the replica modeling unit 51 designed in the same manner as the replica 40, a ring oscillator type circuit (update signal generator 50) is implemented, and the output of the implemented circuit is a DLL ( Delay Locked Loop) Used as update cycle of circuit.

따라서, 본 발명은 DLL 회로의 출력 즉, 기준 클럭(CLK_ref)과 피드백 클럭(CLK_fb)의 위상 비교 결과에 따라 가변된 DLL 클럭(DLLCLK)이 반도체 메모리 장치의 외부로 출력되는 최소 시간을 업데이트 주기로 이용함으로써, DLL 회로의 업데이트 주기를 최소화하고 안정적인 업데이트 동작을 수행할 수 있다. 또한 P.V.T(process, voltage, temperature) 변화에 따라 상기 리플리카(40)의 지연 시간이 가변 되더라도, 동일하게 설계된 상기 리플리카 모델링부(40)를 이용함으로써, 상기 리플리카(40)의 지연 시간이 가변되는 것만큼 업데이트 주기 또한 같이 가변됨으로 안정적인 DLL 회로의 구현이 가능하다. 더욱이 외부 클럭 또는 기준 클럭을 분배시켜 업데이트 동작을 수행하지 않으므로, 외부 클럭 또는 기준 클럭의 주파수 변화에 DLL 회로는 영향을 받지 않는다.Therefore, the present invention uses the minimum time for outputting the DLL circuit DLLCLK, which is variable according to the phase comparison result of the reference clock CLK_ref and the feedback clock CLK_fb, to the outside of the semiconductor memory device as an update period. By doing so, the update cycle of the DLL circuit can be minimized and a stable update operation can be performed. In addition, even if the delay time of the replica 40 varies according to a change in PVT (process, voltage, temperature), by using the replica modeling unit 40 designed in the same manner, the delay time of the replica 40 is increased. Since the update period is also variable as much as it is variable, it is possible to implement a stable DLL circuit. Furthermore, since the update operation is not performed by distributing the external clock or the reference clock, the DLL circuit is not affected by the frequency change of the external clock or the reference clock.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.As those skilled in the art to which the present invention pertains may implement the present invention in other specific forms without changing the technical spirit or essential features, the embodiments described above should be understood as illustrative and not restrictive in all aspects. Should be. The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. do.

Claims (2)

기준 클럭과 피드백 클럭의 위상을 비교하여 위상 비교 정보를 생성하는 위상 비교부;
상기 위상 비교 정보에 따라 가변되는 지연 제어 정보를 생성하고, 상기 기준 클럭과 상기 피드백 클럭의 위상이 동일하다는 상기 위상 비교 정보가 입력되면 상기 지연 제어 정보를 고정시키는 지연 라인 제어부;
상기 지연 제어 정보에 따라 지연 시간을 결정하고, 결정된 지연 시간으로 상기 기준 클럭을 지연시켜 DLL 클럭을 생성하는 지연 라인;
상기 DLL 클럭을 설정된 시간만큼 지연시켜 상기 피드백 클럭을 생성하는 리플리카; 및
상기 리플리카의 지연시간과 동일한 시간마다 인에이블되는 업데이트 신호(update)를 생성하는 업데이트 신호 생성부를 포함하며,
상기 지연 라인 제어부는 상기 업데이트 신호를 입력받아 고정된 상기 지연 제어 정보를 상기 위상 비교 정보에 따라 가변되도록 제어하는 것을 특징으로 하는 반도체 장치의 DLL 회로.A phase comparison unit comparing phases of the reference clock and the feedback clock to generate phase comparison information;
A delay line controller configured to generate delay control information that is variable according to the phase comparison information and to fix the delay control information when the phase comparison information indicating that the phase of the reference clock and the feedback clock are the same is input;
A delay line determining a delay time according to the delay control information and generating a DLL clock by delaying the reference clock with the determined delay time;
A replica configured to delay the DLL clock by a predetermined time to generate the feedback clock; And
An update signal generator configured to generate an update signal (update) that is enabled every time equal to the delay time of the replica,
The delay line controller receives the update signal and controls the fixed delay control information to be varied according to the phase comparison information. 제 1 항에 있어서,
상기 업데이트 신호 생성부는
상기 리플리카와 동일하게 설계된 리플리카 모델링부; 및
반전부를 포함하며,
상기 반전부는 상기 리플리카 모델링부의 출력을 반전시켜 상기 리플리카 모델링부의 입력으로 출력하며, 상기 리플리카 모델링부의 출력이 상기 업데이트 신호로서 출력되는 것을 특징으로 하는 반도체 메모리 장치의 DLL 회로.The method of claim 1,
The update signal generation unit
A replica modeling unit designed in the same manner as the replica; And
Including an inverted portion,
And the inverting unit inverts the output of the replica modeling unit and outputs it to an input of the replica modeling unit, and the output of the replica modeling unit is output as the update signal.
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