KR20120033843A - Stacked semiconductor package and method of manufacturing thereof - Google Patents

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Abstract

PURPOSE: A stacked semiconductor package and a manufacturing method thereof are provided to simplify a process by including a semiconductor die in a wiring board by forming a conductive protrusion part on the board, thereby manufacturing the stacked semiconductor package with a simplified process. CONSTITUTION: A first semiconductor die(140) is mounted on a first wiring board(110). A conductive protrusion part(114) is formed on the first wiring board. A resin layer(130) is formed in order to seal the first semiconductor die. A second wiring board(120) is electrically connected to the conductive protrusion part. An upper package includes a second semiconductor die(220).

Description

적층 반도체 패키지 및 그 제조 방법{Stacked semiconductor package and method of manufacturing thereof} Stacked semiconductor package and method of manufacturing thereof

본 발명은 적층 반도체 패키지 및 그 제조 방법에 관한 것으로, 특히, 도전성 돌기부를 기판에 형성하여 반도체 다이를 배선기판에 내장시키는 공정을 간소화할 수 있는 적층 반도체 패키지 및 그 제조 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a laminated semiconductor package and a method of manufacturing the same, and more particularly, to a laminated semiconductor package and a method of manufacturing the same, which can simplify a process of forming a conductive protrusion on a substrate to embed a semiconductor die into a wiring board.

최근의 반도체 패키지가 실장되는 제품들은 경박단소화되고, 많은 기능이 요구됨에 따라 반도체 패키지 기술은 반도체 패키지 내에 복수의 반도체 칩을 실장하는 다양한 패키징 기술이 연구되어 왔다. Recently, the products on which the semiconductor package is mounted are thin and short, and as many functions are required, various packaging technologies for mounting a plurality of semiconductor chips in the semiconductor package have been studied.

이와 같은 반도체 패키지는 용량의 증가를 위하여 적층되는 반도체 다이의 수가 증가되고 있으나 반도체 다이를 단순 적층하는 경우에는 적층 수가 증가할수록 패키지 전체 두께가 증가하므로 제품의 경박단소화를 달성하지 못하는 경향이 있다. 이를 해결하기 위하여 반도체 패키지의 용량을 증가시키면서도 패키지 전체의 두께는 축소될 것이 요구되고 있다. The number of semiconductor dies stacked in order to increase the capacity of such a semiconductor package is increased, but in the case of simply stacking the semiconductor dies, the total thickness of the package increases as the number of stacked stacks increases, so that the thin and small size of the product tends not to be achieved. In order to solve this problem, it is required to reduce the thickness of the entire package while increasing the capacity of the semiconductor package.

이에 대한 해결책으로서 하부에 적층되는 패키지의 경우 배선 기판(PCB) 내부에 반도체 다이를 내장하는 임베디드(embedded) PCB가 등장하게 되었는데, 이는 적층되는 반도체 다이를 배선 기판 내부에 내장함으로써 그에 대응하는 적층 두께를 감소시키므로 전제 패키지의 두께를 감소시킬 수 있다. As a solution to this, an embedded PCB having a semiconductor die embedded in a wiring board (PCB) has emerged in the case of a package stacked on the bottom thereof, which has a corresponding stack thickness by embedding the stacked semiconductor die inside the wiring board. This reduces the thickness of the entire package.

또한, 반도체 다이가 배선 기판 내부에 내장됨으로써 해당 반도체에 대한 배선이 배선 기판의 내부배선으로 대체될 수 있어 전체적인 배선이 단순화되고 짧아짐으로써 제품 성능이 향상될 수 있다. In addition, since the semiconductor die is embedded in the wiring board, the wiring for the semiconductor may be replaced by the internal wiring of the wiring board, so that the overall wiring is simplified and shortened, thereby improving product performance.

그러나, 이와 같은 종래의 임베디드 PCB를 이용한 반도체 패키지는 다층으로 이루어진 배선기판을 적층 형성한 후에 배선기판의 상면과 하면을 연결하는 관통홀 또는 중간층 사이의 상하면을 연결하는 관통홀을 형성하기 때문에 정밀한 작업이 요구되어 제조 공정이 복잡한 문제점이 있다. However, the semiconductor package using the conventional embedded PCB has a precise work because it forms a through hole connecting the upper and lower surfaces of the wiring board or the upper and lower surfaces between the intermediate layers after stacking the multilayer wiring board. This requires a complicated manufacturing process.

상기와 같은 종래 기술의 문제점을 해결하기 위해, 본 발명은 반도체 다이를 배선기판에 내장시키는 공정을 단순화할 수 있는 적층 반도체 패키지 및 그 제조 방법을 제공하고자 한다.In order to solve the above problems of the prior art, the present invention is to provide a laminated semiconductor package and a method of manufacturing the same that can simplify the process of embedding the semiconductor die in the wiring board.

위와 같은 과제를 해결하기 위한 본 발명은 배선층이 형성된 제 1 배선 기판; 상기 제 1 배선 기판 상에 실장되는 제 1 반도체 다이; 상기 제 1 반도체 다이의 실장 높이보다 긴 길이로 상기 제 1 배선 기판 상에 형성되는 도전성 돌기부; 상기 도전성 돌기부의 일단이 외부로 노출되며 상기 제 1 반도체 다이가 밀봉되도록 형성되는 절연층; 상기 절연층 상에 형성되며 상기 도전성 돌기부와 전기적으로 연결되는 제 2 배선 기판; 및 제 2 반도체 다이를 포함하고 상기 제 2 배선 기판과 전기적으로 연결되도록 적층되는 상부 패키지;를 포함하는 것을 특징으로 한다.The present invention for solving the above problems is the first wiring board formed with a wiring layer; A first semiconductor die mounted on the first wiring board; A conductive protrusion formed on the first wiring board with a length longer than a mounting height of the first semiconductor die; An insulating layer on which one end of the conductive protrusion is exposed to the outside and the first semiconductor die is sealed; A second wiring board formed on the insulating layer and electrically connected to the conductive protrusion; And an upper package including a second semiconductor die and stacked to be electrically connected to the second wiring substrate.

바람직하게는 상기 절연층은 프리프레그를 포함하는 수지층일 수 있다.Preferably, the insulating layer may be a resin layer including a prepreg.

바람직하게는 상기 제 1 반도체 다이의 하면에 형성되는 언더필(underfill)층을 추가로 포함할 수 있다.Preferably, the semiconductor device may further include an underfill layer formed on the bottom surface of the first semiconductor die.

바람직하게는 상기 절연층은 상기 제 1 반도체 다이를 밀봉하는 몰딩부일 수 있다.Preferably, the insulating layer may be a molding part that seals the first semiconductor die.

본 발명의 다른 양태에 따른 적층 반도체 패키지 제조 방법은 제 1 배선 기판 상에 제 1 반도체 다이를 실장하는 단계; 상기 제 1 배선 기판 상에 상기 제 1 반도체 다이의 실장 높이보다 긴 길이로 도전성 돌기부를 형성하는 단계; 수지층을 사이에 두고 제 2 배선 기판을 상기 제 1 배선 기판 상에 가압하여 상기 도전성 돌기부와 상기 제 2 배선 기판이 전기적으로 연결되도록 적층하는 단계; 및 제 2 반도체 다이를 포함하는 상부 패키지를 상기 제 2 배선 기판과 전기적으로 연결되도록 적층하는 단계;를 포함하는 것을 특징으로 한다.According to another aspect of the present invention, a method of manufacturing a laminated semiconductor package includes mounting a first semiconductor die on a first wiring substrate; Forming a conductive protrusion on the first wiring substrate, the conductive protrusion having a length longer than a mounting height of the first semiconductor die; Pressing a second wiring board on the first wiring board with a resin layer interposed therebetween to laminate the conductive protrusions and the second wiring board so as to be electrically connected to each other; And stacking an upper package including a second semiconductor die to be electrically connected to the second wiring substrate.

바람직하게는 상기 수지층은 프리프레그일 수 있다.Preferably, the resin layer may be a prepreg.

바람직하게는 상기 가압 적층 단계 이전에 상기 제 1 반도체 다이의 하면을 언더필 하는 단계를 추가로 포함할 수 있다.Preferably, the method may further include underfilling the bottom surface of the first semiconductor die before the pressure lamination step.

본 발명의 또 다른 양태에 따른 적층 반도체 패키지 제조 방법은 제 1 배선 기판 상에 제 1 반도체 다이를 실장하는 단계; 상기 제 1 배선 기판 상에 상기 제 1 반도체 다이의 실장 높이보다 긴 길이로 도전성 돌기부를 형성하는 단계; 상기 도전성 돌기부의 일단이 노출되도록 상기 제 1 반도체 다이를 몰딩하는 단계; 상기 도전성 돌기부와 전기적으로 연결되도록 제 2 배선 기판을 상기 몰딩부 상에 적층 형성하는 단계; 및 제 2 반도체 다이를 포함하는 상부 패키지를 상기 제 2 배선 기판과 전기적으로 연결되도록 적층하는 단계;를 포함하는 것을 특징으로 한다.According to still another aspect of the present invention, there is provided a method of manufacturing a laminated semiconductor package, including: mounting a first semiconductor die on a first wiring substrate; Forming a conductive protrusion on the first wiring substrate, the conductive protrusion having a length longer than a mounting height of the first semiconductor die; Molding the first semiconductor die such that one end of the conductive protrusion is exposed; Stacking a second wiring substrate on the molding part to be electrically connected to the conductive protrusion part; And stacking an upper package including a second semiconductor die to be electrically connected to the second wiring substrate.

본 발명에 따른 적층 반도체 패키지 및 그 제조 방법은 도전성 돌기부를 기판에 형성하여 반도체 다이를 배선기판에 내장시켜 공정을 단순화함으로써 저정밀도로 적층 반도체 패키지를 제조할 수 있는 효과가 있다. The laminated semiconductor package and the method of manufacturing the same according to the present invention have the effect of manufacturing a laminated semiconductor package with low precision by forming a conductive protrusion on a substrate, embedding a semiconductor die in a wiring substrate, and simplifying the process.

도 1은 본 발명의 제 1 실시예에 따른 적층 반도체 패키지의 단면도이고,
도 2는 본 발명의 제 1 실시예에 따른 적층 반도체 패키지 제조 과정을 나타낸 단면도이며,
도 3은 본 발명의 제 2 실시예에 따른 적층 반도체 패키지의 단면도이고,
도 4는 본 발명의 제 2 실시예에 따른 적층 반도체 패키지 제조 과정을 나타낸 단면도이다. 1 is a cross-sectional view of a multilayer semiconductor package according to a first embodiment of the present invention,
2 is a cross-sectional view illustrating a process of manufacturing a multilayer semiconductor package according to a first embodiment of the present invention.
3 is a cross-sectional view of a multilayer semiconductor package according to a second embodiment of the present invention;
4 is a cross-sectional view illustrating a process of manufacturing a multilayer semiconductor package according to a second embodiment of the present invention.

이하, 본 발명을 바람직한 실시예와 첨부한 도면을 참고로 하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되는 것은 아니다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention.

먼저, 도 1을 참조하여 본 발명의 한 실시예에 따른 적층 반도체 패키지를 설명한다. First, a multilayer semiconductor package according to an exemplary embodiment of the present invention will be described with reference to FIG. 1.

도 1은 본 발명의 제 1 실시예에 따른 적층 반도체 패키지의 단면도이다.1 is a cross-sectional view of a multilayer semiconductor package according to a first embodiment of the present invention.

적층 반도체 패키지(10)는 PoP(Package-on-Package) 패키지의 변형예로서, 제 1 반도체 다이(140)가 내장된 임베디드 기판(100)과 임베디드 기판(100) 상에 적층되며 적어도 하나의 반도체 다이(220)가 실장된 상부 패키지(200)를 포함한다. The stacked semiconductor package 10 is a variation of a package-on-package (PoP) package, and is stacked on the embedded substrate 100 and the embedded substrate 100 having the first semiconductor die 140 embedded therein and at least one semiconductor. The die 220 includes a top package 200 mounted thereon.

임베디드 기판(100)은 배선층이 형성되는 제 1 배선기판(110)과, 배선층이 형성되는 제 2 배선기판(120)과, 제 1 배선기판(110)과 제 2 배선기판(120) 사이에 형성되는 수지층(130)과, 제 1 배선기판(110) 상에 실장되는 제 1 반도체 다이(140)와, 제 1 반도체 다이(140)의 하부를 채우는 언더필(underfill)층(150)을 포함한다. The embedded substrate 100 is formed between the first wiring board 110 on which the wiring layer is formed, the second wiring board 120 on which the wiring layer is formed, and the first wiring board 110 and the second wiring board 120. A resin layer 130, a first semiconductor die 140 mounted on the first wiring board 110, and an underfill layer 150 filling the lower portion of the first semiconductor die 140. .

제 1 배선기판(110)은 제 1 솔더볼(160)을 통하여 외부와 접속하기 위한 제 1 외부단자(112)가 형성되고, 그 상면에는 제 2 배선기판(120)과 전기적으로 연결되도록 도전성 돌기부(114)가 형성된다. The first wiring board 110 is formed with a first external terminal 112 for connecting to the outside through the first solder ball 160, the upper surface of the conductive projections to be electrically connected to the second wiring board 120 ( 114) is formed.

이러한 도전성 돌기부(114)는 제 1 배선기판(110)과 제 2 배선기판(120) 사이에 제 1 반도체 다이(140)가 내장될 수 있도록 제 1 반도체 다이(140)의 실장 높이보다 긴 길이로 형성된다. The conductive protrusion 114 has a length longer than the mounting height of the first semiconductor die 140 so that the first semiconductor die 140 may be embedded between the first wiring board 110 and the second wiring board 120. Is formed.

제 2 배선기판(120)은 수지층(130) 상에 형성되며, 상부 패키지(200)와 전기적으로 연결되는 제 1 배선단자(122)가 형성되고, 도전성 돌기부(114)와 전기적으로 연결된다. The second wiring board 120 is formed on the resin layer 130, and a first wiring terminal 122 electrically connected to the upper package 200 is formed, and is electrically connected to the conductive protrusion 114.

수지층(130)은 제 1 배선기판(110)과 제 2 배선기판(120) 사이에 형성되는 절연층으로서, 후술하는 바와 같이 제조 공정에서 가압이 가능한 프리프레그(prepreg)인 것이 바람직하다. The resin layer 130 is an insulating layer formed between the first wiring board 110 and the second wiring board 120, and is preferably a prepreg that can be pressurized in a manufacturing process as described later.

이러한 수지층(130)은 도전성 돌기부(114)와 제 1 반도체 다이(140)가 밀봉되도록 형성되는데, 도전성 돌기부(114)가 제 2 배선기판(120)과 전기적으로 연결되도록 그 일단이 외부로 노출되는 두께로 형성된다. The resin layer 130 is formed so that the conductive protrusion 114 and the first semiconductor die 140 are sealed, and one end thereof is exposed to the outside so that the conductive protrusion 114 is electrically connected to the second wiring board 120. It is formed to a thickness.

제 1 반도체 다이(140)는 제 1 배선기판(110) 상에 실장되는데, 솔더볼(142)을 통하여 제 1 배선기판(110) 상에 플립칩(flip-chip) 본딩된다. The first semiconductor die 140 is mounted on the first wiring board 110, and is flip-chip bonded onto the first wiring board 110 through the solder balls 142.

언더필층(150)은 제 1 반도체 다이(140)의 하면에 제 1 반도체 다이(140)와 제 1 배선기판(110) 사이에 형성되며 제 1 반도체 다이(140)의 접합 강도를 향상시킨다. The underfill layer 150 is formed between the first semiconductor die 140 and the first wiring board 110 on the bottom surface of the first semiconductor die 140 to improve the bonding strength of the first semiconductor die 140.

상부 패키지(200)는 제 2 배선기판(120)과 전기적으로 연결되도록 적층되는데, 배선이 형성되는 제 3 배선기판(210)과, 제 3 배선기판(210)에 실장되는 제 2 반도체 다이(220)와, 제 3 배선기판(210)의 상면 전체를 몰딩하는 몰딩부(240)를 포함한다. The upper package 200 is stacked to be electrically connected to the second wiring board 120, and the third wiring board 210 on which wiring is formed and the second semiconductor die 220 mounted on the third wiring board 210. ) And a molding part 240 for molding the entire upper surface of the third wiring board 210.

제 3 배선기판(210)은 제 2 반도체 다이(220)와 전기적으로 연결되는 제 2 배선단자(212)와, 제 2 배선단자(212)와 제 2 외부단자(216)를 전기적으로 연결하는 제 2 비어홀(214)과, 제 2 솔더볼(230)을 통하여 제 1 배선기판(110)과 접속하기 위한 제 2 외부단자(216)를 포함한다. 여기서, 제 2 비어홀(214)은 제 2 배선단자(212)와 제 2 외부단자(216)를 관통하는 홀로 이루어지며 홀 내부는 도전성 페이스트가 충전된다. The third wiring board 210 may include a second wiring terminal 212 electrically connected to the second semiconductor die 220 and a second wiring terminal 212 electrically connected to the second external terminal 216. And a second via hole 214 and a second external terminal 216 for connecting to the first wiring board 110 through the second solder ball 230. Here, the second via hole 214 is formed of a hole passing through the second wiring terminal 212 and the second external terminal 216, and the inside of the hole is filled with a conductive paste.

제 2 반도체 다이(220)는 제 3 배선기판(210)에 페이스-업의 계단 형태로 적층되며 제 2 다이 패드(222) 및 본딩 와이어(226)를 통하여 제 3 배선기판(210)에 전기적으로 연결된다. The second semiconductor die 220 is stacked in a step-up step shape on the third wiring board 210 and is electrically connected to the third wiring board 210 through the second die pad 222 and the bonding wire 226. Connected.

본 실시예에서는 제 2 반도체 다이(220)가, 도 1에 도시된 바와 같이, 계단형태로 다수 적층되는 멀티칩인 것으로 설명하였으나, 이에 제한되지 않고 상부 패키지(200)가 단일 패키지로서 단일칩 또는 3단 이상으로 임의의 형태로 적층될 수도 있다.In the present exemplary embodiment, the second semiconductor die 220 has been described as being a multi-chip stacked in a plurality of steps, as shown in FIG. 1. It may be laminated in any form in three or more stages.

몰딩부(240)는 제 2 반도체 다이(220) 및 본딩 와이어(226)를 외부의 영향으로부터 보호하기 위하여 제 2 반도체 다이(220)를 완전히 덮도록 몰딩된다. The molding part 240 is molded to completely cover the second semiconductor die 220 in order to protect the second semiconductor die 220 and the bonding wire 226 from external influences.

이와 같은 구성에 의해 적층 반도체 패키지(10)는 제 1 반도체 다이(120)를 제 1 배선기판(110)에 내장시키는 공정이 간소화 될 수 있다. Such a structure may simplify the process of embedding the first semiconductor die 120 in the first wiring board 110 in the multilayer semiconductor package 10.

이하, 도 2를 참조하여 본 발명의 제 1 실시예에 따른 적층 반도체 패키지의 제조 방법을 설명한다. Hereinafter, a method of manufacturing a multilayer semiconductor package according to a first embodiment of the present invention will be described with reference to FIG. 2.

도 2는 본 발명의 제 1 실시예에 따른 적층 반도체 패키지 제조 과정을 나타낸 단면도이다. 2 is a cross-sectional view illustrating a process of manufacturing a multilayer semiconductor package according to a first embodiment of the present invention.

적층 반도체 패키지(10)의 제조 방법은 제 1 배선기판(110) 상에 제 1 반도체 다이(140)를 실장하는 단계와, 제 1 배선기판(110) 상에 제 1 반도체 다이(140)의 실장 높이보다 긴 길이로 도전성 돌기부(114)를 형성하는 단계와, 수지층(130)을 사이에 두고 제 2 배선기판(120)을 제 1 배선기판(110) 상에 가압하여 도전성 돌기부(114)와 제 2 배선기판(120)이 전기적으로 연결되도록 적층하는 단계와, 제 2 반도체 다이(220)를 포함하는 상부 패키지(200)를 제 2 배선기판(120)과 전기적으로 연결되도록 적층하는 단계를 포함한다.The manufacturing method of the multilayer semiconductor package 10 includes mounting the first semiconductor die 140 on the first wiring board 110 and mounting the first semiconductor die 140 on the first wiring board 110. Forming the conductive protrusions 114 to a length longer than the height, and pressing the second wiring substrate 120 on the first wiring substrate 110 with the resin layer 130 interposed therebetween to form the conductive protrusions 114 and the conductive protrusions 114. Stacking the second wiring board 120 to be electrically connected, and stacking the upper package 200 including the second semiconductor die 220 to be electrically connected to the second wiring board 120. do.

보다 상세하게는, 도 2a에 도시된 바와 같이, 제 1 배선단자(122)가 형성된 제 1 배선기판(110)을 준비한다. In more detail, as shown in FIG. 2A, the first wiring board 110 on which the first wiring terminal 122 is formed is prepared.

도 2b에 도시된 바와 같이, 제 1 배선기판(110) 상에 제 1 반도체 다이(140)를 플립칩 본딩하고, 제 1 배선기판(110)과 제 1 반도체 다이(140) 사이를 언더필로 충진하여 언더필층을 형성한다. 이러한 언더필층(150)은 제 1 반도체 다이(140)의 접합 강도를 향상시키기 위하여 제 1 반도체 다이(140)의 하면에 형성한다.As shown in FIG. 2B, the first semiconductor die 140 is flip-chip bonded onto the first wiring board 110, and the underfill is filled between the first wiring board 110 and the first semiconductor die 140. To form an underfill layer. The underfill layer 150 is formed on the bottom surface of the first semiconductor die 140 in order to improve the bonding strength of the first semiconductor die 140.

도 2c에 도시된 바와 같이, 제 1 배선기판(110) 상에 도전성 돌기부(114)를 형성하는데, 이러한 도전성 돌기부(114)는 제 1 배선기판(110)과 제 2 배선기판(120) 사이에 제 1 반도체 다이(140)가 내장될 수 있도록 제 1 반도체 다이(140)의 실장 높이보다 긴 길이로 형성한다. As shown in FIG. 2C, a conductive protrusion 114 is formed on the first wiring board 110, and the conductive protrusion 114 is disposed between the first wiring board 110 and the second wiring board 120. The first semiconductor die 140 is formed to have a length longer than the mounting height of the first semiconductor die 140 so that the first semiconductor die 140 may be embedded therein.

도 2d에 도시된 바와 같이, 도전성 돌기부(114)가 형성되고 제 1 반도체 다이(140)가 실장된 제 1 배선기판(110) 상에 수지층(130)과 제 2 배선기판(120)을 순서대로 배치하여 가압한다. As shown in FIG. 2D, the resin layer 130 and the second wiring board 120 are sequentially ordered on the first wiring board 110 on which the conductive protrusion 114 is formed and the first semiconductor die 140 is mounted. Place and pressurize as it is.

여기서, 수지층(130)은 가압이 가능한 프리프레그일 수 있다. Here, the resin layer 130 may be a prepreg capable of pressurization.

이때, 수지층(130)은 도전성 돌기부(114)가 제 2 배선기판(120)과 전기적으로 연결되도록 도전성 돌기부(114)의 일단이 외부로 노출되는 두께를 갖는다.In this case, the resin layer 130 has a thickness in which one end of the conductive protrusion 114 is exposed to the outside so that the conductive protrusion 114 is electrically connected to the second wiring board 120.

도 2e에 도시된 바와 같이, 제 2 배선기판(120)과 수지층(130)의 가압고정에 의해 수지층(130)이 도전성 돌기부(114)와 제 1 반도체 다이(140)를 밀봉하여 임베디드 기판(100)이 완성된다. As shown in FIG. 2E, the resin layer 130 seals the conductive protrusion 114 and the first semiconductor die 140 by pressing and fixing the second wiring board 120 and the resin layer 130 to embed the substrate. 100 is completed.

도 2f에 도시된 바와 같이, 제 1 배선기판(110)의 하단 제 1 외부단자(112)에 외부접속을 위한 제 1 솔더볼(160)을 형성하고, 도 1에 도시된 바와 같이, 제 2 반도체 다이(220)를 포함하는 상부 패키지(200)를 제 2 솔더볼(230)을 통하여 임베디드 기판(100)상에 적층한다. As shown in FIG. 2F, a first solder ball 160 for external connection is formed on the lower first external terminal 112 of the first wiring board 110, and as shown in FIG. 1, the second semiconductor. The upper package 200 including the die 220 is stacked on the embedded substrate 100 through the second solder balls 230.

여기서, 임베디드 기판(100)에 적층되는 상부 패키지(200)는 배선이 형성되는 제 2 배선기판(210)과, 제 2 배선기판(210)에 실장되는 제 2 반도체 다이(220)와, 제 2 배선기판(210)의 상면 전체를 몰딩하는 몰딩부(240)를 포함한다. Here, the upper package 200 stacked on the embedded substrate 100 may include a second wiring substrate 210 on which wiring is formed, a second semiconductor die 220 mounted on the second wiring substrate 210, and a second It includes a molding part 240 for molding the entire upper surface of the wiring substrate 210.

본 실시예에서는 제 2 반도체 다이(220)가, 도 1에 도시된 바와 같이, 계단형태로 다수 적층되는 멀티칩으로 설명하였으나, 이에 제한되지 않고 상부 패키지(200)가 단일 패키지로서 단일칩 또는 3단 이상으로 임의의 형태로 적층될 수도 있다.In the present exemplary embodiment, as illustrated in FIG. 1, the second semiconductor die 220 is described as a multi-chip stacked in a plurality of steps, but the present invention is not limited thereto. It may be laminated in any form beyond the above.

이와 같은 방법에 의해 제 1 반도체 다이(120)를 제 1 배선기판(110)에 내장시키는 적층 반도체 패키지를 간소화된 공정으로 제조할 수 있다. In this manner, a multilayer semiconductor package in which the first semiconductor die 120 is embedded in the first wiring board 110 may be manufactured in a simplified process.

도 3은 본 발명의 제 2 실시예에 따른 적층 반도체 패키지의 단면도이다. 3 is a cross-sectional view of a multilayer semiconductor package according to a second embodiment of the present invention.

본 실시예는 제 1 배선기판(110)과 제 2 배선기판(120) 사이에 형성되는 몰딩부(240)를 제외한 구성이 실시예 1과 동일하므로 여기서는 그 설명을 생략한다.In the present embodiment, since the configuration except for the molding part 240 formed between the first wiring board 110 and the second wiring board 120 is the same as that of Embodiment 1, the description thereof is omitted here.

적층 반도체 패키지(30)는 제 1 배선기판(110)과 제 2 배선기판(120) 사이에 형성되는 절연층으로서 몰딩부(330)가 형성된다. In the multilayer semiconductor package 30, a molding part 330 is formed as an insulating layer formed between the first wiring board 110 and the second wiring board 120.

이러한 몰딩부(330)는 도전성 돌기부(114)와 제 1 반도체 다이(140)가 밀봉되도록 형성되는데, 도전성 돌기부(114)가 제 2 배선기판(120)과 전기적으로 연결되도록 그 일단이 외부로 노출되는 두께로 형성된다. The molding part 330 is formed so that the conductive protrusion 114 and the first semiconductor die 140 are sealed, and one end thereof is exposed to the outside so that the conductive protrusion 114 is electrically connected to the second wiring board 120. It is formed to a thickness.

이와 같은 구성에 의해 적층 반도체 패키지(30)는 제 1 반도체 다이(120)를 제 1 배선기판(110)에 내장시키는 공정이 간소화될 수 있다. By such a configuration, the process of embedding the first semiconductor die 120 in the first wiring board 110 may be simplified in the multilayer semiconductor package 30.

이하, 도 4를 참조하여 본 발명의 제 2 실시예에 따른 적층 반도체 패키지의 제조 방법을 설명한다. Hereinafter, a method of manufacturing a multilayer semiconductor package according to a second embodiment of the present invention will be described with reference to FIG. 4.

도 4는 본 발명의 제 2 실시예에 따른 적층 반도체 패키지 제조 과정을 나타낸 단면도이다. 4 is a cross-sectional view illustrating a process of manufacturing a multilayer semiconductor package according to a second embodiment of the present invention.

적층 반도체 패키지(30)의 제조 방법은 제 1 배선기판(110) 상에 제 1 반도체 다이(140)를 실장하는 단계와, 제 1 배선기판(110) 상에 제 1 반도체 다이(140)의 실장 높이보다 긴 길이로 도전성 돌기부(114)를 형성하는 단계와, 도전성 돌기부(114)의 일단이 노출되도록 제 1 반도체 다이(140)를 몰딩하는 단계와, 도전성 돌기부(114)와 전기적으로 연결되도록 제 2 배선기판(120)을 몰딩부(330) 상에 적층 형성하는 단계와, 제 2 반도체 다이(220)를 포함하는 상부 패키지(200)를 제 2 배선기판(120)과 전기적으로 연결되도록 적층하는 단계를 포함한다. The manufacturing method of the multilayer semiconductor package 30 includes mounting the first semiconductor die 140 on the first wiring board 110 and mounting the first semiconductor die 140 on the first wiring board 110. Forming the conductive protrusions 114 to a length longer than the height, molding the first semiconductor die 140 to expose one end of the conductive protrusions 114, and electrically connecting the conductive protrusions 114 to each other. Stacking the wiring board 120 on the molding unit 330 and stacking the upper package 200 including the second semiconductor die 220 to be electrically connected to the second wiring board 120. Steps.

본 실시예는 제 1 반도체 다이(140) 및 도전성 돌기부(114)를 몰딩하는 것을 제외한 구성이 실시예 1과 동일하므로 여기서는 그 설명을 생략한다.Since the present embodiment has the same configuration as that of the first embodiment except for molding the first semiconductor die 140 and the conductive protrusion 114, the description thereof is omitted here.

도 4 a 내지 도 4c에 도시된 바와 같이, 제 1 배선기판(110) 상에 제 1 반도체 다이(140)를 플립칩 본딩하고 도전성 돌기부(114)를 형성한다.As shown in FIGS. 4A to 4C, the first semiconductor die 140 is flip chip-bonded on the first wiring board 110 and the conductive protrusion 114 is formed.

도 4d에 도시된 바와 같이, 제 1 배선기판(110)상에 도전성 돌기부(114) 및 제 1 반도체 다이(140)를 밀봉하도록 몰딩하는데, 이때, 몰딩부(330)는 도전성 돌기부(114)가 제 2 배선기판(120)과 전기적으로 연결되도록 도전성 돌기부(114)의 일단이 외부로 노출되는 두께를 갖는다.As shown in FIG. 4D, the conductive protrusion 114 and the first semiconductor die 140 are molded to be sealed on the first wiring board 110. In this case, the molding unit 330 is formed by the conductive protrusion 114. One end of the conductive protrusion 114 is exposed to the outside so as to be electrically connected to the second wiring board 120.

도 4e에 도시된 바와 같이, 제 1 배선기판(110) 상에 몰딩부(330)가 도전성 돌기부(114)와 제 1 반도체 다이(140)를 밀봉하여 임베디드 기판(100)이 완성된다. As shown in FIG. 4E, the molding part 330 seals the conductive protrusion 114 and the first semiconductor die 140 on the first wiring board 110 to complete the embedded substrate 100.

이와 같은 방법에 의해 제 1 반도체 다이(120)를 제 1 배선기판(110)에 내장시키는 적층 반도체 패키지를 간소화된 공정으로 제조할 수 있다. In this manner, a multilayer semiconductor package in which the first semiconductor die 120 is embedded in the first wiring board 110 may be manufactured in a simplified process.

상기에서는 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 본 발명의 기술 사상 범위 내에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 첨부된 특허 청구 범위에 속하는 것은 당연하다.Although the preferred embodiments of the present invention have been described above, the present invention is not limited thereto, and various modifications can be made within the scope of the technical idea of the present invention, and it is obvious that the present invention belongs to the appended claims. Do.

10 : 적층 반도체 패키지 100 : 임베디드 기판
110 : 제 1 배선기판 112 : 제 1 외부단자
114 : 도전성 돌기부 120 : 제 2 배선기판
122 : 제 1 배선단자 130 : 수지층
330 : 몰딩부 140 : 제 1 반도체 다이
142 : 솔더볼 150 : 언더필층
160 : 제 1 솔더볼 200 : 상부 패키지
210 : 제 3 배선기판 212 : 제 2 배선단자
214 : 비어홀 216 : 제 2 외부단자
220 : 제 2 반도체 다이 222 : 다이 패드
224 : 접착층 226 : 본딩 와이어
230 : 제 2 솔더볼 240 : 몰딩부10: stacked semiconductor package 100: embedded substrate
110: first wiring board 112: first external terminal
114: conductive protrusion 120: second wiring board
122: first wiring terminal 130: resin layer
330: molding part 140: first semiconductor die
142 solder ball 150 underfill layer
160: first solder ball 200: upper package
210: third wiring board 212: second wiring terminal
214: via hole 216: second external terminal
220: second semiconductor die 222: die pad
224: adhesive layer 226: bonding wire
230: second solder ball 240: molding part

Claims (8)

배선층이 형성된 제 1 배선 기판;
상기 제 1 배선 기판 상에 실장되는 제 1 반도체 다이;
상기 제 1 반도체 다이의 실장 높이보다 긴 길이로 상기 제 1 배선 기판 상에 형성되는 도전성 돌기부;
상기 도전성 돌기부의 일단이 외부로 노출되며 상기 제 1 반도체 다이가 밀봉되도록 형성되는 절연층;
상기 절연층 상에 형성되며 상기 도전성 돌기부와 전기적으로 연결되는 제 2 배선 기판; 및
제 2 반도체 다이를 포함하고 상기 제 2 배선 기판과 전기적으로 연결되도록 적층되는 상부 패키지;를 포함하는 것을 특징으로 하는 적층 반도체 패키지.A first wiring board on which a wiring layer is formed;
A first semiconductor die mounted on the first wiring board;
A conductive protrusion formed on the first wiring board with a length longer than a mounting height of the first semiconductor die;
An insulating layer on which one end of the conductive protrusion is exposed to the outside and the first semiconductor die is sealed;
A second wiring board formed on the insulating layer and electrically connected to the conductive protrusion; And
And an upper package including a second semiconductor die and stacked to be electrically connected to the second wiring substrate. 제 1 항에 있어서,
상기 절연층은 프리프레그를 포함하는 수지층인 것을 특징으로 하는 포함하는 것을 특징으로 하는 적층 반도체 패키지.The method of claim 1,
The insulating layer is a laminated semiconductor package, characterized in that it comprises a resin layer containing a prepreg. 제 1 항에 있어서,
상기 제 1 반도체 다이의 하면에 형성되는 언더필(underfill)층을 추가로 포함하는 것을 특징으로 하는 적층 반도체 패키지.The method of claim 1,
And an underfill layer formed on the bottom surface of the first semiconductor die. 제 1 항에 있어서,
상기 절연층은 상기 제 1 반도체 다이를 밀봉하는 몰딩부인 것을 특징으로 하는 적층 반도체 패키지.The method of claim 1,
The insulating layer is a laminated semiconductor package, characterized in that the molding portion for sealing the first semiconductor die. 제 1 배선 기판 상에 제 1 반도체 다이를 실장하는 단계;
상기 제 1 배선 기판 상에 상기 제 1 반도체 다이의 실장 높이보다 긴 길이로 도전성 돌기부를 형성하는 단계;
수지층을 사이에 두고 제 2 배선 기판을 상기 제 1 배선 기판 상에 가압하여 상기 도전성 돌기부와 상기 제 2 배선 기판이 전기적으로 연결되도록 적층하는 단계; 및
제 2 반도체 다이를 포함하는 상부 패키지를 상기 제 2 배선 기판과 전기적으로 연결되도록 적층하는 단계;를 포함하는 것을 특징으로 하는 적층 반도체 패키지 제조 방법.Mounting a first semiconductor die on the first wiring substrate;
Forming a conductive protrusion on the first wiring substrate, the conductive protrusion having a length longer than a mounting height of the first semiconductor die;
Pressing a second wiring board on the first wiring board with a resin layer interposed therebetween to laminate the conductive protrusions and the second wiring board to be electrically connected to each other; And
Stacking an upper package including a second semiconductor die to be electrically connected to the second wiring substrate; 제 5 항에 있어서,
상기 수지층은 프리프레그인 것을 특징으로 하는 적층 반도체 패키지 제조 방법.The method of claim 5, wherein
And said resin layer is a prepreg. 제 5 항에 있어서,
상기 가압 적층 단계 이전에 상기 제 1 반도체 다이의 하면을 언더필 하는 단계를 추가로 포함하는 것을 특징으로 하는 적층 반도체 패키지 제조 방법.The method of claim 5, wherein
And underfilling the bottom surface of the first semiconductor die prior to the pressure lamination step. 제 1 배선 기판 상에 제 1 반도체 다이를 실장하는 단계;
상기 제 1 배선 기판 상에 상기 제 1 반도체 다이의 실장 높이보다 긴 길이로 도전성 돌기부를 형성하는 단계;
상기 도전성 돌기부의 일단이 노출되도록 상기 제 1 반도체 다이를 몰딩하는 단계;
상기 도전성 돌기부와 전기적으로 연결되도록 제 2 배선 기판을 상기 몰딩부 상에 적층 형성하는 단계; 및
제 2 반도체 다이를 포함하는 상부 패키지를 상기 제 2 배선 기판과 전기적으로 연결되도록 적층하는 단계;를 포함하는 것을 특징으로 하는 적층 반도체 패키지 제조 방법.Mounting a first semiconductor die on the first wiring substrate;
Forming a conductive protrusion on the first wiring substrate, the conductive protrusion having a length longer than a mounting height of the first semiconductor die;
Molding the first semiconductor die such that one end of the conductive protrusion is exposed;
Stacking a second wiring substrate on the molding part to be electrically connected to the conductive protrusion part; And
Stacking an upper package including a second semiconductor die to be electrically connected to the second wiring substrate;
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