KR20120026304A - Power semiconductor device - Google Patents

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Abstract

본 발명은 아발란치 브레이크 다운(avalanche breakdown) 발생 영역을 N+ 소스 영역이 아닌 다른 영역(예를 들면, P+ 프레임 영역)으로 유도하여, 기생 바이폴라 트랜지스터의 턴-온 현상을 억제하고, 이에 따라 소자 내량을 향상시킬 수 있는 전력용 반도체 디바이스에 관한 것이다.
이를 위해 본 발명은 제1도전형 반도체 기판에 형성된 제1도전형 에피텍셜층; 상기 에피텍셜층의 둘레를 따라 깊이 방향으로 형성되고, 사각 라인 형태를 하는 제2도전형 메인 프레임; 상기 메인 프레임의 중앙을 따라 깊이 방향으로 형성되고, 상호간 이격된 라인 형태를 하는 제2도전형 서브 프레임; 및 상기 서브 프레임을 중심으로, 상기 서브 프레임과 상기 메인 프레임 사이의 영역에 형성된 다수의 소자 영역으로 이루어진 전력용 반도체 디바이스를 개시한다.The present invention leads the avalanche breakdown occurrence region to a region other than the N + source region (for example, the P + frame region) to suppress the turn-on phenomenon of the parasitic bipolar transistor, thereby The present invention relates to a power semiconductor device capable of improving resistance.
To this end, the present invention includes a first conductive epitaxial layer formed on the first conductive semiconductor substrate; A second conductive main frame formed in a depth direction along the circumference of the epitaxial layer and having a rectangular line shape; A second conductive subframe formed in a depth direction along a center of the main frame and having a line shape spaced apart from each other; And a plurality of element regions formed in a region between the subframe and the main frame with respect to the subframe.

Description

전력용 반도체 디바이스{Power semiconductor device}Power semiconductor device

본 발명은 전력용 반도체 디바이스에 관한 것이다.The present invention relates to a power semiconductor device.

일반적으로 전력용 반도체 디바이스(예를 들면 Power MOSFET 또는 IGBT)는 주로 평면 또는 트렌치 형태로 제조되고 있다. 상기 전력용 반도체 디바이스는 작은 스위칭 손실과 도통 손실을 가지며 충분히 높은 항복 전압(break-down voltage)을 가지며 낮은 드레인-소스간 온저항(Rds(ON))을 갖는 것을 요구하고 있다. 이러한 전력용 반도체 디바이스는 스위칭 모드 파워 서플라이, DC-DC 컨버터, 형광등용 전자식 안정기, 전동기용 인버터 등의 소자들에 사용되어, 상기 소자들의 에너지 효율을 높이고 발열을 줄임으로써, 최종적인 제품의 크기를 줄일 수 있다.In general, power semiconductor devices (eg, Power MOSFETs or IGBTs) are mainly manufactured in planar or trench form. The power semiconductor devices require small switching losses and conduction losses, have sufficiently high break-down voltages, and have low drain-source on-resistance R ds (ON) . Such power semiconductor devices are used in devices such as switching mode power supplies, DC-DC converters, electronic ballasts for fluorescent lamps, and inverters for electric motors, thereby increasing the energy efficiency of the devices and reducing heat, thereby reducing the final product size. Can be reduced.

일례로, 평면 형태의 전력용 반도체 디바이스는 드레인 역할을 하는 N+　반도체　기판, 반도체 기판　상에　형성된　N-　에피텍셜층, 에피텍셜층의 표면에　형성된　P-　바디 영역,　에피텍셜층　및 바디 영역 상에　형성된　게이트 전극,　게이트 전극 양단의　바디 영역 표면에　형성된　N+　소스 영역을　포함한다.For example, a planar power semiconductor device includes an N + semiconductor layer serving as a drain, an N- epitaxial layer formed on a semiconductor substrate, an P-body region formed on a surface of an epitaxial layer, an epitaxial layer, and a body region. A gate electrode formed, and an N + source region formed on the surface of the body region at both ends of the gate electrode.

이러한, 전력용 반도체 디바이스의 항복 전압 및 온저항 특성을 향상시키기 위해서는 반도체 기판 상에 에피텍셜층을　필수적으로 형성하여야 하기 때문에, 전력용 반도체 디바이스의 내부에 바이폴라 트랜지스터가 기생적으로 형성된다. 일례로, N+ 소스 영역, P- 바디 영역, N- 에피텍셜층이 각각 에미터, 베이스, 콜렉터의 역할을 하여 NPN 기생 바이폴라 트랜지스터가 형성된다.In order to improve the breakdown voltage and the on-resistance characteristics of such a power semiconductor device, an epitaxial layer must be formed on a semiconductor substrate. Therefore, a bipolar transistor is parasitically formed inside the power semiconductor device. In one example, an NPN parasitic bipolar transistor is formed by the N + source region, the P-body region, and the N- epitaxial layer serving as an emitter, a base, and a collector, respectively.

일단　기생 바이폴라 트랜지스터가 턴온되면, 바이폴라　트랜지스터의　전류　증폭 특성에 의해 전류의　밀도가 자체적으로　증가하고, 밀도가　제일　높은　부분에서　소자가　파괴된다. 이러한 현상을 아발란치 브레이크 다운(avalanche breakdown)이라 한다.Once the parasitic bipolar transistors are turned on, the current amplification characteristics of the bipolar transistors increase the density of the current by itself, and the device is destroyed at the highest density. This phenomenon is called avalanche breakdown.

본 발명은 아발란치 브레이크 다운(avalanche breakdown) 발생 영역을 N+ 소스 영역이 아닌 다른 영역(예를 들면, P+ 프레임 영역)으로 유도하여, 기생 바이폴라 트랜지스터의 턴-온 현상을 억제하고, 이에 따라 소자 내량을 향상시킬 수 있는 전력용 반도체 디바이스에 관한 것이다.The present invention leads the avalanche breakdown occurrence region to a region other than the N + source region (for example, the P + frame region) to suppress the turn-on phenomenon of the parasitic bipolar transistor, thereby The present invention relates to a power semiconductor device capable of improving resistance.

본 발명에 따른 전력용 반도체 디바이스는 제1도전형 반도체 기판에 형성된 제1도전형 에피텍셜층; 상기 에피텍셜층의 둘레를 따라 깊이 방향으로 형성되고, 사각 라인 형태를 하는 제2도전형 메인 프레임; 상기 메인 프레임의 중앙을 따라 깊이 방향으로 형성되고, 상호간 이격된 라인 형태를 하는 제2도전형 서브 프레임; 및 상기 서브 프레임을 중심으로, 상기 서브 프레임과 상기 메인 프레임 사이의 영역에 형성된 다수의 소자 영역을 포함한다.A power semiconductor device according to the present invention includes a first conductive epitaxial layer formed on a first conductive semiconductor substrate; A second conductive main frame formed in a depth direction along the circumference of the epitaxial layer and having a rectangular line shape; A second conductive subframe formed in a depth direction along a center of the main frame and having a line shape spaced apart from each other; And a plurality of device regions formed in an area between the subframe and the main frame with respect to the subframe.

상기 소자 영역은 상기 메인 프레임으로부터 상기 서브 프레임까지 깊이 방향으로 형성된 다수의 제2도전형 영역; 상기 각각의 제2도전형 영역에서 깊이 방향으로 서로 이격되어 형성된 다수의 제1도전형 영역; 상기 에피텍셜층의 표면으로서 서로 이격된 제2도전형 영역에 걸쳐 형성된 게이트 산화막; 상기 게이트 산화막 위에 형성된 게이트 전극; 상기 게이트 전극을 덮는 절연막; 상기 절연막을 통해 노출된 상기 제1,2도전형 영역에 증착된 소스 메탈; 및 상기 반도체 기판의 저면에 증착된 드레인 메탈을 포함한다. 상기 제1도전형 영역은 상기 서브 프레임으로부터 이격되어 형성된다.The device region may include a plurality of second conductive region formed in a depth direction from the main frame to the subframe; A plurality of first conductive regions spaced apart from each other in a depth direction in each of the second conductive region; A gate oxide film formed over a second conductive region spaced apart from each other as a surface of the epitaxial layer; A gate electrode formed on the gate oxide film; An insulating layer covering the gate electrode; A source metal deposited in the first and second conductive regions exposed through the insulating layer; And a drain metal deposited on a bottom surface of the semiconductor substrate. The first conductive region is formed spaced apart from the subframe.

상기 서로 이격된 서브 프레임은 상기 에피텍셜층과 스페리컬 정션 구조를 이룬다. The subframes spaced apart from each other form a spherical junction structure with the epitaxial layer.

상기 제2도전형 영역은 P- 영역과 P+ 영역의 이중 깊이로 형성될 수 있다. 상기 제2도전형 영역은 P- 영역의 내측에 P++ 영역을 갖는 플랫 바텀 형태일 수 있다.The second conductive region may be formed to have a double depth of the P− region and the P + region. The second conductive region may have a flat bottom shape having a P ++ region inside the P− region.

아발란치 브레이크 다운 현상은 상기 서브 프레임과 상기 에피텍셜층의 정션에서 발생된다. 아발란치 브레이크 다운 현상은 상기 제1도전형 영역이 형성되지 않은 서브 프레임과 에피텍셜층의 정션에서 발생된다.An avalanche breakdown phenomenon occurs at the junction of the subframe and the epitaxial layer. The avalanche breakdown phenomenon occurs at the junction of the epiframe and the subframe in which the first conductive region is not formed.

본 발명에 따른 전력용 반도체 디바이스는 분리된 P+ 프레임을 적용하여, 액티브 셀의 P- 바디 영역의 실린더리컬 정션(cylindrical junction)보다 전계 집중 효과가 큰 스페리컬 정션(spherical junction)을 이용하여 아발란치 브레이크 다운(avalanche breakdown)의 발생 영역을 N+ 소스 영역이 아닌 P+ 프레임으로 유도할 수 있다.In the power semiconductor device according to the present invention, a separate P + frame is applied to the avalan using a spherical junction having a greater electric field concentration effect than the cylindrical junction of the P-body region of the active cell. The generation area of the device breakdown may be directed to the P + frame instead of the N + source area.

이에 따라 기생 NPN 트랜지스터의 턴-온을 막을 뿐만 아니라, 소자의 파괴 내량을 증가시킬 수 있다.Accordingly, not only the turn-on of the parasitic NPN transistor is prevented, but also the breakdown resistance of the device can be increased.

도 1a는 싱글 P+ 프레임을 갖는 이중 깊이의 P+ 액티브 셀을 도시한 개략 평면도이고, 도 1b는 부분 확대 평면도이고, 도 1c는 부분 확대 단면도이며, 도 1d는 기생 NPN 트랜지스터의 턴온에 의해 소자가 파괴되는 현상을 도시한 것이다.
도 2a는 싱글 P+ 프레임을 갖는 플랫 바텀 P- 웰 액티브 셀을 도시한 개략 평면도이고, 도 2b는 부분 확대 평면도이고, 도 2c는 부분 확대 단면도이다.
도 3a는 싱글 P+ 프레임을 갖는 이중 깊이의 P+ 액티브 셀을 도시한 개략 평면도이고, 도 3b는 부분 확대 평면도이고, 도 3c는 부분 확대 단면도이다.
도 4a는 싱글 P+ 프레임을 갖는 플랫 바텀 P- 웰 액티브 셀을 도시한 개략 평면도이고, 도 4b는 부분 확대 평면도이고, 도 4c는 부분 확대 단면도이다.
도 5는 싱글 P+ 프레임을 갖는 플랫 바텀 P- 웰 액티브 셀을 도시한 다른 개략 평면도이다.FIG. 1A is a schematic plan view of a double-depth P + active cell with a single P + frame, FIG. 1B is a partially enlarged plan view, FIG. 1C is a partially enlarged cross sectional view, and FIG. 1D is a device destroyed by the turn-on of a parasitic NPN transistor. The phenomenon is shown.
FIG. 2A is a schematic plan view of a flat bottom P-well active cell having a single P + frame, FIG. 2B is a partially enlarged plan view, and FIG. 2C is a partially enlarged sectional view.
3A is a schematic plan view of a dual depth P + active cell with a single P + frame, FIG. 3B is a partially enlarged plan view, and FIG. 3C is a partially enlarged sectional view.
4A is a schematic plan view of a flat bottom P-well active cell with a single P + frame, FIG. 4B is a partially enlarged plan view, and FIG. 4C is a partially enlarged sectional view.
5 is another schematic plan view showing a flat bottom P-well active cell with a single P + frame.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, so that those skilled in the art can easily carry out the present invention.

도 1a는 싱글 P+ 프레임을 갖는 이중 깊이의 P+ 액티브 셀을 도시한 개략 평면도이고, 도 1b는 부분 확대 평면도이고, 도 1c는 부분 확대 단면도이며, 도 1d는 기생 NPN 트랜지스터의 턴-온에 의해 소자가 파괴되는 현상을 도시한 것이다.FIG. 1A is a schematic plan view of a dual depth P + active cell with a single P + frame, FIG. 1B is a partially enlarged plan view, FIG. 1C is a partially enlarged cross sectional view, and FIG. 1D is a device by turn-on of a parasitic NPN transistor. Shows the phenomenon that is destroyed.

전력용 반도체 디바이스(100')는, 도 1a 내지 도 1d에 도시된 바와 같이, 제1도전형 반도체 기판(110), 제1도전형 에피텍셜층(120), 제2도전형 영역(130), 제1도전형 영역(140), 제2도전형 메인 프레임(151), 제2도전형 서브 프레임(152), 게이트 산화막(160), 게이트 전극(170), 절연막(180), 소스 메탈(191) 및 드레인 메탈(192)을 포함한다.The power semiconductor device 100 ′ includes a first conductive semiconductor substrate 110, a first conductive epitaxial layer 120, and a second conductive region 130, as shown in FIGS. 1A to 1D. The first conductive region 140, the second conductive main frame 151, the second conductive subframe 152, the gate oxide layer 160, the gate electrode 170, the insulating layer 180, and the source metal ( 191 and drain metal 192.

여기서, 상기 제2도전형 메인 프레임(151)은, 도 1a에 도시된 바와 같이, 상기 에피텍셜층(120)의 둘레를 따라 상기 에피텍셜층(120)의 깊이 방향으로 형성되고, 또한 대략 사각 라인 형태로 형성된다. 또한, 상기 제2도전형 메인 프레임(151)은 예를 들면 P+형 불순물에 의해 형성될 수 있다.Here, the second conductive main frame 151 is formed in the depth direction of the epitaxial layer 120 along the circumference of the epitaxial layer 120, as shown in FIG. 1A, and is approximately square. It is formed in the form of a line. In addition, the second conductive main frame 151 may be formed of, for example, P + type impurities.

더불어, 상기 제2도전형 서브 프레임(152)은 상기 메인 프레임(151)의 대략 중앙을 따라 상기 에피텍셜층(120)의 깊이 방향으로 형성되고, 상기 메인 프레임(151)을 중앙에서 연결하는 대략 라인 형태를 한다.In addition, the second conductive subframe 152 is formed along the center of the main frame 151 in the depth direction of the epitaxial layer 120, and substantially connects the main frame 151 to the center. It takes the form of a line.

한편, 소자 영역은 상기 서브 프레임(152)을 중심으로, 상기 서브 프레임(152)과 상기 메인 프레임(151) 사이의 두 영역에 형성된다. 즉, 소자 영역은 서브 프레임(152)을 중심으로 양분되어 형성된다.Meanwhile, the device region is formed in two regions between the subframe 152 and the main frame 151 around the subframe 152. That is, the device region is formed by dividing the sub frame 152 into two.

상기 소자 영역을 좀더 구체적으로 설명한다.The device region will be described in more detail.

상기 소자 영역은, 도 1b 내지 도 1d에 도시된 바와 같이, 제1도전형 반도체 기판(110), 제1도전형 에피텍셜층(120), 제2도전형 영역(130), 제1도전형 영역(140), 게이트 산화막(160), 게이트 전극(170), 절연막(180), 소스 메탈(191) 및 드레인 메탈(192)을 포함한다.As illustrated in FIGS. 1B to 1D, the device region may include a first conductive semiconductor substrate 110, a first conductive epitaxial layer 120, a second conductive region 130, and a first conductive type. The region 140 includes a gate oxide layer 160, a gate electrode 170, an insulating layer 180, a source metal 191, and a drain metal 192.

상기 제1도전형 반도체 기판(110)은 고농도의 N+형 불순물이 주입된 실리콘 기판(110)일 수 있으며, 두께는 대략 50~400㎛ 정도일 수 있다.The first conductive semiconductor substrate 110 may be a silicon substrate 110 into which a high concentration of N + -type impurities are injected, and may have a thickness of about 50 μm to about 400 μm.

상기 제1도전형 에피텍셜층(120)은 도전 가능한 저농도의 N-형 불순물이 주입된 실리콘층일수 있으며, 두께는 대략 3~150㎛ 정도일 수 있다.The first conductive epitaxial layer 120 may be a silicon layer implanted with a conductive N-type impurity at a low concentration, and may have a thickness of about 3 to 150 μm.

상기 제2도전형 영역(130)은 상기 서브 프레임(152)으로부터 메인 프레임(151)까지 대략 직선 형태로 형성되며, 다수개가 이격되어 형성된다. 이러한 제2도전형 영역(130)은 P+형 및 P-형 불순물이 이중으로 주입되어 형성되며, 깊이는 대략 1~5㎛ 정도일 수 있으나, 이러한 수치로 본 발명을 한정하는 것은 아니다. 여기서, P+형 영역이 P-형 영역에 비해 상대적으로 더 깊게 형성된다. 여기서, 상기 P+ 형역은 상기 서브 프레임(152)과 상기 메인 프레임(151)을 상호간 연결하기 때문에, 도 1a에서 서브 프레임(152)을 중심으로 스트라이프 형태로 도시되어 있다.The second conductive region 130 is formed in a substantially straight shape from the subframe 152 to the main frame 151, and a plurality of the second conductive regions 130 are spaced apart from each other. The second conductive region 130 is formed by double implanting P + type and P-type impurities, and may have a depth of about 1 to 5 μm, but the present invention is not limited thereto. Here, the P + type region is formed relatively deeper than the P-type region. Here, the P + domain is shown in a stripe shape around the subframe 152 in FIG. 1A because the subframe 152 and the main frame 151 are connected to each other.

상기 제1도전형 영역(140)은 상기 제2도전형 영역(130)을 따라 양측에 각각 형성되어 있다. 더불어, 이러한 제1도전형 영역(140)은 일정 간격 이격되어 상기 제2도전형 영역(130)을 관통하여 서로 연결되기도 함으로써, 평면의 형태가 대략 "H"자 형태를 한다. 더욱이, 상기 제1도전형 영역(140)은 상기 서브 프레임(152)에 연결되어 있기도 하다. 이러한 제1도전형 영역(140)은 N+형 불순물이 주입되어 형성되며 깊이는 대략 1~3㎛ 정도일 수 있으나, 이러한 수치로 본 발명을 한정하는 것은 아니다.The first conductive region 140 is formed on both sides of the second conductive region 130, respectively. In addition, the first conductive region 140 may be spaced apart at regular intervals and may be connected to each other through the second conductive region 130, thereby forming a planar shape of approximately “H”. In addition, the first conductive region 140 may be connected to the subframe 152. The first conductive region 140 is formed by implanting N + -type impurities and may have a depth of about 1 to 3 μm, but the present invention is not limited thereto.

상기 게이트 산화막(160)은 상기 에피텍셜층(120) 위에 형성되어 있으며, 이는 인접한 두 개의 제2도전형 영역(130)에 걸쳐 형성되어 있다. 좀 더 구체적으로 설명하면, 상기 게이트 산화막(160)은 상기 두 개의 제1도전형 영역(140)에 걸쳐 형성되어 있다.The gate oxide layer 160 is formed on the epitaxial layer 120, which is formed over two adjacent second conductive regions 130. In more detail, the gate oxide layer 160 is formed over the two first conductive regions 140.

상기 게이트 전극(170)은 상기 게이트 산화막(160) 위에 형성되어 있으며, 이는 통상의 도핑된 폴리실리콘일 수 있다. 그러나, 이러한 재질로 본 발명을 한정하는 것은 아니다.The gate electrode 170 is formed on the gate oxide layer 160, which may be conventional doped polysilicon. However, the present invention is not limited to these materials.

상기 절연막(180)은 상기 게이트 전극(170) 및 제1도전형 영역(140)의 일부를 덮는다. 이러한 절연막(180)은 통상의 PSG(phosphosilicate glass)나 BPSG(boro-phospho silicate glass) 일 수 있으나, 이러한 재질로 본 발명을 한정하는 것은 아니다.The insulating layer 180 covers the gate electrode 170 and a portion of the first conductive region 140. The insulating layer 180 may be conventional PSG (phosphosilicate glass) or BPSG (boro-phospho silicate glass), but the present invention is not limited thereto.

상기 소스 메탈(191)은 상기 제1도전형 영역(140) 및 제2도전형 영역(130)을 덮는다. 물론, 상기 소스 메탈(191)은 절연막(180)에 의해 게이트 전극(170)과 절연된다. 이러한 소스 메탈(191)은 통상의 알루미늄 및 그 등가물중에서 선택된 어느 하나로 형성될 수 있으며 여기서 그 종류를 한정하는 것은 아니다. 실질적으로, 도 1b를 참조하면, 상기 소스 메탈(191)은 콘택 영역을 통하여 상기 제1도전형 영역(140) 및 제2도전형 영역(130)에 연결된다.The source metal 191 covers the first conductive region 140 and the second conductive region 130. Of course, the source metal 191 is insulated from the gate electrode 170 by the insulating layer 180. The source metal 191 may be formed of any one selected from ordinary aluminum and equivalents thereof, but the type of the source metal 191 is not limited thereto. Subsequently, referring to FIG. 1B, the source metal 191 is connected to the first conductive region 140 and the second conductive region 130 through a contact region.

상기 드레인 메탈(192)은 상기 반도체 기판(110)의 하면에 형성되어 있으며, 이는 통상의 니켈/팔라듐/골드 및 그 등가물 중에서 선택된 어느 하나로 형성될 수 있으며, 여기서 그 종류를 한정하는 것은 아니다.The drain metal 192 is formed on the bottom surface of the semiconductor substrate 110, which may be formed of any one selected from conventional nickel / palladium / gold and equivalents thereof, but is not limited thereto.

더욱이, 도면에는 도시되어 있지 않지만 상기 게이트 전극(170)은 게이트 메탈이라고 불리는 소자의 특정 부위에 연결되어 있다. Moreover, although not shown in the drawing, the gate electrode 170 is connected to a specific portion of the device called a gate metal.

이러한 상태에서 상기 게이트 메탈(도시되지 않음)에 일정 값 이상의 전압을 인가하고, 또한 소스 메탈(191)과 드레인 메탈(192) 사이에도 전압을 인가하게 되면, 드레인 메탈(192)에서 소스 메탈(191)쪽으로 일정량의 전류가 흐르게 된다. 즉, 게이트 메탈에 인가된 전압으로 인하여 제1도전형 영역(140)의 외측인 제2도전형 영역(130)의 표면에 채널이 형성됨으로써, 소스 메탈(191)로부터의 전자가 제1도전형 영역(140), 제2도전형 영역(130)에 형성된 채널, 에피텍셜층(120)(드리프트 영역) 및 반도체 기판(110)을 통하여 드레인 메탈(192)까지 흐르게 된다.
In this state, when a voltage of a predetermined value or more is applied to the gate metal (not shown) and a voltage is also applied between the source metal 191 and the drain metal 192, the source metal 191 in the drain metal 192. A certain amount of current flows to the side. That is, a channel is formed on the surface of the second conductive region 130 that is outside of the first conductive region 140 due to the voltage applied to the gate metal, so that electrons from the source metal 191 are transferred to the first conductive type. Flow through the region 140, the channel formed in the second conductive region 130, the epitaxial layer 120 (drift region), and the semiconductor substrate 110 flows to the drain metal 192.

도 2a는 싱글 P+ 프레임을 갖는 플랫 바텀 P- 웰 액티브 셀을 도시한 개략 평면도이고, 도 2b는 부분 확대 평면도이고, 도 2c는 부분 확대 단면도이다.FIG. 2A is a schematic plan view of a flat bottom P-well active cell having a single P + frame, FIG. 2B is a partially enlarged plan view, and FIG. 2C is a partially enlarged sectional view.

도 2a 내지 도 2c에 도시된 전력용 반도체 디바이스(200')는 도 1a 내지 도 1d에 도시된 전력용 반도체 디바이스(100')와 거의 동일하다. 다만, 제2도전형 영역(230)이 이중 깊이 형태가 아닌 플랫 바텀(flat bottom) 형태이다. 즉, 전반적으로 P-형 불순물이 주입된 영역의 대략 중앙에 P++형 불순물이 주입된 형태를 한다. 따라서, 도 2a에서 이중 깊이의 P+형 영역이 없기 때문에 도 1a와 달리 스트라이프 형태를 도시하지 않았다. 그러나, 나머지 구조는 도 1a에 도시된 전력용 반도체 디바이스(100')와 동일하다. 여기서, 제2도전형 메인 프레임은 도면 부호 251로, 제2도전형 서브 프레임은 도면 부호 252로 표시하였다.
The power semiconductor device 200 'shown in FIGS. 2A-2C is substantially the same as the power semiconductor device 100' shown in FIGS. 1A-1D. However, the second conductive region 230 is a flat bottom type rather than a double depth type. That is, the P ++ type impurity is implanted in the center of the region where the P-type impurity is generally injected. Therefore, unlike FIG. 1A, the stripe shape is not illustrated since there is no double-depth P + type region in FIG. 2A. However, the remaining structure is the same as the power semiconductor device 100 'shown in FIG. 1A. Here, the second conductive main frame is indicated by reference numeral 251 and the second conductive subframe is indicated by reference numeral 252.

대체로 1a 내지 도 1d, 그리고 도 2a 내지 도 2c에 도시된 전력용 반도체 디바이스(100',200')에는, 아발란치 브레이크 다운의 발생 위치가 게이트 전극(170)(폴리 실리콘)에 인접한 제2도전형 영역(130,230)의 모서리에서 주로 발생된다. 즉, 아발란치 전류가 제1도전형 영역(140)에 형성되는 저항층(RBE)를 통하여 소스 메탈(191)쪽으로 흐르게 된다. 이때, 저항층(RBE)의 전압이 제1도전형 영역(140)(N+ 소스 영역)과 제2도전형 영역(130,230)(P- 바디 영역)에 쇼트된 다이오드의 턴-온 전압을 초과하게 되면, 결국 다이오드가 활성화되어 NPN 기생 트랜지스터가 턴-온된다. 따라서, 소자 영역이 래치-업(latch-up)되고, 이에 따라 소자가 파괴된다.
In general, in the power semiconductor devices 100 'and 200' shown in FIGS. 1A to 1D and 2A to 2C, a position where an avalanche breakdown occurs is adjacent to the gate electrode 170 (polysilicon). It is mainly generated at the corners of the conductive regions 130 and 230. That is, the avalanche current flows toward the source metal 191 through the resistive layer R BE formed in the first conductive region 140. At this time, the voltage of the resistive layer R BE exceeds the turn-on voltage of the diode shorted to the first conductive region 140 (N + source region) and the second conductive region 130 and 230 (P-body region). This will eventually activate the diode, turning on the NPN parasitic transistor. Thus, the device region is latched up, thus destroying the device.

도 3a는 싱글 P+ 프레임을 갖는 이중 깊이의 P+ 액티브 셀을 도시한 개략 평면도이고, 도 3b는 부분 확대 평면도이고, 도 3c는 부분 확대 단면도이다. 여기서, 도 1a 내지 도 1d에 도시된 것과 동일한 구성에 대해서는 설명을 생략한다.3A is a schematic plan view of a dual depth P + active cell with a single P + frame, FIG. 3B is a partially enlarged plan view, and FIG. 3C is a partially enlarged sectional view. Here, the description of the same configuration as that shown in Figs. 1A to 1D is omitted.

도 3a 내지 도 3c에 도시된 바와 같이, 본 발명에 따른 전력용 반도체 디바이스(100)는 제2도전형 메인 프레임(151)이 제1도전형 에피텍셜층(120)의 둘레를 따라 깊이 방향으로 형성되고, 또한 사각 라인 형태로 형성되어 있다. 더불어, 제2도전형 서브 프레임(152a)은 상기 메인 프레임(151)의 중앙을 따라 깊이 방향으로 형성되고, 또한 상호간 이격된 다수의 라인 형태로 형성되어 있다. 즉, 상기 서브 프레임(152a)은 대략 섬 형태로 형성되어 있으며, 상기 서브 프레임(152a)과 서브 프레임(152a)의 사이에는 제1도전형 에피텍셜층(120)이 형성되어 있다. 물론, 상기 에피텍셜층(120) 및 서브 프레임(152a)에는 산화막(160) 및 게이트 전극(170)이 순차적으로 형성되어 있다. 즉, 도 1a 내지 도 1d에 도시된 반도체 장치(100')에서는 서브 프레임(152)이 하나의 라인 형태로 형성되어 있으나, 본 발명에 따른 전력용 반도체 디바이스(100)에서는 서브 프레임(152a)이 다수의 이격된 라인 형태로 형성되어 있다.As shown in FIGS. 3A to 3C, in the power semiconductor device 100 according to the present invention, the second conductive main frame 151 is disposed in the depth direction along the circumference of the first conductive epitaxial layer 120. It is formed in the form of a square line. In addition, the second conductive subframe 152a is formed in the depth direction along the center of the main frame 151 and is formed in the form of a plurality of lines spaced apart from each other. That is, the subframe 152a is formed in an approximately island shape, and a first conductive epitaxial layer 120 is formed between the subframe 152a and the subframe 152a. Of course, the oxide layer 160 and the gate electrode 170 are sequentially formed in the epitaxial layer 120 and the subframe 152a. That is, in the semiconductor device 100 ′ shown in FIGS. 1A to 1D, the subframe 152 is formed in a single line shape. However, in the power semiconductor device 100 according to the present invention, the subframe 152a may be formed. It is formed in the form of a plurality of spaced lines.

또한, 상기 각각 분리된 서브 프레임(152a)으로부터 메인 프레임(151)까지는 제2도전형 영역(130a)이 형성되어 있다. 여기서, 상기 제2도전형 영역(130a)은 P- 영역과 P+ 영역을 갖는 이중 깊이 형태일 수 있다.In addition, a second conductive region 130a is formed from each of the separated subframes 152a to the main frame 151. Here, the second conductive region 130a may have a double depth form having a P− region and a P + region.

더불어, 상기 제2도전형 영역(130a)에는 상기 서브 프레임(152a)으로부터 연결되지 않고 이격 및 분리되어 제1도전형 영역(140a)이 형성되어 있다. 즉, 도 1a 내지 도 1d에 도시된 반도체 장치(100')에서는 제1도전형 영역(140)이 서브 프레임(152)에 연결된 구조였으나, 여기서는 제2도전형 영역(140a)이 상기 서브 프레임(152a)으로부터 분리 및 이격되어 형성된 구조이다.In addition, the first conductive region 140a is formed in the second conductive region 130a by being separated from and separated from the subframe 152a. That is, in the semiconductor device 100 ′ shown in FIGS. 1A to 1D, the first conductive region 140 is connected to the subframe 152, but the second conductive region 140a is the subframe ( 152a) is formed separately from and spaced apart.

이와 같이 하여, 상기 서로 이격 및 분리되어 형성된 제2도전형의 서브 프레임(152a)은, 도 3c에 도시된 바와 같이, 에피텍셜층(120)과 자연스럽게 실린더리컬 정션이 아닌 스페리컬 정션을 이루게 된다. 따라서, 상기 스페리컬 정션 영역에서 전계 집중 현상이 상대적으로 더 잘 일어나게 되고, 이에 따라 아발란치 브레이크 다운 현상이 제1도전형 영역(140a)(N+ 소스)이 아닌 상기 서브 프레임(152a)과 에피텍셜층(120) 사이의 스페리컬 정션 영역에서 잘 일어나게 된다. 이에 따라, 제1도전형 영역(140a) 및 제2도전 영역(130a)에서 형성되는 NPN 기생 트랜지스터의 턴-온을 막을 수 있고, 이에 따라 소자의 파괴 내량을 향상시킬 수 있다.In this way, the second conductive sub-frame 152a formed to be spaced apart from each other, as shown in FIG. 3C, naturally forms a spherical junction with the epitaxial layer 120 instead of the cylindrical junction. . Therefore, the electric field concentration phenomenon occurs relatively better in the spherical junction region, so that the avalanche breakdown phenomenon is not the first conductive region 140a (N + source) but the subframe 152a and epi. It occurs well in the spherical junction region between the medical layers 120. Accordingly, the turn-on of the NPN parasitic transistors formed in the first conductive region 140a and the second conductive region 130a can be prevented, thereby improving the breakdown resistance of the device.

더욱이, 상기 서브 프레임(152a)에는 제1도전형 영역(140a)(N+ 소스)이 형성되지 않고 분리 및 이격되어 있음으로써, 아발란치 전류가 소스 메탈(191)쪽으로 흐르기 더욱 어려운 구조이고, 따라서 소자의 파괴 내량이 더욱 향상된다.
Furthermore, since the first conductive region 140a (N + source) is not formed in the subframe 152a and is separated and spaced apart, the avalanche current is more difficult to flow toward the source metal 191, and thus The breakdown resistance of the device is further improved.

도 4a는 싱글 P+ 프레임을 갖는 플랫 바텀 P- 웰 액티브 셀을 도시한 개략 평면도이고, 도 4b는 부분 확대 평면도이고, 도 4c는 부분 확대 단면도이다.4A is a schematic plan view of a flat bottom P-well active cell with a single P + frame, FIG. 4B is a partially enlarged plan view, and FIG. 4C is a partially enlarged sectional view.

여기서, 도 2a 내지 도 2c에 도시된 것과 동일한 구성에 대해서는 설명을 생략한다.Here, the description of the same configuration as that shown in Figs. 2A to 2C is omitted.

도 4a 내지 도 4c에 도시된 바와 같이, 본 발명에 따른 전력용 반도체 디바이스(200)는 제2도전형 메인 프레임(251)이 제1도전형 에피텍셜층(120)의 둘레를 따라 깊이 방향으로 형성되고, 또한 사각 라인 형태로 형성되어 있다. 더불어, 제2도전형 서브 프레임(252a)은 상기 메인 프레임(251)의 중앙을 따라 깊이 방향으로 형성되고, 또한 상호간 이격된 다수의 라인 형태로 형성되어 있다. 즉, 상기 서브 프레임(252a)은 대략 섬 형태로 형성되어 있으며, 상기 서브 프레임(252a)과 서브 프레임(252a)의 사이에는 제1도전형 에피텍셜층(120)이 형성되어 있다. 물론, 상기 에피텍셜층(120) 및 서브 프레임(252a)에는 산화막(160) 및 게이트 전극(170)이 순차적으로 형성되어 있다. 즉, 도 1a 내지 도 1d에 도시된 반도체 장치(200')에서는 서브 프레임(252)이 하나의 라인 형태로 형성되어 있으나, 본 발명에 따른 전력용 반도체 디바이스(200)에서는 서브 프레임(252a)이 다수의 이격된 라인 형태로 형성되어 있다.As shown in FIGS. 4A to 4C, in the power semiconductor device 200 according to the present invention, the second conductive main frame 251 is formed in a depth direction along the circumference of the first conductive epitaxial layer 120. It is formed in the form of a square line. In addition, the second conductive subframe 252a is formed in the depth direction along the center of the main frame 251 and is formed in the form of a plurality of lines spaced apart from each other. That is, the subframe 252a is formed in an approximately island shape, and a first conductive epitaxial layer 120 is formed between the subframe 252a and the subframe 252a. Of course, the oxide layer 160 and the gate electrode 170 are sequentially formed in the epitaxial layer 120 and the subframe 252a. That is, in the semiconductor device 200 ′ shown in FIGS. 1A to 1D, the subframe 252 is formed in a single line shape. However, in the power semiconductor device 200 according to the present invention, the subframe 252a is formed in a single line shape. It is formed in the form of a plurality of spaced lines.

또한, 상기 각각 분리된 서브 프레임(252a)으로부터 메인 프레임(251)까지는 제2도전형 영역(230a)이 형성되어 있다. 여기서, 상기 제2도전형 영역(230a)은 P- 영역과 P++ 영역을 갖는 플랫 바텀 형태일 수 있다.In addition, a second conductive region 230a is formed from each of the separated subframes 252a to the main frame 251. The second conductive region 230a may have a flat bottom shape having a P- region and a P ++ region.

더불어, 상기 제2도전형 영역(230a)에는 상기 서브 프레임(152a)으로부터 연결되지 않고 이격 및 분리되어 제1도전형 영역(240a)이 형성되어 있다. 즉, 도 2a 내지 도 2c에 도시된 반도체 장치(200')에서는 제1도전형 영역(140)이 서브 프레임(152)에 연결된 구조였으나, 여기서는 제2도전형 영역(240a)이 상기 서브 프레임(252a)으로부터 분리 및 이격되어 형성된 구조이다.In addition, the first conductive region 240a is formed in the second conductive region 230a by being separated from and separated from the subframe 152a. That is, in the semiconductor device 200 ′ shown in FIGS. 2A to 2C, the first conductive region 140 is connected to the subframe 152, but the second conductive region 240a is the subframe ( 252a) separated from and spaced apart.

이와 같이 하여, 상기 서로 이격 및 분리되어 형성된 제2도전형의 서브 프레임(252a)은 에피텍셜층(120)과 자연스럽게 실린더리컬 정션이 아닌 스페리컬 정션을 이루게 된다. 따라서, 상기 스페리컬 정션 영역에서 전계 집중 현상이 상대적으로 더 잘 일어나게 되고, 이에 따라 아발란치 브레이크 다운 현상이 제1도전형 영역(240a)(N+ 소스)이 아닌 상기 서브 프레임(252a)과 에피텍셜층(120) 사이의 스페리컬 정션 영역에서 잘 일어나게 된다. 이에 따라, 제1도전형 영역(240a) 및 제2도전 영역(230a)에서 형성되는 NPN 기생 트랜지스터의 턴-온을 막을 수 있고, 이에 따라 소자의 파괴 내량을 향상시킬 수 있다.As such, the second conductive sub-frame 252a formed to be spaced apart from each other is naturally formed with the epitaxial layer 120 instead of the spherical junction with the epitaxial layer 120. Therefore, the electric field concentration phenomenon occurs relatively better in the spherical junction region, so that the avalanche breakdown phenomenon is not the first conductive region 240a (N + source) but the subframe 252a and epi. It occurs well in the spherical junction region between the medical layers 120. As a result, turn-on of the NPN parasitic transistors formed in the first conductive region 240a and the second conductive region 230a can be prevented, thereby improving the breakdown resistance of the device.

더욱이, 상기 서브 프레임(252a)에는 제1도전형 영역(240a)(N+ 소스)이 형성되지 않고 분리 및 이격되어 있음으로써, 아발란치 전류가 소스 메탈(191)쪽으로 흐르기 더욱 어려운 구조이고, 따라서 소자의 파괴 내량이 더욱 향상된다.
Furthermore, since the first conductive region 240a (N + source) is not formed in the subframe 252a and is separated and spaced apart from each other, the avalanche current is more difficult to flow toward the source metal 191. The breakdown resistance of the device is further improved.

도 5는 싱글 P+ 프레임을 갖는 플랫 바텀 P- 웰 액티브 셀을 도시한 다른 개략 평면도이다.5 is another schematic plan view showing a flat bottom P-well active cell with a single P + frame.

도 5에 도시된 바와 같이, 본 발명에 따른 전력용 반도체 디바이스(300)는 제2도전형 메인 프레임(351)이 제1도전형 에피텍셜층(120)의 둘레를 따라 깊이 방향으로 형성되고, 또한 사각 라인 형태로 형성되어 있다. 더불어, 상기 제2도전형 메인 프레임(351)의 내측에는 대략 동일 거리 이격되고 상호간 수평을 이루는 2개의 제2도전형 서브 프레임(352a, 352b)이 형성되어 있다. 여기서, 제2도전형 메인 프레임(351)과 제2도전형 서브 프레임(352a) 사이의 거리 L1, 제2도전형 서브 프레임(352a,352b) 사이의 거리 L2, 그리고 제2도전형 서브 프레임(352b)과 제2도전형 메인 프레임(351) 사이의 거리 L3는 모두 동일하다. 더불어, 도면에서는 두개의 제2도전형 서브 프레임(352a, 352b)이 도시되어 있으나, 이러한 갯수로 본 발명이 한정되는 것은 아니다. 물론, 상기 제2도전형의 서브 프레임(352a,352b)은 각각 분리 및 이격되어 형성되어 있으며, 따라서 에피텍셜층(120)과 실린더리컬 정션이 아닌 스페리컬 정션들을 이루게 된다. 따라서, 상기 스페리컬 정션 영역에서 전계 집중 현상이 상대적으로 더 잘 일어나게 되고, 이에 따라 아발란치 브레이크 다운 현상이 제1도전형 영역(240a)(N+ 소스)이 아닌 상기 서브 프레임(352a,352b)과 에피텍셜층(120) 사이의 스페리컬 정션 영역에서 잘 일어나게 된다.As shown in FIG. 5, in the power semiconductor device 300 according to the present invention, a second conductive main frame 351 is formed in a depth direction along the circumference of the first conductive epitaxial layer 120, It is also formed in the form of a square line. In addition, two second conductive subframes 352a and 352b are formed at an inner side of the second conductive main frame 351 and are substantially equally spaced apart from each other and are horizontal to each other. Here, the distance L1 between the second conductive main frame 351 and the second conductive subframe 352a, the distance L2 between the second conductive subframes 352a and 352b, and the second conductive subframe ( The distance L3 between 352b) and the second conductive main frame 351 is the same. In addition, although two second conductive subframes 352a and 352b are shown in the drawing, the present invention is not limited to these numbers. Of course, the subframes 352a and 352b of the second conductive type are separated and spaced apart from each other, and thus, the epitaxial layer 120 and the spherical junctions are formed instead of the cylindrical junctions. Therefore, the electric field concentration phenomenon occurs relatively better in the spherical junction region, so that the avalanche breakdown phenomenon is not the first conductive region 240a (N + source) but the subframes 352a and 352b. And the spherical junction region between the epitaxial layer and the epitaxial layer 120.

이상에서 설명한 것은 본 발명에 따른 전력용 반도체 디바이스를 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.What has been described above is only one embodiment for implementing the power semiconductor device according to the present invention, and the present invention is not limited to the above-described embodiment, and as claimed in the following claims, the gist of the present invention Without departing from the technical spirit of the present invention to the extent that any person of ordinary skill in the art to which the present invention pertains various modifications can be made.

100,200,300; 전력용 반도체 디바이스
110; 제1도전형 반도체 기판 120; 제1도전형 에피텍셜층
130; 제2도전형 영역 140; 제1도전형 영역
151; 제2도전형 메인 프레임 152; 제2도전형 서브 프레임
160; 게이트 산화막 170; 게이트 전극
180; 절연막 191; 소스 메탈
192; 드레인 메탈100,200,300; Power semiconductor device
110; A first conductive semiconductor substrate 120; First conductive epitaxial layer
130; Second conductive region 140; 1st conductivity type area
151; A second conductive main frame 152; Second conductive subframe
160; A gate oxide film 170; Gate electrode
180; Insulating film 191; Source metal
192; Drain metal

Claims (8)

제1도전형 반도체 기판에 형성된 제1도전형 에피텍셜층;
상기 에피텍셜층의 둘레를 따라 깊이 방향으로 형성되고, 사각 라인 형태를 하는 제2도전형 메인 프레임;
상기 메인 프레임의 중앙을 따라 깊이 방향으로 형성되고, 상호간 이격된 적어도 한 라인 형태를 하는 제2도전형 서브 프레임; 및
상기 서브 프레임을 중심으로, 상기 서브 프레임과 상기 메인 프레임 사이의 영역에 형성된 다수의 소자 영역을 포함하여 이루어진 것을 특징으로 하는 전력용 반도체 디바이스.A first conductive epitaxial layer formed on the first conductive semiconductor substrate;
A second conductive main frame formed in a depth direction along the circumference of the epitaxial layer and having a rectangular line shape;
A second conductive subframe formed along a center of the main frame in a depth direction and having at least one line shape spaced apart from each other; And
And a plurality of device regions formed in an area between the subframe and the main frame with respect to the subframe. 제 1 항에 있어서,
상기 소자 영역은
상기 메인 프레임으로부터 상기 서브 프레임까지 깊이 방향으로 형성된 다수의 제2도전형 영역;
상기 각각의 제2도전형 영역에서 깊이 방향으로 서로 이격되어 형성된 다수의 제1도전형 영역;
상기 에피텍셜층의 표면으로서 서로 이격된 제2도전형 영역에 걸쳐 형성된 게이트 산화막;
상기 게이트 산화막 위에 형성된 게이트 전극;
상기 게이트 전극을 덮는 절연막;
상기 절연막을 통해 노출된 상기 제1,2도전형 영역에 증착된 소스 메탈; 및
상기 반도체 기판의 저면에 증착된 드레인 메탈을 포함하여 이루어진 것을 특징으로 하는 전력용 반도체 디바이스.The method of claim 1,
The device region is
A plurality of second conductive regions formed in the depth direction from the main frame to the subframe;
A plurality of first conductive regions spaced apart from each other in a depth direction in each of the second conductive region;
A gate oxide film formed over a second conductive region spaced apart from each other as a surface of the epitaxial layer;
A gate electrode formed on the gate oxide film;
An insulating layer covering the gate electrode;
A source metal deposited in the first and second conductive regions exposed through the insulating layer; And
A power semiconductor device comprising a drain metal deposited on the bottom surface of the semiconductor substrate. 제 2 항에 있어서,
상기 제1도전형 영역은 상기 서브 프레임으로부터 이격되어 형성된 것을 특징으로 하는 전력용 반도체 디바이스.The method of claim 2,
And the first conductive region is spaced apart from the subframe. 제 1 항에 있어서,
상기 서로 이격된 서브 프레임은 상기 에피텍셜층과 스페리컬 정션 구조를 이루는 것을 특징으로 하는 전력용 반도체 디바이스.The method of claim 1,
The subframes spaced apart from each other form a spherical junction structure with the epitaxial layer. 제 2 항에 있어서,
상기 제2도전형 영역은 P- 영역과 P+ 영역의 이중 깊이로 형성된 것을 특징으로 하는 전력용 반도체 디바이스.The method of claim 2,
And the second conductive region has a double depth of a P- region and a P + region. 제 2 항에 있어서,
상기 제2도전형 영역은 P- 영역의 내측에 P++ 영역을 갖는 플랫 바텀 형태인 것을 특징으로 하는 전력용 반도체 디바이스.The method of claim 2,
And the second conductive region has a flat bottom shape having a P ++ region inside the P- region. 제 1 항에 있어서,
아발란치 브레이크 다운 현상은 상기 서브 프레임과 상기 에피텍셜층의 정션에서 발생됨을 특징으로 하는 전력용 반도체 디바이스.The method of claim 1,
An avalanche breakdown phenomenon occurs at the junction of the subframe and the epitaxial layer. 제 3 항에 있어서,
아발란치 브레이크 다운 현상은 상기 제1도전형 영역이 형성되지 않은 서브 프레임과 에피텍셜층의 정션에서 발생됨을 특징으로 하는 전력용 반도체 디바이스.The method of claim 3, wherein
The avalanche breakdown phenomenon occurs at the junction of the subframe and epitaxial layer in which the first conductive region is not formed.
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