KR20120025179A - A cdr circuit having improved jitter characteristics by using a bang-bang phase detector - Google Patents

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Abstract

PURPOSE: A clock data recovery circuit having an improved jitter character using a bang-bang phase detector is provided to improve effectiveness using a bang-bang phase detector having an improved jitter character. CONSTITUTION: A bang-bang phase detector comprises an edge detector for detecting edges from input data and a decision circuit connected to the output end of the edge detector. The decision circuit determines advance or lag state of a clock compared with the input data. The edge detector comprises 2 flip-flops and an AND gate. The flip-flops maintain first stable state before input for determining the second stable state. The decision circuit comprises two latches registered in the time for registering a resistor, a counter, and digital information on a data signal bus on disable time.

Description

뱅뱅 위상 검출기를 이용한 향상된 지터 특성을 갖는 클록 데이터 복원 회로{A CDR CIRCUIT HAVING IMPROVED JITTER CHARACTERISTICS BY USING A BANG-BANG PHASE DETECTOR}A CIRCUIT HAVING IMPROVED JITTER CHARACTERISTICS BY USING A BANG-BANG PHASE DETECTOR with Improved Jitter Characteristics Using a Bang Bang Phase Detector

본 발명은 뱅뱅 위상 검출기를 이용한 향상된 지터 특성을 갖는 클록 데이터 복원 회로에 관한 것으로서, 특히 알렉산더 위상검출기(Alexander Phase Detector)에 비하여 향상된 지터(jitter) 특성, 전력 소비량 절감, 칩 면적 감소와 같은 효과를 누릴 수 있어 매우 효율적인 뱅뱅 위상 검출기를 이용한 향상된 지터 특성을 갖는 클록 데이터 복원 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a clock data recovery circuit having an improved jitter characteristic using a bang bang phase detector. In particular, the present invention provides effects such as improved jitter characteristic, reduced power consumption, and reduced chip area compared to an Alexander phase detector. The present invention relates to a clock data recovery circuit with improved jitter using a highly efficient bang bang phase detector.

통신시스템에서 데이터 전송이 고속으로 이루어지면서, 하드웨어의 복잡성, 전력소모, 가격 등의 이유로 클록을 제외한 데이터만 수신단으로 보내는 방식이 사용되어지고 있다. 따라서 고속으로 수신된 데이터에서 클록 신호를 추출하는 것이 필요하며, 추출된 클록을 이용하여 데이터를 복원하는 클록 데이터 복원회로(CDR)에 관한 연구가 활발히 이루어지고 있다.
As data transmission is performed at a high speed in a communication system, a method of sending only data except a clock to a receiver is used due to hardware complexity, power consumption, and price. Therefore, it is necessary to extract a clock signal from data received at high speed, and research on a clock data recovery circuit (CDR) for restoring data using the extracted clock has been actively conducted.

이러한 클록 데이터 복원회로는 이더넷 수신기(Ethernet Receivers), 디스크 드라이브 읽기 쓰기 채널(disk drive read and write channels), 디지털 모바일 수신기(digital mobile receivers)와 같이 데이터에서 정확한 타이밍 정보를 추출하기 위한 고속 인터페이스 시스템에서 널리 사용된다.
Such clock data recovery circuits are used in high-speed interface systems for extracting accurate timing information from data such as Ethernet receivers, disk drive read and write channels, and digital mobile receivers. Widely used.

이와 같이 널리 사용되는 일반적인 클록 데이터 복원회로에는 주로 알렉산더 위상검출기(Alexander Phase Detector, Alexander PD)가 사용되는데, 알렉산더 위상검출기의 경우 지터 특성이 떨어지고 전력 소비량이 크며 칩 면적을 많이 차지한다는 문제점이 있다.Alexander Phase Detector (Alexander Phase Detector) is mainly used for such a widely used clock data recovery circuit. Alexander Phase Detector has a problem in that the jitter characteristic is poor, power consumption is high, and occupies a large chip area.

본 발명은 기존에 제안된 방법들의 상기와 같은 문제점들을 해결하기 위해 제안된 것으로서, 알렉산더 위상검출기에 비하여 Up/Down 신호를 줄임으로써 전력 소비량을 절감하며, 향상된 지터 특성을 갖는 뱅뱅 위상검출기(Bang-Bang Phase Detector, Bang-Bang PD)를 사용하기 때문에, 효율성을 향상시킬 수 있는 뱅뱅 위상 검출기를 이용한 향상된 지터 특성을 갖는 클록 데이터 복원 회로를 제공하는 것을 그 목적으로 한다.The present invention has been proposed to solve the above problems of the conventionally proposed methods, and reduces the power consumption by reducing the up / down signals as compared to the Alexander phase detector, and has a bang-bang phase detector having improved jitter characteristics. Because Bang Phase Detector (Bang-Bang PD) is used, it aims to provide a clock data recovery circuit having an improved jitter characteristic using a bang bang phase detector that can improve efficiency.

상기한 목적을 달성하기 위한 본 발명의 특징에 따른, 뱅뱅 위상 검출기를 이용한 향상된 지터 특성을 갖는 클록 데이터 복원 회로는,According to an aspect of the present invention for achieving the above object, a clock data recovery circuit having an improved jitter characteristic using a bang bang phase detector,

입력 데이터에서 에지를 검출하는 에지 검출기(Edge Detector) 및 에지 검출기의 출력단에 연결되며 클록이 상기 입력 데이터에 비하여 앞서는지 또는 뒤떨어지는지에 대해 결정하는 결정 회로(Decision Circuit)를 포함하는 뱅뱅 위상검출기(Bang-Bang Phase Detector)로 구성되되,A bang bang phase detector comprising an edge detector for detecting an edge in input data and a decision circuit connected to an output of the edge detector and determining whether a clock is ahead or behind the input data. Bang-Bang Phase Detector)

상기 에지 검출기는, 2개의 안정 상태가 있을 때 제1 안정 상태를 정하는 입력이 인가되면 이어서 제2 안정 상태를 정하는 입력이 인가되기까지 상기 제1 안정 상태를 유지하는 2개의 플립플롭(Flip-Flop) 및 모든 입력에 신호가 들어올 때에만 출력 신호가 나타나도록 구성된 논리소자인 AND 게이트를 포함하며,The edge detector includes two flip-flops that maintain the first stable state when an input for defining a first stable state is applied when there are two stable states, and then an input for defining a second stable state is applied thereto. ) And an AND gate, which is a logic element configured to show an output signal only when a signal is input to all inputs.

상기 결정 회로는, 시간적으로 변화하는 레지스터 및 카운터, 데이터 신호 버스 상의 디지털 정보를 원하는 시각에 판독하여 등록하는 2개의 래치(Latch)를 포함하는 것을 그 구성상의 특징으로 한다.
The decision circuit is characterized in that it comprises two latches for reading and registering digital information on a data signal bus at registers and counters that change over time at desired times.

바람직하게는, 상기 플립플롭은,Preferably, the flip-flop,

하나의 입력 단자를 가지며, 클록 펄스(Clock Pulse)가 인가되었을 때 입력 신호가 1이면 1로, 0이면 0으로 출력되는 데이터 플립플롭(Data Flip-Flop, D Flip-Flop)일 수 있다.
It may be a data flip-flop (D flip-flop) having one input terminal and outputting a 1 when the clock signal is applied and a 0 when the clock signal is applied.

바람직하게는, 상기 에지 검출기 및 상기 결정 회로는,Preferably, the edge detector and the determination circuit,

상기 플립플롭 및 상기 래치가 다른 전자 회로와 서로 연관해서 동작할 수 있도록 하는 클록단자(CLK)를 더 포함할 수 있다.
The flip-flop and the latch may further include a clock terminal CLK to operate in association with another electronic circuit.

바람직하게는,Preferably,

상기 뱅뱅 위상검출기의 Up/Down 신호를 전류 신호로 변환하여 루프 필터에 공급하는 전하 펌프(Charge Pump, CP);A charge pump (CP) for converting an up / down signal of the bang-bang phase detector into a current signal and supplying it to a loop filter;

상기 전하 펌프를 통해 출력된 전류를 전압으로 바꾸어 전압 제어 발진기의 제어신호로 사용할 수 있게 하며, 입력에 포함되어 있는 잡음을 저역 통과 필터링하는 루프 필터(Loop Filter); 및A loop filter for converting a current output through the charge pump into a voltage to be used as a control signal of a voltage controlled oscillator and performing low pass filtering of noise included in an input; And

전압의 입력신호를 주파수 제어신호로써 입력받아 제어신호에 해당하는 일정한 주파수를 출력하는 전압 제어 발진기(Voltage Controlled Oscillator, VCO)를 더 포함할 수 있다.The apparatus may further include a voltage controlled oscillator (VCO) for receiving a voltage input signal as a frequency control signal and outputting a constant frequency corresponding to the control signal.

본 발명에서 제안하고 있는 뱅뱅 위상 검출기를 이용한 향상된 지터 특성을 갖는 클록 데이터 복원 회로에 따르면, 알렉산더 위상검출기에 비하여 Up/Down 신호를 줄임으로써 전력 소비량을 절감하며, 향상된 지터 특성을 갖는 뱅뱅 위상검출기(Bang-Bang Phase Detector, Bang-Bang PD)를 사용하기 때문에, 효율성을 향상시킬 수 있다.According to the clock data recovery circuit having the improved jitter characteristic using the bang bang phase detector proposed in the present invention, the power consumption is reduced by reducing the up / down signals as compared with the Alexander phase detector, and the bang bang phase detector having the improved jitter characteristic ( Since Bang-Bang Phase Detector and Bang-Bang PD) are used, efficiency can be improved.

도 1은 일반적인 위상검출기의 응답을 나타내는 도면.
도 2는 일반적인 클록 데이터 복원 회로에 사용되는 알렉산더 위상검출기의 블록도.
도 3은 본 발명의 일실시예에 따른 뱅뱅 위상 검출기를 이용한 향상된 지터 특성을 갖는 클록 데이터 복원 회로에 사용되는 뱅뱅 위상검출기의 블록도.
도 4는 본 발명의 일실시예에 따른 뱅뱅 위상 검출기를 이용한 향상된 지터 특성을 갖는 클록 데이터 복원 회로에 사용되는 뱅뱅 위상검출기의 early 클록과 late 클록에 대한 타이밍 다이어그램을 나타내는 도면.
도 5는 long run 데이터가 입력되었을 때 일반적인 클록 데이터 복원 회로에 사용되는 알렉산더 위상검출기의 early 클록과 late 클록에 대한 타이밍 다이어그램을 나타내는 도면.
도 6은 long run 데이터가 입력되었을 때 본 발명의 일실시예에 따른 뱅뱅 위상 검출기를 이용한 향상된 지터 특성을 갖는 클록 데이터 복원 회로에 사용되는 뱅뱅 위상검출기의 early 클록과 late 클록에 대한 타이밍 다이어그램을 나타내는 도면.
도 7은 본 발명의 일실시예에 따른 뱅뱅 위상 검출기를 이용한 향상된 지터 특성을 갖는 클록 데이터 복원 회로에 사용되는 전하 펌프의 회로도.
도 8은 본 발명의 일실시예에 따른 뱅뱅 위상 검출기를 이용한 향상된 지터 특성을 갖는 클록 데이터 복원 회로에 사용되는 전압 제어 발진기의 회로도.
도 9와 도 10은, 각각 알렉산더 위상검출기를 이용한 일반적인 클록 데이터 복원 회로의 다이어그램과 본 발명의 일실시예에 따른 뱅뱅 위상 검출기를 이용한 향상된 지터 특성을 갖는 클록 데이터 복원 회로의 다이어그램을 나타내는 도면.1 is a diagram showing a response of a general phase detector.
2 is a block diagram of an Alexander phase detector used in a typical clock data recovery circuit.
3 is a block diagram of a bang bang phase detector used in a clock data recovery circuit having improved jitter characteristics using a bang bang phase detector in accordance with an embodiment of the present invention.
4 is a timing diagram for early and late clocks of a bang bang phase detector used in a clock data recovery circuit having an improved jitter characteristic using a bang bang phase detector according to an embodiment of the present invention.
Fig. 5 is a diagram showing timing diagrams for early and late clocks of an Alexander phase detector used in a general clock data recovery circuit when long run data is input.
FIG. 6 is a timing diagram illustrating early and late clocks of a bang bang phase detector used in a clock data recovery circuit having an improved jitter characteristic using a bang bang phase detector according to an embodiment of the present invention when long run data is input. drawing.
7 is a circuit diagram of a charge pump used in a clock data recovery circuit having improved jitter characteristics using a bang bang phase detector according to an embodiment of the present invention.
8 is a circuit diagram of a voltage controlled oscillator used in a clock data recovery circuit having improved jitter characteristics using a bang bang phase detector according to an embodiment of the present invention.
9 and 10 each show a diagram of a general clock data recovery circuit using an Alexander phase detector and a diagram of a clock data recovery circuit with improved jitter characteristics using a bang bang phase detector according to one embodiment of the invention.

이하에서는 첨부된 도면을 참조하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 바람직한 실시예를 상세히 설명한다. 다만, 본 발명의 바람직한 실시예를 상세하게 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다. 또한, 유사한 기능 및 작용을 하는 부분에 대해서는 도면 전체에 걸쳐 동일 또는 유사한 부호를 사용한다.
Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily carry out the present invention. However, in describing the preferred embodiment of the present invention in detail, if it is determined that the detailed description of the related known function or configuration may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted. The same or similar reference numerals are used throughout the drawings for portions having similar functions and functions.

덧붙여, 명세서 전체에서, 어떤 부분이 다른 부분과 ‘연결’되어 있다고 할 때, 이는 ‘직접적으로 연결’되어 있는 경우뿐만 아니라, 그 중간에 다른 소자를 사이에 두고 ‘간접적으로 연결’되어 있는 경우도 포함한다. 또한, 어떤 구성요소를 ‘포함’한다는 것은, 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
In addition, throughout the specification, when a part is 'connected' to another part, it is not only 'directly connected' but also 'indirectly connected' with another element in between. Include. In addition, the term 'comprising' of an element means that the element may further include other elements, not to exclude other elements unless specifically stated otherwise.

도 1은 일반적인 위상검출기의 응답을 나타내는 도면이다. 일반적인 위상검출기는, 출력하는 수정 정보(correction information)에 따라 두 가지 타입(2차(binary)와 1차(linear))으로 분류된다. 2차 위상검출기는 리타임된 클록(retimed clock)이 데이터 신호보다 앞서는지, 또는 뒤처지는지에 대한 정보만을 출력한다. 1차 위상검출기와의 차이점은, 도 1에 도시된 바와 같이 위상 에러의 크기에 비례한다는 점이다.
1 is a diagram illustrating a response of a general phase detector. General phase detectors are classified into two types (binary and linear) according to output correction information. The secondary phase detector only outputs information about whether the retimed clock is ahead or behind the data signal. The difference from the primary phase detector is that it is proportional to the magnitude of the phase error as shown in FIG.

도 2는 일반적인 클록 데이터 복원 회로에 사용되는 알렉산더 위상검출기의 블록도이다. 알렉산더 위상검출기(100)는 멀티-Gb/s 클록 데이터 복원 회로(Clock Data Recovery Circuit, CDR Circuit)에서 가장 흔하게 사용되는 2차 위상검출기로서, 데이터 변이(data transition) 이후의 수정 정보(correction information)를 전하 펌프(Charge Pump)에 전달하며, 입력 데이터의 패턴에 많은 유연성을 허용한다는 특징이 있다.
2 is a block diagram of an Alexander phase detector used in a general clock data recovery circuit. The Alexander phase detector 100 is a secondary phase detector most commonly used in a multi-Gb / s clock data recovery circuit (CDR circuit), and is a correction information after a data transition. It delivers to the charge pump and allows a great deal of flexibility in the pattern of the input data.

도 2에 도시된 바와 같이, 일반적인 클록 데이터 복원 회로에 사용되는 알렉산더 위상검출기(100)는, 4개의 D 플립플롭(D Flip-Flop)과 2개의 XOR 게이트를 포함하여 구성된다. 4개의 D 플립플롭은 3개의 포인트에서 데이터 신호를 샘플링하기 위하여 사용된다. 구체적으로 상단의 두 D 플립플롭인 Flip-Flop 1과 Flip-Flop 2는 클록단자(CLK)의 상승 에지(rising edge)에서의 입력 데이터를 샘플링하고 각각 Q1과 Q2를 출력하며, 하단의 두 D 플립플롭인 Flip-Flop 3과 Flip-Flop 4는 데이터 샘플을 클록 반주기만큼 지연시키며 Q4를 출력한다. 2개의 XOR 게이트는 데이터 샘플들을 이용하여 데이터 신호가 클록 신호보다 앞서는지 또는 뒤처지는지를 판단한다.
As shown in FIG. 2, the Alexander phase detector 100 used in a general clock data recovery circuit includes four D flip-flops and two XOR gates. Four D flip-flops are used to sample the data signal at three points. Specifically, the top two D flip-flops, Flip-Flop 1 and Flip-Flop 2, sample the input data at the rising edge of the clock terminal CLK and output Q1 and Q2, respectively, and the bottom two D Flip-flops Flip-Flop 3 and Flip-Flop 4 output Q4 with a delay of half a clock cycle. The two XOR gates use the data samples to determine whether the data signal is ahead or behind the clock signal.

이와 같이 일반적인 클록 데이터 복원 회로에 사용되는 알렉산더 위상검출기(100)는 3개의 데이터 샘플들(Q1, Q2, Q4)을 샘플링하기 위하여 3개의 연속적인 클록 에지를 활용한다. 이 데이터 샘플들은 데이터 변이가 나타났는지를 판단하거나 클록 신호와 입력 데이터의 선후 관계를 판단하는데 사용된다.
As such, the Alexander phase detector 100 used in a general clock data recovery circuit utilizes three consecutive clock edges to sample three data samples Q1, Q2, and Q4. These data samples are used to determine if a data variation has occurred or to determine the relationship between the clock signal and the input data.

비록 알렉산더 위상검출기(100)가 고속으로 작동하기에 적합하다고 하더라도, 뱅뱅 특징의 2차 위상검출기는 동일한 특징을 갖는 1차 위상검출기에 비하여 전압 펌프의 높은 사용량을 수반하므로, 클록 데이터 복원 회로가 lock 상태이더라도 전압 제어 발진기(Voltage Controlled Oscillator, VCO)(도 8의 400)의 제어 라인(control line)에서 상당한 리플(ripple)을 발생시킨다.
Although the Alexander phase detector 100 is suitable for high speed operation, the bang-bang secondary phase detector involves a higher usage of the voltage pump than the primary phase detector having the same characteristics, so that the clock data recovery circuit is locked. Even in the state, significant ripple is generated in the control line of the voltage controlled oscillator (VCO) (400 in FIG. 8).

이 리플은 전압 제어 발진기(도 8의 400)의 출력에서 지터로 변화하며, 지터 클록은 연속적인 1과 0들이 무작위 시퀀스로 클록 데이터 복원 회로에 입력될 경우 더욱 악화된다. 결과적으로 클록 데이터 복원 회로의 지터 클록은 복원된 데이터 신호를 불안정하게 만들 수 있다는 문제점이 있다.
This ripple changes to jitter at the output of the voltage controlled oscillator (400 in FIG. 8), and the jitter clock gets worse when successive ones and zeros are input to the clock data recovery circuit in a random sequence. As a result, there is a problem that the jitter clock of the clock data recovery circuit may make the recovered data signal unstable.

도 3은 본 발명의 일실시예에 따른 뱅뱅 위상 검출기를 이용한 향상된 지터 특성을 갖는 클록 데이터 복원 회로에 사용되는 뱅뱅 위상검출기의 블록도이다. 도 3에 도시된 바와 같이, 본 발명의 일실시예에 따른 뱅뱅 위상 검출기를 이용한 향상된 지터 특성을 갖는 클록 데이터 복원 회로에 사용되는 뱅뱅 위상검출기(Bang-Bang Phase Detector)(200)는, 입력 데이터에서 에지를 검출하는 에지 검출기(Edge Detector) 및 에지 검출기의 출력단에 연결되며 클록이 입력 데이터에 비하여 앞서는지 또는 뒤떨어지는지에 대해 결정하는 결정 회로(Decision Circuit)를 포함하는 뱅뱅 위상검출기(Bang-Bang Phase Detector)(200)로 구성될 수 있다.
3 is a block diagram of a bang bang phase detector used in a clock data recovery circuit having an improved jitter characteristic using a bang bang phase detector according to an embodiment of the present invention. As shown in FIG. 3, a bang-bang phase detector 200 used in a clock data recovery circuit having an improved jitter characteristic using a bang bang phase detector according to an embodiment of the present invention may include input data. Bang-Bang, which includes an edge detector for detecting an edge at and an output circuit of the edge detector and a decision circuit for determining whether the clock is ahead or behind the input data. Phase Detector) 200 may be configured.

이때 에지 검출기는, 2개의 안정 상태가 있을 때 제1 안정 상태를 정하는 입력이 인가되면 이어서 제2 안정 상태를 정하는 입력이 인가되기까지 제1 안정 상태를 유지하는 2개의 플립플롭(Flip-Flop) 및 모든 입력에 신호가 들어올 때에만 출력 신호가 나타나도록 구성된 논리소자인 AND 게이트를 포함하며, 플립플롭은 하나의 입력 단자를 가지며, 클록 펄스(Clock Pulse)가 인가되었을 때 입력 신호가 1이면 1로, 0이면 0으로 출력되는 데이터 플립플롭(Data Flip-Flop, D Flip-Flop)일 수 있다.
In this case, the edge detector includes two flip-flops that maintain the first stable state when an input for defining a first stable state is applied when there are two stable states. And an AND gate, which is a logic element configured to display an output signal only when a signal is input to all inputs. The flip-flop has one input terminal, and 1 when the input signal is 1 when a clock pulse is applied. For example, if it is 0, it may be a data flip-flop (D flip-flop) output as 0.

결정 회로는, 시간적으로 변화하는 레지스터 및 카운터, 데이터 신호 버스 상의 디지털 정보를 원하는 시각에 판독하여 등록하는 2개의 래치(Latch)를 포함할 수 있으며, 에지 검출기 및 결정 회로는, 플립플롭 및 래치가 다른 전자 회로와 서로 연관해서 동작할 수 있도록 하는 클록단자(CLK)를 더 포함할 수 있다.
The decision circuit may include two latches for reading and registering digital information on the data signal bus at registers and counters that change in time, and at the desired time. The edge detector and decision circuit may include a flip-flop and a latch. It may further include a clock terminal (CLK) to operate in conjunction with other electronic circuits.

도 4는 본 발명의 일실시예에 따른 뱅뱅 위상 검출기를 이용한 향상된 지터 특성을 갖는 클록 데이터 복원 회로에 사용되는 뱅뱅 위상검출기의 early 클록과 late 클록에 대한 타이밍 다이어그램을 나타내는 도면이다. 도 4의 좌측에 도시된 바와 같이, 본 발명의 일실시예에 따른 뱅뱅 위상 검출기를 이용한 향상된 지터 특성을 갖는 클록 데이터 복원 회로에 사용되는 뱅뱅 위상검출기(200)에서, CLK가 high일 때 데이터 에지가 발생하면, 다음 CLK 반주기 동안 펄스 A는 high가 되고, 펄스 Y는 다음 CLK 한 주기 동안 high가 된다. 마찬가지로, 도 4의 우측에 도시된 바와 같이, 만약 CLK가 low인 경우 데이터 에지가 발생하면, 펄스 A는 CLK의 반주기 동안 high가 되고, 펄스 X는 CLK 한 주기 동안 high가 된다. 이러한 결과를 파악하여 볼 때, 펄스 X와 Y는 late 클록과 early 클록을 각각 나타내는 것을 알 수 있다.
4 is a diagram illustrating timing diagrams of early and late clocks of a bang bang phase detector used in a clock data recovery circuit having an improved jitter characteristic using a bang bang phase detector according to an embodiment of the present invention. As shown on the left of FIG. 4, in the bang bang phase detector 200 used in a clock data recovery circuit having an improved jitter characteristic using a bang bang phase detector according to an embodiment of the present invention, the data edge when CLK is high. Is generated, pulse A goes high for the next CLK half period, and pulse Y goes high for the next CLK period. Similarly, as shown on the right side of FIG. 4, if a data edge occurs when CLK is low, pulse A goes high for half a cycle of CLK and pulse X goes high for one cycle of CLK. From these results, it can be seen that pulses X and Y represent late clock and early clock, respectively.

도 4를 참조하여 볼 때, 본 발명의 일실시예에 따른 뱅뱅 위상 검출기를 이용한 향상된 지터 특성을 갖는 클록 데이터 복원 회로에 사용되는 뱅뱅 위상검출기(200)는, 출력 X와 Y의 펄스 대역폭이 알렉산더 위상검출기(100)보다 적게 나타난다는 점을 알 수 있다. 알렉산더 위상검출기(100)는 데이터 입력의 rising과 falling 에지에서 모두 출력 신호를 생성하는데 반해, 본 발명의 뱅뱅 위상검출기(200)는 둘 중 하나의 에지에서만 출력 신호를 생성하기 때문이다.
Referring to FIG. 4, the bang bang phase detector 200 used in a clock data recovery circuit having an improved jitter characteristic using a bang bang phase detector according to an embodiment of the present invention has a pulse bandwidth of output X and Y. It can be seen that less appears than the phase detector 100. This is because the Alexander phase detector 100 generates an output signal at both the rising and falling edges of the data input, whereas the bang bang phase detector 200 of the present invention generates the output signal only at one of the edges.

이러한 특성은 본 발명이 같은 조건, 같은 차지 펌프 전류(charge-pump current)일 때 지터를 줄일 수 있음을 알 수 있다. 종래의 클록 데이터 복원 회로에서 2차 위상검출기의 Bang-Bang 특성은 1차 위상검출기보다 더 많은 차지 펌프 동작을 야기하며, 클록 데이터 복원 회로가 lock 상태에서 동작할 때 전압 제어 발진기(도 8의 400)의 제어 입력 라인에 상당한 리플(ripple)을 야기한다. 그러나 본 발명에 사용된 뱅뱅 위상검출기(200)는, 하나의 에지에서만 검출하는 알고리즘을 사용하므로, 본 발명은 lock 상태에 있을 때 전압 제어 발진기(도 8의 400)의 리플을 줄일 수 있으며, 지터를 줄이고 더 적은 지터의 데이터를 복원할 수 있다는 장점이 있다.
It can be seen that this feature can reduce jitter under the same conditions and at the same charge-pump current. The Bang-Bang characteristic of the secondary phase detector in the conventional clock data recovery circuit causes more charge pump operation than the primary phase detector, and the voltage controlled oscillator (400 in FIG. 8 when the clock data recovery circuit operates in the locked state). Causes significant ripple in the control input line. However, since the bang bang phase detector 200 used in the present invention uses an algorithm for detecting only one edge, the present invention can reduce the ripple of the voltage controlled oscillator (400 in FIG. 8) when it is in the locked state, and the jitter This reduces the jitter and restores less jitter data.

또한, 본 발명은 long run 데이터가 입력으로 들어왔을 때, 종래의 클록 데이터 복원 회로에 비하여 더 좋은 지터 특성을 제공한다. 도 5는 long run 데이터가 입력되었을 때 일반적인 클록 데이터 복원 회로에 사용되는 알렉산더 위상검출기의 early 클록과 late 클록에 대한 타이밍 다이어그램을 나타내는 도면이다. 도 5에 도시된 바와 같이, 일반적인 클록 데이터 복원 회로에 사용되는 알렉산더 위상검출기(100)의 경우, 출력의 펄스 대역폭은 CLK의 한 주기와 같으며, 출력은 rising 에지와 falling 에지에서 총 두 번 발생한다.
In addition, the present invention provides better jitter characteristics than conventional clock data recovery circuits when long run data enters the input. FIG. 5 is a diagram illustrating a timing diagram of an early clock and a late clock of an Alexander phase detector used in a general clock data recovery circuit when long run data is input. As shown in FIG. 5, in the case of the Alexander phase detector 100 used in a general clock data recovery circuit, the pulse bandwidth of the output is equal to one period of CLK, and the output occurs twice at the rising edge and the falling edge. do.

도 6은 long run 데이터가 입력되었을 때 본 발명의 일실시예에 따른 뱅뱅 위상 검출기를 이용한 향상된 지터 특성을 갖는 클록 데이터 복원 회로에 사용되는 뱅뱅 위상검출기의 early 클록과 late 클록에 대한 타이밍 다이어그램을 나타내는 도면이다. 도 6에 도시된 바와 같이, 본 발명의 일실시예에 따른 뱅뱅 위상 검출기를 이용한 향상된 지터 특성을 갖는 클록 데이터 복원 회로에 사용되는 뱅뱅 위상검출기(200)의 경우, 출력 대역폭이 오직 CLK 한 주기와 같음을 알 수 있다. ternary 위상검출기(tri-state Phase Detector)는 long run 데이터가 입력되었을 때 루프필터(Loop Filter)로 차지(charge)나 방전(discharge) 시키지 않기 때문에 원하는 데이터 주파수에서 전류를 홀딩하게 된다. 따라서 본 발명은 long run 데이터의 경우에 대하여 강한 특성을 띄는 것을 확인할 수 있다.
FIG. 6 is a timing diagram illustrating early and late clocks of a bang bang phase detector used in a clock data recovery circuit having an improved jitter characteristic using a bang bang phase detector according to an embodiment of the present invention when long run data is input. Drawing. As shown in FIG. 6, in the case of the bang bang phase detector 200 used in the clock data recovery circuit having the improved jitter characteristic using the bang bang phase detector according to an embodiment of the present invention, the output bandwidth is only one CLK period. It can be seen that the same. The ternary tri-state phase detector does not charge or discharge the loop filter when the long run data is input, thus holding the current at a desired data frequency. Therefore, it can be seen that the present invention exhibits strong characteristics with respect to long run data.

본 발명의 일실시예에 따른 뱅뱅 위상 검출기를 이용한 향상된 지터 특성을 갖는 클록 데이터 복원 회로는, 전하 펌프(도 7의 300), 루프 필터(도시하지 않음), 전압 제어 발진기(도 8의 400)를 더 포함할 수 있다. 이하, 도 7 및 도 8을 참조하여 상세히 설명하도록 한다.
A clock data recovery circuit having an improved jitter characteristic using a bang bang phase detector according to an embodiment of the present invention includes a charge pump (300 in FIG. 7), a loop filter (not shown), and a voltage controlled oscillator (400 in FIG. 8). It may further include. Hereinafter, with reference to FIGS. 7 and 8 will be described in detail.

도 7은 본 발명의 일실시예에 따른 뱅뱅 위상 검출기를 이용한 향상된 지터 특성을 갖는 클록 데이터 복원 회로에 사용되는 전하 펌프의 회로도이다. 도 7에 도시된 바와 같이, 본 발명의 일실시예에 따른 뱅뱅 위상 검출기를 이용한 향상된 지터 특성을 갖는 클록 데이터 복원 회로에 사용되는 전하 펌프(Charge Pump, CP)(300)는, 뱅뱅 위상검출기(200)의 Up/Down 신호를 전류 신호로 변환하여 루프 필터에 공급한다. 이때, 전류 펌핑 주기 동안 전류 소스의 말단 전압을 고정하기 위하여 단일의 gain 버퍼가 사용되었으며, 이는 전하의 공유로 인하여 발생할 수 있는 결함을 최소화하기 위함이다.
7 is a circuit diagram of a charge pump used in a clock data recovery circuit having an improved jitter characteristic using a bang bang phase detector according to an embodiment of the present invention. As shown in FIG. 7, a charge pump (CP) 300 used in a clock data recovery circuit having an improved jitter characteristic using a bang bang phase detector according to an embodiment of the present invention may include a bang bang phase detector ( The Up / Down signal of 200) is converted into a current signal and supplied to the loop filter. In this case, a single gain buffer is used to fix the terminal voltage of the current source during the current pumping period, in order to minimize defects that may occur due to the sharing of charge.

전하 펌프(300)는 위상 주파수 검출기의 출력으로 만들어진, 시간 정보를 가지고 있는 Up/Down 신호를 루프 필터 내의 커패시터에 전위 정보로 바꾸어 주는 역할을 한다. Up 신호가 입력으로 들어와서 위쪽 전류 경로가 형성되면 부하 커패시터에 전하가 공급되어 제어전압이 높아진다. 반대로 Down 신호가 가해지면 아래쪽 전류원으로 경로가 열리게 되어 커패시터에 충전된 전하가 빠져나가기 때문에 제어전압이 낮아진다.
The charge pump 300 serves to convert the up / down signal having time information, which is made at the output of the phase frequency detector, into the potential information in the capacitor in the loop filter. When the Up signal enters the input and the upper current path is formed, charge is applied to the load capacitor to increase the control voltage. On the contrary, when the down signal is applied, the path is opened to the lower current source and the control voltage is lowered because the charge charged in the capacitor is released.

본 발명의 일실시예에 따른 뱅뱅 위상 검출기를 이용한 향상된 지터 특성을 갖는 클록 데이터 복원 회로에 사용되는 루프 필터(Loop Filter)는, 전하 펌프(300)를 통해 출력된 전류를 전압으로 바꾸어 전압 제어 발진기(도 8의 400)의 제어신호로 사용할 수 있게 하며, 입력에 포함되어 있는 잡음을 저역 통과 필터링한다. 루프 필터는 능동 필터(active filter)나 수동 필터(passive filter)를 사용할 수 있지만, 수동 필터가 바람직하다. 능동 필터의 능동 소자의 추가적인 사용은 위상 잡음, 복잡도(complexity) 그리고 비용을 증가시키기 때문이다. 그러나 전압 제어 발진기(도 8의 400)에서 요구되는 제어전압이 전하 펌프(300)를 통해 생성되는 전압보다 클 때에는 능동 필터를 사용하여야 한다. 더 높은 제어 전압이 전압 제어 발진기(도 8의 400)에 사용되면 전압 제어 발진기(도 8의 400)의 튜닝 범위가 넓어지거나 위상 잡음이 감소한다.
The loop filter used in a clock data recovery circuit having an improved jitter characteristic using a bang bang phase detector according to an embodiment of the present invention is a voltage controlled oscillator that converts a current output through the charge pump 300 into a voltage. It can be used as a control signal (400 in Figure 8), and the low-pass filtering the noise contained in the input. The loop filter may use an active filter or a passive filter, but a passive filter is preferable. Additional use of active elements in active filters increases phase noise, complexity and cost. However, an active filter should be used when the control voltage required by the voltage controlled oscillator 400 of FIG. 8 is greater than the voltage generated by the charge pump 300. If a higher control voltage is used for the voltage controlled oscillator (400 in FIG. 8), the tuning range of the voltage controlled oscillator (400 in FIG. 8) is widened or phase noise is reduced.

도 8은 본 발명의 일실시예에 따른 뱅뱅 위상 검출기를 이용한 향상된 지터 특성을 갖는 클록 데이터 복원 회로에 사용되는 전압 제어 발진기의 회로도이다. 도 8에 도시된 바와 같이, 본 발명의 일실시예에 따른 뱅뱅 위상 검출기를 이용한 향상된 지터 특성을 갖는 클록 데이터 복원 회로에 사용되는 전압 제어 발진기(Voltage Controlled Oscillator, VCO)(400)는, 전압의 입력신호를 주파수 제어신호로써 입력받아 제어신호에 해당하는 일정한 주파수를 출력한다. 이때 서로 다른 한 쌍의 부하는 PMOS로 형성될 수 있으며, 전압레벨의 변화에 따라서 출력되는 주파수의 값이 비례적으로 변화할 수 있다.
8 is a circuit diagram of a voltage controlled oscillator used in a clock data recovery circuit having improved jitter characteristics using a bang bang phase detector according to an embodiment of the present invention. As shown in FIG. 8, a voltage controlled oscillator (VCO) 400 used in a clock data recovery circuit having an improved jitter characteristic using a bang bang phase detector according to an embodiment of the present invention is a voltage control device. The input signal is input as a frequency control signal and outputs a constant frequency corresponding to the control signal. In this case, a pair of different loads may be formed of a PMOS, and the output frequency may change in proportion to the change in the voltage level.

전압 제어 발진기(400)는 중심주파수, 튜닝 범위, 튜닝 선형성, 파워소모, 잡음 등의 요소를 고려하여 설계한다. 전압 제어 발진기(400)의 입력 제어신호에 따라서 주파수가 최대에서 최소까지 변화할 때 제어전압에 따른 주파수의 변화가 선형적으로 변하도록 설계하는 것이 중요하다. 이는 선형적인 구간이 넓을수록 다양한 주파수를 더욱 좋은 성능으로 사용할 수 있기 때문이다.
The voltage controlled oscillator 400 is designed in consideration of factors such as center frequency, tuning range, tuning linearity, power consumption, and noise. It is important to design such that the change in frequency according to the control voltage changes linearly when the frequency changes from maximum to minimum according to the input control signal of the voltage controlled oscillator 400. This is because the wider the linear range, the better the various frequencies can be used.

도 9와 도 10은, 각각 알렉산더 위상검출기를 이용한 일반적인 클록 데이터 복원 회로의 다이어그램과 본 발명의 일실시예에 따른 뱅뱅 위상 검출기를 이용한 향상된 지터 특성을 갖는 클록 데이터 복원 회로의 다이어그램을 나타내는 도면이다. 표 1에 기재된 바와 같이 0.13㎛ CMOS 공정에서 전하 펌프(300), 루프 필터, 전압 제어 발진기(400)를 포함한 구성으로 실험하였다. 도 9 및 도 10에 비교하여 도시된 바와 같이 1Gbps에서, 알렉산더 위상검출기를 이용한 일반적인 클록 데이터 복원 회로의 지터는 57.31㎰이며, 본 발명의 지터는 5.726㎰인 것을 확인할 수 있다. 이러한 실험 결과는 본 발명이 종래의 알렉산더 위상검출기를 이용한 일반적인 클록 데이터 복원 회로보다 훨씬 향상된 지터 특성을 가짐을 보여준다.9 and 10 show diagrams of a general clock data recovery circuit using an Alexander phase detector and a diagram of a clock data recovery circuit having improved jitter characteristics using a bang bang phase detector according to an embodiment of the present invention. As described in Table 1, the experiment was conducted in a configuration including a charge pump 300, a loop filter, and a voltage controlled oscillator 400 in a 0.13 µm CMOS process. 9 and 10, at 1 Gbps, the jitter of a typical clock data recovery circuit using an Alexander phase detector is 57.31 Hz, and the jitter of the present invention is 5.726 Hz. These experimental results show that the present invention has much improved jitter than conventional clock data recovery circuit using a conventional Alexander phase detector.

ProcessProcess CMOS 0.13 CMOS 0.13 Supply voltageSupply voltage 1.2V1.2 V Data-rateData-rate 1Gbps1 Gbps Peak-to-Peak JitterPeak-to-Peak Jitter 57.31㎰57.31㎰ 5.726㎰5.726㎰ Lock timeLock time 3㎲3㎲ 5㎲5㎲ Power consumption
(CDR circuit)Power consumption
(CDR circuit) 4.993377㎽4.993377㎽ 4.691417㎽4.691417㎽ Phase DetectorPhase detector 0.609525㎽0.609525㎽ 0.304003㎽0.304003

또한 표 1에서 알 수 있듯 알렉산더 위상검출기를 이용한 일반적인 클록 데이터 복원 회로의 전력 소모량이 0.6095㎽인 반면 본 발명의 전력 소모량은 0.304㎽이므로, 본 발명은 전력 사용량을 대폭 절약할 수 있다는 효과가 있다.
In addition, as shown in Table 1, the power consumption of the general clock data recovery circuit using an Alexander phase detector is 0.6095 kW, whereas the power consumption of the present invention is 0.304 kW, and thus the present invention can significantly reduce power consumption.

이상 설명한 본 발명은 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에 의하여 다양한 변형이나 응용이 가능하며, 본 발명에 따른 기술적 사상의 범위는 아래의 특허청구범위에 의하여 정해져야 할 것이다.The present invention described above may be variously modified or applied by those skilled in the art, and the scope of the technical idea according to the present invention should be defined by the following claims.

100: 알렉산더 위상검출기 200: 뱅뱅 위상검출기
300: 전하 펌프 400: 전압 제어 발진기100: Alexander phase detector 200: Bang Bang phase detector
300: charge pump 400: voltage controlled oscillator

Claims (4)

입력 데이터에서 에지를 검출하는 에지 검출기(Edge Detector) 및 에지 검출기의 출력단에 연결되며 클록이 상기 입력 데이터에 비하여 앞서는지 또는 뒤떨어지는지에 대해 결정하는 결정 회로(Decision Circuit)를 포함하는 뱅뱅 위상검출기(Bang-Bang Phase Detector)로 구성되되,
상기 에지 검출기는, 2개의 안정 상태가 있을 때 제1 안정 상태를 정하는 입력이 인가되면 이어서 제2 안정 상태를 정하는 입력이 인가되기까지 상기 제1 안정 상태를 유지하는 2개의 플립플롭(Flip-Flop) 및 모든 입력에 신호가 들어올 때에만 출력 신호가 나타나도록 구성된 논리소자인 AND 게이트를 포함하며,
상기 결정 회로는, 시간적으로 변화하는 레지스터 및 카운터, 데이터 신호 버스상의 디지털 정보를 원하는 시각에 판독하여 등록하는 2개의 래치(Latch)를 포함하는 것을 특징으로 하는 뱅뱅 위상 검출기를 이용한 향상된 지터 특성을 갖는 클록 데이터 복원 회로.
A bang bang phase detector comprising an edge detector for detecting an edge in input data and a decision circuit connected to an output of the edge detector and determining whether a clock is ahead or behind the input data. Bang-Bang Phase Detector)
The edge detector includes two flip-flops that maintain the first stable state when an input for defining a first stable state is applied when there are two stable states, and then an input for defining a second stable state is applied thereto. ) And an AND gate, which is a logic element configured to show an output signal only when a signal is input to all inputs.
The decision circuit has improved jitter using a bang bang phase detector, characterized in that it comprises two latches for reading and registering digital information on a data signal bus at registers and counters that change over time and at desired times. Clock data recovery circuit.
제1항에 있어서, 상기 플립플롭은,
하나의 입력 단자를 가지며, 클록 펄스(Clock Pulse)가 인가되었을 때 입력 신호가 1이면 1로, 0이면 0으로 출력되는 데이터 플립플롭(Data Flip-Flop, D Flip-Flop)인 것을 특징으로 하는 뱅뱅 위상 검출기를 이용한 향상된 지터 특성을 갖는 클록 데이터 복원 회로.
The method of claim 1, wherein the flip-flop,
It has one input terminal and is a data flip-flop (Data Flip-Flop, D Flip-Flop) which is outputted as 1 when the input signal is 1 and 0 when the clock pulse is applied. Clock data recovery circuit with improved jitter using bang bang phase detector.
제1항에 있어서, 상기 에지 검출기 및 상기 결정 회로는,
상기 플립플롭 및 상기 래치가 다른 전자 회로와 서로 연관해서 동작할 수 있도록 하는 클록단자(CLK)를 더 포함하는 것을 특징으로 하는 뱅뱅 위상 검출기를 이용한 향상된 지터 특성을 갖는 클록 데이터 복원 회로.
The method of claim 1, wherein the edge detector and the determination circuit,
And a clock terminal (CLK) for enabling the flip-flop and the latch to operate in conjunction with other electronic circuits.
제1항에 있어서,
상기 뱅뱅 위상검출기의 Up/Down 신호를 전류 신호로 변환하여 루프 필터에 공급하는 전하 펌프(Charge Pump, CP);
상기 전하 펌프를 통해 출력된 전류를 전압으로 바꾸어 전압 제어 발진기의 제어신호로 사용할 수 있게 하며, 입력에 포함되어 있는 잡음을 저역 통과 필터링하는 루프 필터(Loop Filter); 및
전압의 입력신호를 주파수 제어신호로써 입력받아 제어신호에 해당하는 일정한 주파수를 출력하는 전압 제어 발진기(Voltage Controlled Oscillator, VCO)를 더 포함하는 것을 특징으로 하는 뱅뱅 위상 검출기를 이용한 향상된 지터 특성을 갖는 클록 데이터 복원 회로.The method of claim 1,
A charge pump (CP) for converting an up / down signal of the bang-bang phase detector into a current signal and supplying it to a loop filter;
A loop filter for converting a current output through the charge pump into a voltage to be used as a control signal of a voltage controlled oscillator and performing low pass filtering of noise included in an input; And
A clock having an improved jitter characteristic using a bang bang phase detector further comprising a voltage controlled oscillator (VCO) that receives a voltage input signal as a frequency control signal and outputs a constant frequency corresponding to the control signal. Data recovery circuit.
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