KR20120015538A - Method for design verification system of digital circuits and the verification system thereof - Google Patents

Method for design verification system of digital circuits and the verification system thereof Download PDF

Info

Publication number
KR20120015538A
KR20120015538A KR1020100077707A KR20100077707A KR20120015538A KR 20120015538 A KR20120015538 A KR 20120015538A KR 1020100077707 A KR1020100077707 A KR 1020100077707A KR 20100077707 A KR20100077707 A KR 20100077707A KR 20120015538 A KR20120015538 A KR 20120015538A
Authority
KR
South Korea
Prior art keywords
test
interface device
digital
digital circuit
circuit card
Prior art date
Application number
KR1020100077707A
Other languages
Korean (ko)
Other versions
KR101192556B1 (en
Inventor
권진혁
Original Assignee
한국항공우주산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한국항공우주산업 주식회사 filed Critical 한국항공우주산업 주식회사
Priority to KR1020100077707A priority Critical patent/KR101192556B1/en
Publication of KR20120015538A publication Critical patent/KR20120015538A/en
Application granted granted Critical
Publication of KR101192556B1 publication Critical patent/KR101192556B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/33—Design verification, e.g. functional simulation or model checking
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/26—Functional testing
    • G06F11/261—Functional testing by simulating additional hardware, e.g. fault simulation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/36—Preventing errors by testing or debugging software
    • G06F11/362—Software debugging
    • G06F11/3648—Software debugging using additional hardware
    • G06F11/3652—Software debugging using additional hardware in-circuit-emulation [ICE] arrangements

Abstract

PURPOSE: A digital circuit verifying design system and a verifying system thereof are provided to increase reliability and accuracy by manufacturing a test interface device by a circuit diagram which is verified through integrated simulation. CONSTITUTION: A digital circuit card is analyzed in order to verify a digital circuit(S11). A test program of a digital test device is made in order to perform data communication with the digital circuit card. A circuit diagram of a test interface device which connects the digital circuit card is made(S60). The simulation model of the test interface device is made.

Description

디지털 회로 검증시스템 설계방법 및 그 검증시스템{METHOD FOR DESIGN VERIFICATION SYSTEM OF DIGITAL CIRCUITS AND THE VERIFICATION SYSTEM THEREOF}TECHNICAL FOR DESIGN VERIFICATION SYSTEM OF DIGITAL CIRCUITS AND THE VERIFICATION SYSTEM THEREOF

본 발명은 디지털 회로 검증시스템 설계방법 및 그 검증시스템에 관한 것으로서, 보다 자세하게는 디지털 데이터 통신기능을 갖는 항공전자장비 등을 시험하기 위하여 자동시험장비와 시험인터페이스장치를 포함하는 디지털 회로 검증시스템 설계방법 및 그 검증시스템에 관한 것이다.The present invention relates to a method for designing a digital circuit verification system and a verification system, and more particularly, to a method for designing a digital circuit verification system including an automatic test apparatus and a test interface device for testing avionics equipment having a digital data communication function. And a verification system thereof.

종래에는 디지털회로카드와 자동시험장비의 디지털시험장치 간의 통신프로토콜을 시험하기 위하여 디지털회로카드 시뮬레이션모델과 디지털시험장치 시뮬레이션모델을 이용하여 디지털 데이터통신을 시뮬레이션하고, 이를 통해 디지털시험장치에서 사용될 시험프로그램을 개발 및 설계하였다.Conventionally, in order to test the communication protocol between the digital circuit card and the digital test device of the automatic test equipment, the digital data communication is simulated using the digital circuit card simulation model and the digital test device simulation model, and the test program to be used in the digital test device. Was developed and designed.

그리고 디지털회로카드와 자동시험장비를 물리적으로 연결해주는 시험인터페이스장치를 설계하기 위해 디지털회로카드의 시험요구도를 기준으로 시험인터페이스장치의 회로도를 작성하였으며, 작성된 자동시험장비와 시험인터페이스장치의 회로도를 검증하기 위하여 여러장의 회로도를 인쇄하여 사람의 손과 눈으로 회로도의 연결선을 확인하였다.In order to design a test interface device that physically connects the digital circuit card and the automatic test equipment, a circuit diagram of the test interface device was prepared based on the test requirements of the digital circuit card, and the circuit diagram of the created automatic test equipment and the test interface device was verified. In order to do this, several circuit diagrams were printed and the connection lines of the circuit diagrams were checked with human hands and eyes.

상기와 같이 회로도를 검증하는 기존의 방법은, 연결선들이 많아질 경우 사람의 눈과 손으로 검증하기에는 한계가 있고, 실수를 범할 수 있기 때문에 정확성과 신뢰도를 기대하기 어려운 문제가 있었다. Existing methods for verifying circuit diagrams as described above have limitations in verifying with human eyes and hands when the number of connecting lines increases, and it is difficult to expect accuracy and reliability because mistakes can be made.

또한, 제작된 시험인터페이스장치에 설계오류가 발생했을 경우에도, 기존의 회로도 검증방법으로는 설계오류를 발견하거나 또는 디버깅을 하는 것이 어려운 문제가 있었다.In addition, even when a design error occurs in the manufactured test interface device, it is difficult to detect or debug a design error by the existing circuit diagram verification method.

또한, 디지털시험장치에 필요한 시험프로그램을 개발하는 경우에 있어서도 시험인터페이스장치의 시뮬레이션모델 없이 디지털회로카드와 디지털시험장치의 시뮬레이션모델만을 이용하여 디지털 데이터통신을 시뮬레이션하였기 때문에 시험인터페이스장치의 신호지연에 대한 시뮬레이션이 배제되어 시험프로그램에 설계오류가 발생할 수 있는 문제가 있었다.In addition, even when developing a test program for a digital test apparatus, the digital data communication was simulated using only the digital circuit card and the digital test apparatus without the simulation model of the test interface apparatus. There was a problem that design errors could occur in the test program due to the exclusion of simulation.

본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 시험인터페이스장치의 신호지연으로 인한 설계오류를 방지하고, 설계오류의 발견과 디버깅을 쉽게 하며, 정확성과 신뢰도를 향상시키는 디지털 회로 검증시스템 설계방법 및 그 검증시스템을 제공하는 것을 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and prevents design errors due to signal delay of the test interface device, facilitates the detection and debugging of design errors, and improves accuracy and reliability. And its verification system.

상술한 과제를 해결하기 위하여, 본 발명은 디지털회로를 검증하기 위하여 디지털회로카드를 분석하는 제1단계; 상기 디지털회로카드와 데이터 통신하기 위하여 자동시험장비에 포함된 디지털시험장치의 시험프로그램을 작성하는 제2단계; 상기 자동시험장비와 상기 디지털회로카드를 연결하는 시험인터페이스장치의 회로도를 작성하고 넷리스트를 추출하는 제3단계; 상기 넷리스트를 이용하여 상기 시험인터페이스장치의 시뮬레이션모델을 작성하는 제4단계; 및 상기 디지털회로카드와 상기 시뮬레이션모델과 상기 시험프로그램을 이용하여 통합시뮬레이션을 실시함으로써 상기 시험인터페이스장치의 회로도와 상기 시험프로그램을 검증하는 제5단계;를 포함하는 것을 특징으로 하는 디지털 회로 검증시스템 설계방법을 제공한다.In order to solve the above problems, the present invention comprises a first step of analyzing a digital circuit card to verify the digital circuit; A second step of preparing a test program of a digital test apparatus included in an automatic test apparatus for data communication with the digital circuit card; A third step of creating a circuit diagram of a test interface device connecting the automatic test equipment and the digital circuit card and extracting a netlist; A fourth step of preparing a simulation model of the test interface device using the netlist; And a fifth step of verifying a circuit diagram of the test interface device and the test program by performing an integrated simulation using the digital circuit card, the simulation model, and the test program. Provide a method.

여기서, 상기 제5단계 이후에, 상기 통합시뮬레이션을 통해 검증된 상기 시험인터페이스장치의 회로도를 토대로 실제 시험인터페이스장치를 제작하는 제6단계; 및 상기에서 제작된 시험인터페이스장치를 실제로 상기 디지털회로카드와 디지털시험장치에 연결하여 통합시험을 실시하는 제7단계;를 더 포함하는 것을 특징으로 할 수 있다.Here, after the fifth step, a sixth step of manufacturing the actual test interface device based on the circuit diagram of the test interface device verified through the integrated simulation; And a seventh step of conducting an integrated test by actually connecting the test interface device manufactured above to the digital circuit card and the digital test device.

여기서, 상기 제5단계에서, 상기 통합시뮬레이션을 통한 검증에 문제가 생긴 경우 상기 시험인터페이스장치의 회로도 또는 상기 시험프로그램을 수정하여 다시 통합시뮬레이션을 실시하는 것을 특징으로 할 수 있다.Here, in the fifth step, when a problem occurs in the verification through the integrated simulation may be characterized in that the integrated simulation is performed again by modifying the circuit diagram of the test interface device or the test program.

여기서, 상기 통합시험에서 문제가 발생한 경우 상기 통합시뮬레이션의 데이터와 비교하여 상기 시험프로그램을 디버깅하거나 상기 시험프로그램과 상기 시험인터페이스장치를 수정하는 것을 특징으로 할 수 있다.In this case, when a problem occurs in the integrated test, the test program may be debugged or the test program and the test interface device may be modified by comparing with the data of the integrated simulation.

또한, 본 발명은 IC칩과 메모리 및 물리적인 인터페이스를 포함하여 구성되는 디지털회로카드; 상기 디지털회로카드의 기능을 시험하기 위하여 디지털시험장치가 구비된 자동시험장비; 및 상기 디지털회로카드와 상기 자동시험장비를 연결하는 시험인터페이스장치;를 포함하는 디지털 회로 검증시스템에 있어서, 상기 시험인터페이스장치와 상기 디지털시험장치의 시험프로그램은, 통합시뮬레이션을 통해 검증된 것을 특징으로 하고, 상기 통합시뮬레이션을 통한 검증은, 상기 디지털회로카드와 상기 시험인터페이스장치의 시뮬레이션모델과 상기 디지털시험장치의 시험프로그램을 이용하여 상기 시험인터페이스장치의 회로도와 상기 시험프로그램을 검증하는 것을 특징으로 하는 디지털 회로 검증시스템을 제공한다.The present invention also provides a digital circuit card including an IC chip, a memory, and a physical interface; Automatic test equipment equipped with a digital test device for testing the function of the digital circuit card; And a test interface device for connecting the digital circuit card and the automatic test equipment, wherein the test interface device and the test program of the digital test device are verified through integrated simulation. The verification through the integrated simulation may include verifying a circuit diagram of the test interface device and the test program using a simulation model of the digital circuit card, the test interface device, and a test program of the digital test device. Provide digital circuit verification system.

여기서, 상기 시험인터페이스장치의 시뮬레이션모델은, 상기 시험인터페이스장치의 회로도 작성 과정에서 추출된 넷리스트를 이용하여 작성된 것을 특징으로 할 수 있다.Here, the simulation model of the test interface device may be created using a netlist extracted during the circuit diagram preparation process of the test interface device.

여기서, 상기 디지털회로카드와 상기 디지털시험장치와 상기 시험인터페이스장치를 실제로 연결하여 통합시험을 실시하고, 상기 통합시험에서 문제가 생긴 경우 상기 통합시뮬레이션의 데이터와 비교하여 상기 시험프로그램을 디버깅하거나 상기 시험프로그램과 상기 시험인터페이스장치를 수정하는 것을 특징으로 할 수 있다.Here, the digital circuit card, the digital test device and the test interface device is actually connected to perform an integrated test, and if a problem occurs in the integrated test, the test program is debugged or compared with the data of the integrated simulation. It may be characterized by modifying the program and the test interface device.

본 발명에 따르면 통합시뮬레이션을 통해 검증된 회로도에 의해 상기 시험인터페이스장치가 제작되므로 정확도와 신뢰도가 향상되고, 시험프로그램의 경우에도 시험인터페이스장치의 신호지연 등에 의한 시뮬레이션을 반영하게 되므로 타이밍 오류와 같은 설계오류를 줄일 수 있게 된다.According to the present invention, since the test interface device is manufactured by a circuit diagram verified through integrated simulation, accuracy and reliability are improved, and even a test program reflects simulation by a signal delay of the test interface device. This can reduce errors.

도 1은 본 발명에 따른 디지털 회로 검증시스템 설계방법의 순서도,
도 2는 본 발명에 따른 디지털 회로 검증시스템의 구성도.1 is a flowchart of a method for designing a digital circuit verification system according to the present invention;
2 is a block diagram of a digital circuit verification system according to the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정 해석되지 아니하며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다. 여기서, 각 도면에 제시된 동일한 참조부호는 동일한 구성요소를 나타낸다.
Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. The terms or words used in this specification and claims are not to be construed as limiting in their usual or dictionary meanings, and the inventors may properly define the concept of terms in order to best explain their invention in the best way possible. It should be interpreted as meaning and concept corresponding to the technical idea of the present invention. Therefore, the embodiments described in this specification and the configurations shown in the drawings are merely the most preferred embodiments of the present invention and do not represent all the technical ideas of the present invention. Therefore, It is to be understood that equivalents and modifications are possible. Here, like reference numerals in the drawings denote like elements.

도 1은 본 발명에 따른 디지털 회로 검증시스템 설계방법의 순서도를 나타내고, 도 2는 본 발명에 따른 디지털 회로 검증시스템의 구성을 도시한 도면이다.1 is a flowchart illustrating a method for designing a digital circuit verification system according to the present invention, and FIG. 2 is a diagram illustrating a configuration of a digital circuit verification system according to the present invention.

도 1에 도시된 바와 같이 본 발명에 따른 디지털 회로 검증시스템 설계방법은 디지털회로카드(300)를 분석하는 제1단계(s10), 디지털시험장치(Digital Test Instrument)(110)의 시험프로그램을 작성하는 제2단계(s20), 시험인터페이스장치(200)의 회로도를 작성하고 넷리스트(Net List)를 추출하는 제3단계(s30), 시험인터페이스장치(200)의 시뮬레이션모델을 작성하는 제4단계(s40) 및 통합시뮬레이션을 실시함으로써 상기 시험인터페이스장치(200)의 회로도와 상기 시험프로그램을 검증하는 제5단계(s50)를 포함하여 구성된다.As shown in FIG. 1, in the method of designing a digital circuit verification system according to the present invention, a first step (S10) of analyzing a digital circuit card 300, a test program of a digital test instrument (Digital Test Instrument) 110 is prepared. The second step (s20) to perform, the circuit diagram of the test interface device 200 and the third step (s30) to extract the net list (Net list), the fourth step to create a simulation model of the test interface device 200 and a fifth step S50 of verifying the circuit diagram of the test interface device 200 and the test program by performing integrated simulation (s40).

상기 제1단계(s10)는, 디지털회로를 검증하기 위하여 디지털회로카드(300)를 분석하는 단계로서, 이 단계에서는 디지털회로카드(300)의 주요 기능 등을 분석함으로써 상기 디지털회로카드(300)에 필요한 장비들을 선정할 수 있도록 한다. The first step (s10) is a step of analyzing the digital circuit card 300 to verify the digital circuit, in this step by analyzing the main functions of the digital circuit card 300, the digital circuit card 300 Allows you to select the equipment you need.

구체적으로 상기 제1단계(s10)는 디지털회로카드(300)의 시험요구도를 분석하는 단계(s11)와 디지털회로카드(300)의 인터페이스 및 성능을 분석하는 단계(s12)로 구성될 수 있다.Specifically, the first step (s10) may include a step (s11) of analyzing the test requirements of the digital circuit card 300 and a step (s12) of analyzing the interface and performance of the digital circuit card 300.

디지털회로카드(300)의 시험요구도를 분석하는 단계(s11)는, 상기 디지털회로카드(300)의 기능을 시험하는데 쓰이는 자동시험장비(100)에 설치될 계측장비나 디지털시험장치(Digital Test Instrument)(110)를 선정하기 위하여 시험요구도를 분석하는 단계로서, 이후 디지털시험장치(Digital Test Instrument)(110)의 시험프로그램을 작성하는 토대가 된다. 본 발명의 실시예를 통해 살펴보면 도 2에 도시된 바와 같이 디지털회로카드(300)의 메모리의 데이터 읽기/쓰기 기능을 시험하기 위하여 디지털시험장치(Digital Test Instrument)(110)가 사용되고, 상기 디지털회로카드(300)에 DC전원을 공급하기 위하여 전원공급장치(DC Power Supply)가 사용되어지고 있다Analyzing the test requirements of the digital circuit card 300 (s11), the measurement equipment or digital test device to be installed in the automatic test equipment 100 used to test the function of the digital circuit card 300 (Digital Test Instrument) As a step of analyzing the test requirements to select the (110), it is the basis for creating a test program of the digital test instrument (Digital Test Instrument) (110). Looking through the embodiment of the present invention, as shown in Figure 2 is used for a digital test instrument (Digital Test Instrument) 110 to test the data read / write function of the memory of the digital circuit card 300, the digital circuit In order to supply DC power to the card 300, a DC power supply is used.

한편, 디지털회로카드(300)의 인터페이스 및 성능을 분석하는 단계(s12)는, 상기 디지털회로카드(300)의 기능과 디지털회로카드(300)가 다른 회로카드와 데이터 통신을 하기 위한 디지털 프로토콜, 커낵터의 형태, 핀수, 신호 범위 등 물리적인 인터페이스와 디지털회로카드(300)를 구성하는 메모리, IC칩, 사용하는 전원 등을 분석하고 이해하는 단계로서, 여기에서 분석된 정보는 이후 시험인터페이스장치(200)의 회로도를 작성하고 넷리스트(Net List)를 추출하는 데에 쓰이게 된다.On the other hand, the step of analyzing the interface and the performance of the digital circuit card 300 (s12), the digital protocol for the data communication between the function of the digital circuit card 300 and the digital circuit card 300 and the other circuit card, Analyze and understand the physical interface such as the shape of the connector, the number of pins, the signal range, and the memory, IC chip, and power supply constituting the digital circuit card 300. It is used to create a schematic of 200 and to extract a net list.

상기 제2단계(s20)는, 자동시험장비(100)에 포함된 디지털시험장치(Digital Test Instrument)(110)의 시험프로그램을 작성하는 단계로서, 상기 디지털회로카드(300)와 데이터 통신하기 위하여 디지털시험장치(Digital Test Instrument)(110)에서 동작되는 시험프로그램을 작성하는 단계이다. 상기 시험프로그램은 Teradyne사의 LASAR 시뮬레이션 소프트웨어를 이용하는 프로그램언어로 작성 및 설계될 수 있다.The second step (s20) is a step of preparing a test program of the digital test instrument (Digital Test Instrument) 110 included in the automatic test equipment 100, in order to communicate data with the digital circuit card 300 This is a step of preparing a test program operated in the digital test instrument (110). The test program can be written and designed in a programming language using Teradyne's LASAR simulation software.

상기 제3단계(s30)는, 상기 자동시험장비(100)와 상기 디지털회로카드(300)를 연결시켜 줄 시험인터페이스장치(200)의 회로도를 작성하고 넷리스트(Net List)를 추출하는 단계로서, 상기 제1단계(s10)의 디지털회로카드(300)의 인터페이스 또는 성능 등의 분석 결과를 토대로 시험인터페이스장치(200)의 회로도를 작성하고, 상기 회로도를 작성하는 회로도 작성도구의 기능 중 하나인 넷리스트(Net List) 추출기능을 이용하여 커넥터 및 부품 간의 연결정보를 담고 있는 넷리스트(Net List)를 추출하게 된다. The third step (s30) is a step of preparing a circuit diagram of the test interface device 200 to connect the automatic test equipment 100 and the digital circuit card 300 and extracting a net list. The circuit diagram of the test interface device 200 is created based on an analysis result of the interface or performance of the digital circuit card 300 in the first step (s10). The net list extraction function extracts a net list containing connection information between connectors and components.

상기 제4단계(s40)는, 시험인터페이스장치(200)의 시뮬레이션모델을 작성하는 단계로서, 상기에서 넷리스트(Net List)를 이용하여 시뮬레이션모델을 작성하게 된다. 만약 시험인터페이스장치(200)가 스위치, IC칩, 저항, 캐피시터 등의 부품들을 포함한다면, 시뮬레이션을 위해 각 부품들에 대하여 시뮬레이션모델을 기술하고, 보다 정확한 시뮬레이션을 위해 상기 시뮬레이션모델에 신호선에 의한 신호지연 특성도 기술할 수 있다.The fourth step (s40) is a step of preparing a simulation model of the test interface device 200, wherein a simulation model is prepared using the net list. If the test interface device 200 includes components such as a switch, an IC chip, a resistor, and a capacitor, a simulation model is described for each component for simulation, and a signal by a signal line in the simulation model for more accurate simulation. Delay characteristics can also be described.

상기 제5단계(s50)는, 상기 디지털회로카드(300)와 상기 시험인터페이스장치(200)의 시뮬레이션모델과 상기 시험프로그램을 이용하여 통합시뮬레이션을 실시함으로써 상기 시험인터페이스장치(200)의 회로도와 상기 시험프로그램을 검증하는 단계로서, 디지털시험장치(Digital Test Instrument)(110)의 시험프로그램을 디지털회로카드(300)와 시험인터페이스장치(200)의 시뮬레이션모델을 통해 시뮬레이션 함으로써 통합적으로 문제점을 검증하게 되고, 마찬가지로 시험인터페이스장치(200)의 회로도도 디지털회로카드(300)와 디지털시험장치(Digital Test Instrument)(110)의 시험프로그램을 통해 시뮬레이션함으로써 오류나 문제점을 통합적으로 검증하게 된다.The fifth step (s50) is a circuit diagram of the test interface device 200 by performing an integrated simulation using a simulation model of the digital circuit card 300 and the test interface device 200 and the test program. As a step of verifying the test program, the test program of the digital test instrument (Digital Test Instrument) 110 is simulated through a simulation model of the digital circuit card 300 and the test interface device 200 to verify the problem integrally. Likewise, the circuit diagram of the test interface device 200 is also simulated through a test program of the digital circuit card 300 and the digital test instrument 110 to integrally verify an error or a problem.

따라서, 종래기술에서 시험인터페이스장치(200)의 시뮬레이션모델 없이 디지털회로카드(300)와 디지털시험장치(Digital Test Instrument)(110)의 시뮬레이션모델만을 이용하여 시뮬레이션 함으로써 시험인터페이스장치(200)의 신호지연 등에 의해 설계오류가 발생되는 문제는 본 발명을 통해 해결할 수 있게 되었다. Therefore, the signal delay of the test interface device 200 by simulating using only the simulation models of the digital circuit card 300 and the digital test instrument 110 without the simulation model of the test interface device 200 in the prior art. The problem of design error caused by the present invention can be solved through the present invention.

상기와 같은 통합시뮬레이션을 위해서는 시험인터페이스장치(200)뿐만 아니라 디지털회로카드(300)의 시뮬레이션모델도 준비되어 있어야 하며, 이러한 통합시뮬레이션을 통해 상기 디지털시험장치(Digital Test Instrument)(110)의 시험프로그램이 제대로 동작하는지, 시험인터페이스장치(200)의 각 신호선과 커넥터 핀이 제대로 연결되어 있는지 등을 통합적으로 검증할 수 있다.For the integrated simulation as described above, not only the test interface device 200 but also a simulation model of the digital circuit card 300 should be prepared, and through such integrated simulation, the test program of the digital test instrument 110 is provided. This operation can be verified integrally whether the signal line and the connector pin of the test interface device 200 is properly connected.

상기 통합시뮬레이션 과정에서 오류 등이 발생하여 검증을 통과하지 못한 경우에는 상기 시험인터페이스장치(200)의 회로도 또는 상기 디지털시험장치(Digital Test Instrument)(110)의 시험프로그램을 수정하여 다시 통합시뮬레이션을 실시할 수 있다. 도 1을 통해 설명하면, 상기 시험인터페이스장치(200)의 회로도에 오류가 발생하여 상기 검증을 통과하지 못한 경우에는 상기 제3단계(s30), 제4단계(s40) 및 제5단계(s50)를 다시 실시하게 되고, 상기 시험프로그램에 문제가 발생하여 상기 검증을 통과하지 못한 경우에는 상기 제2단계(s20) 및 제5단계(s50)를 다시 실시하게 되며, 시험인터페이스장치(200)의 회로도와 시험프로그램 모두에 문제가 발생한 경우에는 제2단계(s30) 내지 제5단계(s50)를 모두 다시 실시하게 된다.If the verification does not pass due to an error or the like during the integrated simulation, the integrated simulation is performed again by modifying the circuit diagram of the test interface device 200 or the test program of the digital test instrument 110. can do. Referring to FIG. 1, when an error occurs in the circuit diagram of the test interface device 200 and the verification does not pass, the third step (s30), the fourth step (s40), and the fifth step (s50). If the test program does not pass the verification because the problem occurs in the second step (s20) and the fifth step (s50) to perform again, the circuit diagram of the test interface device 200 If a problem occurs in both the and the test program, the second step (s30) to the fifth step (s50) are all performed again.

상기 통합시뮬레이션 과정에서 문제가 발생하지 않아 검증절차를 통과한 경우에는, 실제 시험인터페이스장치(200)를 제작하는 제6단계(s60)와 상기에서 제작된 시험인터페이스장치(200)를 실제로 상기 디지털회로카드(300)와 디지털시험장치(Digital Test Instrument)(110)에 연결하여 통합시험을 실시하는 제7단계(s70)를 진행할 수 있다.If no problem occurs in the integrated simulation process and passes the verification process, the sixth step (s60) of manufacturing the actual test interface device 200 and the test interface device 200 produced above are actually the digital circuits. The seventh step s70 of connecting the card 300 and the digital test instrument 110 to perform an integrated test may be performed.

여기서, 제6단계(s60)는 상기 통합시뮬레이션을 통해 검증된 상기 시험인터페이스장치(200)의 회로도를 토대로 하여 실제 시험인터페이스장치(200)를 제작하는 단계로서, 하드웨어의 수정 및 디버깅에 도움을 주기 위하여 시험인터페이스장치(200)의 전원 등에 사용되는 주요 신호선들은 색깔 또는 신호 이름표로 구분하여 제작하는 것이 바람직하다. 또한 병렬 데이터 신호선들은 신호선들 간의 데이터 신호 도달을 동일하게 하기 위하여 각 신호선의 길이를 일치하도록 제작해야 하며, 고주파수 신호선들은 외부 노이즈에 민감하기 때문에 동축선이나 트위스트선을 사용하여 제작하는 것이 바람직하다.Here, the sixth step (s60) is a step of manufacturing the actual test interface device 200 on the basis of the circuit diagram of the test interface device 200 verified through the integrated simulation, helping to modify and debug the hardware For this purpose, the main signal lines used for the power of the test interface device 200, etc. are preferably manufactured by color or signal name tag. In addition, parallel data signal lines should be manufactured to have the same length of each signal line in order to achieve the same data signal arrival between the signal lines, and high frequency signal lines are sensitive to external noise, so it is preferable to use coaxial lines or twisted lines.

제7단계(s70)에서는 실제로 제작된 시험인터페이스장치(200)와 디지털회로카드(300) 및 디지털시험장치(Digital Test Instrument)(110)를 연결하여 통합시험을 실시하는 단계이다. 실제 장치들을 연결하여 통합시험을 실시함으로써 시뮬레이션단계에서는 발견하지 못했던 오류나 문제점들을 발견할 수 있으며, 이를 보완함으로써 정확성과 신뢰성을 향상시킬 수 있다. 통합시험에서 문제가 발견된 경우에는 상기 통합시뮬레이션 단계에서 나타난 데이터와 비교하여 시험프로그램을 디버깅하거나 시험프로그램과 시험인터페이스장치(200)를 수정하게 된다.In the seventh step s70, an integrated test is performed by connecting the actually manufactured test interface device 200, the digital circuit card 300, and the digital test instrument 110. By connecting the actual devices and conducting integrated tests, errors and problems that were not found in the simulation stage can be found, and by correcting them, accuracy and reliability can be improved. If a problem is found in the integrated test, the test program is debugged or the test program and the test interface device 200 are modified by comparing with the data shown in the integrated simulation step.

한편, 본 발명에 따른 디지털 회로 검증시스템은, 도 2에 도시된 바와 같이 상기 디지털시험장치(Digital Test Instrument)(110)가 구비된 자동시험장비(100) 및 상기 디지털회로카드(300)와 상기 자동시험장비(100)를 연결시키는 시험인터페이스장치(200)를 포함하여 구성될 수 있으며, 상기 시험인터페이스장치(200)와 상기 디지털시험장치(Digital Test Instrument)(110)의 시험프로그램은, 통합시뮬레이션을 통해 검증된 것을 특징으로 한다. On the other hand, the digital circuit verification system according to the present invention, the automatic test equipment 100 and the digital circuit card 300 and the digital test device (Digital Test Instrument) 110 is provided as shown in FIG. It may be configured to include a test interface device 200 for connecting the automatic test equipment 100, the test interface of the test interface device 200 and the digital test instrument (Digital Test Instrument) 110, integrated simulation Characterized in that verified through.

상기 시험인터페이스장치(200)의 시뮬레이션모델은, 회로도 작성도구의 기능 중에서 넷리스트(Net List) 추출 기능을 통해 넷리스트(Net List)를 추출하고 이를 이용하여 시뮬레이션모델을 작성할 수 있다.The simulation model of the test interface device 200 may extract a net list through a net list extraction function among functions of a schematic drawing tool and create a simulation model using the net list.

상기 통합시뮬레이션은, 상기 디지털회로카드(300)와 상기 시험인터페이스장치(200)의 시뮬레이션모델과 상기 디지털시험장치(Digital Test Instrument)(110)의 시험프로그램을 이용하여 상기 디지털시험장치(Digital Test Instrument)(110)의 시험프로그램이 제대로 동작하는지, 시험인터페이스장치(200)의 각 신호선과 커낵터 핀이 제대로 연결되어 있는지 등을 통합적으로 검증하는 것이고, 이를 통해 검증된 회로도에 의해 상기 시험인터페이스장치(200)가 제작되므로 종래의 시험인터페이스장치(200)에 비해 신뢰도가 높아진다. 또한 시험프로그램의 경우에도 시험인터페이스장치(200)의 신호지연 등에 의한 시뮬레이션을 반영하게 되므로 타이밍 오류와 같은 설계오류를 줄일 수 있게 된다.The integrated simulation is performed by using a simulation model of the digital circuit card 300 and the test interface device 200 and a test program of the digital test instrument 110. 110 is to verify whether the test program is operating properly, each signal line and the connector pin of the test interface device 200 is properly connected, and the like, and the test interface device ( Since 200 is manufactured, the reliability is higher than that of the conventional test interface device 200. In addition, even in the case of the test program, the simulation due to the signal delay of the test interface device 200 is reflected, thereby reducing design errors such as timing errors.

또한, 상기 디지털회로카드(300)와 상기 디지털시험장치(Digital Test Instrument)(110)와 상기 시험인터페이스장치(200)를 실제로 연결하여 통합시험을 실시하고, 상기 통합시험에서 문제가 생긴 경우 상기 통합시뮬레이션의 데이터와 비교하여 상기 시험프로그램을 디버깅하거나 상기 시험프로그램과 상기 시험인터페이스장치(200)를 수정함으로써 디지털회로 검증시스템의 정확성과 신뢰성을 보다 향상시키게 된다.In addition, the digital circuit card 300, the digital test instrument (Digital Test Instrument) 110 and the test interface device 200 is actually connected to perform an integrated test, if the problem occurs in the integrated test, the integrated Debugging the test program or modifying the test program and the test interface device 200 in comparison with the data of the simulation further improves the accuracy and reliability of the digital circuit verification system.

100: 자동시험장비(Automatic Test Equipment)
110: 디지털시험장치(Digital Test Instrument)
200: 시험인터페이스장치(Interface Test Adapter)
300: 디지털회로카드100: Automatic Test Equipment
110: Digital Test Instrument
200: Interface Test Adapter
300: digital circuit card

Claims (7)

디지털회로를 검증하기 위하여 디지털회로카드를 분석하는 제1단계;
상기 디지털회로카드와 데이터 통신하기 위하여 자동시험장비에 포함된 디지털시험장치의 시험프로그램을 작성하는 제2단계;
상기 자동시험장비와 상기 디지털회로카드를 연결하는 시험인터페이스장치의 회로도를 작성하고 넷리스트를 추출하는 제3단계;
상기 넷리스트를 이용하여 상기 시험인터페이스장치의 시뮬레이션모델을 작성하는 제4단계; 및
상기 디지털회로카드와 상기 시뮬레이션모델과 상기 시험프로그램을 이용하여 통합시뮬레이션을 실시함으로써 상기 시험인터페이스장치의 회로도와 상기 시험프로그램을 검증하는 제5단계;를 포함하는 것을 특징으로 하는 디지털 회로 검증시스템 설계방법.
Analyzing a digital circuit card to verify the digital circuit;
A second step of preparing a test program of a digital test apparatus included in an automatic test apparatus for data communication with the digital circuit card;
A third step of creating a circuit diagram of a test interface device connecting the automatic test equipment and the digital circuit card and extracting a netlist;
A fourth step of preparing a simulation model of the test interface device using the netlist; And
And a fifth step of verifying a circuit diagram of the test interface device and the test program by performing an integrated simulation using the digital circuit card, the simulation model, and the test program. .
제1항에 있어서,
상기 제5단계 이후에,
상기 통합시뮬레이션을 통해 검증된 상기 시험인터페이스장치의 회로도를 토대로 실제 시험인터페이스장치를 제작하는 제6단계; 및
상기에서 제작된 시험인터페이스장치를 실제로 상기 디지털회로카드와 디지털시험장치에 연결하여 통합시험을 실시하는 제7단계;를 더 포함하는 것을 특징으로 하는 디지털 회로 검증시스템 설계방법.
The method of claim 1,
After the fifth step,
A sixth step of manufacturing an actual test interface device based on the circuit diagram of the test interface device verified through the integrated simulation; And
And a seventh step of conducting an integrated test by actually connecting the test interface device manufactured above to the digital circuit card and the digital test device.
제1항에 있어서,
상기 제5단계에서,
상기 통합시뮬레이션을 통한 검증에 문제가 생긴 경우 상기 시험인터페이스장치의 회로도 또는 상기 시험프로그램을 수정하여 다시 통합시뮬레이션을 실시하는 것을 특징으로 하는 디지털 회로 검증시스템 설계방법.
The method of claim 1,
In the fifth step,
And if the problem occurs in the verification through the integrated simulation, modifying the circuit diagram or the test program of the test interface device and performing the integrated simulation again.
제3항에 있어서,
상기 통합시험에서 문제가 발생한 경우 상기 통합시뮬레이션의 데이터와 비교하여 상기 시험프로그램을 디버깅하거나 상기 시험프로그램과 상기 시험인터페이스장치를 수정하는 것을 특징으로 하는 디지털 회로 검증시스템 설계방법.
The method of claim 3,
And if the problem occurs in the integrated test, comparing the data of the integrated simulation to debug the test program or to modify the test program and the test interface device.
IC칩과 메모리 및 물리적인 인터페이스를 포함하여 구성되는 디지털회로카드;
상기 디지털회로카드의 기능을 시험하기 위하여 디지털시험장치가 구비된 자동시험장비; 및
상기 디지털회로카드와 상기 자동시험장비를 연결하는 시험인터페이스장치;를 포함하는 디지털 회로 검증시스템에 있어서,
상기 시험인터페이스장치와 상기 디지털시험장치의 시험프로그램은, 통합시뮬레이션을 통해 검증된 것을 특징으로 하고,
상기 통합시뮬레이션을 통한 검증은, 상기 디지털회로카드와 상기 시험인터페이스장치의 시뮬레이션모델과 상기 디지털시험장치의 시험프로그램을 이용하여 상기 시험인터페이스장치의 회로도와 상기 시험프로그램을 검증하는 것을 특징으로 하는 디지털 회로 검증시스템.
A digital circuit card including an IC chip, a memory, and a physical interface;
Automatic test equipment equipped with a digital test device for testing the function of the digital circuit card; And
In the digital circuit verification system comprising; a test interface device for connecting the digital circuit card and the automatic test equipment,
The test interface device and the test program of the digital test device, characterized in that verified through the integrated simulation,
The verification through the integrated simulation is a digital circuit, characterized in that to verify the circuit diagram and the test program of the test interface device using the test model of the digital circuit card and the test interface device and the test program of the digital test device. Verification system.
제5항에 있어서,
상기 시험인터페이스장치의 시뮬레이션모델은,
상기 시험인터페이스장치의 회로도 작성 과정에서 추출된 넷리스트를 이용하여 작성된 것을 특징으로 하는 디지털 회로 검증시스템.
The method of claim 5,
The simulation model of the test interface device,
And a net list extracted during the circuit diagram preparation process of the test interface device.
제5항에 있어서,
상기 디지털회로카드와 상기 디지털시험장치와 상기 시험인터페이스장치를 실제로 연결하여 통합시험을 실시하고, 상기 통합시험에서 문제가 생긴 경우 상기 통합시뮬레이션의 데이터와 비교하여 상기 시험프로그램을 디버깅하거나 상기 시험프로그램과 상기 시험인터페이스장치를 수정하는 것을 특징으로 하는 디지털 회로 검증시스템.The method of claim 5,
The digital circuit card, the digital test device and the test interface device are actually connected to perform an integrated test, and when a problem occurs in the integrated test, the test program is debugged or compared with the data of the integrated simulation. And modifying the test interface device.
KR1020100077707A 2010-08-12 2010-08-12 Method for design verification system of digital circuits and the verification system thereof KR101192556B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020100077707A KR101192556B1 (en) 2010-08-12 2010-08-12 Method for design verification system of digital circuits and the verification system thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100077707A KR101192556B1 (en) 2010-08-12 2010-08-12 Method for design verification system of digital circuits and the verification system thereof

Publications (2)

Publication Number Publication Date
KR20120015538A true KR20120015538A (en) 2012-02-22
KR101192556B1 KR101192556B1 (en) 2012-10-17

Family

ID=45838189

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100077707A KR101192556B1 (en) 2010-08-12 2010-08-12 Method for design verification system of digital circuits and the verification system thereof

Country Status (1)

Country Link
KR (1) KR101192556B1 (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101950011B1 (en) * 2018-07-24 2019-02-19 한화시스템(주) System for testing switching device in automatic test equipment
KR20220050017A (en) * 2020-10-15 2022-04-22 (주)큐랩스 Method and system for verifying circuit at circuit diagram designed

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102647278B1 (en) 2023-05-11 2024-03-13 주식회사 이포넷 Blockchain based open circuit design system and method

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1055238B1 (en) * 1998-02-17 2001-08-29 Infineon Technologies AG Circuit and method for testing a digital semi-conductor circuit

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101950011B1 (en) * 2018-07-24 2019-02-19 한화시스템(주) System for testing switching device in automatic test equipment
KR20220050017A (en) * 2020-10-15 2022-04-22 (주)큐랩스 Method and system for verifying circuit at circuit diagram designed

Also Published As

Publication number Publication date
KR101192556B1 (en) 2012-10-17

Similar Documents

Publication Publication Date Title
US8997034B2 (en) Emulation-based functional qualification
CN102542110B (en) Emulation verification method applied to mobile storage SOC (system on chip) chip
US20090105983A1 (en) Test definer, a method of automatically determining and representing functional tests for a pcb having analog components and a test system
Jindal et al. Verification of transaction-level SystemC models using RTL testbenches
EP1816566A2 (en) Method and system for tracing program execution in field programmable gate arrays
US11782809B2 (en) Test and measurement system for analyzing devices under test
US8423934B1 (en) Model validation cockpit
CN112417798A (en) Time sequence testing method and device, electronic equipment and storage medium
CN113157501A (en) Micro-system module AC parameter testing method based on ATE tester
US20040225973A1 (en) Post-silicon test coverage verification
CN113014339A (en) Quality test method, device and equipment for PCIe external plug-in card receiving channel
KR101192556B1 (en) Method for design verification system of digital circuits and the verification system thereof
US20160149765A1 (en) System and method for extracting protocol information from a simulation environment to analyze system behavior
US10048307B2 (en) Method and system for performing electrical tests on complex devices
US7376917B1 (en) Client-server semiconductor verification system
CN115470125B (en) Log file-based debugging method, device and storage medium
US10528689B1 (en) Verification process for IJTAG based test pattern migration
US6944837B2 (en) System and method for evaluating an integrated circuit design
US9946624B1 (en) Systems and methods to capture data signals from a dynamic circuit
CN109710480B (en) Memory mirror image card debugging method and system
CN112463481A (en) Method and system for testing BMC fault diagnosis function based on remote XDP function
CN117094269B (en) Verification method, verification device, electronic equipment and readable storage medium
El-Kharashy et al. A novel assertions-based code coverage automatic cad tool
Kirkland et al. Chip Behavior Realities Detected by Using Actual Automatic Test Equipment for Simulations
Manikandan et al. Post Silicon Functional Validation from an Industrial Perspective

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20151012

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20161012

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20171010

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20191010

Year of fee payment: 8