KR20120006770A - Test module and method for manuafacturing stack packag using the same - Google Patents

Test module and method for manuafacturing stack packag using the same Download PDF

Info

Publication number
KR20120006770A
KR20120006770A KR1020100067419A KR20100067419A KR20120006770A KR 20120006770 A KR20120006770 A KR 20120006770A KR 1020100067419 A KR1020100067419 A KR 1020100067419A KR 20100067419 A KR20100067419 A KR 20100067419A KR 20120006770 A KR20120006770 A KR 20120006770A
Authority
KR
South Korea
Prior art keywords
test module
semiconductor chips
stack package
groove
manufacturing
Prior art date
Application number
KR1020100067419A
Other languages
Korean (ko)
Inventor
양승택
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020100067419A priority Critical patent/KR20120006770A/en
Publication of KR20120006770A publication Critical patent/KR20120006770A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device

Abstract

PURPOSE: A test module and a method for manufacturing a stack package using the same are provided to perform a test process and a stacked package manufacturing process of a semiconductor chip in-situ by testing stacked semiconductor chips through a via pattern of a test module. CONSTITUTION: A body(100) includes one side(100A) and the other side(100B) facing one side. The body is composed of a silicon wafer or a glass wafer. A groove(H) is formed in one side part of the body. A via pattern(110), which passes through from a bottom side of the groove to the other side, is formed in a via(V) of the body. Rewiring(120) is formed in the other side of the body to be connected with at least one of the via patterns.

Description

테스트 모듈 및 이를 이용한 스택 패키지의 제조방법 {TEST MODULE AND METHOD FOR MANUAFACTURING STACK PACKAG USING THE SAME}TEST MODULE AND METHOD FOR MANUAFACTURING STACK PACKAG USING THE SAME}

본 발명은 테스트 모듈 및 이를 이용한 스택 패키지용 제조방법에 관한 것으로, 보다 상세하게는, 다수개의 반도체칩들이 스택된 스택 패키지의 테스트 및 제조 공정을 개선할 수 있는 테스트 모듈 및 이를 이용한 스택 패키지용 제조방법에 관한 것이다.The present invention relates to a test module and a manufacturing method for a stack package using the same. More particularly, a test module and a manufacturing method for a stack package using the same, which can improve a test and manufacturing process of a stack package in which a plurality of semiconductor chips are stacked. It is about a method.

오늘날 전자 산업의 추세는 경량화, 소형화, 고속화, 다기능화, 고성능화되고 높은 신뢰성을 갖는 제품을 저렴하게 제조하는 것이다. 이와 같은 제품 설계의 목표 달성을 가능하게 하는 중요한 기술 중의 하나가 바로 패키지 조립 기술이다. 이러한 패키지 조립 기술은 웨이퍼 조립 공정을 거쳐 집적회로가 형성된 반도체 칩을 외부 환경으로부터 보호하고, 기판 상에 용이하게 실장되도록 하여 반도체 칩의 동작 신뢰성 확보하기 위한 기술이다. 일반적으로, 반도체 패키지는 기판 및 상기 기판 상에 안착된 반도체 칩을 포함한다. The trend in today's electronics industry is to make products that are lighter, smaller, faster, more versatile, more powerful and more reliable. One of the key technologies that enables these product design goals is package assembly technology. This package assembly technique is a technique for securing the operation reliability of the semiconductor chip by protecting the semiconductor chip on which the integrated circuit is formed through the wafer assembly process from the external environment and easily mounted on the substrate. In general, a semiconductor package includes a substrate and a semiconductor chip seated on the substrate.

한편, 반도체 집적 회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 효율성을 만족시키기 위해 지속적으로 발전되어 왔다. 최근에는 전기/전자 제품의 소형화 및 고성능화가 요구됨에 따라 "스택"에 대한 다양한 기술둘이 개발되고 있다. 반도체 산업에서 말하는 "스택"이란 적어도 둘 이상의 칩 또는 패키지를 수직으로 쌓아올리는 기술을 일컫는 것으로서, 이러한 스택 기술에 의하면, 메모리 소자의 경우는 반도체 집적 공정에서 구현 가능한 메모리 용량보다 2배 이상의 메모리 용량을 갖는 제품을 구현할 수 있고, 또한, 실장 면적 사용의 효율성을 높일 수 있다. Meanwhile, packaging technologies for semiconductor integrated circuits have been continuously developed to satisfy the demand for miniaturization and mounting efficiency. Recently, as miniaturization and high performance of electric / electronic products are required, various technologies for "stack" have been developed. The term "stack" in the semiconductor industry refers to a technology in which at least two chips or packages are stacked vertically. According to the stack technology, a memory device has a memory capacity of twice or more than the memory capacity that can be realized in a semiconductor integrated process. It is possible to implement a product having, and to increase the efficiency of using the mounting area.

그런데, 기존의 스택 패키지에서 각 칩에의 신호 연결이 와이어에 의해 이루어지는 경우에는, 속도가 느려진다는 단점이 있으며, 또한, 와이어 본딩을 위해 기판에 추가 면적이 요구되므로 패키지의 크기가 증가하는 단점이 있다. 이에, 상기한 기존 스택 패키지에서의 단점을 극복하기 위하여 관통 실리콘 비아(Through Silicon Via ; 이하, '관통전극'이라 칭함)를 이용한 스택 패키지 구조가 제안되었다. 상기 관통전극을 이용한 스택 패키지는 관통전극이 형성된 반도체 칩들을 스택하되 각 반도체 칩들 간의 전기적 연결이 상기 관통전극에 의해 이루어지도록 한 것이다.However, when the signal connection to each chip is made by wires in the conventional stack package, there is a disadvantage in that the speed is slow, and in addition, the size of the package is increased because an additional area is required for the substrate for wire bonding. have. Accordingly, in order to overcome the disadvantages of the conventional stack package, a stack package structure using a through silicon via (hereinafter, referred to as a 'through electrode') has been proposed. The stack package using the through electrodes stacks semiconductor chips having the through electrodes formed thereon so that electrical connections between the semiconductor chips are made by the through electrodes.

그러나, 전술한 종래 기술의 경우에는 상기 관통전극에 의해 연결된 반도체칩들 중 적어도 하나, 또는, 상기 반도체칩들이 스택된 기판의 특성이 저하되거나 페일이 발생되면, 패키지 전체의 특성 및 신뢰성이 저하되어 제조 수율이 감소된다. 또한, 전술한 종래 기술의 경우에는 상기 기판 상에 다수개의 반도체칩들이 스택됨에 따라 상기 각 반도체칩들의 동작 특성 및 페일 여부를 검사하기 위한 테스트 공정을 진행하는 데에 많은 시간이 소요될 뿐 아니라, 각 반도체칩들에 대해 개별적인 테스트 공정을 진행하기 어렵다는 단점이 있다.However, in the above-described prior art, when the characteristics of at least one of the semiconductor chips connected by the through electrodes or the substrate on which the semiconductor chips are stacked are degraded or fail, the characteristics and reliability of the entire package are deteriorated. Manufacturing yield is reduced. In addition, in the above-described conventional technology, as a plurality of semiconductor chips are stacked on the substrate, not only does it take a long time to perform a test process for checking operation characteristics and fail of the semiconductor chips, The disadvantage is that it is difficult to conduct individual test processes for the semiconductor chips.

본 발명은 다수개의 반도체칩들이 스택된 스택 패키지의 테스트 공정을 개선할 수 있는 테스트 모듈 및 이를 이용한 스택 패키지용 제조방법을 제공한다.The present invention provides a test module and a manufacturing method for a stack package using the same, which can improve a test process of a stack package in which a plurality of semiconductor chips are stacked.

또한, 본 발명은 다수개의 반도체칩들이 스택된 스택 패키지의 제조 공정을 개선할 수 있는 테스트 모듈 및 이를 이용한 스택 패키지용 제조방법을 제공한다.In addition, the present invention provides a test module and a method for manufacturing a stack package using the same, which can improve a manufacturing process of a stack package in which a plurality of semiconductor chips are stacked.

본 발명의 실시예에 따른 테스트 모듈은, 스택 패키지를 테스트하기 위한 테스트 모듈로서, 일면 및 그에 대향하는 타면을 가지며 상기 일면에 홈이 구비되고 상기 홈 저면으로부터 상기 타면까지 관통하는 비아패턴이 구비된 몸체를 포함한다.The test module according to an embodiment of the present invention is a test module for testing a stack package, the test module having one surface and the other surface opposite thereto and having a groove formed on the one surface and a via pattern penetrating from the bottom surface of the groove to the other surface. It includes a body.

상기 몸체의 타면 상에 상기 비아패턴과 연결되게 형성된 재배선을 더 포함한다.A redistribution line is formed on the other surface of the body to be connected to the via pattern.

상기 몸체는 실리콘 웨이퍼 또는 글라스 웨이퍼로 이루어진다.The body consists of a silicon wafer or a glass wafer.

상기 홈은 테스트하고자 하는 스택 패키지의 반도체칩의 폭과 같거나 큰 크기의 폭을 갖는다.The groove has a width equal to or larger than the width of the semiconductor chip of the stack package to be tested.

또한, 본 발명의 실시예에 따른 테스트 모듈을 이용한 스택 패키지의 제조방법은, 일면 및 그에 대향하는 타면을 가지며 상기 일면에 홈이 구비되고 상기 홈 저면으로부터 상기 타면까지 관통하는 비아패턴이 구비된 몸체를 포함하는 테스트 모듈의 상기 홈 내에 각각 관통전극을 갖는 적어도 둘 이상의 반도체칩들을 스택하는 단계, 상기 반도체칩들의 각 관통전극들간 및 최하부 반도체칩의 관통전극과 상기 테스트 모듈의 비아패턴 간이 전기적으로 연결되도록, 상기 스택된 적어도 둘 이상의 반도체칩들을 열압착시키는 단계 및 상기 비아패턴을 통해 반도체칩들을 테스트하는 단계를 포함한다.In addition, the method of manufacturing a stack package using a test module according to an embodiment of the present invention, the body having one surface and the other surface opposite thereto, the groove is provided on one surface and the via pattern penetrating from the bottom surface of the groove to the other surface Stacking at least two semiconductor chips each having a through electrode in the groove of the test module, wherein each of the through electrodes of the semiconductor chips and the through electrode of the lowermost semiconductor chip and the via pattern of the test module are electrically connected to each other; Preferably, thermocompressing the stacked at least two semiconductor chips and testing the semiconductor chips through the via pattern.

상기 테스트 모듈은 상기 몸체의 타면 상에 상기 비아패턴과 연결되게 형성된 재배선을 더 포함한다.The test module further includes a redistribution formed to be connected to the via pattern on the other surface of the body.

상기 테스트 모듈의 몸체는 실리콘 웨이퍼 또는 글라스 웨이퍼로 이루어진다.The body of the test module is made of a silicon wafer or a glass wafer.

상기 테스트 모듈의 몸체에 구비된 홈은 상기 반도체칩의 폭과 같거나 큰 크기의 폭을 갖는다.The groove provided in the body of the test module has a width equal to or larger than the width of the semiconductor chip.

상기 반도체칩들을 스택하는 단계 후, 그리고, 상기 반도체칩들을 열압착시키는 단계 전, 상기 반도체칩들 및 상기 반도체칩들이 스택된 테스트 모듈의 일면 상에 캐리어 기판을 부착하는 단계를 더 포함한다.Attaching a carrier substrate on one surface of the test module on which the semiconductor chips and the semiconductor chips are stacked after the stacking of the semiconductor chips and before the thermocompression bonding of the semiconductor chips.

상기 캐리어 기판은 실리콘 웨이퍼 또는 글라스 웨이퍼로 이루어진다.The carrier substrate is made of a silicon wafer or a glass wafer.

상기 캐리어 기판은 써멀 에폭시 또는 UV 에폭시의 개재하에 부착된다.The carrier substrate is attached under the presence of a thermal epoxy or UV epoxy.

상기 캐리어 기판은 상기 반도체칩들이 테스트된 후에 제거된다.The carrier substrate is removed after the semiconductor chips have been tested.

상기 반도체칩들을 테스트하는 단계는, 상기 반도체칩들과 전기적으로 연결된 테스트 모듈의 비아패턴에 프로브 니들을 콘택시켜 수행한다.The testing of the semiconductor chips may be performed by contacting probe needles with via patterns of test modules electrically connected to the semiconductor chips.

상기 반도체칩들을 테스트하는 단계 후, 상기 테스트 모듈을 제거하는 단계를 더 포함한다.After the testing of the semiconductor chips, the method may further include removing the test module.

본 발명은 실리콘 웨이퍼로 이루어진 몸체 및 상기 몸체에 구비된 다수의 비아패턴을 포함하는 테스트 모듈 내에 관통전극을 갖는 반도체칩들을 스택하되, 상기 반도체칩들의 관통전극이 상기 비아패턴과 전기적으로 연결되도록 스택하고 상기 테스트 모듈의 비아패턴을 통해 스택된 반도체 칩들을 테스트함으로써, 상기 반도체칩들의 테스트 공정 및 반도체칩들을 스택하는 스택 패키지 제조 공정을 인-시튜(In-Situ)로 진행할 수 있다.The present invention stacks semiconductor chips having through electrodes in a test module including a body made of a silicon wafer and a plurality of via patterns provided in the body, wherein the through electrodes of the semiconductor chips are electrically connected to the via patterns. In addition, by testing the stacked semiconductor chips through the via pattern of the test module, a test process of the semiconductor chips and a stack package manufacturing process of stacking the semiconductor chips may be performed in-situ.

또한, 본 발명은 스택 패키지의 제조 과정 중에 테스트 공정을 수행함에 따라, 상기 스택 패키지의 제조 공정 중 기판 또는 반도체칩들의 페일 여부를 파악하는 것이 가능하며, 따라서, 본 발명은 패키지의 특성 및 신뢰성을 개선하고 제조 수율을 향상시킬 수 있다.In addition, according to the present invention, as the test process is performed during the manufacturing process of the stack package, it is possible to determine whether the substrate or the semiconductor chips fail during the manufacturing process of the stack package. Can improve and improve manufacturing yield.

아울러, 본 발명은 기판 상에 스택된 다수개의 반도체칩들을 상기 관통전극을 통해 전기적으로 연결시킴과 아울러 최하부에 배치된 반도체칩을 상기 테스트 모듈의 비아패턴와 전기적으로 연결시킴으로써, 테스트 공정시 동시에 다수개의 반도체칩들을 테스트하는 것이 가능하므로, 상기 테스트 공정에 할애되는 시간을 줄이고 테스트 공정을 개선할 수 있다.In addition, the present invention electrically connects a plurality of semiconductor chips stacked on a substrate through the through electrode and electrically connects a semiconductor chip disposed at the lowermost part with a via pattern of the test module. Since it is possible to test semiconductor chips, it is possible to reduce the time devoted to the test process and to improve the test process.

도 1은 본 발명의 실시예에 따른 테스트 모듈을 설명하기 위한 단면도이다.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 테스트 모듈을 이용한 스택 패키지의 제조방법을 설명하기 위한 공정별 단면도들이다.1 is a cross-sectional view illustrating a test module according to an embodiment of the present invention.
2A to 2G are cross-sectional views illustrating processes for manufacturing a stack package using a test module according to an exemplary embodiment of the present invention.

이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

도 1은 본 발명의 실시예에 따른 테스트 모듈을 설명하기 위한 단면도이다.1 is a cross-sectional view illustrating a test module according to an embodiment of the present invention.

도시된 바와 같이, 일면(100A) 및 그에 대향하는 타면(100B)을 갖는 몸체(100)의 상기 일면(100A) 부분에 홈(H)이 구비되어 있고, 상기 홈(H)의 저면으로부터 상기 타면(100B) 부분까지 도달하는 다수의 비아(V)들이 구비되어 있다. 상기 몸체(100)는, 예컨대, 실리콘 웨이퍼 또는 글라스 웨이퍼로 이루어진다. 상기 몸체(100)의 비아(V)들 내에 각각 상기 홈(H)의 저면으로부터 상기 타면(100B) 부분까지 관통하는 비아패턴(110)들이 형성되어 있으며, 상기 몸체(100)의 타면(100B) 상에는 상기 비아패턴(110)들 중 적어도 하나와 연결되도록 재배선(120)이 형성되어 있다.As shown, a groove H is provided in the one surface 100A portion of the body 100 having one surface 100A and the other surface 100B opposite thereto, and the other surface from the bottom of the groove H. A number of vias V are provided that reach up to portion 100B. The body 100 is made of, for example, a silicon wafer or a glass wafer. Via patterns 110 penetrating from the bottom of the groove H to the other surface 100B are formed in the vias V of the body 100, respectively, and the other surface 100B of the body 100. The redistribution line 120 is formed on the via pattern 110 to be connected to at least one of the via patterns 110.

전술한 본 발명의 테스트 모듈은 각각 관통전극을 갖는 반도체칩들을 상기 관통전극을 이용하여 스택해서 스택 패키지를 제조함과 아울러 상기 제조된 스택 패키지를 테스트하기 위한 테스트 모듈로서, 상기 몸체(100)의 홈(H) 내에 상기 비아패턴(110)와 전기적으로 연결되도록 반도체칩들이 스택되어 상기 반도체칩들의 테스트 공정이 진행된다. 그래서, 상기 몸체(100)의 홈(H)은 테스트하고자 하는 반도체칩의 폭과 같거나 큰 크기의 폭을 갖는 것이 바람직하다.The test module of the present invention described above is a test module for manufacturing a stack package by stacking semiconductor chips each having a through electrode using the through electrode, and a test module for testing the manufactured stack package. The semiconductor chips are stacked in the grooves H so as to be electrically connected to the via patterns 110 to test the semiconductor chips. Thus, the groove H of the body 100 preferably has a width equal to or larger than the width of the semiconductor chip to be tested.

도 2a 내지 도 2g는 전술한 본 발명의 실시예에 따른 테스트 모듈을 이용한 스택 패키지의 제조방법을 설명하기 위한 공정별 단면도들이다.2A to 2G are cross-sectional views illustrating processes for manufacturing a stack package using a test module according to an embodiment of the present invention described above.

도 2a를 참조하면, 일면(100A) 및 그에 대향하는 타면(100B)을 가지며, 예컨대, 실리콘 웨이퍼 또는 글라스 웨이퍼로 이루어진 몸체(100)의 상기 일면(100A) 부분을 식각하여 홈(H)을 형성한다. 상기 홈(H)은 후속으로 스택될 반도체칩의 폭과 같거나 큰 크기의 폭을 갖는 것이 바람직하다. 그리고, 상기 몸체(100)의 상기 타면(100B) 부분을 식각하여 상기 홈(H)의 저면까지 도달하는 다수의 비아(V)들을 형성한다. Referring to FIG. 2A, a groove H is formed by etching a portion of the one surface 100A of the body 100 made of, for example, a silicon wafer or a glass wafer, having one surface 100A and the other surface 100B opposite thereto. do. Preferably, the groove H has a width equal to or larger than the width of the semiconductor chip to be subsequently stacked. In addition, the other surface 100B of the body 100 is etched to form a plurality of vias V that reach the bottom of the groove H.

도 2b를 참조하면, 상기 몸체(100)의 비아(V)들을 매립하도록 도전막을 형성하여 상기 비아(V)들 내에 각각 비아패턴(110)들을 형성한다. 상기 비아패턴(110)들은 상기 홈(H)의 저면으로부터 상기 몸체(100)의 타면(100B)까지 관통하도록 형성된다. 이때, 상기 비아패턴(110) 형성시 상기 도전막을 상기 비아패턴(110)들 중 일부로부터 연장되도록 형성함으로써, 상기 몸체(100)의 타면(100B) 상에 상기 비아패턴(110)들 중 적어도 일부와 연결되는 재배선(120)을 함께 형성함이 바람직하다. 그 결과, 몸체(100)와 비아패턴(110) 및 재배선(120)을 포함하는 테스트용 및 스택 패키지 제조용 테스트 모듈이 형성된다.Referring to FIG. 2B, conductive patterns are formed to fill the vias V of the body 100 to form via patterns 110 in the vias V, respectively. The via patterns 110 are formed to penetrate from the bottom surface of the groove H to the other surface 100B of the body 100. In this case, when the via pattern 110 is formed, the conductive layer is formed to extend from some of the via patterns 110, so that at least some of the via patterns 110 are formed on the other surface 100B of the body 100. It is preferable to form together the redistribution line 120 connected to. As a result, a test module for manufacturing a test package and a stack package including the body 100, the via pattern 110, and the redistribution 120 is formed.

한편, 전술한 본 발명의 실시예에서는 상기 몸체(100)의 일면(100A)을 식각하여 홈(H)을 먼저 형성한 후에 상기 홈(H)의 저면으로부터 몸체(100)의 타면(100B)을 관통하는 비아패턴(110)을 나중에 형성하는 경우에 대해 도시하고 설명하였으나, 본 발명의 다른 실시예로서, 도시하지는 않았으나, 상기 몸체(100)의 타면(100B)으로터 일면(100A)까지 관통하는, 또는, 상기 몸체(100)의 타면(100B)으로부터 소정 깊이까지 관통하는 비아패턴(110)을 먼저 형성한 후에 상기 비아패턴(110)이 노출되도록 몸체(100)의 일면(100A)을 식각하여 홈(H)을 나중에 형성하는 것도 가능하다.Meanwhile, in the above-described embodiment of the present invention, one surface 100A of the body 100 is etched to form the groove H first, and then the other surface 100B of the body 100 is removed from the bottom of the groove H. Although the through-via pattern 110 is formed and described later, as another embodiment of the present invention, although not shown, it penetrates from one surface 100A to the other surface 100B of the body 100. Alternatively, after forming the via pattern 110 penetrating from the other surface 100B of the body 100 to a predetermined depth, one surface 100A of the body 100 is etched to expose the via pattern 110. It is also possible to form the grooves H later.

도 2c를 참조하면, 상기 테스트 모듈의 상기 홈(H) 내에 적어도 둘 이상의 다수개의 반도체칩(200)들을 스택한다. 상기 반도체칩(200)들은 각각 관통전극(210)을 가지며, 상기 반도체칩(200)들은 각 관통전극(210)들이 그 상부 및 하부에 배치된 반도체칩(200)들의 각 관통전극(210)들과 서로 대응되도록 스택된다.Referring to FIG. 2C, at least two or more semiconductor chips 200 are stacked in the groove H of the test module. Each of the semiconductor chips 200 has a through electrode 210, and each of the through electrodes 210 of the semiconductor chips 200 in which the through electrodes 210 are disposed above and below the semiconductor chips 200, respectively. And are stacked to correspond to each other.

도 2d를 참조하면, 상기 반도체칩(200)들 및 상기 반도체칩(200)들이 스택된 테스트 모듈 몸체(100)의 일면(100A) 상에 에폭시(310), 예컨대, 써멀 에폭시 또는 UV 에폭시를 도포한다. 상기 에폭시(310)는 상기 스택된 반도체칩(200)들 사이의 공간을 갭필하도록 도포됨이 바람직하다. 그리고 나서, 상기 에폭시(310)가 도포된 반도체칩(200)들 및 테스트 모듈 몸체(100)의 일면(100A) 상에 캐리어 기판(300)을 부착한다. 상기 상기 캐리어 기판(300)은, 예컨대, 실리콘 웨이퍼 또는 글라스 웨이퍼로 이루어진다.Referring to FIG. 2D, an epoxy 310, for example, a thermal epoxy or UV epoxy is coated on one surface 100A of the semiconductor chip 200 and the test module body 100 on which the semiconductor chips 200 are stacked. do. The epoxy 310 is preferably applied to gapfill the spaces between the stacked semiconductor chips 200. Then, the carrier substrate 300 is attached on one surface 100A of the semiconductor chips 200 and the test module body 100 coated with the epoxy 310. The carrier substrate 300 is made of, for example, a silicon wafer or a glass wafer.

도 2e를 참조하면, 캐리어 기판(300)이 부착된 상태에서, 상기 스택된 반도체칩(200)들 간 및 상기 반도체칩(200)들과 테스트 모듈 간이 상호 전기적으로 연결되도록 열압착한다. 그 결과, 상기 반도체칩(200)들의 각 관통전극(210)들 간이 전기적으로 연결됨과 동시에, 최하부에 배치된 반도체칩(200)의 관통전극(210)과 상기 테스트 모듈의 비아패턴(110) 간이 전기적으로 연결된다.Referring to FIG. 2E, in a state in which the carrier substrate 300 is attached, thermocompression bonding is performed such that the stacked semiconductor chips 200 and the semiconductor chips 200 and the test module are electrically connected to each other. As a result, the through electrodes 210 of the semiconductor chips 200 are electrically connected to each other, and the through electrodes 210 of the semiconductor chip 200 disposed at the bottom and the via patterns 110 of the test module are electrically connected to each other. Electrically connected.

도 2f를 참조하면, 상기 테스트 모듈의 비아패턴(110)을 통해 상호 전기적으로 연결된 반도체칩(200)들의 테스트 공정을 진행한다. 상기 테스트 공정은, 예컨대, 상기 반도체칩(200)들과 전기적으로 연결된 비아패턴(110)에 프로브 니들(320)을 콘택시키는 방식으로 수행한다. 상기 테스트 공정시 패키지의 일반적인 특성, 예컨대, 패키지의 동작 속도 및 오픈/쇼트 등의 동작 특성을 테스트하고 패키지의 페일 여부를 검사한다.Referring to FIG. 2F, a test process of the semiconductor chips 200 electrically connected to each other through the via pattern 110 of the test module is performed. The test process is performed by, for example, contacting the probe needle 320 to the via pattern 110 electrically connected to the semiconductor chips 200. During the test process, general characteristics of the package, for example, operating speed of the package and operating characteristics such as open / short, are tested and the package is checked for failure.

여기서, 본 발명은 상기 반도체칩(200)들이 상호 전기적으로 연결되어 있을 뿐 아니라 상기 테스트 모듈의 비아패턴(110)와도 전기적으로 연결되도록 스택된 상태이므로, 상기 테스트 공정시 비아패턴(110)을 통해 스택된 다수개의 반도체칩(200)들을 동시에 테스트하는 것이 가능하다. 그러므로, 본 발명은 상기 반도체칩(200)들이 스택된 스택 패키지의 테스트 공정을 효과적으로 개선할 수 있다.Here, since the semiconductor chip 200 is not only electrically connected to each other but also stacked to be electrically connected to the via pattern 110 of the test module, the semiconductor pattern 200 may be connected to the via pattern 110 during the test process. It is possible to test a plurality of stacked semiconductor chips 200 at the same time. Therefore, the present invention can effectively improve the test process of the stack package in which the semiconductor chips 200 are stacked.

도 2g를 참조하면, 상기 테스트 모듈 몸체(100)의 일면(100A) 상에 도포된 에폭시(310) 부분을 제거해서, 상기 테스트 공정이 진행된 반도체칩(200)들로부터 캐리어 기판을 제거한다. 상기 에폭시(310) 부분의 제거는, 예컨대, UV 처리, 열처리 및 케미컬 처리 등의 방식을 통해 제거한다. Referring to FIG. 2G, a portion of the epoxy 310 coated on one surface 100A of the test module body 100 is removed to remove the carrier substrate from the semiconductor chips 200 in which the test process is performed. Removal of the portion of the epoxy 310 is removed by, for example, UV treatment, heat treatment and chemical treatment.

이후, 도시하지는 않았으나 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 테스트 모듈을 이용한 스택 패키지의 제조를 완성한다.Thereafter, although not shown, a series of subsequent known processes are sequentially performed to complete the manufacture of the stack package using the test module according to the embodiment of the present invention.

전술한 본 발명의 실시예에서는 테스트 모듈의 홈 내에 다수개의 반도체칩들이 상호 전기적으로 연결됨과 동시에 상기 테스트 모듈의 비아패턴와 전기적으로 연결되도록 스택함으로써, 상기 비아패턴을 통해 상기 다수개의 반도체칩들에 대한 테스트 공정을 동시에 진행하는 것이 가능하다. 따라서, 본 발명은 상기 다수개의 반도체칩들에 대해 개별적으로 테스트 공정을 진행할 필요가 없으므로 테스트 공정시 소요되는 시간을 줄일 수 있을 뿐 아니라, 상기 비아패턴에 프로브 니들을 콘택시키는 간단한 방식으로 다수개의 반도체칩들에 대한 테스트 공정을 진행할 수 있으므로, 다수개의 반도체칩들이 스택된 스택 패키지의 테스트 공정을 효과적으로 개선할 수 있다.In the above-described embodiment of the present invention, a plurality of semiconductor chips are stacked in a groove of a test module to be electrically connected to each other and at the same time to be electrically connected to a via pattern of the test module. It is possible to run the test process simultaneously. Therefore, since the present invention does not need to perform the test process for the plurality of semiconductor chips individually, the time required for the test process can be reduced, and the plurality of semiconductors can be contacted with the probe needle in a simple manner. Since the test process for the chips can be performed, the test process of a stack package in which a plurality of semiconductor chips are stacked can be effectively improved.

또한, 본 발명의 실시예에서는 테스트 모듈 내에 다수개의 반도체칩들이 스택된 상태에서 테스트 공정을 진행함에 따라, 상기 반도체칩들을 테스트하기 위한 별도의 스텝 필요없이 상기 반도체칩들의 테스트 공정 및 반도체칩들을 스택하는 스택 패키지 제조 공정을 인-시튜(In-Situ)로 진행할 수 있다. 그러므로, 본 발명은 스택 패키지의 제조 과정 중에 테스트 공정을 수행함에 따라, 상기 스택 패키지의 제조 공정 중 기판 또는 반도체칩들의 페일 여부를 파악하는 것이 가능하며, 따라서, 본 발명은 굿-다이로 이루어진 스택 패키지를 제조하여 패키지의 특성 및 신뢰성을 개선하고 제조 수율을 향상시킬 수 있다.In addition, in the embodiment of the present invention, as the test process is performed in a state in which a plurality of semiconductor chips are stacked in a test module, the test process and stacking of semiconductor chips of the semiconductor chips are unnecessary without the need for a separate step for testing the semiconductor chips. The stack package manufacturing process may be performed in-situ. Therefore, according to the present invention, as the test process is performed during the manufacturing process of the stack package, it is possible to determine whether the substrate or the semiconductor chips fail during the manufacturing process of the stack package. The package can be manufactured to improve the properties and reliability of the package and to improve the manufacturing yield.

한편, 전술한 본 발명의 실시예에서는 반도체칩들의 테스트 공정이 진행된 후에 캐리어 기판을 제거함으로써 스택 패키지의 제조를 완성하였으나, 본 발명의 다른 실시예로서, 상기 반도체칩들의 테스트 공정이 진행된 후에 캐리어 기판과 테스트 모듈을 모두 제거하거나 또는 캐리어 기판은 남기고 상기 테스트 모듈만 선택적으로 제거하는 것도 가능하다. 또한, 본 발명의 또 다른 실시예로서, 상기 반도체칩들의 테스트 공정이 진행된 후에 캐리어 기판과 테스트 모듈이 모두 부착된 상태로 쏘잉되어, 그대로, 메인 보드 등에 실장되는 것도 가능하다.Meanwhile, in the above-described embodiment of the present invention, the stack package is manufactured by removing the carrier substrate after the test process of the semiconductor chips is performed. However, as another embodiment of the present invention, the carrier substrate is performed after the test process of the semiconductor chips is performed. It is also possible to remove both the test module and the test module or selectively remove only the test module, leaving the carrier substrate. In addition, as another embodiment of the present invention, after the test process of the semiconductor chips, the carrier substrate and the test module are both sawed with the attached state, and may be mounted on the main board or the like.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

100 : 몸체 100A : 일면
100B : 타면 H : 홈
V : 비아 110 : 비아패턴
120 : 재배선 200 : 반도체칩
210 : 관통전극 300 : 캐리어 기판
310 : 에폭시 320 : 프로브 니들100: body 100A: one side
100B: Ride H: Groove
V: Via 110: Via Pattern
120: rewiring 200: semiconductor chip
210: through electrode 300: carrier substrate
310: epoxy 320: probe needle

Claims (14)

스택 패키지를 테스트하기 위한 테스트 모듈로서,
일면 및 그에 대향하는 타면을 가지며, 상기 일면에 홈이 구비되고 상기 홈 저면으로부터 상기 타면까지 관통하는 비아패턴이 구비된 몸체;
를 포함하는 테스트 모듈.Test module for testing stack packages.
A body having one surface and the other surface opposite thereto, the groove having one surface and having a via pattern penetrating from the bottom surface of the groove to the other surface;
Test module comprising a. 제 1 항에 있어서,
상기 몸체의 타면 상에 상기 비아패턴과 연결되게 형성된 재배선;
을 더 포함하는 것을 특징으로 하는 테스트 모듈.The method of claim 1,
Redistribution formed on the other surface of the body to be connected to the via pattern;
Test module characterized in that it further comprises. 제 1 항에 있어서,
상기 몸체는 실리콘 웨이퍼 또는 글라스 웨이퍼로 이루어진 것을 특징으로 하는 테스트 모듈.The method of claim 1,
And the body is made of a silicon wafer or a glass wafer. 제 1 항에 있어서,
상기 홈은 테스트하고자 하는 스택 패키지의 반도체칩의 폭과 같거나 큰 크기의 폭을 갖는 것을 특징으로 하는 테스트 모듈.The method of claim 1,
The groove is a test module, characterized in that having a width equal to or larger than the width of the semiconductor chip of the stack package to be tested. 일면 및 그에 대향하는 타면을 가지며 상기 일면에 홈이 구비되고 상기 홈 저면으로부터 상기 타면까지 관통하는 비아패턴이 구비된 몸체를 포함하는 테스트 모듈의 상기 홈 내에 각각 관통전극을 갖는 적어도 둘 이상의 반도체칩들을 스택하는 단계;
상기 반도체칩들의 각 관통전극들간 및 최하부 반도체칩의 관통전극과 상기 테스트 모듈의 비아패턴 간이 전기적으로 연결되도록, 상기 스택된 적어도 둘 이상의 반도체칩들을 열압착시키는 단계; 및
상기 비아패턴을 통해 반도체칩들을 테스트하는 단계;
를 포함하는 테스트 모듈을 이용한 스택 패키지의 제조방법.At least two semiconductor chips each having a through electrode in the groove of the test module including a body having a side and the other surface opposite thereto and having a groove on one side and a via pattern penetrating from the bottom of the groove to the other side. Stacking;
Thermally compressing the stacked at least two semiconductor chips so that the through electrodes of the semiconductor chips and the through electrodes of the lowermost semiconductor chips and the via patterns of the test module are electrically connected; And
Testing semiconductor chips through the via pattern;
Method of manufacturing a stack package using a test module comprising a. 제 5 항에 있어서,
상기 테스트 모듈은 상기 몸체의 타면 상에 상기 비아패턴과 연결되게 형성된 재배선을 더 포함하는 것을 특징으로 하는 테스트 모듈을 이용한 스택 패키지의 제조방법.The method of claim 5, wherein
The test module further comprises a redistribution formed to be connected to the via pattern on the other surface of the body. 제 5 항에 있어서,
상기 테스트 모듈의 몸체는 실리콘 웨이퍼 또는 글라스 웨이퍼로 이루어진 것을 특징으로 하는 테스트 모듈을 이용한 스택 패키지의 제조방법.The method of claim 5, wherein
The body of the test module is a method of manufacturing a stack package using a test module, characterized in that consisting of a silicon wafer or a glass wafer. 제 5 항에 있어서,
상기 테스트 모듈의 몸체에 구비된 홈은 상기 반도체칩의 폭과 같거나 큰 크기의 폭을 갖는 것을 특징으로 하는 테스트 모듈을 이용한 스택 패키지의 제조방법.The method of claim 5, wherein
The groove provided in the body of the test module is a method of manufacturing a stack package using a test module, characterized in that having a width of the same size or larger than the width of the semiconductor chip. 제 5 항에 있어서,
상기 반도체칩들을 스택하는 단계 후, 그리고, 상기 반도체칩들을 열압착시키는 단계 전,
상기 반도체칩들 및 상기 반도체칩들이 스택된 테스트 모듈의 일면 상에 캐리어 기판을 부착하는 단계;
를 더 포함하는 것을 특징으로 하는 테스트 모듈을 이용한 스택 패키지의 제조방법.The method of claim 5, wherein
After the stacking of the semiconductor chips, and before the thermocompression bonding of the semiconductor chips,
Attaching a carrier substrate on one surface of a test module on which the semiconductor chips and the semiconductor chips are stacked;
Method of manufacturing a stack package using a test module characterized in that it further comprises. 제 9 항에 있어서,
상기 캐리어 기판은 실리콘 웨이퍼 또는 글라스 웨이퍼로 이루어진 것을 특징으로 하는 테스트 모듈을 이용한 스택 패키지의 제조방법.The method of claim 9,
The carrier substrate is a method of manufacturing a stack package using a test module, characterized in that consisting of a silicon wafer or a glass wafer. 제 9 항에 있어서,
상기 캐리어 기판은 써멀 에폭시 또는 UV 에폭시의 개재하에 부착되는 것을 특징으로 하는 테스트 모듈을 이용한 스택 패키지의 제조방법.The method of claim 9,
The carrier substrate is a method of manufacturing a stack package using a test module, characterized in that attached to the thermal epoxy or through the interposition of the epoxy. 제 9 항에 있어서,
상기 캐리어 기판은 상기 반도체칩들이 테스트된 후에 제거되는 것을 특징으로 하는 테스트 모듈을 이용한 스택 패키지의 제조방법.The method of claim 9,
And said carrier substrate is removed after said semiconductor chips have been tested. 제 5 항에 있어서,
상기 반도체칩들을 테스트하는 단계는, 상기 반도체칩들과 전기적으로 연결된 테스트 모듈의 비아패턴에 프로브 니들을 콘택시켜 수행하는 것을 특징으로 하는 테스트 모듈을 이용한 스택 패키지의 제조방법.The method of claim 5, wherein
The testing of the semiconductor chips may include performing a probe needle on a via pattern of a test module electrically connected to the semiconductor chips. 제 5 항에 있어서,
상기 반도체칩들을 테스트하는 단계 후,
상기 테스트 모듈을 제거하는 단계;
를 더 포함하는 것을 특징으로 하는 테스트 모듈을 이용한 스택 패키지의 제조방법.
The method of claim 5, wherein
After testing the semiconductor chips,
Removing the test module;
Method of manufacturing a stack package using a test module characterized in that it further comprises.
KR1020100067419A 2010-07-13 2010-07-13 Test module and method for manuafacturing stack packag using the same KR20120006770A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020100067419A KR20120006770A (en) 2010-07-13 2010-07-13 Test module and method for manuafacturing stack packag using the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100067419A KR20120006770A (en) 2010-07-13 2010-07-13 Test module and method for manuafacturing stack packag using the same

Publications (1)

Publication Number Publication Date
KR20120006770A true KR20120006770A (en) 2012-01-19

Family

ID=45612354

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100067419A KR20120006770A (en) 2010-07-13 2010-07-13 Test module and method for manuafacturing stack packag using the same

Country Status (1)

Country Link
KR (1) KR20120006770A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016003456A1 (en) * 2014-07-02 2016-01-07 Intel Corporation Electronic assembly that includes stacked electronic devices

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016003456A1 (en) * 2014-07-02 2016-01-07 Intel Corporation Electronic assembly that includes stacked electronic devices

Similar Documents

Publication Publication Date Title
US9893004B2 (en) Semiconductor interposer integration
CN104851814B (en) Ic package and forming method thereof
US7297574B2 (en) Multi-chip device and method for producing a multi-chip device
KR101977699B1 (en) Multi chip semiconductor apparatus and method of testing the same
US8026586B2 (en) Semiconductor package
US20160204093A1 (en) Fabrication method of semiconductor package
US7972902B2 (en) Method of manufacturing a wafer including providing electrical conductors isolated from circuitry
WO2009017758A2 (en) Reconstituted wafer stack packaging with after-applied pad extensions
KR20140018745A (en) Semiconductor packages, methods of manufacturing the same, and semiconductor package structures including the same
KR20110078399A (en) Stack package and method for fabricating the same
US20230163102A1 (en) Bonding structure and manufacturing method therefor
KR20080062577A (en) Stack package and manufacturing method of the same
US20110101531A1 (en) Thermo-mechanical stress in semiconductor wafers
KR101060842B1 (en) Manufacturing method of semiconductor package
US11545469B2 (en) Semiconductor package and manufacturing method thereof
CN106653731B (en) Sidewall bridge interconnect in semiconductor device
KR20150078008A (en) Semiconductor apparatus, method for fabricating thereof and method for testing thereof
KR20060058953A (en) Packaged semiconductor die and manufacturing method thereof
KR20120006770A (en) Test module and method for manuafacturing stack packag using the same
KR100866137B1 (en) Stack package
KR101013558B1 (en) Interposer and semiconductor package using the same
KR20100096914A (en) Semiconductor package and stack package using the same
KR20100050976A (en) Semiconductor package and method for fabricating the same
CN111668178B (en) Packaging structure and manufacturing method thereof
EP4343840A2 (en) Semiconductor package

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid