KR20120004813A - Method of manufacturing semicondutor device - Google Patents

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KR20120004813A
KR20120004813A KR1020100065496A KR20100065496A KR20120004813A KR 20120004813 A KR20120004813 A KR 20120004813A KR 1020100065496 A KR1020100065496 A KR 1020100065496A KR 20100065496 A KR20100065496 A KR 20100065496A KR 20120004813 A KR20120004813 A KR 20120004813A
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김덕수
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주식회사 하이닉스반도체
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    • H01L23/293—Organic, e.g. plastic

Abstract

PURPOSE: A method of manufacturing a semiconductor device is provided to make a package high capacity and thin by controlling the bending of a semiconductor chip. CONSTITUTION: A semiconductor substrate(100) in which a passivation film preventing a chip area is formed is prepared. The chip area is classified into a cell region and a peripheral region. A fuse and a pad are respectively arranged in the fuse regions(FU) and pad area(PAD) of the peripheral region. A high stress-film(200) is formed in the semiconductor of the substrate. A SWP film(210) is formed on the high stress-film. The SWP film is formed into a PIQ(Polymide Isoindro Quirazorindione) film.

Description

반도체 장치의 제조 방법{METHOD OF MANUFACTURING SEMICONDUTOR DEVICE}Manufacturing method of semiconductor device {METHOD OF MANUFACTURING SEMICONDUTOR DEVICE}

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 장치의 패키지 공정에 관한 것이며, 보다 더 상세하게는 패키지 공정 시 반도체 칩의 휨 현상을 방지할 수 있는 반도체 장치의 제조 방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a packaging process of a semiconductor device, and more particularly, to a manufacturing method of a semiconductor device capable of preventing warpage of a semiconductor chip during a packaging process.

최근 반도체 산업의 발전과 사용자의 요구에 따라 전자 기기는 더욱더 소형화되고 또한 경량화되고 있다. 이러한 전자기기들의 경박단소화 추세에 따라 그의 핵심 디바이스인 패키지의 고밀도, 고실장화가 중요한 요인으로 대두되고 있으며, 또한 컴퓨터의 경우 기억 용량의 증가에 따른 대용량의 램(Random Access Memory ; RAM) 및 플래시 메모리(Flash Memory)와 같이 칩의 크기는 자연적으로 증대되지만 패키지는 상기의 요건에 따라 소형화되는 경향으로 연구되고 있다.Recently, in accordance with the development of the semiconductor industry and the needs of users, electronic devices are becoming smaller and lighter. As the electronic devices become thin and short, the high-density and high-mounting of the package, which is a key device of the electronic devices, is becoming an important factor, and in the case of a computer, a large amount of random access memory (RAM) and flash as the storage capacity increases. Like the memory (Flash Memory), the size of the chip is naturally increased, but the package is being studied to be smaller in accordance with the above requirements.

이러한 소형화를 위해 주로 적용되는 기술 중의 하나로서 복수의 반도체 칩을 탑재하여 하나의 패키지로 구현하는 멀티 칩 패키지(MCP; Multi Chip Package)가 알려져 있다. MCP는 하나의 반도체 칩을 포함하는 반도체 칩 패키지를 2개 사용하는 것보다 실장 면적이나 다기능화 측면 등 여러 측면에서 유리한 효과를 얻을 수 있다.As one of the technologies mainly applied for such miniaturization, a multi chip package (MCP) is known, in which a plurality of semiconductor chips are mounted and implemented as a single package. The MCP is advantageous in several aspects, such as mounting area or multifunctionality, than using two semiconductor chip packages including one semiconductor chip.

한편, 패키지 공정에 있어서는 솔더 볼 접합 과정이나 반도체 칩 적층 과정에서 가해지는 열적 스트레스에 의해 반도체 칩의 휨(warpage) 현상이 발생하게 된다. 이러한 반도체 칩의 휨 현상은 칩의 크기에 비례하는 반면 칩의 두께에 반비례하는데 반해, 제한된 패키지 크기 내에서 요구되는 고용량의 메모리를 획득하기 위해서는 반도체 칩의 크기는 더 대형화되어야 하고 두께는 더 박형화되어야 하기 때문에 반도체 칩의 휨 현상을 억제하는 데에는 많은 어려움이 있다.Meanwhile, in the package process, warpage of the semiconductor chip occurs due to thermal stress applied during solder ball bonding or semiconductor chip stacking. While the warpage phenomenon of the semiconductor chip is inversely proportional to the chip thickness while being inversely proportional to the chip size, the semiconductor chip must be larger in size and thinner in order to obtain a high capacity memory required within a limited package size. Therefore, there are many difficulties in suppressing the warpage phenomenon of the semiconductor chip.

또한, 이러한 반도체 칩의 휨 현상은, 특히 MCP와 같이 와이어 본딩을 위한 본딩 패드가 칩의 가장 자리에 위치하는 경우 와이어 본딩 시 본딩 불량 등의 문제를 유발하기 때문에 이를 제어하는 것이 매우 중요하다.In addition, it is very important to control the bending of the semiconductor chip because, in particular, when a bonding pad for wire bonding, such as MCP, is positioned at the edge of the chip, problems such as poor bonding may occur during wire bonding.

이에 대해 종래에는 웨이퍼 휨 현상을 개선하여 반도체 칩의 휨 현상을 제어하는 방법이 제시되었다. 이 방법은 ILD(interlayer dielectric), IMD(Inter-Metal Dielectric) 등의 층간 절연막, 패시배이션막, 및 α입자를 차단하기 위한 PIQ(Polyimide Isoindroquinazoline) 등의 측벽 폴리이미드(SWP; Side Wall Polymide)막 등의 박막 특성을 변경하여 웨이퍼 휨 현상을 개선하여 부수적으로 칩의 휨 현상을 개선하는 것으로서, 상기 막들 중 층간 절연막 및 패시배이션막의 경우는 압축 응력(compressive stress)을 강화하거나 두께를 높이고, SWP막의 경우는 압축 응력의 변경이 불가능하기 때문에 그 두께를 낮추고 있다.In the related art, a method of controlling warpage of a semiconductor chip by improving wafer warpage has been proposed. This method includes sidewall polyimide (SWP) such as interlayer dielectric (ILD), inter-metal dielectric (IMD), passivation film, and polyimide isoindroquinazoline (PIQ) for blocking α particles. To improve the warpage of the chip by changing the thin film properties such as the film to improve the warpage of the chip incidentally, in the case of the interlayer insulating film and the passivation film of the films to increase the compressive stress (compressive stress) or increase the thickness, In the case of the SWP film, since the compressive stress cannot be changed, the thickness thereof is reduced.

그러나, 상술한 방법도 박막 특성의 변경이 결국 웨이퍼 단위로 적용되기 때문에 반도체 칩의 휨 현상을 제어하는 데에는 한계가 있다.However, the above-described method also has a limitation in controlling the warpage phenomenon of the semiconductor chip since the change of the thin film characteristics is eventually applied on a wafer basis.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 반도체 칩의 휨 현상을 제어하여 패키지의 고용량화 및 박형화를 용이하게 달성할 수 있는 반도체 장치의 제조 방법을 제공하는데 그 목적이 있다.
SUMMARY OF THE INVENTION The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide a method of manufacturing a semiconductor device that can easily achieve high capacity and thinness of a package by controlling the warpage of a semiconductor chip. .

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 본 발명에 따른 반도체 장치의 제조 방법은, 스크라이브 레인에 의해 칩 영역이 정의되고, 상기 칩 영역은 셀 영역 및 주변 영역으로 구분되며, 상기 셀 영역의 뱅크 영역에는 뱅크가 배열되고, 상기 주변 영역의 퓨즈 영역 및 패드 영역에는 퓨즈 및 패드가 각각 배열되며, 상기 칩 영역을 보호하도록 패시배이션막이 형성된 반도체 기판을 준비하는 단계; 상기 반도체 기판 상에 고 응력막을 형성하는 단계; 및 상기 고 응력막 상에 SWP막을 형성하는 단계를 포함하고, 상기 고 응력막 및 상기 SWP막은 상기 반도체 기판의 영역들 상에서 서로 다른 두께를 갖도록 각각 형성한다.According to an aspect of the present invention for achieving the above technical problem, in the method of manufacturing a semiconductor device according to the present invention, a chip region is defined by a scribe lane, the chip region is divided into a cell region and a peripheral region, Preparing a semiconductor substrate in which a bank is arranged in a bank region of the cell region, a fuse and a pad are arranged in a fuse region and a pad region of the peripheral region, respectively, and a passivation film is formed to protect the chip region; Forming a high stress film on the semiconductor substrate; And forming a SWP film on the high stress film, wherein the high stress film and the SWP film are formed to have different thicknesses on the regions of the semiconductor substrate.

또한, 상기 셀 영역에서는, 상기 고 응력막을 낮게 형성하거나 또는 상기 고 응력막을 형성하지 않고, 상기 SWP막은 다른 영역에 비해 높게 형성할 수도 있다.Further, in the cell region, the SWP film may be formed higher than other regions without the low stress film or the high stress film.

또한, 상기 주변 영역에서는, 상기 고 응력막은 셀 영역에 비해 높게 형성하고, 상기 SWP막은 다른 영역에 비해 낮게 형성하거나 또는 상기 SWP막을 형성하지 않을 수도 있다.In the peripheral region, the high stress film may be formed higher than that of the cell region, and the SWP film may be formed lower than other regions, or the SWP film may not be formed.

또한, 상기 퓨즈 영역에서는, 상기 고 응력막은 형성하지 않고 상기 SWP막 만을 형성할 수도 있다. 상기 SWP막은 퓨즈 오픈 공정에 의해 제거되어 상기 퓨즈 영역의 가장자리 상부에만 형성된다.In the fuse region, only the SWP film may be formed without forming the high stress film. The SWP film is removed by a fuse open process and is formed only on an edge of the fuse region.

또한, 상기 패드 영역에서는, 상기 고 응력막 만을 형성하고 상기 SWP막은 형성하지 않을 수도 있다. 상기 패드 영역에서는, 상기 고 응력막은 패드 오픈 공정에 의해 제거되어 상기 패드 영역 가장자리 상부에만 형성된다.In the pad region, only the high stress film may be formed and the SWP film may not be formed. In the pad region, the high stress film is removed by a pad opening process and is formed only at the top of the pad region edge.

또한, 상기 고 응력막은 TEOS막 또는 실리콘 질화물막으로 형성할 수도 있다.The high stress film may be formed of a TEOS film or a silicon nitride film.

또한, 상기 SWP막은 PIQ 막으로 형성할 수도 있다.
In addition, the SWP film may be formed of a PIQ film.

전술한 본 발명은, 반도체 칩 영역의 뱅크 영역, 패드 영역 및 퓨즈 영역마다 고 응력막 및 SWP막이 서로 다른 두께로 형성하여 반도체 칩의 압축 응력을 강화시킴으로써, 솔더 볼 접합 과정이나 반도체 칩 적층 과정 등의 패키닝 공정 시 열적 스트레스가 가해지더라도, 반도체 칩의 휨 현상을 방지할 수 있다.According to the present invention, the high stress film and the SWP film are formed in different thicknesses in the bank area, the pad area, and the fuse area of the semiconductor chip area so as to strengthen the compressive stress of the semiconductor chip. Even if thermal stress is applied during the packaging process, the warpage of the semiconductor chip can be prevented.

그 결과, 반도체 칩의 휨 현상으로 인한 와이어 본딩 불량 등의 문제도 해결할 수 있으므로, 반도체 장치의 패키지 신뢰성 및 수율을 향상시킬 수 있다.
As a result, problems such as poor wire bonding due to warpage of the semiconductor chip can also be solved, and thus package reliability and yield of the semiconductor device can be improved.

도 1은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도,
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도로서, 도 1의 Ⅱ-Ⅱ 선에 따른 단면도.1 is a plan view illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention;
FIG. 2 is a cross-sectional view illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention, and taken along line II-II of FIG. 1.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings, so that those skilled in the art can easily carry out the technical idea of the present invention.

도 1 및 도 2는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면으로서, 도 2는 도 1의 Ⅱ-Ⅱ 선에 따른 단면도이다. 설명의 편의를 위해, 도 1 및 도 2는 동일한 도면 부호를 사용하여 설명하기로 한다. 1 and 2 are views for explaining a method of manufacturing a semiconductor device according to an embodiment of the present invention, Figure 2 is a cross-sectional view taken along the line II-II of FIG. For convenience of description, FIGS. 1 and 2 will be described using the same reference numerals.

도 1 및 도 2를 참조하면, 스크라이브 레인(scribe lane, SL)에 의해 칩 영역(CH)이 정의되고, 칩 영역(CH)은 셀 영역 및 주변 영역으로 구분되며, 셀 영역의 뱅크 영역(BN)에는 메모리 셀을 구성하는 뱅크(110)가 배열되고, 주변 영역(140)의 퓨즈 영역(FU) 및 패드 영역(PAD)에는 퓨즈(120) 및 패드(130)가 각각 배열되는 반도체 기판(웨이퍼, 100)을 준비한다.1 and 2, the chip region CH is defined by a scribe lane SL, the chip region CH is divided into a cell region and a peripheral region, and a bank region BN of the cell region. ) Is a semiconductor substrate (a wafer) in which a bank 110 constituting a memory cell is arranged, and a fuse 120 and a pad 130 are arranged in the fuse region FU and the pad region PAD of the peripheral region 140, respectively. , 100).

여기서, 퓨즈 영역(FU)은 칩 영역(CH) 내측의 뱅크(110) 주변 영역(140)이고, 패드 영역(PAD)은 칩 영역(CH) 외측의 주변 영역(140)이다.Here, the fuse region FU is a peripheral region 140 around the bank 110 inside the chip region CH, and the pad region PAD is a peripheral region 140 outside the chip region CH.

그 다음, 상기와 같은 구조를 갖는 반도체 기판(100) 상에, 칩 영역(CH)을 보호하도록 패시배이션막(미도시)을 형성하고, 패시배이션막 상에 반도체 칩의 패키징 공정 시 압축 응력을 강화하기 위해 고 응력막(200) 및 SWP막(Side Wall Polyimide Layer, 210)을 순차적으로 형성한다.Next, a passivation film (not shown) is formed on the semiconductor substrate 100 having the structure as described above to protect the chip region CH, and compressed during the packaging process of the semiconductor chip on the passivation film. In order to reinforce the stress, a high stress film 200 and a SWP film (Side Wall Polyimide Layer, 210) are sequentially formed.

여기서, 고 응력막(200)은 TEOS막 또는 실리콘 질화물막으로 형성할 수 있고, SWP막(210)은 PIQ (Polymide Isoindro Quirazorindione)막으로 형성할 수 있다. Here, the high stress film 200 may be formed of a TEOS film or a silicon nitride film, and the SWP film 210 may be formed of a PIQ (Polymide Isoindro Quirazorindione) film.

또한, SWP막(210)은 반도체 칩으로의 수분 침투 및 응력을 방지할 뿐만 아니라 α-입자(Particle)에 의한 전자와 정공 생성에 의해 메모리 셀에 저장된 데이터를 손상시키는 소프트 에러를 방지하며, 경화 이후 대략 5㎛ 이하의 두께를 갖는다.In addition, the SWP film 210 not only prevents moisture penetration and stress into the semiconductor chip, but also prevents soft errors that damage data stored in the memory cell by generating electrons and holes by α-particles. Then, it has a thickness of about 5 μm or less.

바람직하게, 고 응력막(200) 및 SWP막(210)은 반도체 기판(100)의 영역들 상에서 서로 다른 두께를 갖도록 각각 형성하며, 이처럼 영역마다 다른 두께를 갖는 고 응력막(200)과 SWP막(210)은 이들 막의 증착 후 포토리소그라피 및 식각 공정 등에 의해 막을 각각 제거함으로써 달성할 수 있다.Preferably, the high stress film 200 and the SWP film 210 are formed to have different thicknesses on the regions of the semiconductor substrate 100, and thus the high stress film 200 and the SWP film having different thicknesses for each region are provided. (210) can be achieved by removing the films, respectively, by photolithography and etching processes after deposition of these films.

즉, 뱅크(110)가 형성되는 셀 영역에서는, 고 응력막(200)을 매우 낮게 형성하거나 또는 이를 형성하지 않는 대신 SWP막(210)은 다른 영역에 비해 매우 높게 형성한다. That is, in the cell region where the bank 110 is formed, the high stress film 200 is formed very low or the SWP film 210 is formed very high compared to other regions instead of forming the high stress film 200.

반면, 퓨즈(120) 및 패드(130) 등이 형성되는 주변 영역(140)에서는, 고 응력막(200)은 셀 영역에 비해 매우 높게 형성하는 대신 SWP막(210)은 다른 영역에 비해 매우 낮게 형성하거나 또는 이를 형성하지 않는다.On the other hand, in the peripheral region 140 where the fuse 120, the pad 130, and the like are formed, the high stress film 200 is formed very high compared to the cell region, and the SWP film 210 is very low compared to other regions. Form or not form it.

좀 더 바람직하게, 도 2에 나타낸 바와 같이, 뱅크(110)가 형성되는 셀 영역에서는, 고 응력막(200)을 매우 낮게 형성하거나 또는 이를 형성하지 않는 대신 SWP막(210)은 다른 영역에 비해 매우 높게 형성한다. More preferably, as shown in FIG. 2, in the cell region in which the bank 110 is formed, the SWP film 210 may be formed at a low level or may not be formed at a high stress film 200. Very high.

또한, 퓨즈 영역(FU)에 있어서는, 고 응력막(200)은 형성하지 않고 SWP막(210) 만을 형성하며, 이 SWP막(210)은 퓨즈 오픈 공정에 의해 제거되어 퓨즈 영역(FU)의 가장 자리 상부에만 형성된다.Further, in the fuse region FU, only the SWP film 210 is formed without forming the high stress film 200. The SWP film 210 is removed by the fuse open process to remove the most of the fuse region FU. It is formed only at the top of the seat.

또한, 패드 영역(PAD)에 있어서는, 고 응력막(200) 만을 형성하고 SWP막(210)은 형성하지 않으며, 고 응력막(200)은 패드 오픈 공정에 의해 제거되어 도 2와 같이 패드 영역(PAD)의 가장 자리 상부에만 형성되며, 이 오픈된 패드를 통해 와이어 본딩(220)이 연결된다.In the pad region PAD, only the high stress film 200 is formed and the SWP film 210 is not formed, and the high stress film 200 is removed by the pad opening process, so that the pad region ( It is formed only on the upper edge of the PAD, and the wire bonding 220 is connected through the opened pad.

한편, 칩 영역(CH)의 코너 부분(151, 152, 153, 154)은 KOZ(Keep Off Zone)로서 패키지 공정 시 반도체 칩의 휨 현상 및 응력 등에 의해 회로가 형성되기에는 부적합한 영역이므로, 이 부분에서는 도 1과 같이 SWP막(210) 및 금속층(미도시) 등을 형성하지 않고, 가드링(300)을 SWP막(210)의 에지 라인에 정렬시킴으로써 반도체 칩의 패키징 공정 시 압축 응력을 강화시킨다.On the other hand, the corner portions 151, 152, 153, and 154 of the chip region CH are KOZ (Keep Off Zone), which is an area unsuitable for forming a circuit due to warpage and stress of the semiconductor chip during the packaging process. In FIG. 1, instead of forming the SWP film 210 and the metal layer (not shown), the guard ring 300 is aligned with the edge lines of the SWP film 210 to enhance the compressive stress during the packaging process of the semiconductor chip. .

그 후, 소잉 공정, 다이 본딩 공정, 솔더 볼 접합 공정 및 반도체 칩 적층 공정 등의 후속 패키징 공정을 수행하여 반도체 장치의 패키지를 제조한다.Subsequently, subsequent packaging processes such as a sawing process, a die bonding process, a solder ball bonding process, and a semiconductor chip stacking process are performed to manufacture a package of the semiconductor device.

이때, 솔더 볼 접합 과정이나 반도체 칩 적층 과정에서 열적 스트레스가 가해지더라도, 칩 영역의 뱅크 영역, 패드 영역 및 퓨즈 영역마다 고 응력막(200) 및 SWP막(210)이 서로 다른 두께로 형성되어 반도체 칩의 압축 응력을 강화시킴에 따라, 반도체 칩의 휨 현상이 방지될 수 있다.At this time, even if thermal stress is applied during the solder ball bonding process or the semiconductor chip stacking process, the high stress film 200 and the SWP film 210 are formed in different thicknesses in each bank region, pad region, and fuse region of the chip region. By strengthening the compressive stress of the chip, the bending phenomenon of the semiconductor chip can be prevented.

이에 따라, 반도체 칩의 휨 현상으로 인한 와이어 본딩 불량 등의 문제도 해결할 수 있으므로, 반도체 장치의 패키지 신뢰성 및 수율을 향상시킬 수 있다.As a result, problems such as poor wire bonding due to warpage of the semiconductor chip can be solved, thereby improving package reliability and yield of the semiconductor device.

본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
Although the technical spirit of the present invention has been described in detail according to the above embodiments, it should be noted that the above embodiments are for the purpose of description and not of limitation. In addition, it will be understood by those of ordinary skill in the art that various embodiments are possible within the scope of the technical idea of the present invention.

100 : 반도체 기판 110 : 뱅크
120 : 퓨즈 130 : 패드
140 : 주변 영역
151, 152, 153, 154 : 칩 영역의 코너 부분
200 : 고 응력막 210 : SWP막
220 : 와이어 본딩 CH : 칩 영역
SL : 스크라이브 레인 PAD : 패드 영역
BN : 뱅크 영역 FU : 퓨즈 영역100 semiconductor substrate 110 bank
120: fuse 130: pad
140: surrounding area
151, 152, 153, 154: corner portion of the chip area
200: high stress film 210: SWP film
220: wire bonding CH: chip area
SL: scribe lane PAD: pad area
BN: Bank Area FU: Fuse Area

Claims (11)

스크라이브 레인에 의해 칩 영역이 정의되고, 상기 칩 영역은 셀 영역 및 주변 영역으로 구분되며, 상기 셀 영역의 뱅크 영역에는 뱅크가 배열되고, 상기 주변 영역의 퓨즈 영역 및 패드 영역에는 퓨즈 및 패드가 각각 배열되며, 상기 칩 영역을 보호하도록 패시배이션막이 형성된 반도체 기판을 준비하는 단계;
상기 반도체 기판 상에 고 응력막을 형성하는 단계; 및
상기 고 응력막 상에 SWP막을 형성하는 단계를 포함하고,
상기 고 응력막 및 상기 SWP막은 상기 반도체 기판의 영역들 상에서 서로 다른 두께를 갖도록 각각 형성하는 반도체 장치의 제조 방법.
A chip region is defined by a scribe lane, and the chip region is divided into a cell region and a peripheral region, banks are arranged in a bank region of the cell region, and fuses and pads are formed in a fuse region and a pad region of the peripheral region, respectively. Preparing a semiconductor substrate arranged with a passivation film to protect the chip region;
Forming a high stress film on the semiconductor substrate; And
Forming a SWP film on the high stress film,
And the high stress film and the SWP film are formed on respective regions of the semiconductor substrate to have different thicknesses.
제 1 항에 있어서,
상기 셀 영역에서, 상기 고 응력막을 다른 영역과 비교하여 낮게 형성하거나 또는 상기 고 응력막을 형성하지 않는 반도체 장치의 제조 방법.
The method of claim 1,
The method of manufacturing a semiconductor device in the cell region, wherein the high stress film is formed lower than other regions or the high stress film is not formed.
제 2 항에 있어서,
상기 셀 영역에서,
상기 SWP막은 다른 영역에 비해 높게 형성하는 반도체 장치의 제조 방법.The method of claim 2,
In the cell area,
And the SWP film is formed higher than other regions. 제 1 항에 있어서,
상기 주변 영역에서, 상기 고 응력막은 셀 영역에 비해 높게 형성하는 반도체 장치의 제조 방법.
The method of claim 1,
In the peripheral region, the high stress film is formed higher than the cell region.
제 4 항에 있어서,
상기 주변영역에서,
상기 SWP막은 다른 영역에 비해 낮게 형성하거나 또는 상기 SWP막을 형성하지 않는 반도체 장치의 제조 방법.
The method of claim 4, wherein
In the peripheral region,
The SWP film is formed lower than other regions, or the semiconductor device manufacturing method does not form the SWP film.
제 1 항에 있어서,
상기 퓨즈 영역에서는, 상기 고 응력막은 형성하지 않고 상기 SWP막 만을 형성하는 반도체 장치의 제조 방법.
The method of claim 1,
In the fuse region, only the SWP film is formed without forming the high stress film.
제 6 항에 있어서,
상기 퓨즈영역에서는,
상기 SWP막은 퓨즈 오픈 공정에 의해 제거되어 상기 퓨즈 영역의 가장자리 상부에만 형성되는 반도체 장치의 제조 방법.
The method according to claim 6,
In the fuse area,
And the SWP film is removed by a fuse open process to be formed only over an edge of the fuse region.
제 1 항에 있어서,
상기 패드 영역에서는, 상기 고 응력막 만을 형성하고 상기 SWP막은 형성하지 않는 반도체 장치의 제조 방법.
The method of claim 1,
In the pad region, only the high stress film is formed and the SWP film is not formed.
제 1 항에 있어서,
상기 패드 영역에서는, 상기 고 응력막은 패드 오픈 공정에 의해 제거되어 상기 패드 영역 가장자리 상부에만 형성되는 반도체 장치의 제조 방법.
The method of claim 1,
In the pad region, the high stress film is removed by a pad opening process and is formed only on an edge of the pad region.
제 1 항에 있어서,
상기 고 응력막은 TEOS막 또는 실리콘 질화물막으로 형성하는 반도체 장치의 제조 방법.
The method of claim 1,
And the high stress film is formed of a TEOS film or a silicon nitride film.
제 1 항에 있어서,
상기 SWP막은 PIQ(Polymide Isoindro Quirazorindione) 막으로 형성하는 반도체 장치의 제조 방법.The method of claim 1,
The SWP film is a semiconductor device manufacturing method of forming a PIQ (Polymide Isoindro Quirazorindione) film.
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