KR20110125796A - Stack package - Google Patents

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Abstract

PURPOSE: A stacked package is provided to accomplish the slimming of the stacked package by attaching a passive device between semiconductor chips. CONSTITUTION: A first semiconductor chip(120) comprises a first semiconductor chip body(121), a first bonding pad(122), and a first grounding pad(124). A second semiconductor chip(140) comprises a second semiconductor chip body(141), a second bonding pad(142), and a second ground pad(144). A passive device(160) is attached between a first side(121a) of the first semiconductor chip body and a third side(141a) of the second semiconductor chip body. The passive device electrically interlinks the first and the second semiconductor chip. The passive device comprises a first capacitor electrode, a second capacitor electrode, and a dielectric layer.

Description

스택 패키지{STACK PACKAGE}Stack Package {STACK PACKAGE}

본 발명은 슬림화가 가능하면서도 파워 노이즈를 감소시킬 수 있는 스택 패키지에 관한 것이다.The present invention relates to a stack package capable of slimming and reducing power noise.

최근 들어, 방대한 데이터를 저장 및/또는 방대한 데이터를 신속하게 처리할 수 있는 반도체 칩을 구비한 반도체 패키지가 개발된 바 있다.Recently, a semiconductor package having a semiconductor chip capable of storing massive data and / or processing massive data quickly has been developed.

특히, 다수개의 반도체 칩들을 스택(Stack)하여 데이터 저장 용량을 보다 확장시킨 스택 패키지가 개발되고 있으며, 아울러, 메모리 반도체 칩과 시스템 반도체 칩을 스택하여 데이터 저장용량은 물론 데이터 처리속도를 향상시킨 스택 패키지 또한 개발되고 있다.In particular, a stack package has been developed in which a plurality of semiconductor chips are stacked to further expand data storage capacity, and a stack in which memory semiconductor chips and system semiconductor chips are stacked to improve data storage capacity and data processing speed. Packages are also being developed.

종래의 스택 패키지는 본드핑거를 구비한 기판, 상기 기판의 상면에 접착제를 매개로 수직적으로 스택된 반도체 칩들, 상기 반도체 칩들과 기판의 본드핑거를 전기적으로 연결하는 금속와이어, 상기 반도체 칩들과 금속와이어를 포함한 상기 기판의 상면을 밀봉하는 봉지부재, 상기 기판 하면에 구비된 볼랜드에 부착되는 솔더볼 및 상기 반도체 칩들과 이격된 기판 상면의 일측에 실장된 수동소자를 포함한다.A conventional stack package includes a substrate having a bond finger, semiconductor chips vertically stacked on the upper surface of the substrate by an adhesive, metal wires electrically connecting the semiconductor chips and bond fingers of the substrate, and the semiconductor chips and metal wires. It includes an encapsulation member for sealing the upper surface of the substrate, a solder ball attached to the ball land provided on the lower surface of the substrate and a passive element mounted on one side of the upper surface of the substrate spaced apart from the semiconductor chips.

그러나, 종래의 스택 패키지는 스택된 반도체 칩들과 이격된 기판 상면의 일측에 수동소자가 실장되기 때문에 기판의 면적이 넓어질 수밖에 없고, 이로 인해 스택 패키지의 크기를 줄이는 데 어려움이 따르고 있다.However, in the conventional stack package, since the passive element is mounted on one side of the upper surface of the substrate spaced apart from the stacked semiconductor chips, the area of the substrate is inevitably widened, which causes difficulty in reducing the size of the stack package.

또한, 종래의 스택 패키지는 수동소자가 스택된 반도체 칩들과 멀리 떨어져서 기판에 실장되기 때문에 수동소자와 스택된 반도체 칩들 사이의 배선 경로가 길어져 인덕턴스가 가중되고, 이로 인해 파워 노이즈가 증가하는 문제가 있다.In addition, in the conventional stack package, since the passive element is mounted on the substrate away from the stacked semiconductor chips, the wiring path between the passive element and the stacked semiconductor chips is increased, thereby increasing inductance, thereby increasing power noise. .

본 발명은 수동소자를 반도체 칩들 사이에 부착시키는 것을 통해 슬림화가 가능하면서도 파워 노이즈를 감소시킬 수 있는 스택 패키지를 제공한다.The present invention provides a stack package capable of slimming and reducing power noise by attaching a passive device between semiconductor chips.

본 발명의 일 실시예에 따른 스택 패키지는 제1 본딩패드 및 제1 접지패드가 배치된 제1면 및 상기 제1면에 대향하는 제2면을 갖는 제1 반도체 칩; 상기 제1 반도체 칩의 제1면과 마주보는 제3면 및 상기 제3면에 대향하는 제4면을 가지며, 상기 제3면에 배치된 제2 본딩패드 및 제2 접지패드를 갖는 제2 반도체 칩; 및 상기 제1 반도체 칩의 제1면과 상기 제2 반도체 칩의 제3면 사이에 부착되어 상기 제1 및 제2 반도체 칩을 전기적으로 연결하는 수동소자;를 포함하는 것을 특징으로 한다.A stack package according to an embodiment of the present invention may include a first semiconductor chip having a first surface on which a first bonding pad and a first ground pad are disposed, and a second surface opposite to the first surface; A second semiconductor having a third surface facing the first surface of the first semiconductor chip and a fourth surface facing the third surface, the second semiconductor having a second bonding pad and a second ground pad disposed on the third surface; chip; And a passive element attached between the first surface of the first semiconductor chip and the third surface of the second semiconductor chip to electrically connect the first and second semiconductor chips.

상기 수동소자는 커패시터, 레지스터 및 인덕터 중 어느 하나를 포함하는 것을 특징으로 한다.The passive element may include any one of a capacitor, a resistor, and an inductor.

상기 제1 및 제2 본딩패드는 파워 신호 및/또는 데이터 신호를 인가받고, 상기 제1 및 제2 접지패드는 그라운드 신호를 인가받는 것을 특징으로 한다.The first and second bonding pads may receive a power signal and / or a data signal, and the first and second ground pads may receive a ground signal.

상기 제1 반도체 칩은 상기 제1 본딩패드로부터 중앙으로 연장된 재배선 및 상기 제1 접속패드로부터 중앙으로 연장된 그라운드 재배선을 더 갖는 것을 특징으로 한다.The first semiconductor chip may further include a redistribution line extending from the first bonding pad to the center and a ground rewiring line extending from the first connection pad to the center.

상기 제1 및 제2 반도체 칩들이 실장되며, 상면에 배치된 본드핑거 및 그라운드 패드를 갖는 기판을 더 포함하는 것을 특징으로 한다.The first and second semiconductor chips may be mounted and further include a substrate having a bond finger and a ground pad disposed on an upper surface thereof.

상기 기판의 본드핑거와 제1 반도체 칩의 제1 본딩패드 사이 및 상기 기판의 그라운드 패드와 상기 제1 반도체 칩의 제1 접속패드 사이에 각각 배치되어 이들을 상호 전기적으로 연결하는 전도성 와이어를 더 갖는 것을 특징으로 한다.Further having conductive wires disposed between the bond fingers of the substrate and the first bonding pads of the first semiconductor chip and between the ground pads of the substrate and the first connection pads of the first semiconductor chip, respectively, and electrically connecting them to each other. It features.

상기 제2 반도체 칩은 적어도 둘 이상이 스택되며, 상기 제2 반도체 칩들은 각각 상기 제3면 및 제4면을 관통하도록 형성되어 상기 제2 본딩패드 및 제2 접지패드에 연결된 관통 전극 및 접지 관통 전극을 더 갖는 것을 특징으로 한다.At least two or more second semiconductor chips are stacked, and the second semiconductor chips are formed to penetrate the third and fourth surfaces, respectively, and are connected to the second bonding pad and the second ground pad. It is characterized by further having an electrode.

상기 스택된 제2 반도체 칩들 사이에 부착된 추가 수동소자를 더 포함하는 것을 특징으로 한다.And further passive elements attached between the stacked second semiconductor chips.

본 발명의 다른 실시예에 따른 스택 패키지는 각각 제1면 및 상기 제1면에 대향하는 제2면을 가지며 상기 제1면에 배치된 본딩패드 및 접지패드와 상기 반도체 칩들의 제1면 및 제2면을 각각 관통하도록 형성되어 상기 본딩패드 및 접지패드에 연결된 관통 전극 및 접지 관통 전극을 가지며, 스택된 다수의 반도체 칩들; 및 상기 반도체 칩들의 제1면 상에 각각 부착되어 상기 스택된 반도체 칩들을 전기적으로 연결하는 수동소자들;를 포함하는 것을 특징으로 한다.The stack package according to another embodiment of the present invention has a first surface and a second surface facing the first surface, respectively, and a bonding pad and a ground pad disposed on the first surface, and first and second surfaces of the semiconductor chips. A plurality of semiconductor chips stacked to penetrate two surfaces, each having a through electrode and a ground through electrode connected to the bonding pad and the ground pad; And passive devices attached to the first surfaces of the semiconductor chips to electrically connect the stacked semiconductor chips, respectively.

상기 수동소자는 커패시터, 레지스터 및 인덕터 중 어느 하나를 포함하는 것을 특징으로 한다.The passive element may include any one of a capacitor, a resistor, and an inductor.

상기 본딩패드 및 관통 전극은 파워 신호 및/또는 데이터 신호를 인가받고, 상기 접지패드 및 접지 관통 전극은 그라운드 신호를 인가받는 것을 특징으로 한다.The bonding pads and through electrodes receive power signals and / or data signals, and the ground pads and ground through electrodes receive ground signals.

상기 스택된 반도체 칩들이 실장되며, 상기 스택된 반도체 칩들 중 최하부 반도체 칩의 제1면에 부착된 수동소자에 전기적으로 연결되는 본드핑거 및 그라운드 패드를 갖는 기판을 더 포함하는 것을 특징으로 한다.The stacked semiconductor chips may further include a substrate having a bond finger and a ground pad electrically connected to a passive element attached to a first surface of a lowermost semiconductor chip among the stacked semiconductor chips.

상기 스택된 반도체 칩들을 포함한 기판 상면을 밀봉하도록 형성된 봉지부재; 및 상기 기판 하면에 부착된 외부실장부재;를 더 포함하는 것을 특징으로 한다.An encapsulation member formed to seal an upper surface of the substrate including the stacked semiconductor chips; And an external mounting member attached to the lower surface of the substrate.

본 발명은 수동소자를 반도체 칩들 사이에 부착시킴으로써 수동소자가 기판에 실장되어 있던 종래의 구조에 비해 기판 사이즈를 줄일 수 있고, 이를 통해 스택 패키지의 슬림화를 구현할 수 있다.The present invention can reduce the size of the substrate compared to the conventional structure in which the passive element is mounted on the substrate by attaching the passive element between the semiconductor chips, thereby realizing a slimmer stack package.

또한, 본 발명은 수동소자와 반도체 칩들 간의 거리가 매우 가까워지므로 인덕턴스의 감쇄로 파워 노이즈를 감소시킬 수 있다. 특히 파워 노이즈의 감소로 인해 데이터를 고속으로 처리하기에 적합한 스택 패키지를 구현할 수 있다.In addition, in the present invention, since the distance between the passive element and the semiconductor chip is very close, power noise can be reduced by attenuation of inductance. In particular, the reduction of power noise enables implementation of stack packages suitable for processing data at high speed.

도 1은 본 발명의 제1 실시예에 따른 스택 패키지를 나타낸 단면도이다.
도 2는 도 1의 A 부분을 확대하여 나타낸 단면도이다.
도 3은 본 발명의 제2 실시예에 따른 스택 패키지를 나타낸 단면도이다.
도 4는 도 3의 기판과 제1 반도체 칩을 나타낸 평면도이다.
도 5는 도 3의 제2 반도체 칩을 나타낸 평면도이다.
도 6은 본 발명의 제3 실시예에 따른 스택 패키지를 나타낸 단면도이다.1 is a cross-sectional view showing a stack package according to a first embodiment of the present invention.
FIG. 2 is an enlarged cross-sectional view of part A of FIG. 1.
3 is a cross-sectional view illustrating a stack package according to a second embodiment of the present invention.
4 is a plan view illustrating the substrate and the first semiconductor chip of FIG. 3.
5 is a plan view illustrating the second semiconductor chip of FIG. 3.
6 is a cross-sectional view illustrating a stack package according to a third embodiment of the present invention.

이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 스택 패키지에 대해 설명하도록 한다.Hereinafter, a stack package according to embodiments of the present invention will be described with reference to the accompanying drawings.

도 1은 본 발명의 제1 실시예에 따른 스택 패키지를 나타낸 단면도이고, 도 2는 도 1의 A 부분을 확대하여 나타낸 단면도이다.1 is a cross-sectional view illustrating a stack package according to a first embodiment of the present invention, and FIG. 2 is an enlarged cross-sectional view of portion A of FIG. 1.

도 1을 참조하면, 본 발명의 제1 실시예에 따른 스택 패키지(105)는 제1 반도체 칩(120), 제2 반도체 칩(140) 및 수동소자(160)를 포함한다. 이에 더불어, 상기 스택 패키지(105)는 기판(110), 전도성 와이어(118), 봉지부재(170) 및 외부실장부재(180)를 더 포함할 수 있다.Referring to FIG. 1, the stack package 105 according to the first embodiment of the present invention includes a first semiconductor chip 120, a second semiconductor chip 140, and a passive device 160. In addition, the stack package 105 may further include a substrate 110, a conductive wire 118, an encapsulation member 170, and an external mounting member 180.

제1 반도체 칩(120)은 제1면(121a) 및 상기 제1면(121a)에 대향하는 제2면(121b)을 갖는 제1 반도체 칩 몸체(121)와 상기 제1 반도체 칩 몸체(121)의 제1면(121a) 상에 배치된 제1 본딩패드(122) 및 제1 접지패드(124)를 갖는다.The first semiconductor chip 120 has a first semiconductor chip body 121 and a first semiconductor chip body 121 having a first surface 121a and a second surface 121b facing the first surface 121a. The first bonding pad 122 and the first ground pad 124 are disposed on the first surface 121a of FIG.

이에 더불어, 상기 제1 반도체 칩(120)은 제1 반도체 칩 몸체(121) 내에 형성된 제1 회로부(도시안함)를 더 포함할 수 있다. 도면으로 제시하지는 않았지만, 상기 제1 회로부는 데이터를 저장하기 위한 데이터 저장부 및 상기 데이터 저장부에 저장된 데이터를 처리하기 위한 데이터 처리부를 포함한다. 상기 제1 본딩패드(122)는 데이터 저장부 및/또는 데이터 처리부에 연결될 수 있다.In addition, the first semiconductor chip 120 may further include a first circuit unit (not shown) formed in the first semiconductor chip body 121. Although not shown in the drawings, the first circuit unit includes a data storage unit for storing data and a data processing unit for processing data stored in the data storage unit. The first bonding pad 122 may be connected to a data storage unit and / or a data processing unit.

제2 반도체 칩(140)은 제1 반도체 칩 몸체(121)의 제1면(121a)과 마주보는 제3면(141a) 및 상기 제3면(141a)에 대향하는 제4면(141b)을 갖는 제2 반도체 칩 몸체(141)와 상기 제2 반도체 칩 몸체(141)의 제3면(141a) 상에 배치된 제2 본딩패드(142) 및 제2 접지패드(144)를 갖는다.The second semiconductor chip 140 may have a third surface 141a facing the first surface 121a of the first semiconductor chip body 121 and a fourth surface 141b opposite to the third surface 141a. And a second bonding pad 142 and a second ground pad 144 disposed on the third surface 141a of the second semiconductor chip body 141.

이에 더불어, 상기 제2 반도체 칩(140)은 제2 반도체 칩 몸체(141) 내에 형성된 제2 회로부(도시안함)를 더 포함할 수 있다. 도면으로 제시하지는 않았지만, 상기 제2 회로부는 데이터를 저장하기 위한 데이터 저장부 및 상기 데이터 저장부에 저장된 데이터를 처리하기 위한 데이터 처리부를 포함한다. 상기 제2 본딩패드(142)는 데이터 저장부 및/또는 데이터 처리부에 연결될 수 있다.In addition, the second semiconductor chip 140 may further include a second circuit portion (not shown) formed in the second semiconductor chip body 141. Although not shown in the drawings, the second circuit unit includes a data storage unit for storing data and a data processing unit for processing data stored in the data storage unit. The second bonding pad 142 may be connected to a data storage unit and / or a data processing unit.

이때, 상기 제1 반도체 칩(120)과 제2 반도체 칩(140)은 이종 또는 동종 칩일 수 있다. 또한, 상기 제1 반도체 칩(120)과 제2 반도체 칩(140)은 서로 동일한 크기를 갖거나, 또는 서로 상이한 크기를 가질 수 있다.In this case, the first semiconductor chip 120 and the second semiconductor chip 140 may be heterogeneous or homogeneous. In addition, the first semiconductor chip 120 and the second semiconductor chip 140 may have the same size or may have different sizes.

수동소자(160)는 제1 반도체 칩 몸체(121)의 제1면(121a)과 제2 반도체 칩 몸체(141)의 제3면(141a) 사이에 부착되어 상기 제1 및 제2 반도체 칩(120, 140)을 전기적으로 연결한다. 이러한 수동 소자(160)는 커패시터, 레지스터 및 인덕터 중 어느 하나를 포함할 수 있다.The passive element 160 is attached between the first surface 121a of the first semiconductor chip body 121 and the third surface 141a of the second semiconductor chip body 141 to form the first and second semiconductor chips ( 120, 140 are electrically connected. The passive element 160 may include any one of a capacitor, a resistor, and an inductor.

한편, 도 2에는 수동소자로 커패시터를 이용한 것을 일 예로 도시하고 있다. 도 2를 참조하면, 상기 수동소자(160)는 제1 커패시터 전극(162), 제2 커패시터 전극(164) 및 유전체층(166)을 포함할 수 있다. 제1 및 제2 커패시터 전극(162, 164)은 상호 평행하게 이격하여 배치되고, 상기 유전체층(166)은 제1 및 제2 커패시터 전극(162, 164)들 사이에 개재된다.2 illustrates an example of using a capacitor as a passive element. Referring to FIG. 2, the passive element 160 may include a first capacitor electrode 162, a second capacitor electrode 164, and a dielectric layer 166. The first and second capacitor electrodes 162 and 164 are disposed in parallel and spaced apart from each other, and the dielectric layer 166 is interposed between the first and second capacitor electrodes 162 and 164.

이러한 수동소자(160)의 제1 커패시터 전극(162)은 제1 반도체 칩(120)의 제1 본딩패드(122)와 제2 반도체 칩(140)의 제2 본딩패드(142)를 전기적으로 연결하고, 상기 제2 커패시터 전극(164)은 제1 반도체 칩(140)의 제1 접지패드(124)와 제2 반도체 칩(140)의 제2 접지패드(144)를 전기적으로 연결한다. 그 결과, 상기 제1 및 제2 본딩패드(122, 142)는 파워 신호 및/또는 데이터 신호를 인가받고, 상기 제1 및 제2 접지패드(124, 144)는 그라운드 신호를 인가받는다.The first capacitor electrode 162 of the passive element 160 electrically connects the first bonding pad 122 of the first semiconductor chip 120 and the second bonding pad 142 of the second semiconductor chip 140. The second capacitor electrode 164 electrically connects the first ground pad 124 of the first semiconductor chip 140 and the second ground pad 144 of the second semiconductor chip 140. As a result, the first and second bonding pads 122 and 142 receive a power signal and / or a data signal, and the first and second ground pads 124 and 144 receive a ground signal.

상기 수동소자(160)와 제1 및 제2 반도체 칩(120, 140)은 솔더 및 접착제를 매개로 전기적 및 물리적으로 연결될 수 있다. 이와 다르게, 상기 수동소자(160)와 제1 및 제2 반도체 칩(120, 140)은 이방성 도전필름(anisotropy conductive film: ACF)을 매개로 전기적 및 물리적으로 연결될 수 있다.The passive element 160 and the first and second semiconductor chips 120 and 140 may be electrically and physically connected through solder and an adhesive. Alternatively, the passive element 160 and the first and second semiconductor chips 120 and 140 may be electrically and physically connected through an anisotropy conductive film (ACF).

다시, 도 1을 참조하면, 기판(110)은 제1 및 제2 반도체 칩(120, 140)들을 실장한다. 이러한 기판(110)은 상면(111a) 및 상기 상면(111a)에 대향하는 하면(111b)을 갖는 기판 몸체(111), 상기 기판 몸체(111)의 상면(111a)에 배치된 본드핑거(112) 및 그라운드 패드(114) 및 상기 기판 몸체(111)의 하면(111b)에 배치된 볼랜드(116)를 포함한다.Referring back to FIG. 1, the substrate 110 mounts the first and second semiconductor chips 120 and 140. The substrate 110 includes a substrate body 111 having an upper surface 111a and a lower surface 111b facing the upper surface 111a, and bond fingers 112 disposed on the upper surface 111a of the substrate body 111. And a ground pad 114 and a ball land 116 disposed on the bottom surface 111b of the substrate body 111.

상기 본드핑거(112) 및 그라운드 패드(114)는 기판 몸체(111)의 가장자리를 따라 배치될 수 있다. 이와 다르게, 상기 본드핑거(112) 및 그라운드 패드(114)는 기판 몸체(111)의 중앙을 따라 배치될 수도 있다.The bond finger 112 and the ground pad 114 may be disposed along the edge of the substrate body 111. Alternatively, the bond finger 112 and the ground pad 114 may be disposed along the center of the substrate body 111.

전도성 와이어(118)는 기판(110)의 본드핑거(112)와 제1 반도체 칩(120)의 제1 본딩패드(122) 사이 및 상기 기판(110)의 그라운드 패드(114)와 상기 제1 반도체 칩(120)의 제1 접속패드(124) 사이에 각각 배치되어 이들을 상호 전기적으로 연결한다. 전도성 와이어(118)는, 예를 들면, 구리 또는 솔더 와이어를 포함할 수 있다.The conductive wire 118 may be disposed between the bond finger 112 of the substrate 110 and the first bonding pad 122 of the first semiconductor chip 120 and the ground pad 114 of the substrate 110 and the first semiconductor. Each of the first connection pads 124 of the chip 120 is disposed between and electrically connects them. Conductive wire 118 may comprise, for example, copper or solder wire.

봉지부재(170)는 제1 및 제2 반도체 칩(120, 140)을 포함한 기판 몸체(111)의 상면(111a)을 밀봉하도록 형성된다. 봉지부재(170)는, 예를 들면, EMC(epoxy molding compound)를 포함할 수 있다.The encapsulation member 170 is formed to seal the top surface 111a of the substrate body 111 including the first and second semiconductor chips 120 and 140. The encapsulation member 170 may include, for example, an epoxy molding compound (EMC).

외부접속부재(180)는 기판 몸체(111) 하면(111b)의 볼랜드(116)에 부착된다. 이러한 외부접속부재(180)는, 예를 들면, 솔더볼을 포함할 수 있다.The external connection member 180 is attached to the ball land 116 on the bottom surface 111b of the substrate body 111. The external connection member 180 may include, for example, a solder ball.

본 발명의 일 실시예에서는 수동소자를 반도체 칩들 사이에 부착시킴으로써 수동소자가 기판에 실장되어 있던 종래의 구조에 비해 기판 사이즈를 줄일 수 있고, 이를 통해 스택 패키지의 슬림화를 구현할 수 있다.In one embodiment of the present invention, by attaching the passive element between the semiconductor chips, the substrate size can be reduced compared to the conventional structure in which the passive element is mounted on the substrate, thereby realizing a slimmer stack package.

또한, 본 실시예에서는 수동소자와 반도체 칩들 간의 거리가 매우 가까워지므로 인덕턴스의 감쇄로 파워 노이즈를 감소시킬 수 있다. 특히 파워 노이즈의 감소로 인해 데이터를 고속으로 처리하기에 적합한 스택 패키지를 구현할 수 있다.In addition, in this embodiment, since the distance between the passive element and the semiconductor chip is very close, power noise can be reduced by attenuation of inductance. In particular, the reduction of power noise enables implementation of stack packages suitable for processing data at high speed.

도 3은 본 발명의 제2 실시예에 따른 스택 패키지를 나타낸 단면도이고, 도 4는 도 3의 기판과 제1 반도체 칩을 나타낸 평면도이고, 도 5는 도 3의 제2 반도체 칩을 나타낸 평면도이다.3 is a cross-sectional view illustrating a stack package according to a second exemplary embodiment of the present invention, FIG. 4 is a plan view illustrating the substrate and the first semiconductor chip of FIG. 3, and FIG. 5 is a plan view illustrating the second semiconductor chip of FIG. 3. .

도 3을 참조하면, 본 발명의 제2 실시예에 따른 스택 패키지(205)는 제1 반도체 칩(220), 제2 반도체 칩(240)들 및 수동소자(260)들을 포함한다. 이에 더불어, 상기 스택 패키지(205)는 기판(210), 전도성 와이어(218), 봉지부재(270) 및 외부실장부재(280)를 더 포함할 수 있다.Referring to FIG. 3, the stack package 205 according to the second embodiment of the present invention includes a first semiconductor chip 220, second semiconductor chips 240, and passive devices 260. In addition, the stack package 205 may further include a substrate 210, a conductive wire 218, an encapsulation member 270, and an external mounting member 280.

제1 반도체 칩(220)은 제1면(221a) 및 상기 제1면(221a)에 대향하는 제2면(221b)을 갖는 제1 반도체 칩 몸체(221)와 상기 제1 반도체 칩 몸체(221)의 제1면(221a) 상에 배치된 제1 본딩패드(222) 및 제1 접지패드(도 4의 224)를 갖는다. 이에 더불어, 상기 제1 반도체 칩(220)은 재배선(226), 그라운드 재배선(도 4의 228) 및 제1 회로부(도시안함)를 더 포함할 수 있다. 상기 재배선(226) 및 그라운드 재배선에 대해서는 후술하도록 한다.The first semiconductor chip 220 has a first semiconductor chip body 221 and a first semiconductor chip body 221 having a first surface 221a and a second surface 221b facing the first surface 221a. And a first bonding pad 222 and a first ground pad (224 of FIG. 4) disposed on the first surface 221a of FIG. In addition, the first semiconductor chip 220 may further include a redistribution 226, a ground redistribution 228 of FIG. 4, and a first circuit unit (not shown). The redistribution 226 and the ground rewiring will be described later.

상기 제1 회로부는 데이터를 저장하기 위한 데이터 저장부 및 상기 데이터 저장부에 저장된 데이터를 처리하기 위한 데이터 처리부를 포함한다. 상기 제1 본딩패드(222)는 데이터 저장부 및/또는 데이터 처리부에 연결될 수 있다.The first circuit unit includes a data storage unit for storing data and a data processing unit for processing data stored in the data storage unit. The first bonding pad 222 may be connected to a data storage unit and / or a data processing unit.

제2 반도체 칩(240)들은 제1 반도체 칩(220) 상에 적어도 둘 이상이 스택된다. 상기 제2 반도체 칩(240)들은 각각 제1 반도체 칩 몸체(221)의 제1면(221a)과 마주보는 제3면(241a) 및 상기 제3면(241a)에 대향하는 제4면(241b)을 갖는 제2 반도체 칩 몸체(241), 상기 제2 반도체 칩 몸체(241)의 제3면(241a) 상에 배치된 제2 본딩패드(242)와 제2 접지패드(242) 및 상기 제2 반도체 칩 몸체(241)의 제3면(241a) 및 제4면(241b)을 관통하도록 형성되어 상기 제2 본딩패드(242) 및 제2 접지패드(244)에 각각 연결된 관통 전극(246) 및 접지 관통 전극(248)을 갖는다.At least two second semiconductor chips 240 are stacked on the first semiconductor chip 220. The second semiconductor chips 240 may respectively face a third surface 241a facing the first surface 221a of the first semiconductor chip body 221 and a fourth surface 241b facing the third surface 241a. ) A second semiconductor chip body 241, a second bonding pad 242 and a second ground pad 242 and the second bonding pads disposed on the third surface 241a of the second semiconductor chip body 241. The through electrode 246 is formed to penetrate the third surface 241a and the fourth surface 241b of the semiconductor chip body 241 and is connected to the second bonding pad 242 and the second ground pad 244, respectively. And a ground through electrode 248.

이에 더불어, 상기 제2 반도체 칩(240)은 제2 반도체 칩 몸체(241) 내에 형성된 제2 회로부(도시안함)를 더 포함할 수 있다. 상기 제2 회로부는 데이터를 저장하기 위한 데이터 저장부 및 상기 데이터 저장부에 저장된 데이터를 처리하기 위한 데이터 처리부를 포함한다. 상기 제2 본딩패드(242)는 데이터 저장부 및/또는 데이터 처리부에 연결될 수 있다.In addition, the second semiconductor chip 240 may further include a second circuit unit (not shown) formed in the second semiconductor chip body 241. The second circuit unit includes a data storage unit for storing data and a data processing unit for processing data stored in the data storage unit. The second bonding pad 242 may be connected to a data storage unit and / or a data processing unit.

이때, 상기 제1 반도체 칩(220)과 제2 반도체 칩(240)은 이종 또는 동종 칩일 수 있다. 또한, 상기 제1 반도체 칩(220)과 제2 반도체 칩(240)은 서로 동일한 크기를 갖거나, 또는 서로 상이한 크기를 가질 수 있다.In this case, the first semiconductor chip 220 and the second semiconductor chip 240 may be heterogeneous or homogeneous chips. In addition, the first semiconductor chip 220 and the second semiconductor chip 240 may have the same size or different sizes.

수동소자(260)들은 제1 반도체 칩 몸체(221)의 제1면(221a)과 제2 반도체 칩 몸체(241)의 제3면(241a) 사이 및 상기 제2 반도체 칩(240)들 사이에 각각 부착되어 상기 제1 및 제2 반도체 칩(220, 240)과 상기 제2 반도체 칩(240)들 상호 간을 전기적으로 연결한다. 이러한 수동 소자(260)는 커패시터, 레지스터 및 인덕터 중 어느 하나를 포함할 수 있다.The passive elements 260 are disposed between the first surface 221a of the first semiconductor chip body 221 and the third surface 241a of the second semiconductor chip body 241 and between the second semiconductor chips 240. They are attached to each other to electrically connect the first and second semiconductor chips 220 and 240 and the second semiconductor chips 240 to each other. The passive element 260 may include any one of a capacitor, a resistor, and an inductor.

기판(210)은 제1 및 제2 반도체 칩(220, 240)들을 실장한다. 이러한 기판(210)은 상면(211a) 및 상기 상면(211a)에 대향하는 하면(211b)을 갖는 기판 몸체(211), 상기 기판 몸체(211)의 상면(211a)에 배치된 본드핑거(212) 및 그라운드 패드(214) 및 상기 기판 몸체(211)의 하면(211b)에 배치된 볼랜드(216)를 포함한다.The substrate 210 mounts the first and second semiconductor chips 220 and 240. The substrate 210 includes a substrate body 211 having an upper surface 211a and a lower surface 211b facing the upper surface 211a and a bond finger 212 disposed on the upper surface 211a of the substrate body 211. And a ball land 216 disposed on the ground pad 214 and the bottom surface 211b of the substrate body 211.

상기 본드핑거(212) 및 그라운드 패드(214)는 기판 몸체(211)의 가장자리를 따라 배치될 수 있다. 이와 다르게, 상기 본드핑거(212) 및 그라운드 패드(214)는 기판 몸체(211)의 중앙을 따라 배치될 수도 있다.The bond finger 212 and the ground pad 214 may be disposed along the edge of the substrate body 211. Alternatively, the bond finger 212 and the ground pad 214 may be disposed along the center of the substrate body 211.

전도성 와이어(118)는 기판(210)의 본드핑거(212)와 제1 반도체 칩(220)의 제1 본딩패드(222) 사이 및 상기 기판(210)의 그라운드 패드(214)와 상기 제1 반도체 칩(220)의 제1 접속패드(224) 사이에 각각 배치되어 이들을 상호 전기적으로 연결한다. 전도성 와이어(218)는, 예를 들면, 구리 또는 솔더 와이어를 포함할 수 있다.The conductive wire 118 is disposed between the bond finger 212 of the substrate 210 and the first bonding pad 222 of the first semiconductor chip 220, and the ground pad 214 and the first semiconductor of the substrate 210. Each of the first connection pads 224 of the chip 220 is disposed between and electrically connects them. Conductive wire 218 may comprise, for example, copper or solder wire.

봉지부재(270)는 제1 반도체 칩(220) 및 제2 반도체 칩(240)들을 포함한 기판(210)의 상면(211a)을 밀봉하도록 형성된다. 봉지부재(270)는, 예를 들면, EMC(epoxy molding compound)를 포함할 수 있다.The encapsulation member 270 is formed to seal the top surface 211a of the substrate 210 including the first semiconductor chip 220 and the second semiconductor chip 240. The encapsulation member 270 may include, for example, an epoxy molding compound (EMC).

외부접속부재(280)는 기판(210) 하면(211b)의 볼랜드(216)에 부착된다. 이러한 외부접속부재(280)는, 예를 들면, 솔더볼을 포함할 수 있다.The external connection member 280 is attached to the ball land 216 on the bottom surface 211b of the substrate 210. The external connection member 280 may include, for example, a solder ball.

한편, 도 4를 참조하면, 제1 반도체 칩(220)은 제1 본딩패드(222) 및 제1 접지패드(224)로부터 연장된 재배선(226) 및 그라운드 재배선(228)을 갖는다. 제1 본딩패드(222) 및 제1 접지패드(224)는 제1 반도체 칩 몸체(221)의 가장자리에 배치될 수 있다. 재배선(226)은 제1 라인부(226a) 및 제1 범프부(226b)를 가질 수 있고, 상기 그라운드 재배선(228)은 제2 라인부(228a) 및 제2 범프부(228b)를 가질 수 있다.Meanwhile, referring to FIG. 4, the first semiconductor chip 220 has a redistribution 226 and a ground redistribution 228 extending from the first bonding pad 222 and the first ground pad 224. The first bonding pad 222 and the first ground pad 224 may be disposed at an edge of the first semiconductor chip body 221. The redistribution 226 may have a first line portion 226a and a first bump portion 226b, and the ground redistribution 228 may include the second line portion 228a and the second bump portion 228b. Can have

상기 제1 라인부(226a) 및 제2 라인부(228a)는, 평면상으로 볼 때, 라인 형상을 가질 수 있고, 상기 제1 범프부(226b) 및 제2 범프부(228b)는, 평면상으로 볼 때, 원 형상을 가질 수 있다.The first line portion 226a and the second line portion 228a may have a line shape when viewed in plan view, and the first bump portion 226b and the second bump portion 228b may be flat. When viewed from above, it may have a circular shape.

상기 제1 범프부(226b) 및 제2 범프부(228b)는 제1 반도체 칩 몸체(221)의 중앙에 배치될 수 있다. 일 예로, 도 4에 도시된 바와 같이, 상기 제1 범프부(226b)들은 제1 반도체 칩 몸체(221)의 중앙을 따라 2열로 배치될 수 있고, 상기 제2 범프부(228b)들은 제1 범프부(226b)들의 주변에 4개가 배치될 수 있다. 상기 제1 범프부(226b)들 및 제2 범프부(228b)들은 수동소자(260)의 수에 따라 다양한 형태로 설계 변경될 수 있다.The first bump part 226b and the second bump part 228b may be disposed in the center of the first semiconductor chip body 221. For example, as illustrated in FIG. 4, the first bump parts 226b may be arranged in two rows along the center of the first semiconductor chip body 221, and the second bump parts 228b may be disposed in the first row. Four may be disposed around the bump parts 226b. The first bump parts 226b and the second bump parts 228b may be changed in various forms depending on the number of passive elements 260.

이때, 기판(210)의 본드핑거(212) 및 그라운드 패드(214)는 전도성 와이어(218)들을 매개로 재배선(226) 및 그라운드 재배선(228)에 선택적으로 각각 본딩된다.In this case, the bond finger 212 and the ground pad 214 of the substrate 210 are selectively bonded to the redistribution 226 and the ground redistribution 228 through the conductive wires 218, respectively.

한편, 도 5를 참조하면, 제2 반도체 칩(240)은 제2 반도체 칩 몸체(241)의 제1면(241a) 및 제2면(241b)을 관통하도록 형성되어 제2 본딩패드(도 3의 242) 및 제2 접지패드(도 3의 244)에 각각 연결되도록 형성된 관통 전극(246) 및 접지 관통 전극(248)을 갖는다. 이때, 도 5에서는 제2 본딩패드 및 제2 접지패드는 도시하지 않았다.Meanwhile, referring to FIG. 5, the second semiconductor chip 240 is formed to penetrate through the first surface 241a and the second surface 241b of the second semiconductor chip body 241 to form a second bonding pad (FIG. 3). The through electrode 246 and the ground through electrode 248 are formed to be connected to each of the second and second ground pads 242 and 244 of FIG. 3. In this case, the second bonding pad and the second ground pad are not shown in FIG. 5.

상기 수동소자(260)는 제2 반도체 칩 몸체(241)의 제1면(241a) 상에 부착되어 관통 전극(246) 및 접지 관통 전극(248)과 전기적으로 연결된다. 이때, 상기 관통 전극(246)들은 제2 반도체 칩 몸체(241)의 중앙을 따라 2열로 배치될 수 있고, 상기 접지 관통 전극(248)들은 관통 전극(246)들의 주변에 4개가 배치될 수 있다.The passive element 260 is attached on the first surface 241a of the second semiconductor chip body 241 to be electrically connected to the through electrode 246 and the ground through electrode 248. In this case, the through electrodes 246 may be arranged in two rows along the center of the second semiconductor chip body 241, and four ground through electrodes 248 may be disposed around the through electrodes 246. .

이때, 상기 관통 전극(246)들 및 접지 관통 전극(248)들은 상기 제1 범프부(226b)들 및 제2 범프부(228b)들과 미러(mirror) 형태로 각각 배치될 수 있다. 그 결과, 상기 수동 소자(260)가 부착된 제2 반도체 칩(240)은 제1 반도체 칩(220)과 플립 칩 본딩되어 상호 전기적으로 연결된다.In this case, the through electrodes 246 and the ground through electrodes 248 may be disposed in a mirror form with the first bump parts 226b and the second bump parts 228b, respectively. As a result, the second semiconductor chip 240 to which the passive element 260 is attached is flip chip bonded to the first semiconductor chip 220 and electrically connected to each other.

도 6은 본 발명의 제3 실시예에 따른 스택 패키지를 나타낸 단면도이다.6 is a cross-sectional view illustrating a stack package according to a third embodiment of the present invention.

도 6을 참조하면, 본 발명의 제3 실시예에 따른 스택 패키지(305)는 반도체 칩(340)들 및 수동 소자(360)들을 포함한다. 이에 더불어, 상기 스택 패키지(305)는 기판(310), 봉지부재(370) 및 외부접속부재(380)를 더 포함할 수 있다.Referring to FIG. 6, the stack package 305 according to the third embodiment of the present invention includes semiconductor chips 340 and passive devices 360. In addition, the stack package 305 may further include a substrate 310, an encapsulation member 370, and an external connection member 380.

반도체 칩(340)들은 각각 제1면(341a) 및 상기 제1면(341a)에 대향하는 제2면(341b)을 갖는 반도체 칩 몸체(341)와 상기 반도체 칩 몸체(341)의 제1면(341a) 상에 배치된 본딩패드(342) 및 접지패드(344)와 상기 반도체 칩 몸체(341)의 제1면(341a) 및 제2면(341b)을 각각 관통하도록 형성되어 상기 본딩패드(342) 및 접지패드(344)에 연결되도록 형성된 관통 전극(346) 및 접지 관통 전극(348)을 포함한다.The semiconductor chips 340 have a semiconductor chip body 341 and a first surface of the semiconductor chip body 341 respectively having a first surface 341a and a second surface 341b opposite to the first surface 341a. The bonding pad 342 and the ground pad 344 disposed on the 341a and the first surface 341a and the second surface 341b of the semiconductor chip body 341 are respectively formed to penetrate the bonding pad ( 342 and a through electrode 346 and a ground through electrode 348 formed to be connected to the ground pad 344.

이에 더불어, 상기 반도체 칩(340)들은 각각 반도체 칩 몸체(341) 내에 형성된 회로부(도시안함)를 더 포함할 수 있다. 상기 회로부는 데이터를 저장하기 위한 데이터 저장부 및 상기 데이터 저장부에 저장된 데이터를 처리하기 위한 데이터 처리부를 포함한다. 상기 본딩패드(342)는 데이터 저장부 및/또는 데이터 처리부에 연결될 수 있다.In addition, each of the semiconductor chips 340 may further include a circuit unit (not shown) formed in the semiconductor chip body 341. The circuit unit includes a data storage unit for storing data and a data processing unit for processing data stored in the data storage unit. The bonding pad 342 may be connected to a data storage unit and / or a data processing unit.

수동소자(360)들은 각 반도체 칩 몸체(341)의 제1면(341a) 상에 부착되어 스택된 반도체 칩들을 전기적으로 연결한다. 상기 수동 소자(360)는 커패시터, 레지스터 및 인덕터 중 어느 하나를 포함할 수 있다.The passive devices 360 are attached on the first surface 341a of each semiconductor chip body 341 to electrically connect the stacked semiconductor chips. The passive element 360 may include any one of a capacitor, a resistor, and an inductor.

이때, 상기 수동소자(360)를 매개로 스택된 반도체 칩(340)들의 본딩패드(342) 및 관통 전극(346)은 파워 신호 및/또는 데이터 신호를 인가받고, 상기 스택된 반도체 칩(340)들의 접지패드(344) 및 접지 관통 전극(348)은 그라운드 신호를 각각 인가받는다.In this case, the bonding pads 342 and the through electrodes 346 of the semiconductor chips 340 stacked through the passive element 360 receive a power signal and / or a data signal, and the stacked semiconductor chips 340 The ground pad 344 and the ground through electrode 348 of the ground are respectively applied with a ground signal.

기판(310)은 스택된 반도체 칩(340)들을 실장한다. 이러한 기판(310)은 스택된 반도체 칩(340)들 중 최하부 반도체 칩 몸체(341)의 제1면(341a)에 부착된 수동소자(360)를 매개로 상기 최하부 반도체 칩(340)과 전기적으로 연결된다.The substrate 310 mounts the stacked semiconductor chips 340. The substrate 310 is electrically connected to the lowermost semiconductor chip 340 through the passive element 360 attached to the first surface 341a of the lowermost semiconductor chip body 341 of the stacked semiconductor chips 340. Connected.

상기 기판(310)은 상면(311a) 및 상기 상면(311a)에 대향하는 하면(311b)을 갖는 기판 몸체(311), 상기 기판 몸체(311)의 상면(311a)에 배치된 본드핑거(312)와 그라운드 패드(314) 및 상기 기판 몸체(311)의 하면(311b)에 배치된 볼랜드(316)를 포함한다.The substrate 310 may have a substrate body 311 having an upper surface 311a and a lower surface 311b facing the upper surface 311a and a bond finger 312 disposed on the upper surface 311a of the substrate body 311. And a ground pad 314 and a ball land 316 disposed on the bottom surface 311b of the substrate body 311.

상기 본드핑거(312) 및 그라운드 패드(314)는 기판 몸체(311)의 중앙을 따라 배치될 수 있다. 이와 다르게, 상기 본드핑거(312) 및 그라운드 패드(314)는 기판 몸체(311)의 가장자리를 따라 배치될 수도 있다.The bond finger 312 and the ground pad 314 may be disposed along the center of the substrate body 311. Alternatively, the bond finger 312 and the ground pad 314 may be disposed along the edge of the substrate body 311.

지금까지 설명한 바와 같이, 본 발명의 제2 및 제3 실시예에서는 제1 실시예에 비해 고용량의 스택 패키지를 구현할 수 있다.As described so far, the second and third embodiments of the present invention can implement a higher capacity stack package than the first embodiment.

이상, 전술한 본 발명의 실시예들에서는 특정 실시예들에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.In the above embodiments of the present invention described and described with respect to specific embodiments, the present invention is not limited thereto, and the scope of the following claims is not limited to the spirit and the field of the present invention. It will be readily apparent to those skilled in the art that the present invention can be modified and modified in various ways.

Claims (13)

제1 본딩패드 및 제1 접지패드가 배치된 제1면 및 상기 제1면에 대향하는 제2면을 갖는 제1 반도체 칩;
상기 제1 반도체 칩의 제1면과 마주보는 제3면 및 상기 제3면에 대향하는 제4면을 가지며, 상기 제3면에 배치된 제2 본딩패드 및 제2 접지패드를 갖는 제2 반도체 칩; 및
상기 제1 반도체 칩의 제1면과 상기 제2 반도체 칩의 제3면 사이에 부착되어 상기 제1 및 제2 반도체 칩을 전기적으로 연결하는 수동소자;
를 포함하는 스택 패키지.A first semiconductor chip having a first surface on which a first bonding pad and a first ground pad are disposed, and a second surface opposite to the first surface;
A second semiconductor having a third surface facing the first surface of the first semiconductor chip and a fourth surface facing the third surface, the second semiconductor having a second bonding pad and a second ground pad disposed on the third surface; chip; And
A passive element attached between the first surface of the first semiconductor chip and the third surface of the second semiconductor chip to electrically connect the first and second semiconductor chips;
Stack package including. 제 1 항에 있어서,
상기 수동소자는 커패시터, 레지스터 및 인덕터 중 어느 하나를 포함하는 것을 특징으로 하는 스택 패키지.The method of claim 1,
The passive device includes any one of a capacitor, a resistor and an inductor. 제 1 항에 있어서,
상기 제1 및 제2 본딩패드는 파워 신호 및/또는 데이터 신호를 인가받고, 상기 제1 및 제2 접지패드는 그라운드 신호를 인가받는 것을 특징으로 하는 스택 패키지.The method of claim 1,
And the first and second bonding pads receive a power signal and / or a data signal, and the first and second ground pads receive a ground signal. 제 1 항에 있어서,
상기 제1 반도체 칩은 상기 제1 본딩패드로부터 중앙으로 연장된 재배선 및 상기 제1 접속패드로부터 중앙으로 연장된 그라운드 재배선을 더 갖는 것을 특징으로 하는 스택 패키지.The method of claim 1,
The first semiconductor chip may further include a redistribution line extending from the first bonding pad to the center and a ground rewire line extending from the first connection pad to the center. 제 1 항에 있어서,
상기 제1 및 제2 반도체 칩들이 실장되며, 상면에 배치된 본드핑거 및 그라운드 패드를 갖는 기판을 더 포함하는 것을 특징으로 하는 스택 패키지.The method of claim 1,
And a substrate having the first and second semiconductor chips mounted thereon, the substrate having a bond finger and a ground pad disposed on an upper surface thereof. 제 5 항에 있어서,
상기 기판의 본드핑거와 제1 반도체 칩의 제1 본딩패드 사이 및 상기 기판의 그라운드 패드와 상기 제1 반도체 칩의 제1 접속패드 사이에 각각 배치되어 이들을 상호 전기적으로 연결하는 전도성 와이어를 더 갖는 것을 특징으로 하는 스택 패키지.The method of claim 5, wherein
Further having conductive wires disposed between the bond fingers of the substrate and the first bonding pads of the first semiconductor chip and between the ground pads of the substrate and the first connection pads of the first semiconductor chip, respectively, and electrically connecting them to each other. Featuring a stack package. 제 1 항에 있어서,
상기 제2 반도체 칩은 적어도 둘 이상이 스택되며, 상기 제2 반도체 칩들은 각각 상기 제3면 및 제4면을 관통하도록 형성되어 상기 제2 본딩패드 및 제2 접지패드에 연결된 관통 전극 및 접지 관통 전극을 더 갖는 것을 특징으로 하는 스택 패키지.The method of claim 1,
At least two or more second semiconductor chips are stacked, and the second semiconductor chips are formed to penetrate the third and fourth surfaces, respectively, and are connected to the second bonding pad and the second ground pad. The stack package further has an electrode. 제 7 항에 있어서,
상기 스택된 제2 반도체 칩들 사이에 부착된 추가 수동소자를 더 포함하는 것을 특징으로 하는 스택 패키지.The method of claim 7, wherein
The stack package of claim 2, further comprising additional passive elements attached between the stacked second semiconductor chips. 각각 제1면 및 상기 제1면에 대향하는 제2면을 가지며 상기 제1면에 배치된 본딩패드 및 접지패드와 상기 반도체 칩들의 제1면 및 제2면을 각각 관통하도록 형성되어 상기 본딩패드 및 접지패드에 연결된 관통 전극 및 접지 관통 전극을 가지며, 스택된 다수의 반도체 칩들; 및
상기 반도체 칩들의 제1면 상에 각각 부착되어 상기 스택된 반도체 칩들을 전기적으로 연결하는 수동소자들;
를 포함하는 스택 패키지.A bonding pad and a ground pad disposed on the first surface and penetrating through the first and second surfaces of the semiconductor chips, respectively, having a first surface and a second surface opposite to the first surface. A plurality of semiconductor chips stacked with a through electrode and a ground through electrode connected to the ground pad; And
Passive elements each attached to the first surface of the semiconductor chips to electrically connect the stacked semiconductor chips;
Stack package including. 제 9 항에 있어서,
상기 수동소자는 커패시터, 레지스터 및 인덕터 중 어느 하나를 포함하는 것을 특징으로 하는 스택 패키지.The method of claim 9,
The passive device includes any one of a capacitor, a resistor and an inductor. 제 9 항에 있어서,
상기 본딩패드 및 관통 전극은 파워 신호 및/또는 데이터 신호를 인가받고, 상기 접지패드 및 접지 관통 전극은 그라운드 신호를 인가받는 것을 특징으로 하는 스택 패키지.The method of claim 9,
And the bonding pads and through electrodes are applied with a power signal and / or a data signal, and the ground pads and ground through electrodes are applied with a ground signal. 제 9 항에 있어서,
상기 스택된 반도체 칩들이 실장되며, 상기 스택된 반도체 칩들 중 최하부 반도체 칩의 제1면에 부착된 수동소자에 전기적으로 연결되는 본드핑거 및 그라운드 패드를 갖는 기판을 더 포함하는 것을 특징으로 하는 스택 패키지.The method of claim 9,
And a substrate having the stacked semiconductor chips mounted thereon, the substrate having a bond finger and a ground pad electrically connected to a passive element attached to a first surface of a lowermost semiconductor chip among the stacked semiconductor chips. . 제 12 항에 있어서,
상기 스택된 반도체 칩들을 포함한 기판 상면을 밀봉하도록 형성된 봉지부재; 및
상기 기판 하면에 부착된 외부실장부재;
를 더 포함하는 것을 특징으로 하는 스택 패키지.The method of claim 12,
An encapsulation member formed to seal an upper surface of the substrate including the stacked semiconductor chips; And
An external mounting member attached to a lower surface of the substrate;
Stack package characterized in that it further comprises.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9679865B2 (en) 2013-11-08 2017-06-13 SK Hynix Inc. Substrate for semiconductor package and semiconductor package having the same
WO2019147342A1 (en) * 2018-01-24 2019-08-01 Micron Technology, Inc. Semiconductor device with a layered protection mechanism and associated systems, devices, and methods
US10475771B2 (en) 2018-01-24 2019-11-12 Micron Technology, Inc. Semiconductor device with an electrically-coupled protection mechanism and associated systems, devices, and methods
US10580710B2 (en) 2017-08-31 2020-03-03 Micron Technology, Inc. Semiconductor device with a protection mechanism and associated systems, devices, and methods
US11450627B2 (en) * 2020-04-16 2022-09-20 SK Hynix Inc. Semiconductor package including semiconductor chip and capacitor

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100524062B1 (en) * 1999-01-26 2005-10-26 삼성전자주식회사 Apparatus for driving squeeze roller in a liquid printer

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6809421B1 (en) 1996-12-02 2004-10-26 Kabushiki Kaisha Toshiba Multichip semiconductor device, chip therefor and method of formation thereof
KR100665217B1 (en) 2005-07-05 2007-01-09 삼성전기주식회사 A semiconductor multi-chip package
KR100992344B1 (en) * 2008-10-23 2010-11-04 삼성전기주식회사 Semiconductor Multi-Chip Package
KR100990943B1 (en) 2008-11-07 2010-11-01 주식회사 하이닉스반도체 Semiconductor package

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9679865B2 (en) 2013-11-08 2017-06-13 SK Hynix Inc. Substrate for semiconductor package and semiconductor package having the same
US10580710B2 (en) 2017-08-31 2020-03-03 Micron Technology, Inc. Semiconductor device with a protection mechanism and associated systems, devices, and methods
US10943842B2 (en) 2017-08-31 2021-03-09 Micron Technology, Inc. Semiconductor device with a protection mechanism and associated systems, devices, and methods
US11756844B2 (en) 2017-08-31 2023-09-12 Micron Technology, Inc. Semiconductor device with a protection mechanism and associated systems, devices, and methods
WO2019147342A1 (en) * 2018-01-24 2019-08-01 Micron Technology, Inc. Semiconductor device with a layered protection mechanism and associated systems, devices, and methods
US10381329B1 (en) 2018-01-24 2019-08-13 Micron Technology, Inc. Semiconductor device with a layered protection mechanism and associated systems, devices, and methods
US10475771B2 (en) 2018-01-24 2019-11-12 Micron Technology, Inc. Semiconductor device with an electrically-coupled protection mechanism and associated systems, devices, and methods
US10615150B2 (en) 2018-01-24 2020-04-07 Micron Technology, Inc. Semiconductor device with a layered protection mechanism and associated systems, devices, and methods
US10741528B2 (en) 2018-01-24 2020-08-11 Micron Technology, Inc. Semiconductor device with an electrically-coupled protection mechanism and associated systems, devices, and methods
US11114415B2 (en) 2018-01-24 2021-09-07 Micron Technology, Inc. Semiconductor device with a layered protection mechanism and associated systems, devices, and methods
US11450627B2 (en) * 2020-04-16 2022-09-20 SK Hynix Inc. Semiconductor package including semiconductor chip and capacitor

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