KR20110111803A - Semiconductor device, semiconductor package comprising the same, and method of forming the same - Google Patents

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박영렬
배기순
윤기영
조성동
강신우
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Abstract

본 발명은 반도체 장치 및 이를 포함하는 반도체 패키지 및 그 제조 방법을 제공한다. 이 반도체 장치에서는 관통비아의 측면이 계단 형태의 프로파일을 가진다. 이로써, 관통비아와 반도체 기판 사이의 접합 면적이 넓어져 관통 비아와 반도체 기판 사이의 접착력이 강화된다. 따라서 관통비아의 열적 팽창에도 막들의 박리 문제를 경감시킬 수 있다. 이로써 신뢰성 있는 반도체 장치를 구현할 수 있다. The present invention provides a semiconductor device, a semiconductor package including the same, and a method of manufacturing the same. In this semiconductor device, the side surface of the through via has a stepped profile. As a result, the bonding area between the through via and the semiconductor substrate is increased, thereby enhancing the adhesive force between the through via and the semiconductor substrate. Therefore, it is possible to alleviate the problem of exfoliation of the film even through thermal expansion of the through via. This makes it possible to implement a reliable semiconductor device.

Figure P1020100031064
Figure P1020100031064

Description

반도체 장치 및 이를 포함하는 반도체 패키지 및 그 제조 방법{Semiconductor device, semiconductor package comprising the same, and method of forming the same}Semiconductor device, semiconductor package comprising same and method for manufacturing same {Semiconductor device, semiconductor package comprising the same, and method of forming the same}

본 발명은 반도체 장치 및 이를 포함하는 반도체 패키지 및 그 제조 방법에 관한 것이다. The present invention relates to a semiconductor device, a semiconductor package including the same, and a manufacturing method thereof.

집적 회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전되어 왔다. 최근에는 전기/전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라 스택에 대한 다양한 기술들이 개발되고 있다. Packaging technology for integrated circuits has been continuously developed to meet the demand for miniaturization and mounting reliability. Recently, as the miniaturization of electric / electronic products and high performance are required, various technologies for stacks have been developed.

반도체 패키지 분야에서 말하는 '스택'이란 적어도 2개 이상의 칩 또는 패키지를 수직으로 쌓아올리는 것을 의미할 수 있다. 이러한 스택 기술에 의하면, 메모리 소자의 경우는 반도체 집적 공정에서 구현 가능한 메모리 용량보다 2배 이상의 메모리 용량을 가지는 제품을 구현할 수 있다. 또한 스택 패키지는 메모리 용량 증대는 물론 실장 밀도 및 실장 면적 사용의 효율성 측면에서 이점을 갖기 때문에 스택 패키지에 대한 연구 및 개발이 가속화되고 있는 실정이다. The term 'stack' in the semiconductor package field may mean stacking at least two chips or packages vertically. According to this stack technology, in the case of a memory device, a product having a memory capacity more than twice that of a memory capacity that can be implemented in a semiconductor integrated process may be implemented. In addition, stack packages have accelerated research and development of stack packages because they have advantages in terms of increasing memory capacity and efficiency of mounting density and footprint.

스택 패키지에 있어서 신호 전달 속도 향상 등의 이점을 가지는 플립칩 본딩 방식에 대한 수요가 증대되고 있다. 또한, 플립칩 본딩 방식의 스택 구조에서 칩들 또는 패키지들 간의 전기적 신호 전달을 위해 관통 실리콘 비아(Through Silicon Via)가 제안되었다. There is an increasing demand for a flip chip bonding method having advantages such as improved signal transfer speed in a stack package. In addition, a through silicon via has been proposed to transmit electrical signals between chips or packages in a flip chip bonding stack structure.

본 발명이 해결하고자 하는 과제는 관통 실리콘 비아와 반도체 기판 사이의 막들 간의 박리(delamination) 문제를 경감시킬 수 있는 반도체 장치 및 이를 포함하는 반도체 패키지를 제공하는데 있다. An object of the present invention is to provide a semiconductor device and a semiconductor package including the same that can alleviate the delamination problem between the films between the through-silicon via and the semiconductor substrate.

본 발명이 해결하고자 하는 다른 과제는 신뢰성을 향상시킬 수 있는 반도체 장치의 제조 방법을 제공하는데 있다. Another object of the present invention is to provide a method of manufacturing a semiconductor device capable of improving reliability.

상기 과제를 달성하기 위한 본 발명에 따른 반도체 장치는, 반도체 기판; 및 상기 반도체 기판을 관통하는 관통 비아를 포함하되, 상기 관통비아의 측면은 계단 형태의 프로파일을 가질 수 있다. A semiconductor device according to the present invention for achieving the above object is a semiconductor substrate; And a through via penetrating through the semiconductor substrate, and a side surface of the through via may have a stepped profile.

상기 반도체 장치는, 상기 반도체 기판 상에 적층된 복수 층의 층간 절연막들을 더 포함할 수 있으며, 이때 상기 관통 비아는 연장되어 상기 복수 층의 층간 절연막들을 관통하여 노출될 수 있다. The semiconductor device may further include a plurality of interlayer insulating layers stacked on the semiconductor substrate, wherein the through via may extend to be exposed through the plurality of interlayer insulating layers.

또는 상기 반도체 장치는, 상기 반도체 기판 상에 적층되며 상기 관통비아를 덮는 적어도 한층의 층간 절연막; 및 상기 층간 절연막과 접하는 배선을 더 포함할 수 있으며, 상기 관통비아는 상기 배선과 전기적으로 연결될 수 있다. The semiconductor device may include at least one interlayer insulating layer stacked on the semiconductor substrate and covering the through vias; And a wire in contact with the interlayer insulating layer, and the through via may be electrically connected to the wire.

또는 상기 반도체 장치는, 상기 관통 비아와 상기 반도체 기판 사이에 개재되는 절연막; 및 상기 절연막과 상기 관통 비아 사이에 개재되는 시드막을 더 포함할 수 있다. Alternatively, the semiconductor device may include an insulating layer interposed between the through via and the semiconductor substrate; And a seed layer interposed between the insulating layer and the through via.

상기 반도체 장치는, 상기 반도체 기판의 하부면을 덮는 보호절연막; 및 상기 보호절연막을 관통하여 상기 관통비아와 전기적으로 연결되는 하부 접속 단자를 더 포함할 수 있다. The semiconductor device may include a protective insulating film covering a lower surface of the semiconductor substrate; And a lower connection terminal electrically connected to the through via through the protective insulating layer.

상기 반도체 패키지는, 상기 반도체 장치와; 상기 반도체 기판 상에 배치되며 상기 노출된 관통비아의 상부와 전기적으로 연결되는 반도체 칩; 및 상기 반도체 기판 하부에 배치되며 상기 관통 비아의 하부와 전기적으로 연결되는 인쇄회로기판을 더 포함할 수 있다. The semiconductor package includes the semiconductor device; A semiconductor chip disposed on the semiconductor substrate and electrically connected to an upper portion of the exposed through via; And a printed circuit board disposed under the semiconductor substrate and electrically connected to a lower portion of the through via.

일 예에 따르면, 상기 반도체 패키지는, 상기 반도체 기판 상에 적층되는 복수층의 층간 절연막들; 상기 층간 절연막들을 덮는 패시베이션막; 및 상기 패시베이션막 상에 배치되는 접속단자를 포함할 수 있으며, 상기 관통비아는 연장되어 상기 복수층의 층간 절연막들과 상기 패시베이션막을 관통하여 상기 접속단자와 접할 수 있다. In example embodiments, the semiconductor package may include: a plurality of interlayer insulating layers stacked on the semiconductor substrate; A passivation film covering the interlayer insulating films; And a connection terminal disposed on the passivation layer, and the through via may extend to contact the connection terminal through the plurality of interlayer insulating layers and the passivation layer.

상기 반도체 패키지는, 상기 반도체 기판 상에 배치되되 상기 접속단자와 이격되는 투명 기판; 및 상기 투명기판과 상기 패시베이션막 사이에 배치되는 접착패턴을 더 포함할 수 있다. The semiconductor package may include a transparent substrate disposed on the semiconductor substrate and spaced apart from the connection terminal; And an adhesive pattern disposed between the transparent substrate and the passivation film.

상기 다른 과제를 달성하기 위한 반도체 장치의 제조 방법은, 반도체 기판에 계단 형태의 측벽 프로파일을 가지는 홀을 형성하는 단계; 상기 홀을 채우는 관통 비아를 형성하는 단계; 및 백그라인딩(Back grinding) 공정을 진행하여 상기 홀의 바닥에 있는 상기 반도체 기판의 하단부와 절연막을 제거하여 상기 관통비아의 하부면을 노출시키는 단계를 포함한다. According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device, the method including: forming a hole having a stepped sidewall profile in a semiconductor substrate; Forming a through via filling the hole; And performing a back grinding process to remove the lower end portion and the insulating layer of the semiconductor substrate at the bottom of the hole to expose the lower surface of the through via.

상기 계단 형태의 측벽 프로파일을 가지는 홀을 형성하는 단계는, 상기 반도체 기판 상에 제 1 폭의 제 1 개구부를 가지는 제 1 마스크 패턴을 형성하는 단계; 상기 제 1 마스크 패턴을 식각마스크로 이용하여 상기 제 1 개구부에 노출된 상기 반도체 기판을 제 1 깊이로 식각하는 단계; 상기 반도체 기판 상에 상기 제 1 개구부와 중첩되되 상기 제 1 폭보다 좁은 제 2 폭의 제 2 개구부를 가지는 제 2 마스크 패턴을 형성하는 단계; 및 상기 제 2 마스크 패턴을 식각 마스크로 이용하여 상기 제 2 개구부에 노출된 상기 반도체 기판을 제 2 깊이로 식각하는 단계를 포함할 수 있다. The forming of the hole having the sidewall profile in the step shape may include forming a first mask pattern having a first opening having a first width on the semiconductor substrate; Etching the semiconductor substrate exposed to the first opening to a first depth using the first mask pattern as an etching mask; Forming a second mask pattern on the semiconductor substrate, the second mask pattern overlapping the first opening and having a second opening having a second width narrower than the first width; And etching the semiconductor substrate exposed to the second opening to the second depth by using the second mask pattern as an etching mask.

상기 방법은, 상기 반도체 기판의 하부면에 보호 절연막을 형성하는 단계; 및 상기 보호절연막을 관통하여 상기 관통 비아와 전기적으로 연결되는 하부 접속 단자를 형성하는 단계를 더 포함할 수 있다. The method includes forming a protective insulating film on a lower surface of the semiconductor substrate; And forming a lower connection terminal penetrating the protective insulating layer and electrically connected to the through via.

상기 방법은, 상기 반도체 기판에 콘포말하게 절연막과 시드막을 형성하는 단계를 더 포함할 수 있으며, 상기 백그라인딩 공정으로 상기 시드막이 노출될 수 있다. The method may further include forming an insulating film and a seed film conformally on the semiconductor substrate, and the seed film may be exposed through the backgrinding process.

일 예에 따르면, 상기 방법은, 상기 반도체 기판 상에 복수층의 층간절연막들과 배선들을 형성하는 단계를 더 포함할 수 있으며, 이때 상기 관통 비아는 상기 층간절연막들로 덮이고 상기 배선들과 전기적으로 연결될 수 있다. In example embodiments, the method may further include forming a plurality of layers of interlayer dielectrics and wires on the semiconductor substrate, wherein the through via is covered with the interlayer dielectrics and electrically connected to the wires. Can be connected.

다른 예에 따르면, 상기 방법은, 상기 홀을 형성하기 전에, 상기 반도체 기판 상에 복수층의 층간절연막들과 배선들을 형성하는 단계를 더 포함할 수 있으며, 상기 홀은 상기 층간절연막들과 상기 반도체 기판을 패터닝하여 형성될 수 있다. According to another example, the method may further include forming a plurality of layers of interlayer insulating films and wires on the semiconductor substrate before forming the hole, wherein the hole is formed of the interlayer insulating films and the semiconductor. It can be formed by patterning the substrate.

본 발명의 일 예에 따른 반도체 장치에서는 관통비아의 측면이 계단 형태의 프로파일을 가진다. 이로써, 관통비아와 반도체 기판 사이의 접합 면적이 넓어져 관통 비아와 반도체 기판 사이의 접착력이 강화된다. 따라서 관통비아의 열적 팽창에도 막들의 박리 문제를 경감시킬 수 있다. 이로써 신뢰성 있는 반도체 장치를 구현할 수 있다. In a semiconductor device according to an embodiment of the present invention, the side surface of the through via has a stepped profile. As a result, the bonding area between the through via and the semiconductor substrate is increased, thereby enhancing the adhesive force between the through via and the semiconductor substrate. Therefore, it is possible to alleviate the problem of exfoliation of the film even through thermal expansion of the through via. This makes it possible to implement a reliable semiconductor device.

도 1 내지 도 6은 본 발명의 일 실시예에 따른 반도체 장치를 형성하는 방법을 순차적으로 나타내는 공정 단면도들이다.
도 7은 도 6의 반도체 장치를 포함하는 반도체 패키지의 예를 나타낸다.
도 8은 본 발명의 변형예에 따른 반도체 장치의 단면도이다.
도 9는 본 발명의 다른 변형예에 따른 반도체 패키지의 단면도이다.
도 10은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 패키지 모듈의 예를 보여주는 도면이다.
도 11은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다. 1 to 6 are cross-sectional views sequentially illustrating a method of forming a semiconductor device according to an embodiment of the present invention.
7 illustrates an example of a semiconductor package including the semiconductor device of FIG. 6.
8 is a cross-sectional view of a semiconductor device according to a modification of the present invention.
9 is a cross-sectional view of a semiconductor package according to another modified embodiment of the present invention.
10 illustrates an example of a package module including a semiconductor package to which the technology of the present invention is applied.
11 is a block diagram illustrating an example of an electronic device including a semiconductor package to which the technology of the present invention is applied.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다. Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein and may be embodied in other forms. Rather, the embodiments disclosed herein are being provided so that this disclosure will be thorough and complete, and will fully convey the concept of the invention to those skilled in the art. In the drawings, the thicknesses of the layers and regions are exaggerated for clarity. In addition, where a layer is said to be "on" another layer or substrate, it may be formed directly on the other layer or substrate, or a third layer may be interposed therebetween. Like numbers refer to like elements throughout.

도 1 내지 도 6은 본 발명의 일 실시예에 따른 반도체 장치를 형성하는 방법을 순차적으로 나타내는 공정 단면도들이다. 1 to 6 are cross-sectional views sequentially illustrating a method of forming a semiconductor device according to an embodiment of the present invention.

도 1을 참조하면, 반도체 기판(1)의 전면 상에 패드 산화막(2)을 형성한다. 그리고 상기 패드 산화막(2) 상에 제 1 마스크막(3)을 형성한다. 상기 제 1 마스크막(3)은 예를 들면 포토레지스트 패턴 또는 실리콘질화막일 수 있다. 상기 제 1 마스크막(3)은 제 1 폭(W1)을 가지는 제 1 개구부(4)를 포함하도록 형성된다. 상기 제 1 마스크막(3)을 식각 마스크로 이용하여 상기 제 1 개구부(4)에 의해 노출된 상기 패드 산화막(2)과 그 하부의 상기 반도체 기판(1)을 식각하여 제 1 깊이(D1)의 제 1 홀(5)을 형성한다. Referring to FIG. 1, a pad oxide film 2 is formed on the entire surface of the semiconductor substrate 1. A first mask film 3 is formed on the pad oxide film 2. The first mask layer 3 may be, for example, a photoresist pattern or a silicon nitride layer. The first mask layer 3 is formed to include a first opening 4 having a first width W1. By using the first mask layer 3 as an etching mask, the pad oxide layer 2 exposed by the first opening 4 and the semiconductor substrate 1 below are etched to form a first depth D1. To form the first hole 5.

도 2를 참조하면, 상기 제 1 마스크막(3)을 제거하고, 상기 제 1 홀(5)과 중첩되는 위치에 제 2 개구부(7)를 가지는 제 2 마스크막(6)을 형성한다. 상기 제 2 개구부(7)는 제 2 폭(W2)을 가지며, 상기 제 2 폭(W2)은 상기 제 1 폭(W1) 보다 좁다. 상기 제 2 개구부(7)는 상기 제 1 홀(5)의 바닥의 상기 반도체 기판(1)의 일부를 노출시킨다. 상기 제 2 마스크막(6)을 식각 마스크로 이용하여 상기 제 2 개구부(7)에 의해 노출된 상기 반도체 기판(1)을 식각하여 제 2 깊이의 제 2 홀(8)을 형성한다. Referring to FIG. 2, the first mask layer 3 is removed, and a second mask layer 6 having a second opening 7 is formed at a position overlapping the first hole 5. The second opening 7 has a second width W2, and the second width W2 is narrower than the first width W1. The second opening 7 exposes a portion of the semiconductor substrate 1 at the bottom of the first hole 5. The semiconductor substrate 1 exposed by the second opening 7 is etched using the second mask layer 6 as an etching mask to form a second hole 8 having a second depth.

도 3을 참조하면, 상기 제 2 마스크막(6)을 제거한다. 이로써 상기 반도체 기판(1)에 제 1 홀(5)과 중첩되는 제 2 홀(8)로 이루어지는 관통홀(9)이 형성된다. 상기 관통홀(9)의 측벽은 계단 형태를 이루게 된다. 상기 관통홀(9)이 형성된 상기 반도체 기판(1)의 전면 상에 절연막(10)을 콘포말하게 형성한다. 이로써 상기 관통홀(9) 안에도 상기 절연막(10)이 콘포말하게 형성된다. 상기 관통홀(9) 안을 제외한 상기 반도체 기판(1) 상에서 상기 절연막(10)을 제거할 수도 있다. 또는 열산화 공정을 진행하여 상기 패드 산화막(2)으로 덮이지 않은 상기 관통홀(9)의 측벽과 바닥에만 상기 절연막(10)을 형성할 수도 있다. 상기 관통홀(9)의 계단 형태의 측벽과 바닥에 상기 절연막(10)을 형성한 후에, 상기 반도체 기판(1)의 전면 상에 시드막(12)을 콘포말하게 형성한다. 도시하지는 않았지만, 상기 시드막(12)을 형성하기 전에 확산 방지막 및/또는 웨팅막(wetting layer)을 추가로 형성할 수도 있다. 상기 확산 방지막으로 티타늄막, 티타늄질화막, 탄탈륨막, 및 탄탈륨질화막을 포함하는 그룹에서 선택되는 적어도 하나를 형성할 수 있다. 상기 시드막(12)으로는 예를 들면, 구리나 니켈을 사용할 수 있다. 상기 시드막(12)을 형성한 후에, 도금 공정을 이용하여 상기 반도체 기판(1) 상에 금속막(14)을 형성한다. 상기 금속막(14)으로 예를 들면 구리막을 형성할 수 있다. Referring to FIG. 3, the second mask layer 6 is removed. As a result, a through hole 9 including a second hole 8 overlapping the first hole 5 is formed in the semiconductor substrate 1. The side wall of the through hole 9 has a step shape. The insulating film 10 is conformally formed on the entire surface of the semiconductor substrate 1 on which the through holes 9 are formed. As a result, the insulating film 10 is conformally formed in the through hole 9. The insulating layer 10 may be removed on the semiconductor substrate 1 except for the inside of the through hole 9. Alternatively, the insulating layer 10 may be formed only on the sidewalls and the bottom of the through hole 9 not covered by the pad oxide layer 2 by performing a thermal oxidation process. After the insulating film 10 is formed on the stepped sidewalls and the bottom of the through hole 9, the seed film 12 is conformally formed on the entire surface of the semiconductor substrate 1. Although not shown, a diffusion barrier layer and / or a wetting layer may be further formed before the seed layer 12 is formed. As the diffusion barrier layer, at least one selected from the group consisting of a titanium film, a titanium nitride film, a tantalum film, and a tantalum nitride film may be formed. As the seed film 12, for example, copper or nickel may be used. After the seed film 12 is formed, the metal film 14 is formed on the semiconductor substrate 1 using a plating process. The metal film 14 may be formed of, for example, a copper film.

도 4를 참조하면, 상기 금속막(14)에 대해 평탄화 식각 공정을 진행하여 상기 패드 산화막(3) 상의 상기 금속막(14)을 제거하고, 상기 관통홀(9) 안에 관통비아(14a)를 형성한다. 그리고 상기 패드 산화막(3) 상의 상기 시드막(12)도 제거하여 상기 관통홀(9) 안에 시드막 패턴(12a)을 남긴다. Referring to FIG. 4, a planarization etching process is performed on the metal layer 14 to remove the metal layer 14 on the pad oxide layer 3, and a through via 14a is formed in the through hole 9. Form. The seed layer 12 on the pad oxide layer 3 is also removed to leave the seed layer pattern 12a in the through hole 9.

도 5를 참조하면, 상기 반도체 기판(1) 상에 복수층의 층간절연막들(16)과 상기 층간절연막들(16)과 접하는 배선들(17)을 형성한다. 상기 복수층의 층간 절연막들(16) 상에 패시베이션막(18)을 형성한다. 상기 패시베이션막(18)은 예를 들면 실리콘 질화막으로 형성될 수 있다. 상기 패시베이션막(18)을 관통하여 상기 배선들(17)과 전기적으로 연결되는 상부 접속 단자(20)를 형성한다. Referring to FIG. 5, a plurality of interlayer insulating layers 16 and wirings 17 contacting the interlayer insulating layers 16 are formed on the semiconductor substrate 1. A passivation film 18 is formed on the plurality of interlayer insulating films 16. The passivation film 18 may be formed of, for example, a silicon nitride film. An upper connection terminal 20 is formed through the passivation layer 18 to be electrically connected to the wirings 17.

도 6을 참조하면, 상기 관통 비아(14a) 하부의 상기 반도체 기판(1)을 백 그라인딩 공정으로 제거한다. 그리고 상기 관통 비아(14a) 하부의 상기 절연막(10)을 제거하여 상기 시드막 패턴(12a)을 노출시킨다. 상기 반도체 기판(1) 하부면에 보호 절연막(22)을 형성한다. 그리고 상기 보호 절연막(22)을 관통하여 상기 시드막 패턴(12a)과 접하는 하부 접속 단자(23)를 형성한다. 또는 상기 보호 절연막(22)을 형성한 후에 상기 보호 절연막(22)과 상기 절연막(10)을 일부 제거하여 상기 시드막 패턴(12a)을 노출시킬 수도 있다. 이로써 본 발명의 실시예 1에 따른 반도체 장치(100)를 형성할 수 있다. Referring to FIG. 6, the semiconductor substrate 1 under the through via 14a is removed by a back grinding process. The seed layer pattern 12a is exposed by removing the insulating layer 10 under the through via 14a. A protective insulating layer 22 is formed on the lower surface of the semiconductor substrate 1. The lower connection terminal 23 is formed through the protective insulating layer 22 to be in contact with the seed layer pattern 12a. Alternatively, after the protective insulating layer 22 is formed, the seed layer pattern 12a may be exposed by partially removing the protective insulating layer 22 and the insulating layer 10. As a result, the semiconductor device 100 according to Embodiment 1 of the present invention can be formed.

상기 관통비아(14a)를 형성한 후에, 상기 반도체 장치(100)의 제조 과정에서, 백 그라인딩 공정, 보호 절연막(22)과 하부 접속 단자(23) 형성 공정, 또는 상기 보호 절연막(22)과 상기 절연막(10)을 일부 제거하는 식각 공정이 진행될 수 있다. 상기 관통 비아(14a)를 형성한 후에 진행되는 공정들에서 온도 변화가 야기되며 이러한 온도 변화에 의해, 상당한 부피를 차지하고 있는 상기 관통 비아(14a)를 이루는 금속의 열적 팽창이 야기될 수 있을 수 있다. 그러나 상기 관통 비아(14a)의 측면이 계단 형태를 이뤄, 원통형에 비하여 반도체 기판(1)과의 접촉 면적이 넓어져, 접착력이 강화되어 박리 문제를 경감시킬 수 있다. After the through via 14a is formed, in the manufacturing process of the semiconductor device 100, a back grinding process, a process of forming the protective insulating layer 22 and the lower connection terminal 23, or the protective insulating layer 22 and the An etching process may be performed to partially remove the insulating layer 10. Temperature changes may occur in processes that proceed after the through vias 14a are formed, which may cause thermal expansion of the metal that makes up the through vias 14a, which occupy a significant volume. . However, the side surface of the through via 14a has a step shape, and the contact area with the semiconductor substrate 1 is wider than that of the cylindrical shape, and thus the adhesive force is enhanced to alleviate the peeling problem.

도 6을 참조하면, 본 실시예에 따른 상기 반도체 장치(100)는 메모리 칩이나 로직 칩과 같은 반도체 칩과 인쇄회로 기판 사이를 연결해주는 인터포저(interposer) 기판의 기능을 할 수 있다. 상기 인터포저 기판에 의해 플립칩 본딩 방식의 반도체 패키지에서 신호전달 속도를 증가시키는 한편 라우팅(routing)의 자유도를 증가시킬 수 있다. Referring to FIG. 6, the semiconductor device 100 according to the present exemplary embodiment may function as an interposer substrate connecting a semiconductor chip such as a memory chip or a logic chip and a printed circuit board. The interposer substrate may increase the signal transfer speed and increase the degree of freedom of routing in a flip chip bonding semiconductor package.

도 7은 도 6의 반도체 장치를 포함하는 반도체 패키지의 예를 나타낸다. 7 illustrates an example of a semiconductor package including the semiconductor device of FIG. 6.

도 7을 참조하면, 본 예에 따른 반도체 패키지(200)에서는 인터포저 기판 역할을 하는 상기 반도체 장치(100) 상에 메모리칩이나 로직 칩과 같은 반도체 칩(102)이 솔더볼(104)을 이용하여 플립칩 본딩 방식으로 실장될 수 있다. 그리고 상기 반도체 장치(100)는 인쇄회로 기판(106) 상에 실장될 수 있다. 상기 반도체 칩(102), 상기 반도체 장치(100) 및 상기 인쇄회로 기판(106)은 몰딩막(110)으로 덮일 수 있다. Referring to FIG. 7, in the semiconductor package 200 according to the present example, a semiconductor chip 102 such as a memory chip or a logic chip is used on the semiconductor device 100, which serves as an interposer substrate, by using solder balls 104. It may be mounted by flip chip bonding. The semiconductor device 100 may be mounted on the printed circuit board 106. The semiconductor chip 102, the semiconductor device 100, and the printed circuit board 106 may be covered with a molding layer 110.

도 7에서는 하나의 반도체 칩(102)이 상기 인터포저 기판(100) 상에 실장되었으나, 하나의 인터포저 기판(100) 상에 복수개의 반도체 칩들이 수직으로 적층되거나 또는 수평으로 배치되는 것도 가능하다. In FIG. 7, one semiconductor chip 102 is mounted on the interposer substrate 100, but a plurality of semiconductor chips may be vertically stacked or horizontally disposed on one interposer substrate 100. .

도 5의 과정에서 여러 층간절연막들(16) 및 배선들(17)을 형성할 때 로직 트랜지스터들이나 메모리 셀 트랜지스터들, 커패시터 및 저항소자등 다양한 소자들을 같이 형성할 수도 있다. 이때 상기 반도체 장치(100)는 인터포저 기판이 아닌 로직 칩이나 메모리 칩일 수 있다. In the process of FIG. 5, when the various interlayer insulating layers 16 and the wirings 17 are formed, various elements such as logic transistors, memory cell transistors, capacitors, and resistance elements may be formed together. In this case, the semiconductor device 100 may be a logic chip or a memory chip, not an interposer substrate.

도 1 내지 3에서 상기 관통홀(8)을 형성하는 과정은 두번의 식각 공정에 의해서 뿐만 아니라 3회 이상의 식각 공정을 이용하여 진행될 수도 있다. 이 경우, 관통홀(8)의 내측벽 프로파일은 2군데 이상의 단차진 영역을 가질 수 있다. 1 through 3, the process of forming the through hole 8 may be performed not only by two etching processes but also by using three or more etching processes. In this case, the inner wall profile of the through hole 8 may have two or more stepped regions.

도 8은 본 발명의 변형예에 따른 반도체 장치의 단면도이다. 8 is a cross-sectional view of a semiconductor device according to a modification of the present invention.

도 8을 참조하면, 본 예에 따른 반도체 장치(150)에서는 관통 비아(14a)가 반도체 기판(1) 뿐만 아니라 소자분리막(120), 층간절연막(16) 및 패시베이션막(18)을 모두 관통하여 형성될 수 있다. 상기 반도체 장치(150)에서 상기 관통 비아(14a)는, 반도체 기판(1) 상에 소자분리막(120), 트랜지스터들(122), 층간절연막(16), 배선들(17) 및 패시베이션막(18)을 모두 형성한 후에, 형성될 수 있다. 상기 반도체 장치(150)는 도 7을 참조하여 설명한 바와 같이 다양한 형태로 패키징 될 수 있다.Referring to FIG. 8, in the semiconductor device 150 according to the present exemplary embodiment, the through via 14a penetrates not only the semiconductor substrate 1 but also the device isolation film 120, the interlayer insulating film 16, and the passivation film 18. Can be formed. In the semiconductor device 150, the through via 14a is formed on the semiconductor substrate 1 by using the device isolation layer 120, the transistors 122, the interlayer insulating layer 16, the wirings 17, and the passivation layer 18. After all have been formed), they may be formed. The semiconductor device 150 may be packaged in various forms as described with reference to FIG. 7.

도 9는 본 발명의 다른 변형예에 따른 반도체 패키지의 단면도이다. 9 is a cross-sectional view of a semiconductor package according to another modified embodiment of the present invention.

도 9를 참조하면, 본 예에 따른 반도체 패키지(202)는 반도체 칩의 일 종으로서, 이미지 센서 칩(152)을 포함할 수 있다. 상기 이미지 센서 칩(152)에는, 도시하지는 않았지만, 반도체 기판(1)에 복수개의 단위 화소들이 배치되는 화소 영역을 포함할 수 있다. 이와 더불어, 상기 이미지 센서칩(152)은 화소에서 생성되는 전기적 신호전달을 위한 트랜지스터들 및 배선들과, 이들을 덮는 층간절연막들(16)을 포함한다. 또한 상기 층간절연막들(16) 상에는 각각의 단위화소와 중첩되는 마이크로 렌즈들(132)이 배치된다. 상기 이미지 센서 칩(152) 상에는 투명 기판(130)이 배치되고, 상기 투명 기판(130)과 상기 이미지 센서 칩(152) 사이의 가장자리에는 접착 패턴(134)이 배치되어 상기 투명 기판(130)과 상기 이미지 센서 칩(152) 사이에 빈공간(S)을 제공할 수 있다. 상기 반도체 패키지(202)도 관통 비아(14a)를 포함할 수 있다. 상기 관통 비아(14a)는 상기 이미지 센서 칩(152)의 반도체 기판(1)과 층간절연막들(16)을 관통하여 접속 단자(20)와 접할 수 있다. 상기 관통 비아(14a)도 계단 형태의 측면 프로파일을 가질 수 있다. 상기 관통 비아(14a)는 관통홀(9) 안을 채우지 않고 상기 관통홀(9)의 프로파일을 따라 콘포말하게 형성될 수 있다. 그리고 상기 이미지 센서 칩(152)의 후면을 덮는 보호 절연막(22)에 의해상기 관통 비아(14a)가 덮일 수 있으며, 상기 관통홀(9)도 채워질 수 있다. Referring to FIG. 9, the semiconductor package 202 according to the present example may include an image sensor chip 152 as a kind of semiconductor chip. Although not illustrated, the image sensor chip 152 may include a pixel area in which a plurality of unit pixels are disposed on the semiconductor substrate 1. In addition, the image sensor chip 152 may include transistors and wires for electrical signal transmission generated in a pixel, and interlayer insulating layers 16 covering them. In addition, micro lenses 132 overlapping each unit pixel are disposed on the interlayer insulating layers 16. A transparent substrate 130 is disposed on the image sensor chip 152, and an adhesive pattern 134 is disposed at an edge between the transparent substrate 130 and the image sensor chip 152 to provide a transparent substrate 130. An empty space S may be provided between the image sensor chips 152. The semiconductor package 202 may also include through vias 14a. The through via 14a may pass through the semiconductor substrate 1 and the interlayer insulating layers 16 of the image sensor chip 152 to be in contact with the connection terminal 20. The through via 14a may also have a side profile in the form of a step. The through via 14a may be conformally formed along the profile of the through hole 9 without filling the inside of the through hole 9. The through via 14a may be covered by the protective insulating layer 22 covering the rear surface of the image sensor chip 152, and the through hole 9 may also be filled.

도 9의 반도체 패키지(202)의 형성 과정은 다음과 같을 수 있다. 먼저, 관통 비아(14a)가 형성되지 않은 이미지 센서 칩(152)을 형성한 후에, 상기 이미지 센서 칩(152) 상에 투명 기판(130)을 접착 패턴(134)을 이용하여 접착시킨다. 그리고 이미지 센처 칩(152) 후면에 관통홀(9)을 형성하고 관통 비아(14a)를 형성할 수 있다. 후속으로 보호 절연막(22)을 형성하고 솔더볼(104)을 부착시켜 상기 반도체 패키지(202)를 완성할 수 있다. The process of forming the semiconductor package 202 of FIG. 9 may be as follows. First, after forming the image sensor chip 152 in which the through via 14a is not formed, the transparent substrate 130 is adhered to the image sensor chip 152 using the adhesive pattern 134. In addition, the through hole 9 may be formed on the rear surface of the image sensor chip 152 and the through via 14a may be formed. Subsequently, the semiconductor package 202 may be completed by forming the protective insulating layer 22 and attaching the solder balls 104.

상술한 반도체 패키지 기술은 다양한 종류의 반도체 소자들 및 이를 구비하는 패키지 모듈에 적용될 수 있다. The above-described semiconductor package technology may be applied to various kinds of semiconductor devices and package modules having the same.

도 10은 도 7의 반도체 패키지를 포함하는 패키지 모듈의 예를 보여주는 도면이다. 도 10을 참조하면, 패키지 모듈(1200)은 반도체 집적회로 칩(1220) 및 QFP(Quad Flat Package) 패키지된 반도체 집적회로 칩(1230)과 같은 형태로 제공될 수 있다. 본 발명에 따른 반도체 패키지 기술이 적용된 반도체 집적회로 칩들(1220, 1230)을 기판(1210)에 설치함으로써, 상기 패키지 모듈(1200)이 형성될 수 있다. 상기 패키지 모듈(1200)은 기판(1210) 일측에 구비된 외부연결단자(1240)를 통해 외부전자장치와 연결될 수 있다.FIG. 10 is a diagram illustrating an example of a package module including the semiconductor package of FIG. 7. Referring to FIG. 10, the package module 1200 may be provided in the form of a semiconductor integrated circuit chip 1220 and a quad flat package (QFP) packaged semiconductor integrated circuit chip 1230. The package module 1200 may be formed by installing the semiconductor integrated circuit chips 1220 and 1230 to which the semiconductor package technology according to the present invention is applied to the substrate 1210. The package module 1200 may be connected to an external electronic device through an external connection terminal 1240 provided at one side of the substrate 1210.

상술한 반도체 패키지 기술은 전자 시스템에 적용될 수 있다. 도 11은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다. 도 11을 참조하면, 전자 시스템(1300)은 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)를 포함할 수 있다. 상기 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)는 버스(1350, bus)를 통하여 결합될 수 있다. 상기 버스(1350)는 데이터들이 이동하는 통로라 할 수 있다. 예컨대, 상기 제어기(1310)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 동일한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 제어기(1310) 및 기억 장치(1330)는 본 발명에 따른 반도체 패키지를 포함할 수 있다. 상기 입출력 장치(1320)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(1330)는 데이터를 저장하는 장치이다. 상기 기억 장치(1330)는 데이터 및/또는 상기 제어기(1310)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(1330)는 휘발성 기억 소자 및/또는 비휘발성 기억 소자를 포함할 수 있다. 또는, 상기 기억 장치(1330)는 플래시 메모리로 형성될 수 있다. 예를 들면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 기술이 적용된 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(1300)은 대용량의 데이터를 상기 플래시 메모리 시스템에 안정적으로 저장할 수 있다. 상기 전자 시스템(1300)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(1340)를 더 포함할 수 있다. 상기 인터페이스(1340)는 유무선 형태일 수 있다. 예컨대, 상기 인터페이스(1340)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 그리고, 도시되지 않았지만, 상기 전자 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 그리고 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.The semiconductor package technology described above may be applied to an electronic system. 11 is a block diagram illustrating an example of an electronic device including a semiconductor package to which the technology of the present invention is applied. Referring to FIG. 11, the electronic system 1300 may include a controller 1310, an input / output device 1320, and a memory device 1330. The controller 1310, the input / output device 1320, and the memory device 1330 may be coupled through a bus 1350. The bus 1350 may be a path through which data moves. For example, the controller 1310 may include at least one of at least one microprocessor, a digital signal processor, a microcontroller, and logic elements capable of performing the same function. The controller 1310 and the memory device 1330 may include a semiconductor package according to the present invention. The input / output device 1320 may include at least one selected from a keypad, a keyboard, a display device, and the like. The memory device 1330 is a device for storing data. The memory device 1330 may store data and / or instructions executed by the controller 1310. The memory device 1330 may include a volatile memory device and / or a nonvolatile memory device. Alternatively, the memory device 1330 may be formed of a flash memory. For example, an information processing system such as a mobile device or a desktop computer may be equipped with a flash memory to which the technique of the present invention is applied. Such a flash memory may be composed of a semiconductor disk device (SSD). In this case, the electronic system 1300 may stably store large amounts of data in the flash memory system. The electronic system 1300 may further include an interface 1340 for transmitting data to or receiving data from the communication network. The interface 1340 may be in a wired or wireless form. For example, the interface 1340 may include an antenna or a wired / wireless transceiver. Although not shown, the electronic system 1300 may further include an application chipset, a camera image processor (CIS), an input / output device, and the like. Self-evident to one.

상기 전자 시스템(1300)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 상기 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다. 상기 전자 시스템(1300)이 무선 통신을 수행할 수 있는 장비인 경우에, 상기 전자 시스템(1300)은 CDMA, GSM, NADC, E-TDMA, WCDMA, CDMA2000과 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다. The electronic system 1300 may be implemented as a mobile system, a personal computer, an industrial computer, or a logic system performing various functions. For example, the mobile system may be a personal digital assistant (PDA), a portable computer, a web tablet, a mobile phone, a wireless phone, a laptop computer, a memory card. , A digital music system, and an information transmission / reception system. When the electronic system 1300 is a device capable of performing wireless communication, the electronic system 1300 may be used in a communication interface protocol such as a third generation communication system such as CDMA, GSM, NADC, E-TDMA, WCDMA, or CDMA2000. Can be used.

이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예들은 본 발명을 실시하는데 있어 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는데 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.The foregoing detailed description illustrates the present invention. It is also to be understood that the foregoing is illustrative and explanatory of preferred embodiments of the invention only, and that the invention may be used in various other combinations, modifications and environments. That is, changes or modifications may be made within the scope of the concept of the invention disclosed in this specification, the scope equivalent to the disclosed contents, and / or the skill or knowledge in the art. The foregoing embodiments are intended to illustrate the best mode contemplated for carrying out the invention and are not intended to limit the scope of the present invention to other modes of operation known in the art for utilizing other inventions such as the present invention, Various changes are possible. Accordingly, the detailed description of the invention is not intended to limit the invention to the disclosed embodiments. Also, the appended claims should be construed to include other embodiments.

Claims (10)

반도체 기판; 및
상기 반도체 기판을 관통하는 관통 비아를 포함하되,
상기 관통비아의 측면은 계단 형태의 프로파일을 가지는 것을 특징으로 하는 반도체 장치. A semiconductor substrate; And
Including a through via penetrating the semiconductor substrate,
And a side surface of the through via has a stepped profile. 제 1 항에 있어서,
상기 반도체 기판 상에 적층된 복수 층의 층간 절연막들을 더 포함하되,
상기 관통 비아는 연장되어 상기 복수 층의 층간 절연막들을 관통하여 노출되는 것을 특징으로 하는 반도체 장치. The method of claim 1,
Further comprising a plurality of interlayer insulating films stacked on the semiconductor substrate,
And the through via extends to be exposed through the plurality of interlayer insulating layers. 제 1 항에 있어서,
상기 반도체 기판 상에 적층되며 상기 관통비아를 덮는 적어도 한층의 층간 절연막; 및
상기 층간 절연막과 접하는 배선을 더 포함하되,
상기 관통비아는 상기 배선과 전기적으로 연결되는 것을 특징으로 하는 반도체 장치. The method of claim 1,
At least one interlayer insulating layer stacked on the semiconductor substrate and covering the through via; And
Further comprising a wire in contact with the interlayer insulating film,
And the through via is electrically connected to the wiring. 제 1 항에 있어서,
상기 관통 비아와 상기 반도체 기판 사이에 개재되는 절연막; 및
상기 절연막과 상기 관통 비아 사이에 개재되는 시드막을 더 포함하는 것을 특징으로 하는 반도체 장치. The method of claim 1,
An insulating layer interposed between the through via and the semiconductor substrate; And
And a seed film interposed between the insulating film and the through via. 제 1 항에 있어서,
상기 반도체 기판의 하부면을 덮는 보호절연막; 및
상기 보호절연막을 관통하여 상기 관통비아와 전기적으로 연결되는 하부 접속 단자를 더 포함하는 것을 특징으로 하는 반도체 장치. The method of claim 1,
A protective insulating film covering a lower surface of the semiconductor substrate; And
And a lower connection terminal passing through the protective insulating layer and electrically connected to the through via. 반도체 기판; 및
상기 반도체 기판을 관통하는 관통 비아를 포함하되,
상기 관통비아의 측면은 계단 형태의 프로파일을 가지는 것을 특징으로 하는 반도체 패키지. A semiconductor substrate; And
Including a through via penetrating the semiconductor substrate,
The side surface of the through via has a stepped profile, characterized in that the semiconductor package. 제 6 항에 있어서,
상기 반도체 기판 상에 적층된 복수 층의 층간 절연막들을 더 포함하되,
상기 관통 비아는 연장되어 상기 복수층의 층간 절연막들을 관통하여 노출되는 것을 특징으로 하는 반도체 패키지. The method according to claim 6,
Further comprising a plurality of interlayer insulating films stacked on the semiconductor substrate,
And the through via extends to be exposed through the plurality of interlayer insulating layers. 제 7 항에 있어서,
상기 반도체 기판 상에 배치되며 상기 노출된 관통비아의 상부와 전기적으로 연결되는 반도체 칩; 및
상기 반도체 기판 하부에 배치되며 상기 관통 비아의 하부와 전기적으로 연결되는 인쇄회로기판을 더 포함하는 반도체 패키지. The method of claim 7, wherein
A semiconductor chip disposed on the semiconductor substrate and electrically connected to an upper portion of the exposed through via; And
And a printed circuit board disposed under the semiconductor substrate and electrically connected to a lower portion of the through via. 제 6 항에 있어서,
상기 반도체 기판 상에 적층되며 상기 관통비아를 덮는 적어도 한층의 층간 절연막; 및
상기 층간 절연막과 접하는 배선을 더 포함하되,
상기 관통비아는 상기 배선과 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지. The method according to claim 6,
At least one interlayer insulating layer stacked on the semiconductor substrate and covering the through via; And
Further comprising a wire in contact with the interlayer insulating film,
And the through via is electrically connected to the wiring. 제 6 항에 있어서,
상기 반도체 기판 상에 적층되는 복수층의 층간 절연막들;
상기 층간 절연막들을 덮는 패시베이션막; 및
상기 패시베이션막 상에 배치되는 접속단자를 포함하되,
상기 관통비아는 연장되어 상기 복수층의 층간 절연막들과 상기 패시베이션막을 관통하여 상기 접속단자와 접하는 것을 특징으로 하는 반도체 패키지.The method according to claim 6,
A plurality of interlayer insulating films stacked on the semiconductor substrate;
A passivation film covering the interlayer insulating films; And
It includes a connection terminal disposed on the passivation film,
And the through via extends to contact the connection terminal through the plurality of interlayer insulating layers and the passivation layer.
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