KR20110107268A

KR20110107268A - Semiconductor memory device and method of manufacturing the same

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Publication number: KR20110107268A
Application number: KR1020110001087A
Authority: KR
Inventors: 임선미; 김용식; 홍희범; 박한병
Original assignee: 삼성전자주식회사
Priority date: 2010-03-24
Filing date: 2011-01-05
Publication date: 2011-09-30

Abstract

본 발명은 반도체 메모리 장치 및 그 제조 방법에 관한 것으로, 반도체 메모리 장치는 제1 도전형을 갖는 제1 웰 영역, 및 제1 웰 영역의 양 옆에 형성되고 제2 도전형을 갖는 제2 및 제3 웰 영역들을 가지는 기판에 형성되고, 제1 웰 영역에 일렬로 형성되어 전원 단자를 공유하는 제1 및 제2 풀업 소자들, 제2 웰 영역에 제1 풀업 소자와 인접하게 배치되는 제1 풀다운 소자, 제3 웰 영역에 제2 풀업 소자와 인접하게 배치되는 제2 풀다운 소자, 제2 웰 영역에 제2 풀업 소자와 인접하게 배치되는 제1 액세스 소자, 및 제3 웰 영역에 제1 풀업 소자와 인접하게 형성되는 제2 액세스 소자를 포함한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device and a method of manufacturing the same, wherein the semiconductor memory device includes a first well region having a first conductivity type, and second and second forms formed on both sides of the first well region and having a second conductivity type. First and second pull-up elements formed in a substrate having three well regions and arranged in a first well region to share a power supply terminal, and a first pull-down disposed adjacent to the first pull-up element in a second well region; A second pull-down element disposed adjacent to the second pull-up element in the third well region, a first access element disposed adjacent to the second pull-up element in the second well region, and a first pull-up element in the third well region And a second access element formed adjacent to.

Description

Semiconductor memory device and method of manufacturing the same

본 발명의 기술적 사상은 반도체 장치에 관한 것으로, 더욱 상세하게는, 반도체 메모리 장치 및 상기 반도체 메모리 장치의 제조 방법에 관한 것이다.The technical idea of the present invention relates to a semiconductor device, and more particularly, to a semiconductor memory device and a method of manufacturing the semiconductor memory device.

반도체 메모리 소자는 기억 방식에 따라, DRAM(dynamic random access memory), SRAM(static random access memory)와 같은 휘발성 메모리 및 플래쉬 메모리와 같은 비휘발성 메모리(non volatile memory)로 분류될 수 있다. 이 중, SRAM은 빠른 스피드 특성, 저전력 소모 특성 및 단순한 동작 방식 등의 장점을 갖는다. 또한, SRAM은 DRAM과 달리 주기적으로 저장된 정보를 리프레쉬(refresh)할 필요가 없기 때문에 설계가 용이하다.The semiconductor memory device may be classified into a dynamic random access memory (DRAM), a volatile memory such as a static random access memory (SRAM), and a non volatile memory such as a flash memory according to a storage method. Among them, SRAM has advantages such as fast speed characteristics, low power consumption characteristics, and simple operation. In addition, unlike DRAM, SRAM is easy to design because it does not need to refresh the stored information periodically.

본 발명의 기술적 사상이 해결하고자 하는 과제는 두 개의 풀업(pull-up) 소자들을 형성하기 위한 활성 영역을 하나로 병합함으로써 반도체 메모리 장치의 집적도를 향상시킬 수 있는 반도체 메모리 장치 및 그 제조 방법을 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a semiconductor memory device and a method of manufacturing the same, which may improve integration of a semiconductor memory device by merging two active regions for forming two pull-up devices into one. have.

또한, 본 발명의 기술적 사상이 해결하고자 하는 다른 과제는 두 개의 풀다운(pull-down) 소자들을 형성하기 위한 활성 영역을 하나로 병합함으로써 반도체 메모리 장치의 집적도를 향상시킬 수 있는 반도체 메모리 장치 및 그 제조 방법을 제공하는데 있다.In addition, another object to be solved by the technical idea of the present invention is a semiconductor memory device and a method of manufacturing the semiconductor memory device that can improve the integration degree of the semiconductor memory device by merging two active regions for forming two pull-down devices into one To provide.

상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 메모리 장치는, 제1 도전형을 갖는 제1 웰 영역, 및 상기 제1 웰 영역의 양 옆에 형성되고 제2 도전형을 갖는 제2 및 제3 웰 영역들을 가지는 기판에 형성되는 반도체 메모리 장치로서, 상기 제1 웰 영역에 일렬로 형성되어 전원 단자를 공유하는 제1 및 제2 풀업 소자들; 상기 제2 웰 영역에 상기 제1 풀업 소자와 인접하게 배치되는 제1 풀다운 소자; 상기 제3 웰 영역에 상기 제2 풀업 소자와 인접하게 배치되는 제2 풀다운 소자; 상기 제2 웰 영역에 상기 제2 풀업 소자와 인접하게 배치되는 제1 액세스 소자; 및 상기 제3 웰 영역에 상기 제1 풀업 소자와 인접하게 배치되는 제2 액세스 소자를 포함한다.According to an aspect of the inventive concept, a semiconductor memory device includes a first well region having a first conductivity type, a second well formed at both sides of the first well region, and a second conductivity type; A semiconductor memory device formed on a substrate having third well regions, comprising: first and second pull-up elements formed in a row in the first well region to share a power supply terminal; A first pull-down element disposed adjacent to the first pull-up element in the second well region; A second pull-down element disposed adjacent to the second pull-up element in the third well region; A first access element disposed adjacent the second pull-up element in the second well region; And a second access element disposed adjacent to the first pull-up element in the third well region.

일부 실시예에 있어서, 상기 제1 및 제2 풀업 소자들은 상기 제1 웰 영역 상에 정의된 단일 활성 영역에 배치될 수 있다.In some embodiments, the first and second pull-up devices may be disposed in a single active region defined on the first well region.

일부 실시예에 있어서, 상기 제1 풀업 소자 및 상기 제1 풀다운 소자는 제1 인버터를 구성하고, 상기 제2 풀업 소자 및 상기 제2 풀다운 소자는 제2 인버터를 구성할 수 있다. 일부 실시예에 있어서, 상기 제1 액세스 소자는 상기 제2 인버터의 입력 단자 및 상기 제1 인버터의 출력 단자에 연결되고, 상기 제2 액세스 소자는 상기 제1 인버터의 입력 단자 및 상기 제2 인버터의 출력 단자에 연결될 수 있다. In some embodiments, the first pull-up element and the first pull-down element may constitute a first inverter, and the second pull-up element and the second pull-down element may constitute a second inverter. In some embodiments, the first access element is connected to an input terminal of the second inverter and an output terminal of the first inverter, and the second access element is connected to the input terminal of the first inverter and the second inverter. Can be connected to the output terminal.

일부 실시예에 있어서, 상기 제1 액세스 소자는 워드라인에 인가되는 전압에 따라 제어되어 한 쌍의 비트라인 중 제1 비트라인을 상기 제2 인버터의 입력 단자 및 상기 제1 인버터의 출력 단자에 연결시키는 제1 액세스 트랜지스터를 포함할 수 있다. 일부 실시예에 있어서, 상기 제2 액세스 소자는, 상기 워드라인에 인가되는 전압에 따라 제어되어 상기 한 쌍의 비트라인 중 제2 비트라인을 상기 제1 인버터의 입력 단자 및 상기 제2 인버터의 출력 단자에 연결시키는 제2 액세스 트랜지스터를 포함할 수 있다. In some embodiments, the first access element is controlled according to a voltage applied to a word line to connect a first bit line of a pair of bit lines to an input terminal of the second inverter and an output terminal of the first inverter. And a first access transistor. In some embodiments, the second access element is controlled according to a voltage applied to the word line, so that a second bit line of the pair of bit lines is input to an input terminal of the first inverter and an output of the second inverter. And a second access transistor coupled to the terminal.

일부 실시예에 있어서, 상기 제1 액세스 트랜지스터 및 상기 제1 풀다운 소자는, 상기 제2 웰 영역에 정의된 단일 활성 영역 내에 일렬로 배치될 수 있다. 일부 실시예에 있어서, 상기 제2 액세스 트랜지스터 및 상기 제2 풀다운 소자는, 상기 제3 웰 영역에 정의된 단일 활성 영역 내에 일렬로 배치될 수 있다.In some embodiments, the first access transistor and the first pull-down element may be arranged in a line within a single active region defined in the second well region. In some embodiments, the second access transistor and the second pull-down element may be arranged in a line within a single active region defined in the third well region.

일부 실시예에 있어서, 상기 제1 도전형은 N형이고, 상기 제2 도전형은 P형일 수 있다. 일부 실시예에 있어서, 상기 제1 풀업 소자는, 상기 전원 단자에 연결되는 드레인을 가지는 P채널 트랜지스터를 포함하고, 상기 제1 풀다운 소자는, 상기 제1 풀업 소자의 소스에 연결되는 드레인, 상기 제1 풀업 소자의 게이트에 연결되는 게이트, 및 접지 단자에 연결되는 소스를 가지는 N채널 트랜지스터를 포함할 수 있다. 일부 실시예에 있어서, 상기 제2 풀업 소자는, 상기 전원 단자에 연결되는 드레인을 가지는 P채널 트랜지스터를 포함하고, 상기 제2 풀다운 소자는, 상기 제2 풀업 소자의 소스에 연결되는 드레인, 상기 제2 풀업 소자의 게이트에 연결되는 게이트, 및 접지 단자에 연결되는 소스를 가지는 N채널 트랜지스터를 포함할 수 있다. 일부 실시예에 있어서, 상기 제1 액세스 소자는, 워드라인에 연결되는 게이트를 가지는 N채널 트랜지스터를 포함하고, 상기 제2 액세스 소자는, 상기 워드라인에 연결되는 게이트를 가지는 N채널 트랜지스터를 포함할 수 있다.In some embodiments, the first conductivity type may be N type, and the second conductivity type may be P type. In some embodiments, the first pull-up element may include a P-channel transistor having a drain connected to the power supply terminal, and the first pull-down element may include a drain connected to a source of the first pull-up element. And an N-channel transistor having a gate connected to the gate of the first pull-up device, and a source connected to the ground terminal. In some embodiments, the second pull-up element includes a P-channel transistor having a drain connected to the power supply terminal, and the second pull-down element is a drain connected to a source of the second pull-up element, the first It may include an N-channel transistor having a gate connected to the gate of the two pull-up device, and a source connected to the ground terminal. In some embodiments, the first access element comprises an N-channel transistor having a gate connected to a word line, and the second access element comprises an N-channel transistor having a gate connected to the word line. Can be.

또한, 상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 메모리 장치는, 제1 도전형을 갖는 제1 웰 영역, 및 상기 제1 웰 영역의 양 옆에 형성되고 제2 도전형을 갖는 제2 및 제3 웰 영역들을 가지는 기판; 상기 제1 웰 영역에 정의되어, 제1 및 제2 풀업 소자들이 일렬로 배치되는 제1 활성 영역; 상기 제2 웰 영역에 정의되어, 상기 제2 풀업 소자에 인접한 제1 액세스 소자 및 상기 제1 풀업 소자에 인접한 제1 풀다운 소자가 배치되는 제2 활성 영역; 및 상기 제3 웰 영역에 정의되어, 상기 제1 풀업 소자에 인접한 제2 액세스 소자 및 상기 제2 풀업 소자에 인접한 제2 풀다운 소자가 배치되는 제3 활성 영역을 포함한다.In addition, the semiconductor memory device according to the technical spirit of the present invention for solving the above problems, the first well region having a first conductivity type, and the first conductive region formed on both sides of the first well region having a second conductivity type; A substrate having second and third well regions; A first active region defined in the first well region, in which first and second pull-up elements are arranged in a line; A second active region defined in the second well region and having a first access element adjacent to the second pull-up element and a first pull-down element adjacent to the first pull-up element; And a third active region defined in the third well region, wherein a second access element adjacent to the first pull-up element and a second pull-down element adjacent to the second pull-up element are disposed.

일부 실시예에 있어서, 상기 제1 및 제2 풀업 소자들은 제1 방향에 따라 일렬로 배치되고, 상기 제1 풀업 소자는 상기 제1 방향과 수직인 제2 방향을 따라 상기 제1 풀다운 소자 및 상기 제2 액세스 소자와 인접하게 배치되고, 상기 제2 풀업 소자는 상기 제2 방향을 따라 상기 제2 풀다운 소자 및 상기 제1 액세스 소자와 인접하게 배치될 수 있다.In some embodiments, the first and second pull-up elements are arranged in a line along a first direction, and the first pull-up element is disposed along the first pull-down element and the second direction perpendicular to the first direction. The second pull-up element may be disposed adjacent to the second access element, and the second pull-up element may be disposed to be adjacent to the second pull-down element and the first access element along the second direction.

일부 실시예에 있어서, 상기 반도체 메모리 장치는 상기 제1 및 제2 활성 영역의 상부를 가로지르는 방향으로 상기 기판의 상부에 형성되는 제1 게이트 전극; 및 상기 제1 및 제3 활성 영역의 상부를 가로지르는 방향으로 상기 기판의 상부에 형성되는 제2 게이트 전극을 포함할 수 있으며, 상기 제1 풀업 소자와 상기 제1 풀다운 소자는 상기 제1 게이트 전극에 공통으로 연결되어 제1 인버터를 구성하고, 상기 제2 풀업 소자와 상기 제2 풀다운 소자는 상기 제2 게이트 전극에 공통으로 연결되어 제2 인버터를 구성할 수 있다.The semiconductor memory device may include: a first gate electrode formed on the substrate in a direction crossing the top of the first and second active regions; And a second gate electrode formed on the substrate in a direction crossing the upper portions of the first and third active regions, wherein the first pull-up element and the first pull-down element are formed on the first gate electrode. The first inverter may be connected in common to the first inverter, and the second pull-up element and the second pull-down element may be commonly connected to the second gate electrode to configure the second inverter.

일부 실시예에 있어서, 상기 반도체 메모리 장치는 상기 제1 액세스 소자의 일단을 상기 제2 인버터의 입력 단자 및 상기 제1 인버터의 출력 단자에 연결시키는 제1 금속 배선; 및 상기 제2 액세스 소자의 일단을 상기 제1 인버터의 입력 단자 및 상기 제2 인버터의 출력 단자에 연결시키는 제2 금속 배선을 더 포함할 수 있다. 일부 실시예에 있어서, 상기 제1 금속 배선 및 상기 제2 금속 배선은 동일 층에 배치될 수 있다. 일부 실시예에 있어서, 상기 제1 금속 배선 및 상기 제2 금속 배선은 서로 다른 층에 배치될 수 있다.The semiconductor memory device may include: a first metal wire connecting one end of the first access element to an input terminal of the second inverter and an output terminal of the first inverter; And a second metal wire connecting one end of the second access element to an input terminal of the first inverter and an output terminal of the second inverter. In some embodiments, the first metal wire and the second metal wire may be disposed on the same layer. In some embodiments, the first metal wire and the second metal wire may be disposed on different layers.

일부 실시예에 있어서, 상기 반도체 메모리 장치는 상기 제2 활성 영역의 상부를 가로지르는 방향으로 상기 기판의 상부에 형성되는 제3 게이트 전극; 및 상기 제3 활성 영역의 상부를 가로지르는 방향으로 상기 기판의 상부에 형성되는 제4 게이트 전극을 더 포함할 수 있다. 일부 실시예에 있어서, 상기 반도체 메모리 장치는 상기 제3 및 제4 게이트 전극들과 평행한 방향으로 신장되도록 상기 기판의 상부에 형성되어 상기 제3 및 제4 게이트 전극들에 연결되는 워드라인을 더 포함할 수 있다.The semiconductor memory device may include: a third gate electrode formed on the substrate in a direction crossing the upper portion of the second active region; And a fourth gate electrode formed on the substrate in a direction crossing the upper portion of the third active region. In example embodiments, the semiconductor memory device may further include a word line formed on an upper portion of the substrate to extend in a direction parallel to the third and fourth gate electrodes and connected to the third and fourth gate electrodes. It may include.

일부 실시예에 있어서, 상기 반도체 메모리 장치는 상기 제1 내지 제3 활성 영역들과 평행한 방향으로 신장되도록 상기 기판의 상부에 형성되는 한 쌍의 비트라인을 더 포함할 수 있으며, 상기 한 쌍의 비트라인 중 제1 비트라인은 상기 제1 액세스 소자의 타단에 연결되고, 상기 한 쌍의 비트라인 중 제2 비트라인은 상기 제2 액세스 소자의 타단에 연결될 수 있다.In example embodiments, the semiconductor memory device may further include a pair of bit lines formed on an upper portion of the substrate to extend in a direction parallel to the first to third active regions. A first bit line of the bit lines may be connected to the other end of the first access element, and a second bit line of the pair of bit lines may be connected to the other end of the second access element.

일부 실시예에 있어서, 상기 반도체 메모리 장치는 상기 제1 내지 제3 활성 영역들과 평행한 방향으로 신장되도록 상기 기판의 상부에 형성되는 전원 전극 라인을 더 포함하고, 상기 전원 전극 라인은, 상기 제1 및 제2 풀업 소자들 사이에 형성된 콘택 플러그를 통해 상기 제1 및 제2 풀업 소자들에 연결될 수 있다.In example embodiments, the semiconductor memory device may further include a power electrode line formed on an upper portion of the substrate to extend in a direction parallel to the first to third active regions, wherein the power electrode line comprises: The first and second pull-up elements may be connected to each other through a contact plug formed between the first and second pull-up elements.

일부 실시예에 있어서, 상기 제1 도전형은 N형이고, 상기 제2 도전형은 P형일 수 있다. 상기 제1 및 제2 풀업 소자는 P채널 트랜지스터이고, 상기 제1, 제2 풀다운 소자 및 상기 제1 및 제2 액세스 소자는 N채널 트랜지스터일 수 있다.In some embodiments, the first conductivity type may be N type, and the second conductivity type may be P type. The first and second pull-up devices may be P-channel transistors, and the first and second pull-down devices and the first and second access devices may be N-channel transistors.

또한, 상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 메모리 장치의 제조 방법은 제1 도전형을 갖는 제1 웰 영역, 및 상기 제1 웰 영역의 양 옆에 형성되고 제2 도전형을 갖는 제2 및 제3 웰 영역들을 가지는 기판을 제공하는 단계; 상기 제1 웰 영역 상에 정의된 제1 활성 영역에 제1 및 제2 풀업 소자들을 일렬로 형성하는 단계; 상기 제2 웰 영역 상에 정의된 제2 활성 영역에 상기 제1 풀업 소자와 인접한 제1 풀다운 소자 및 상기 제2 풀업 소자와 인접한 제1 액세스 소자를 형성하는 단계; 및 상기 제3 웰 영역 상에 정의된 제3 활성 영역에 상기 제2 풀업 소자와 인접한 제2 풀다운 소자 및 상기 제1 풀업 소자와 인접한 제2 액세스 소자를 형성하는 단계를 포함한다.In addition, the manufacturing method of the semiconductor memory device according to the technical concept of the present invention for solving the above problems is formed in the first well region having a first conductivity type, and the two sides of the first well region, Providing a substrate having second and third well regions having; Forming first and second pull-up elements in a row in a first active region defined on the first well region; Forming a first pull-down element adjacent to the first pull-up element and a first access element adjacent to the second pull-up element in a second active region defined on the second well region; And forming a second pull-down element adjacent to the second pull-up element and a second access element adjacent to the first pull-up element in a third active region defined on the third well region.

또한, 상기 다른 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 메모리 장치는 제1 도전형을 갖는 제1 웰 영역, 및 상기 제1 웰 영역의 양 옆에 형성되고 제2 도전형을 갖는 제2 및 제3 웰 영역들을 가지는 기판에 형성되는 반도체 메모리 장치로서, 상기 제1 웰 영역에 일렬로 형성되어 접지 단자를 공유하는 제1 및 제2 풀다운 소자들; 상기 제2 웰 영역에 상기 제1 풀다운 소자와 인접하게 배치되는 제1 풀업 소자; 상기 제3 웰 영역에 상기 제2 풀다운 소자와 인접하게 배치되는 제2 풀업 소자; 상기 제2 웰 영역에 상기 제2 풀다운 소자와 인접하게 배치되는 제1 액세스 소자; 및 상기 제3 웰 영역에 상기 제1 풀다운 소자와 인접하게 배치되는 제2 액세스 소자를 포함한다.In addition, the semiconductor memory device according to the technical spirit of the present invention for solving the other problem is formed of a first well region having a first conductivity type, and a second conductivity type formed on both sides of the first well region; A semiconductor memory device formed on a substrate having second and third well regions, comprising: first and second pull-down elements formed in a row in the first well region to share a ground terminal; A first pull-up element disposed adjacent to the first pull-down element in the second well region; A second pull-up element disposed in the third well region adjacent to the second pull-down element; A first access element disposed in the second well region adjacent to the second pull-down element; And a second access element disposed adjacent to the first pull-down element in the third well region.

일부 실시예에 있어서, 상기 제1 및 제2 풀다운 소자들은 상기 제1 웰 영역 상에 정의된 단일 활성 영역에 배치될 수 있다.In some embodiments, the first and second pull-down elements may be disposed in a single active region defined on the first well region.

일부 실시예에 있어서, 상기 제1 풀다운 소자 및 상기 제1 풀업 소자는 제1 인버터를 구성하고, 상기 제2 풀다운 소자 및 상기 제2 풀업 소자는 제2 인버터를 구성할 수 있다. 일부 실시예에 있어서, 상기 제1 액세스 소자는 상기 제2 인버터의 입력 단자 및 상기 제1 인버터의 출력 단자에 연결되고, 상기 제2 액세스 소자는 상기 제1 인버터의 입력 단자 및 상기 제2 인버터의 출력 단자에 연결될 수 있다.In some embodiments, the first pull-down element and the first pull-up element may constitute a first inverter, and the second pull-down element and the second pull-up element may constitute a second inverter. In some embodiments, the first access element is connected to an input terminal of the second inverter and an output terminal of the first inverter, and the second access element is connected to the input terminal of the first inverter and the second inverter. Can be connected to the output terminal.

일부 실시예에 있어서, 상기 제1 액세스 소자는, 워드라인에 인가되는 전압에 따라 제어되어 한 쌍의 비트라인 중 제1 비트라인을 상기 제2 인버터의 입력 단자 및 상기 제1 인버터의 출력 단자에 연결시키는 제1 액세스 트랜지스터를 포함할 수 있다. 일부 실시예에 있어서, 상기 제2 액세스 소자는, 상기 워드라인에 인가되는 전압에 따라 제어되어 상기 한 쌍의 비트라인 중 제2 비트라인을 상기 제1 인버터의 입력 단자 및 상기 제2 인버터의 출력 단자에 연결시키는 제2 액세스 트랜지스터를 포함할 수 있다.In some embodiments, the first access element is controlled according to a voltage applied to a word line to connect the first bit line of the pair of bit lines to an input terminal of the second inverter and an output terminal of the first inverter. It may include a first access transistor to connect. In some embodiments, the second access element is controlled according to a voltage applied to the word line, so that a second bit line of the pair of bit lines is input to an input terminal of the first inverter and an output of the second inverter. And a second access transistor coupled to the terminal.

일부 실시예에 있어서, 상기 제1 액세스 소자 및 상기 제1 풀업 소자는, 상기 제2 웰 영역에 정의된 단일 활성 영역 내에 일렬로 배치될 수 있다. 일부 실시예에 있어서, 상기 제2 액세스 소자 및 상기 제2 풀업 소자는, 상기 제3 웰 영역에 정의된 단일 활성 영역 내에 일렬로 배치될 수 있다.In some embodiments, the first access element and the first pull-up element may be arranged in a line within a single active region defined in the second well region. In some embodiments, the second access element and the second pull-up element may be arranged in a line within a single active region defined in the third well region.

일부 실시예에 있어서, 상기 제1 도전형은 P형이고, 상기 제2 도전형은 N형일 수 있다. 일부 실시예에 있어서, 상기 제1 풀다운 소자는, 상기 접지 단자에 연결되는 소스를 가지는 N채널 트랜지스터를 포함하고, 상기 제1 풀업 소자는, 상기 제1 풀다운 소자의 드레인에 연결되는 소스, 상기 제1 풀다운 소자의 게이트에 연결되는 게이트, 및 전원 단자에 연결되는 드레인을 가지는 P채널 트랜지스터를 포함할 수 있다. 일부 실시예에 있어서, 상기 제2 풀다운 소자는, 상기 접지 단자에 연결되는 소스를 가지는 N채널 트랜지스터를 포함하고, 상기 제2 풀업 소자는, 상기 제2 풀다운 소자의 드레인에 연결되는 소스, 상기 제2 풀다운 소자의 게이트에 연결되는 게이트, 및 전원 단자에 연결되는 드레인을 가지는 P채널 트랜지스터를 포함할 수 있다. 일부 실시예에 있어서, 상기 제1 액세스 소자는, 워드라인에 연결되는 게이트를 가지는 P채널 트랜지스터를 포함하고, 상기 제2 액세스 소자는, 상기 워드라인에 연결되는 게이트를 가지는 P채널 트랜지스터를 포함할 수 있다.In some embodiments, the first conductivity type may be P type, and the second conductivity type may be N type. In some embodiments, the first pull-down element includes an N-channel transistor having a source connected to the ground terminal, and the first pull-up element comprises: a source connected to the drain of the first pull-down element; The P-channel transistor may include a gate connected to the gate of the first pull-down device, and a drain connected to the power supply terminal. In some embodiments, the second pull-down element includes an N-channel transistor having a source connected to the ground terminal, and the second pull-up element is a source connected to the drain of the second pull-down element, the first It may include a P-channel transistor having a gate connected to the gate of the two pull-down device, and a drain connected to the power supply terminal. In some embodiments, the first access element comprises a P-channel transistor having a gate connected to a word line, and the second access element comprises a P-channel transistor having a gate connected to the word line. Can be.

또한, 상기 다른 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 메모리 장치는, 제1 도전형을 갖는 제1 웰 영역, 및 상기 제1 웰 영역의 양 옆에 형성되고 제2 도전형을 갖는 제2 및 제3 웰 영역들을 가지는 기판; 상기 제1 웰 영역에 정의되어, 제1 및 제2 풀다운 소자들이 일렬로 배치되는 제1 활성 영역; 상기 제2 웰 영역에 정의되어, 상기 제2 풀다운 소자에 인접한 제1 액세스 소자 및 상기 제1 풀다운 소자에 인접한 제1 풀업 소자가 배치되는 제2 활성 영역; 및 상기 제3 웰 영역에 정의되어, 상기 제1 풀다운 소자에 인접한 제2 액세스 소자 및 상기 제2 풀다운 소자에 인접한 제2 풀업 소자가 배치되는 제3 활성 영역을 포함한다.In addition, the semiconductor memory device according to the technical idea of the present invention for solving the other problems, the first well region having a first conductivity type, and formed on both sides of the first well region having a second conductivity type A substrate having second and third well regions; A first active region defined in the first well region, in which first and second pull-down elements are arranged in a line; A second active region defined in the second well region, wherein a first access element adjacent to the second pull-down element and a first pull-up element adjacent to the first pull-down element are disposed; And a third active region defined in the third well region, wherein a second access element adjacent to the first pull-down element and a second pull-up element adjacent to the second pull-down element are disposed.

일부 실시예에 있어서, 상기 제1 및 제2 풀다운 소자들은 제1 방향에 따라 일렬로 배치되고, 상기 제1 풀다운 소자는 상기 제1 방향과 수직인 제2 방향을 따라 상기 제1 풀업 소자 및 상기 제2 액세스 소자와 인접하게 배치되고, 상기 제2 풀다운 소자는 상기 제2 방향을 따라 상기 제2 풀업 소자 및 상기 제1 액세스 소자와 인접하게 배치될 수 있다.In some embodiments, the first and second pull-down elements are arranged in a line along a first direction, and the first pull-down element is disposed along the first pull-up element and the second direction perpendicular to the first direction. The second pull-down element may be disposed adjacent to the second access element, and the second pull-down element may be disposed to be adjacent to the second pull-up element and the first access element along the second direction.

일부 실시예에 있어서, 상기 반도체 메모리 장치는 상기 제1 및 제2 활성 영역의 상부를 가로지르는 방향으로 상기 기판의 상부에 형성되는 제1 게이트 전극; 및 상기 제1 및 제3 활성 영역의 상부를 가로지르는 방향으로 상기 기판의 상부에 형성되는 제2 게이트 전극을 더 포함하고, 상기 제1 풀다운 소자와 상기 제1 풀업 소자는 상기 제1 게이트 전극에 공통으로 연결되어 제1 인버터를 구성하고, 상기 제2 풀다운 소자와 상기 제2 풀업 소자는 상기 제2 게이트 전극에 공통으로 연결되어 제2 인버터를 구성할 수 있다.The semiconductor memory device may include: a first gate electrode formed on the substrate in a direction crossing the top of the first and second active regions; And a second gate electrode formed on the substrate in a direction crossing the upper portions of the first and third active regions, wherein the first pull-down element and the first pull-up element are formed on the first gate electrode. The second inverter may be connected in common to form a first inverter, and the second pull-down element and the second pull-up element may be commonly connected to the second gate electrode to form a second inverter.

일부 실시예에 있어서, 상기 반도체 메모리 장치는 상기 제1 내지 제3 활성 영역들과 평행한 방향으로 신장되도록 상기 기판의 상부에 형성되는 한 쌍의 비트라인을 더 포함하고, 상기 한 쌍의 비트라인 중 제1 비트라인은 상기 제1 액세스 소자의 타단에 연결되고, 상기 한 쌍의 비트라인 중 제2 비트라인은 상기 제2 액세스 소자의 타단에 연결될 수 있다.The semiconductor memory device may further include a pair of bit lines formed on the substrate to extend in a direction parallel to the first to third active regions, and the pair of bit lines. The first bit line may be connected to the other end of the first access element, and the second bit line of the pair of bit lines may be connected to the other end of the second access element.

일부 실시예에 있어서, 상기 반도체 메모리 장치는 상기 제1 내지 제3 활성 영역들과 평행한 방향으로 신장되도록 상기 기판의 상부에 형성되는 접지 전극 라인을 더 포함하고, 상기 접지 전극 라인은, 상기 제1 및 제2 풀다운 소자들 사이에 형성된 콘택 플러그를 통해 상기 제1 및 제2 풀다운 소자들에 연결될 수 있다.In example embodiments, the semiconductor memory device may further include a ground electrode line formed on an upper portion of the substrate to extend in a direction parallel to the first to third active regions, wherein the ground electrode line is formed of the first electrode. It may be connected to the first and second pull-down elements through a contact plug formed between the first and second pull-down elements.

일부 실시예에 있어서, 상기 제1 도전형은 P형이고, 상기 제2 도전형은 N형일 수 있다. 상기 제1 및 제2 풀다운 소자는 N채널 트랜지스터이고, 상기 제1, 제2 풀업 소자 및 상기 제1 및 제2 액세스 소자는 P채널 트랜지스터일 수 있다.In some embodiments, the first conductivity type may be P type, and the second conductivity type may be N type. The first and second pull-down devices may be N-channel transistors, and the first and second pull-up devices and the first and second access devices may be P-channel transistors.

또한, 상기 다른 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 메모리 장치의 제조 방법은 제1 도전형을 갖는 제1 웰 영역, 및 상기 제1 웰 영역의 양 옆에 형성되고 제2 도전형을 갖는 제2 및 제3 웰 영역들을 가지는 기판을 제공하는 단계; 상기 제1 웰 영역 상에 정의된 제1 활성 영역에 제1 및 제2 풀다운 소자들을 일렬로 형성하는 단계; 상기 제2 웰 영역 상에 정의된 제2 활성 영역에 상기 제1 풀다운 소자와 인접한 제1 풀업 소자 및 상기 제2 풀다운 소자와 인접한 제1 액세스 소자를 형성하는 단계; 및 상기 제3 웰 영역 상에 정의된 제3 활성 영역에 상기 제2 풀다운 소자와 인접한 제2 풀업 소자 및 상기 제1 풀다운 소자와 인접한 제2 액세스 소자를 형성하는 단계를 포함한다.In addition, the manufacturing method of the semiconductor memory device according to the technical idea of the present invention for solving the other problem is formed in the first well region having a first conductivity type, and the sides of the first well region and the second conductivity type Providing a substrate having second and third well regions having a thickness; Forming first and second pull-down elements in a row in a first active region defined on the first well region; Forming a first pull-up element adjacent to the first pull-down element and a first access element adjacent to the second pull-down element in a second active region defined on the second well region; And forming a second pull-up element adjacent to the second pull-down element and a second access element adjacent to the first pull-down element in a third active region defined on the third well region.

또한, 상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 전자 시스템은 메모리; 버스를 통해서 상기 메모리와 통신하고, 상술된 실시예들에 따른 반도체 메모리 장치를 포함하는 기억 장치를 포함하는 프로세서; 및 상기 버스와 통신하는 입출력 장치를 포함한다.In addition, an electronic system according to the spirit of the present invention for solving the above problems is a memory; A processor in communication with said memory via a bus, said processor comprising a memory device comprising a semiconductor memory device according to the embodiments described above; And an input / output device in communication with the bus.

본 발명의 기술적 사상에 따르면, 반도체 메모리 장치에서 단일 활성 영역에 두 개의 풀업 소자들을 일렬로 형성함으로써, 기존에 두 개의 트랜지스터들 각각에 대한 두 개의 활성 영역들을 별도로 형성했던 것과 달리 두 개의 활성 영역들을 합하여 단일 활성 영역을 형성할 수 있으므로, 패터닝 공정이 간단해진다. 또한, 두 개의 풀업 소자들 각각에 대한 두 개의 활성 영역들 대신에 단일 활성 영역을 형성함으로써, 두 개의 활성 영역들 사이에 소자 분리막을 형성하지 않아도 되므로, 반도체 메모리 장치의 단위 셀에서 가로 방향의 길이가 감소됨으로써 전체적으로 소자의 집적도를 향상시킬 수 있다. According to the inventive concept, in the semiconductor memory device, by forming two pull-up elements in a single active region in a row, the two active regions may be formed unlike the conventionally formed two active regions for each of the two transistors. Combined to form a single active region, the patterning process is simplified. In addition, by forming a single active region instead of two active regions for each of the two pull-up elements, it is not necessary to form a device isolation layer between the two active regions, and thus a horizontal length in the unit cell of the semiconductor memory device. By reducing the overall density of the device can be improved.

또한, 본 발명의 기술적 사상에 따른 반도체 메모리 장치에서 단일 활성 영역에 형성된 두 개의 풀업 소자들은 전원 단자를 공유함으로써, 두 개의 풀업 소자들 각각에 대해 전원 전극을 인가하기 위한 두 개의 콘택 플러그들을 별도로 형성하지 않아도 되므로, 반도체 메모리 장치의 단위 셀에서 세로 방향의 길이가 감소됨으로써 전체적으로 소자의 집적도를 향상시킬 수 있다.In addition, in the semiconductor memory device according to the inventive concept, two pull-up elements formed in a single active region share a power supply terminal, thereby separately forming two contact plugs for applying a power electrode to each of the two pull-up devices. Since the length in the vertical direction is reduced in the unit cell of the semiconductor memory device, the integration degree of the device can be improved as a whole.

나아가, 본 발명의 기술적 사상에 따른 반도체 메모리 장치에서 복수의 활성 영역들이 서로 평행하게 형성되고, 풀업 소자들을 중심으로 다른 소자들이 대칭되는 형태로 배치됨으로써, 반도체 메모리 장치의 집적도를 더욱 향상시킬 수 있다. 또한, 반도체 메모리 장치에서 복수의 단위 셀들이 배치될 때에도 바운더리 영역에 추가 영역이 요구되지 않는다.Furthermore, in the semiconductor memory device according to the inventive concept, a plurality of active regions may be formed in parallel with each other, and other elements may be symmetrically arranged around the pull-up elements, thereby further improving the integration degree of the semiconductor memory device. . Further, even when a plurality of unit cells are disposed in the semiconductor memory device, an additional area is not required in the boundary area.

또한, 본 발명의 기술적 사상에 따르면, 반도체 메모리 장치에서 단일 활성 영역에 두 개의 풀다운 소자들을 일렬로 형성함으로써, 기존에 두 개의 트랜지스터들 각각에 대한 두 개의 활성 영역들을 별도로 형성했던 것과 달리 두 개의 활성 영역들을 합하여 단일 활성 영역을 형성할 수 있으므로, 패터닝 공정이 간단해진다. 또한, 두 개의 풀다운 소자들 각각에 대한 두 개의 활성 영역들 대신에 단일 활성 영역을 형성함으로써, 두 개의 활성 영역들 사이에 소자 분리막을 형성하지 않아도 되므로, 반도체 메모리 장치의 단위 셀에서 가로 방향의 길이가 감소됨으로써 전체적으로 소자의 집적도를 향상시킬 수 있다. In addition, according to the spirit of the present invention, by forming two pull-down elements in a single active region in a semiconductor memory device, two active regions for each of the two transistors, unlike the previous two active regions formed separately The regions can be combined to form a single active region, which simplifies the patterning process. Further, by forming a single active region instead of two active regions for each of the two pull-down elements, it is not necessary to form a device isolation layer between the two active regions, so that the horizontal length in the unit cell of the semiconductor memory device By reducing the overall density of the device can be improved.

또한, 본 발명의 기술적 사상에 따른 반도체 메모리 장치에서 단일 활성 영역에 형성된 두 개의 풀다운 소자들은 접지 단자를 공유함으로써, 두 개의 풀다운 소자들 각각에 대해 접지 전극을 인가하기 위한 두 개의 콘택 플러그들을 별도로 형성하지 않아도 되므로, 반도체 메모리 장치의 단위 셀에서 세로 방향의 길이가 감소됨으로써 전체적으로 소자의 집적도를 향상시킬 수 있다.In addition, in the semiconductor memory device according to the inventive concept, two pull-down elements formed in a single active region share a ground terminal, thereby separately forming two contact plugs for applying a ground electrode to each of the two pull-down elements. Since the length in the vertical direction is reduced in the unit cell of the semiconductor memory device, the integration degree of the device can be improved as a whole.

나아가, 본 발명의 기술적 사상에 따른 반도체 메모리 장치에서 복수의 활성 영역들이 서로 평행하게 형성되고, 풀다운 소자들을 중심으로 다른 소자들이 대칭되는 형태로 배치됨으로써, 반도체 메모리 장치의 집적도를 더욱 향상시킬 수 있다. 또한, 반도체 메모리 장치에서 복수의 단위 셀들이 배치될 때에도 바운더리 영역에 추가 영역이 요구되지 않는다.Furthermore, in the semiconductor memory device according to the inventive concept, a plurality of active regions may be formed in parallel with each other, and other elements may be symmetrically arranged around the pull-down elements, thereby further improving the integration degree of the semiconductor memory device. . Further, even when a plurality of unit cells are disposed in the semiconductor memory device, an additional area is not required in the boundary area.

도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 레이아웃이다.
도 2는 도 1의 반도체 메모리 장치에서 금속 배선층을 나타내는 레이아웃이다.
도 3은 도 1의 반도체 메모리 장치의 비트라인 배선층을 나타내는 레이아웃이다.
도 4는 도 1의 반도체 메모리 장치의 워드라인 배선층을 나타내는 레이아웃이다.
도 5는 도 1의 반도체 메모리 장치의 등가 회로를 나타내는 회로도이다.
도 6은 도 1의 반도체 메모리 장치의 I-I' 선에 따른 단면도를 나타낸다.
도 7은 도 1의 반도체 메모리 장치의 II-II' 선에 따른 단면도를 나타낸다.
도 8a 내지 8g는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 제조 방법을 나타내는 단면도들이다.
도 9는 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 나타내는 레이아웃이다.
도 10은 도 9의 반도체 메모리 장치의 등가 회로를 나타내는 회로도이다.
도 11은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치를 나타내는 레이아웃이다.
도 12는 도 11의 반도체 메모리 장치에서 금속 배선층을 나타내는 레이아웃이다.
도 13은 도 11의 반도체 메모리 장치의 비트라인 배선층을 나타내는 레이아웃이다.
도 14는 도 11의 반도체 메모리 장치의 워드라인 배선층을 나타내는 레이아웃이다.
도 15는 도 11의 반도체 메모리 장치의 등가 회로를 나타내는 회로도이다.
도 16은 도 11의 반도체 메모리 장치의 III-III' 선에 따른 단면도를 나타낸다.
도 17은 도 11의 반도체 메모리 장치의 IV-IV' 선에 따른 단면도를 나타낸다.
도 18a 내지 18g는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 제조 방법을 나타내는 단면도들이다.
도 19는 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치를 나타내는 레이아웃이다.
도 20은 도 19의 반도체 메모리 장치의 등가 회로를 나타내는 회로도이다.
도 21은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 제조 방법을 나타내는 흐름도이다.
도 22는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 제조 방법을 나타내는 흐름도이다.
도 23은 본 발명의 일 실시예에 따른 전자 시스템의 구성을 개략적으로 나타내는 블록도이다.1 is a layout illustrating a semiconductor memory device according to an embodiment of the present invention.
FIG. 2 is a layout illustrating a metal wiring layer in the semiconductor memory device of FIG. 1.
3 is a layout illustrating a bit line wiring layer of the semiconductor memory device of FIG. 1.
4 is a layout illustrating a word line wiring layer of the semiconductor memory device of FIG. 1.
FIG. 5 is a circuit diagram illustrating an equivalent circuit of the semiconductor memory device of FIG. 1.
6 is a cross-sectional view taken along line II ′ of the semiconductor memory device of FIG. 1.
FIG. 7 is a cross-sectional view taken along line II-II 'of the semiconductor memory device of FIG. 1.
8A through 8G are cross-sectional views illustrating a method of manufacturing a semiconductor memory device in accordance with an embodiment of the present invention.
9 is a layout illustrating a semiconductor memory device according to another embodiment of the present invention.
FIG. 10 is a circuit diagram illustrating an equivalent circuit of the semiconductor memory device of FIG. 9.
11 is a layout illustrating a semiconductor memory device according to still another embodiment of the present invention.
FIG. 12 is a layout illustrating a metal wiring layer in the semiconductor memory device of FIG. 11.
FIG. 13 is a layout illustrating a bit line wiring layer of the semiconductor memory device of FIG. 11.
FIG. 14 is a layout illustrating a word line wiring layer of the semiconductor memory device of FIG. 11.
FIG. 15 is a circuit diagram illustrating an equivalent circuit of the semiconductor memory device of FIG. 11.
FIG. 16 is a cross-sectional view taken along line III-III 'of the semiconductor memory device of FIG.
17 is a cross-sectional view taken along line IV-IV 'of the semiconductor memory device of FIG.
18A to 18G are cross-sectional views illustrating a method of manufacturing a semiconductor memory device in accordance with another embodiment of the present invention.
19 is a layout illustrating a semiconductor memory device according to still another embodiment of the present invention.
20 is a circuit diagram illustrating an equivalent circuit of the semiconductor memory device of FIG. 19.
21 is a flowchart illustrating a method of manufacturing a semiconductor memory device according to an embodiment of the present invention.
22 is a flowchart illustrating a method of manufacturing a semiconductor memory device according to another embodiment of the present invention.
23 is a block diagram schematically illustrating a configuration of an electronic system according to an embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.The embodiments of the present invention are described in order to more fully explain the present invention to those skilled in the art, and the following embodiments may be modified into various other forms, It is not limited to the embodiment. Rather, these embodiments are provided so that this disclosure will be thorough and complete, and will fully convey the inventive concept to those skilled in the art.

이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3 의 층이 개재될 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.In the following description, when a layer is described as being on top of another layer, it may be present directly on top of another layer, and a third layer may be interposed therebetween. In the drawings, the thickness and size of each layer are exaggerated for convenience and clarity of description, and the same reference numerals refer to the same elements in the drawings. As used herein, the term "and / or" includes any and all combinations of one or more of the listed items.

본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.The terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting of the invention. As used herein, the singular forms "a", "an" and "the" may include the plural forms as well, unless the context clearly indicates otherwise. Also, as used herein, "comprise" and / or "comprising" specifies the presence of the mentioned shapes, numbers, steps, actions, members, elements and / or groups of these. It is not intended to exclude the presence or the addition of one or more other shapes, numbers, acts, members, elements and / or groups.

본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.Although the terms first, second, etc. are used herein to describe various members, parts, regions, layers, and / or parts, these members, parts, regions, layers, and / or parts are defined by these terms. It is obvious that not. These terms are only used to distinguish one member, part, region, layer or portion from another region, layer or portion. Thus, the first member, part, region, layer or portion, which will be discussed below, may refer to the second member, component, region, layer or portion without departing from the teachings of the present invention.

이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다. 또한, 첨부된 도면들에서, 동일한 참조 부호는 동일한 구성 부재를 지칭한다.Hereinafter, embodiments of the present invention will be described with reference to the drawings schematically showing ideal embodiments of the present invention. In the figures, for example, variations in the shape shown may be expected, depending on manufacturing techniques and / or tolerances. Accordingly, embodiments of the present invention should not be construed as limited to any particular shape of the regions illustrated herein, including, for example, variations in shape resulting from manufacturing. In addition, in the accompanying drawings, like reference numerals refer to like components.

이하에서, 본 발명에 따른 반도체 메모리 장치는 SRAM(static random access memory)을 일 예로 하여 설명하기로 한다. 그러나, 본 발명은 이에 한정되지 아니하고, 두 개의 인버터 소자를 포함하는 반도체 메모리 장치에 적용될 수 있다.Hereinafter, a semiconductor memory device according to the present invention will be described using static random access memory (SRAM) as an example. However, the present invention is not limited thereto and may be applied to a semiconductor memory device including two inverter elements.

도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 레이아웃이다.1 is a layout illustrating a semiconductor memory device according to an embodiment of the present invention.

도 1을 참조하면, 반도체 메모리 장치(1)는 제1 웰(well) 영역(NW) 및 제1 웰 영역(NW)의 양 옆에 형성되는 제2 및 제3 웰 영역들(PW1, PW2)을 갖는 기판 상에 형성되는 하나의 SRAM 셀을 포함하여 1 비트로 동작할 수 있다. 이때, 제1 웰 영역(NW)은 제1 도전형(conductive type)을 가지고, 제2 및 제3 웰 영역들(PW1, PW2)은 제2 도전형을 가질 수 있다. 본 실시예에서, 제1 도전형은 N형이며, 제2 도전형은 P형일 수 있다. 이하에서는, 제1 웰 영역은 N웰 영역(NW)이고, 제2 웰 영역은 제1 P웰 영역(PW1)이며, 제3 웰 영역은 제2 P 웰 영역(PW2)이라고 하기로 한다. Referring to FIG. 1, the semiconductor memory device 1 may include the first well region NW and the second and third well regions PW1 and PW2 formed on both sides of the first well region NW. It can operate with 1 bit including one SRAM cell formed on a substrate having a. In this case, the first well region NW may have a first conductive type, and the second and third well regions PW1 and PW2 may have a second conductive type. In the present embodiment, the first conductivity type may be N type and the second conductivity type may be P type. Hereinafter, the first well region is an N well region NW, the second well region is a first P well region PW1, and the third well region is a second P well region PW2.

N웰 영역(NW)은, 예를 들어, 이온 주입 공정에 의해 기판 상에 형성되는 N형 웰이 배치되는 영역으로서, N웰 영역(NW)에는 소자 분리막에 의해 정의되는 제1 활성(active) 영역(ACT11)이 배치된다. 본 실시예에서, 제1 활성 영역(ACT11)은 세로 방향으로 긴 형태를 가지는 바(bar) 타입의 단일 활성 영역일 수 있다. 이때, 제1 활성 영역(ACT1)에 P+형 불순물들을 도핑함으로써 P형 확산 영역이 형성될 수 있고, 또한, 제1 내지 제3 콘택 플러그들(C11, C12, C13)이 형성될 수 있다. 제1 활성 영역(ACT11)에는 두 개의 풀업 소자들이 일렬로 형성될 수 있는데, 본 실시예에서, 두 개의 풀업 소자들은 제1 및 제2 PMOS 트랜지스터들(PU11, PU12)일 수 있다.The N well region NW is, for example, a region in which an N-type well formed on a substrate is disposed by an ion implantation process, and in the N well region NW, a first active defined by an element isolation film. The area ACT11 is disposed. In the present embodiment, the first active region ACT11 may be a single active region of a bar type having a longitudinal shape. In this case, the P-type diffusion region may be formed by doping the P + type impurities in the first active region ACT1, and the first to third contact plugs C11, C12, and C13 may be formed. Two pull-up devices may be formed in a line in the first active region ACT11. In the present embodiment, the two pull-up devices may be first and second PMOS transistors PU11 and PU12.

이와 같이, 두 개의 풀업 소자들, 즉, 제1 및 제2 PMOS 트랜지스터들(PU11, PU12)을 단일 활성 영역인 제1 활성 영역(ACT11)에 배치함으로써, 제1 및 제2 PMOS 트랜지스터들(PU11, PU12) 사이의 미스매치(mismatch)를 감소시킬 수 있다. 구체적으로, 제1 PMOS 트랜지스터(PU11)에 대한 문턱 전압과 제2 PMOS 트랜지스터(PU12)에 대한 문턱 전압 사이의 산포를 감소시킬 수 있다. As such, the first and second PMOS transistors PU11 may be disposed by arranging two pull-up devices, that is, the first and second PMOS transistors PU11 and PU12 in the first active region ACT11 which is a single active region. , Mismatch between PU12 can be reduced. Specifically, the dispersion between the threshold voltage for the first PMOS transistor PU11 and the threshold voltage for the second PMOS transistor PU12 may be reduced.

제1 P웰 영역(PW1)은, 예를 들어, 이온 주입 공정에 의해 기판 상에 형성되는 P형 웰이 배치되는 영역으로서, 제1 P웰 영역(PW1)에는 소자 분리막에 의해 정의되는 제2 활성 영역(ACT12)이 배치된다. 본 실시예에서, 제2 활성 영역(ACT12)은 제1 활성 영역(ACT11)에 평행한 방향으로 신장되는 형태를 가지는 단일 활성 영역일 수 있다. 이때, 제2 활성 영역(ACT12)에 N+형 불순물들을 도핑함으로써 N형 확산 영역이 형성될 수 있고, 또한, 제4 내지 제6 콘택 플러그들(C21, C22, C23)이 형성될 수 있다. 제2 활성 영역(ACT12)에는 하나의 풀다운 소자와 하나의 액세스 소자가 형성될 수 있는데, 본 실시예에서, 풀다운 소자는 제1 NMOS 트랜지스터(PD11)이고, 액세스 소자는 제3 NMOS 트랜지스터(PG11)일 수 있다.The first P well region PW1 is a region in which a P-type well formed on a substrate is disposed, for example, by an ion implantation process, and the second P well region PW1 is defined by a device isolation film in the first P well region PW1. The active area ACT12 is disposed. In the present embodiment, the second active region ACT12 may be a single active region having a form extending in a direction parallel to the first active region ACT11. In this case, the N-type diffusion region may be formed by doping the N + type impurities in the second active region ACT12, and the fourth to sixth contact plugs C21, C22, and C23 may be formed. One pull-down element and one access element may be formed in the second active region ACT12. In the present embodiment, the pull-down element is the first NMOS transistor PD11 and the access element is the third NMOS transistor PG11. Can be.

제2 P웰 영역(PW2)은, 예를 들어, 이온 주입 공정에 의해 기판 상에 형성되는 P형 웰이 배치되는 영역으로서, 제2 P웰 영역(PW2)에는 소자 분리막에 의해 정의되는 제3 활성 영역(ACT13)이 배치된다. 본 실시예에서, 제3 활성 영역(ACT13)은 제1 활성 영역(ACT11)에 평행한 방향으로 신장되는 형태를 가지는 단일 활성 영역일 수 있다. 이때, 제3 활성 영역(ACT13)에 N+형 불순물들을 도핑함으로써 N형 확산 영역이 형성될 수 있고, 또한, 제7 내지 제9 콘택 플러그들(C31, C32, C33)이 형성될 수 있다. 제3 활성 영역(ACT13)에는 하나의 풀다운 소자와 하나의 액세스 소자가 형성될 수 있는데, 본 실시예에서, 풀다운 소자는 제2 NMOS 트랜지스터(PD12)이고, 액세스 소자는 제4 NMOS 트랜지스터(PG12)일 수 있다.The second P well region PW2 is a region in which a P-type well formed on a substrate is disposed, for example, by an ion implantation process, and a third P well region PW2 is defined by an element isolation film in the second P well region PW2. The active area ACT13 is disposed. In the present embodiment, the third active region ACT13 may be a single active region having a form extending in a direction parallel to the first active region ACT11. In this case, the N-type diffusion region may be formed by doping the N + type impurities in the third active region ACT13, and the seventh to ninth contact plugs C31, C32, and C33 may be formed. One pull-down element and one access element may be formed in the third active region ACT13. In this embodiment, the pull-down element is the second NMOS transistor PD12 and the access element is the fourth NMOS transistor PG12. Can be.

제1 내지 제3 활성 영역(ACT11, ACT12, ACT13)의 너비를 비교하면 다음과 같다. 제1 활성 영역(ACT11)의 제1 너비(W11)는 그 위치에 관계없이 일정한 값을 가질 수 있다. 제2 활성 영역(ACT12)의 너비는 그 위치에 따라 서로 다를 수 있는데, 구체적으로, 제1 NMOS 트랜지스터(PD11)가 배치되는 영역의 제3 너비(W13)는 제3 NMOS 트랜지스터(PG11)가 배치되는 영역의 제2 너비(W12)보다 클 수 있고, 제2 및 제3 너비(W12, W13)는 제1 너비(W11)보다 클 수 있다. 제3 활성 영역(ACT13)의 너비는 그 위치에 따라 서로 다를 수 있는데, 구체적으로, 제2 NMOS 트랜지스터(PD12)가 배치되는 영역의 제4 너비(W14)는 제4 NMOS 트랜지스터(PG12)가 배치되는 영역의 제5 너비(W15)보다 클 수 있고, 제4 및 제5 너비(W14, W15)는 제1 너비(W11)보다 클 수 있다. 또한, 제4 너비(W14)는 제3 너비(W13)와 실질적으로 동일할 수 있고, 제5 너비(W15)는 제2 너비(W12)와 실질적으로 동일할 수 있다.The widths of the first to third active regions ACT11, ACT12, and ACT13 are compared as follows. The first width W11 of the first active area ACT11 may have a constant value regardless of its position. The width of the second active region ACT12 may be different from each other according to its position. Specifically, the third width W13 of the region where the first NMOS transistor PD11 is disposed is disposed by the third NMOS transistor PG11. The second width W12 may be greater than the second width W12, and the second and third widths W12 and W13 may be larger than the first width W11. The width of the third active region ACT13 may be different from each other according to its position. Specifically, the fourth width W14 of the region where the second NMOS transistor PD12 is disposed is disposed by the fourth NMOS transistor PG12. The fourth and fifth widths W14 and W15 may be greater than the fifth width W15 of the region, and the fourth and fifth widths W14 and W15 may be larger than the first width W11. In addition, the fourth width W14 may be substantially the same as the third width W13, and the fifth width W15 may be substantially the same as the second width W12.

이와 같이, 제1 및 제2 NMOS 트랜지스터들(PD11, PD12)이 형성되는 제2 및 제3 활성 영역들(ACT12, ACT13)의 너비(W13, W14)를 가장 크게 구현함으로써, 제1 및 제2 NMOS 트랜지스터들(PD11, PD12)에서 풀다운 동작을 수행하는 경우 풀다운 동작의 속도를 향상시킬 수 있다. 또한, 제3 및 제4 PMOS 트랜지스터들(PG11, PG11)이 형성되는 제2 및 제3 활성 영역들(ACT12, ACT13)의 너비(W12, W15)를, 제1 및 제2 PMOS 트랜지스터들(PU11, PU12)이 형성되는 제1 활성 영역(ACT11)의 너비(W11)보다 크게 구현함으로써, 반도체 메모리 장치(1)에 대한 기입 동작을 수행하는 경우 기입 동작의 속도를 향상시킬 수 있다.As described above, the first and second widths of the second and third active regions ACT12 and ACT13 on which the first and second NMOS transistors PD11 and PD12 are formed are the largest. When the pull-down operation is performed in the NMOS transistors PD11 and PD12, the speed of the pull-down operation may be improved. In addition, the widths W12 and W15 of the second and third active regions ACT12 and ACT13 in which the third and fourth PMOS transistors PG11 and PG11 are formed may be defined by the first and second PMOS transistors PU11. In this case, the write speed of the semiconductor memory device 1 may be improved by implementing the write operation on the semiconductor memory device 1 by the width W11 of the first active region ACT11 in which the PU12 is formed.

제1 내지 제3 활성 영역들(ACT11, ACT12, ACT13)이 배치된 기판의 상부에는, 제1 내지 제4 게이트 전극들(GE111, GE12, GE13, GE14)이 형성된다. 구체적으로, 제1 게이트 전극(GE111)은 제2 활성 영역(ACT12)을 가로지르는 방향으로 형성되고, 제2 게이트 전극(GE12)은 제1 및 제2 활성 영역들(ACT11, ACT12)을 가로지르는 방향으로 형성되며, 제3 게이트 전극(GE13)은 제1 및 제3 활성 영역들(ACT11, ACT13)을 가로지르는 방향으로 형성되고, 제4 게이트 전극(GE14)은 제3 활성 영역(ACT13)을 가로지르는 방향으로 형성된다. 이때, 제1 및 제4 게이트 전극들(GE11, GE14)의 상부에는 각각 워드라인 콘택 플러그들(C24, C34)이 형성되고, 제2 및 제3 게이트 전극(GE12, GE13)의 상부에는 각각 배선 콘택 플러그들(C15, C14)이 형성된다. 예를 들어, 제1 내지 제4 게이트 전극들(GE11, GE12, GE13, GE14)은 폴리실리콘층일 수 있다.First to fourth gate electrodes GE111, GE12, GE13, and GE14 are formed on the substrate on which the first to third active regions ACT11, ACT12, and ACT13 are disposed. Specifically, the first gate electrode GE111 is formed in a direction crossing the second active region ACT12, and the second gate electrode GE12 crosses the first and second active regions ACT11 and ACT12. The third gate electrode GE13 is formed in a direction crossing the first and third active regions ACT11 and ACT13, and the fourth gate electrode GE14 is formed in the third active region ACT13. It is formed in a transverse direction. In this case, word line contact plugs C24 and C34 are formed on the first and fourth gate electrodes GE11 and GE14, and wirings are formed on the second and third gate electrodes GE12 and GE13, respectively. Contact plugs C15 and C14 are formed. For example, the first to fourth gate electrodes GE11, GE12, GE13, and GE14 may be polysilicon layers.

도 2는 도 1의 반도체 메모리 장치에서 금속 배선층을 나타내는 레이아웃이다.FIG. 2 is a layout illustrating a metal wiring layer in the semiconductor memory device of FIG. 1.

도 2를 참조하면, 제1 내지 제4 게이트 전극들(GE11, GE12, GE13, GE14)이 형성된 기판의 상부에는, 제1 및 제2 금속 배선들(N11, N12)이 형성된다. 이때, 제1 금속 배선(N11)은 제1 활성 영역(ACT11)에 형성된 제3 콘택 플러그(C13), 제2 활성 영역(ACT12)에 형성된 제5 콘택 플러그(C22) 및 제3 게이트 전극(GE13)에 형성된 배선 콘택 플러그(C14)을 연결시킨다. 또한, 제2 금속 배선(N12)은 제1 활성 영역(ACT11)에 형성된 제1 콘택 플러그(C11), 제3 활성 영역(ACT13)에 형성된 제8 콘택 플러그(C32) 및 제2 게이트 전극(GE12)에 형성된 배선 콘택 플러그(C15)을 연결시킨다. 예를 들어, 제1 및 제2 금속 배선들(N11, N12)은 텅스텐(W), 알루미늄(Al), 구리(Cu), 또는 몰리브덴(Mo), 타이타늄(Ti), 탄탈륨(Ta), 루테늄(Ru), 텅스텐(W) 또는 이들의 합금을 포함하는 금속층 또는 폴리실리콘층일 수 있다.Referring to FIG. 2, first and second metal wires N11 and N12 are formed on the substrate on which the first to fourth gate electrodes GE11, GE12, GE13, and GE14 are formed. In this case, the first metal wire N11 includes the third contact plug C13 formed in the first active region ACT11, the fifth contact plug C22 formed in the second active region ACT12, and the third gate electrode GE13. Is connected to the wiring contact plug C14. In addition, the second metal wire N12 includes the first contact plug C11 formed in the first active region ACT11, the eighth contact plug C32 formed in the third active region ACT13, and the second gate electrode GE12. Is connected to the wiring contact plug C15. For example, the first and second metal wires N11 and N12 may include tungsten (W), aluminum (Al), copper (Cu), or molybdenum (Mo), titanium (Ti), tantalum (Ta), and ruthenium. (Ru), tungsten (W) or a metal layer containing an alloy thereof or a polysilicon layer.

도 3은 도 1의 반도체 메모리 장치의 비트라인 배선층을 나타내는 레이아웃이다.3 is a layout illustrating a bit line wiring layer of the semiconductor memory device of FIG. 1.

도 3을 참조하면, 제1 및 제2 금속 배선들(N11, N12)이 형성된 기판의 상부에는, 한 쌍의 비트라인들, 즉, 비트라인(BL) 및 비트라인바(BL')가 형성된다. 비트라인(BL) 및 비트라인바(BL')는 제1 내지 제3 활성 영역들(ACT11, ACT12, ACT13)과 평행한 방향으로 신장될 수 있다. 이때, 비트라인(BL)은 제2 활성 영역(ACT12)에 형성된 제4 콘택 플러그(C21)을 통해 제2 활성 영역(ACT12)에 연결되고, 비트라인바(BL')는 제3 활성 영역(ACT13)에 형성된 제9 콘택 플러그(C33)을 통해 제3 활성 영역(ACT13)에 연결된다.Referring to FIG. 3, a pair of bit lines, that is, bit line BL and bit line bar BL ′, are formed on an upper portion of a substrate on which first and second metal wires N11 and N12 are formed. do. The bit line BL and the bit line bar BL ′ may extend in a direction parallel to the first to third active regions ACT11, ACT12, and ACT13. In this case, the bit line BL is connected to the second active region ACT12 through the fourth contact plug C21 formed in the second active region ACT12, and the bit line bar BL ′ is connected to the third active region ( It is connected to the third active region ACT13 through a ninth contact plug C33 formed in ACT13.

또한, 제1 및 제2 금속 배선들(N11, N12)이 형성된 기판의 상부에는, 전원 전극 라인(Vdd)이 형성된다. 전원 전극 라인(Vdd)은 한 쌍의 비트라인들(BL, BL') 사이에 형성되며, 한 쌍의 비트라인들(BL, BL')과 평행한 방향으로 신장될 수 있다. 이때, 전원 전극 라인(Vdd)은 제1 활성 영역(ACT11)에 형성된 제2 콘택 플러그(C12)을 통해 제1 활성 영역(ACT11)에 연결된다.In addition, a power electrode line Vdd is formed on the substrate on which the first and second metal wires N11 and N12 are formed. The power electrode line Vdd is formed between the pair of bit lines BL and BL 'and may extend in a direction parallel to the pair of bit lines BL and BL'. In this case, the power electrode line Vdd is connected to the first active region ACT11 through the second contact plug C12 formed in the first active region ACT11.

도 4는 도 1의 반도체 메모리 장치의 워드라인 배선을 나타내는 레이아웃이다.4 is a layout illustrating a word line wiring of the semiconductor memory device of FIG. 1.

도 4를 참조하면, 한 쌍의 비트라인들(BL, BL')이 형성된 기판의 상부에는, 워드라인(WL)이 형성된다. 워드라인(WL)은 제1 내지 제4 게이트 전극들(GE11, GE12, GE13, GE14)과 평행한 방향으로 신장될 수 있다. 이때, 워드라인(WL)은 워드라인 콘택 플러그들(C24, C34)을 통해 제1 및 제4 게이트 전극(GE11, GE14)에 각각 연결된다. 도시되지는 않았으나, 워드라인(WL)과 워드라인 콘택 플러그들(C24, C34)을 연결시켜주는 금속 배선이 더 형성될 수 있다.Referring to FIG. 4, a word line WL is formed on the substrate on which the pair of bit lines BL and BL ′ are formed. The word line WL may extend in a direction parallel to the first to fourth gate electrodes GE11, GE12, GE13, and GE14. In this case, the word line WL is connected to the first and fourth gate electrodes GE11 and GE14 through the word line contact plugs C24 and C34, respectively. Although not shown, a metal line connecting the word line WL and the word line contact plugs C24 and C34 may be further formed.

본 실시예에서는 한 쌍의 비트라인들(BL, BL')의 상층에 워드라인(WL)이 형성되지만, 다른 실시예에서는 워드라인(WL)의 상층에 한 쌍의 비트라인들(BL, BL')이 형성될 수도 있다.In this embodiment, the word line WL is formed on the upper layer of the pair of bit lines BL and BL ', but in another embodiment, the pair of bit lines BL and BL is formed on the upper layer of the word line WL. ') May be formed.

다시 도 1을 참조하면, 제1 PMOS 트랜지스터(PU11)는 제1 활성 영역(ACT11)의 상부에 형성되는 제2 게이트 전극(GE12) 및 제1 활성 영역(ACT11)에서 제2 게이트 전극(GE12)의 양 옆에 형성된 제2 및 제3 콘택 플러그들(C12, C13)에 의해 정의된다. 여기서, 제2 콘택 플러그(C12)는 제1 PMOS 트랜지스터(PU11)의 소스에 대응되고, 제2 게이트 전극(GE12)은 제1 PMOS 트랜지스터(PU11)의 게이트에 대응되며, 제3 콘택 플러그(C13)은 제1 PMOS 트랜지스터(PU11)의 드레인에 대응된다. Referring back to FIG. 1, the first PMOS transistor PU11 is formed on the second gate electrode GE12 formed on the first active region ACT11 and the second gate electrode GE12 on the first active region ACT11. It is defined by the second and third contact plugs (C12, C13) formed on both sides of the. Here, the second contact plug C12 corresponds to the source of the first PMOS transistor PU11, the second gate electrode GE12 corresponds to the gate of the first PMOS transistor PU11, and the third contact plug C13. ) Corresponds to the drain of the first PMOS transistor PU11.

제1 NMOS 트랜지스터(PD11)은 제2 활성 영역(ACT12)의 상부에 형성되는 제2 게이트 전극(GE12) 및 제2 활성 영역(ACT12)에서 제2 게이트 전극(GE12)의 양 옆에 형성된 제5 및 제6 콘택 플러그들(C22, C23)에 의해 정의된다. 여기서, 제5 콘택 플러그(C22)는 제1 NMOS 트랜지스터(PD11)의 드레인에 대응되고, 제2 게이트 전극(GE12)은 제1 NMOS 트랜지스터(PD11)의 게이트에 대응되며, 제6 콘택 플러그(C23)은 제1 NMOS 트랜지스터(PD11)의 소스에 대응된다. The first NMOS transistor PD11 is formed on the second gate electrode GE12 formed on the second active region ACT12 and the fifth formed on both sides of the second gate electrode GE12 in the second active region ACT12. And sixth contact plugs C22 and C23. Here, the fifth contact plug C22 corresponds to the drain of the first NMOS transistor PD11, the second gate electrode GE12 corresponds to the gate of the first NMOS transistor PD11, and the sixth contact plug C23. ) Corresponds to the source of the first NMOS transistor PD11.

제2 PMOS 트랜지스터(PU12)는 제1 활성 영역(ACT11)의 상부에 형성되는 제3 게이트 전극(GE13) 및 제1 활성 영역(ACT11)에서 제3 게이트 전극(GE13)의 양 옆에 형성된 제1 및 제2 콘택 플러그들(C11, C12)에 의해 정의된다. 여기서, 제1 콘택 플러그(C11)는 제2 PMOS 트랜지스터(PU12)의 드레인에 대응되고, 제3 게이트 전극(GE13)은 제2 PMOS 트랜지스터(PU12)의 게이트에 대응되며, 제2 콘택 플러그(C12)는 제2 PMOS 트랜지스터(PU12)의 소스에 대응된다. The second PMOS transistor PU12 is formed on the third gate electrode GE13 formed on the first active region ACT11 and the first formed on both sides of the third gate electrode GE13 in the first active region ACT11. And second contact plugs C11 and C12. Here, the first contact plug C11 corresponds to the drain of the second PMOS transistor PU12, the third gate electrode GE13 corresponds to the gate of the second PMOS transistor PU12, and the second contact plug C12. ) Corresponds to the source of the second PMOS transistor PU12.

제2 NMOS 트랜지스터(PD12)은 제3 활성 영역(ACT13)의 상부에 형성되는 제3 게이트 전극(GE13) 및 제3 활성 영역(ACT13)에서 제3 게이트 전극(GE13)의 양 옆에 형성된 제7및 제8 콘택 플러그들(C31, C32)에 의해 정의된다. 여기서, 제7 콘택 플러그(C31)는 제2 NMOS 트랜지스터(PD12)의 소스에 대응되고, 제3 게이트 전극(GE13)은 제2 NMOS 트랜지스터(PD12)의 게이트에 대응되며, 제8 콘택 플러그(C32)은 제2 NMOS 트랜지스터(PD12)의 드레인에 대응된다. The second NMOS transistor PD12 is formed on the third gate electrode GE13 formed on the third active region ACT13 and the seventh formed on both sides of the third gate electrode GE13 in the third active region ACT13. And eighth contact plugs C31 and C32. Here, the seventh contact plug C31 corresponds to the source of the second NMOS transistor PD12, the third gate electrode GE13 corresponds to the gate of the second NMOS transistor PD12, and the eighth contact plug C32. ) Corresponds to the drain of the second NMOS transistor PD12.

이때, 제1 PMOS 트랜지스터(PU11)와 제1 NMOS 트랜지스터(PD11)은 제2 게이트 전극(GE12)에 공통으로 연결되고, 제1 금속 배선(N1)에 의해 연결됨으로써 제1 인버터를 구성한다. 또한, 제2 PMOS 트랜지스터(PU12)와 제2 NMOS 트랜지스터(PD12)은 제3 게이트 전극(GE13)에 공통으로 연결되고, 제2 배선(N2)에 의해 연결됨으로써 제2 인버터를 구성한다. 반도체 메모리 장치(1)에서 제1 및 제2 인버터는 래치(latch)를 구성함으로써, 데이터를 저장할 수 있다. In this case, the first PMOS transistor PU11 and the first NMOS transistor PD11 are commonly connected to the second gate electrode GE12 and connected by the first metal wire N1 to form a first inverter. In addition, the second PMOS transistor PU12 and the second NMOS transistor PD12 are commonly connected to the third gate electrode GE13 and connected by the second wiring N2 to form a second inverter. In the semiconductor memory device 1, the first and second inverters may store data by configuring latches.

제3 NMOS 트랜지스터(PG11)는 제2 활성 영역(ACT12)의 상부에 형성되는 제1 게이트 전극(GE11) 및 제2 활성 영역(ACT12)에서 제1 게이트 전극(GE11)의 양 옆에 형성된 제4 및 제5 콘택 플러그들(C21, C22)에 의해 정의된다. 여기서, 제4 및 제5 콘택 플러그들(C21, C22)은 제3 NMOS 트랜지스터(PG11)의 드레인 및 소스에 대응되고, 제1 게이트 전극(GE11)은 제3 NMOS 트랜지스터(PG11)의 게이트에 대응된다. 이때, 제4 콘택 플러그(C21)는 비트라인(BL)과 연결되고, 제1 게이트 전극(GE11) 상의 워드라인 콘택 플러그(C24)는 워드라인(WL)과 연결된다. 여기서, 제3 NMOS 트랜지스터(PG11)는 제1 패스 게이트 또는 제1 전달 게이트로서 동작할 수 있다.The third NMOS transistor PG11 is formed on the first gate electrode GE11 formed on the second active region ACT12 and the fourth gate electrode GE11 formed on both sides of the first gate electrode GE11 in the second active region ACT12. And fifth contact plugs C21 and C22. Here, the fourth and fifth contact plugs C21 and C22 correspond to the drain and the source of the third NMOS transistor PG11, and the first gate electrode GE11 corresponds to the gate of the third NMOS transistor PG11. do. In this case, the fourth contact plug C21 is connected to the bit line BL, and the word line contact plug C24 on the first gate electrode GE11 is connected to the word line WL. Here, the third NMOS transistor PG11 may operate as a first pass gate or a first transfer gate.

제4 NMOS 트랜지스터(PG12)는 제3 활성 영역(ACT13)의 상부에 형성되는 제4 게이트 전극(GE14) 및 제3 활성 영역(ACT13)에서 제4 게이트 전극(GE14)의 양 옆에 형성된 제8 및 제9 콘택 플러그들(C32, C33)에 의해 정의된다. 여기서, 제8 및 제9 콘택 플러그들(C32, C33)은 제4 NMOS 트랜지스터(PG12)의 드레인 및 소스에 대응되고, 제4 게이트 전극(GE14)은 제4 NMOS 트랜지스터(PG12)의 게이트에 대응된다. 이때, 제9 콘택 플러그(C33)은 비트라인바(BL')와 연결되고, 제4 게이트 전극(GE14) 상의 워드라인 콘택 플러그(C34)은 워드라인(WL)과 연결된다. 여기서, 제4 NMOS 트랜지스터(PG12)는 제2 패스 게이트 또는 제2 전달 게이트로서 동작할 수 있다.The fourth NMOS transistor PG12 is the fourth gate electrode GE14 formed on the third active region ACT13 and the eighth formed on both sides of the fourth gate electrode GE14 in the third active region ACT13. And ninth contact plugs C32 and C33. Here, the eighth and ninth contact plugs C32 and C33 correspond to the drain and the source of the fourth NMOS transistor PG12, and the fourth gate electrode GE14 corresponds to the gate of the fourth NMOS transistor PG12. do. In this case, the ninth contact plug C33 is connected to the bit line bar BL ', and the word line contact plug C34 on the fourth gate electrode GE14 is connected to the word line WL. The fourth NMOS transistor PG12 may operate as a second pass gate or a second transfer gate.

본 실시예에 따른 반도체 메모리 장치(1)는 단일 활성 영역인 제1 활성 영역(ACT11)에 제1 및 제2 PMOS 트랜지스터들(PU11, PU12)을 일렬로 형성한다. 이에 따라, 제1 및 제2 PMOS 트랜지스터들(PU11, PU12) 각각에 대한 두 개의 활성 영역들을 별도로 형성하기 위하여 복잡한 패터닝 공정을 수행하는 대신에 단일 패터닝 공정으로 제1 활성 영역(ACT11)을 형성할 수 있으므로, 패터닝 공정이 간단해진다. 또한, 제1 및 제2 PMOS 트랜지스터들(PU11, PU12) 각각에 대한 두 개의 활성 영역들 대신에 단일 활성 영역을 형성함으로써, 두 개의 활성 영역들 사이에 소자 분리막을 형성하지 않아도 되므로, 반도체 메모리 장치(1)의 단위 셀에서 가로 방향의 길이가 감소됨으로써 전체적으로 소자의 집적도를 향상시킬 수 있다. The semiconductor memory device 1 according to the present exemplary embodiment forms the first and second PMOS transistors PU11 and PU12 in a row in the first active region ACT11 which is a single active region. Accordingly, instead of performing a complicated patterning process to separately form two active regions for each of the first and second PMOS transistors PU11 and PU12, the first active region ACT11 may be formed by a single patterning process. As a result, the patterning process is simplified. In addition, since a single active region is formed instead of two active regions for each of the first and second PMOS transistors PU11 and PU12, it is not necessary to form a device isolation layer between the two active regions. In the unit cell of (1), the length of the transverse direction is reduced, thereby improving the integration degree of the device as a whole.

또한, 본 실시예에 따른 반도체 메모리 장치(1)는 제1 활성 영역(ACT11)에 형성된 제1 및 제2 PMOS 트랜지스터들(PU11, PU12)은 전원 전극 라인(Vdd)에 연결되는 제2 콘택 플러그(C12)를 공유한다. 이에 따라, 제1 및 제2 PMOS 트랜지스터들(PU11, PU12) 각각에 대해 전원 전극(Vdd)을 인가하기 위한 두 개의 콘택 플러그들을 별도로 형성하지 않아도 되므로, 반도체 메모리 장치(1)의 단위 셀에서 세로 방향의 길이가 감소됨으로써 전체적으로 소자의 집적도를 향상시킬 수 있다.In addition, in the semiconductor memory device 1 according to the present exemplary embodiment, the second contact plugs of the first and second PMOS transistors PU11 and PU12 formed in the first active region ACT11 are connected to the power electrode line Vdd. Share (C12). Accordingly, two contact plugs for applying the power supply electrode Vdd to each of the first and second PMOS transistors PU11 and PU12 do not need to be separately formed, so that the vertical shape of the unit cell of the semiconductor memory device 1 is increased. By reducing the length of the direction, the overall degree of integration of the device can be improved.

나아가, 본 실시예에 따른 반도체 메모리 장치(1)는 제1 내지 제3 활성 영역들(ACT11, ACT12, ACT13)이 서로 평행하게 형성되고, 제2 활성 영역(ACT12)에서는 제1 PMOS 트랜지스터(PU11)에 대응되는 위치에 제1 NMOS 트랜지스터(PD11)가 배치되고, 제2 PMOS 트랜지스터(PU12)에 대응되는 위치에 제3 NMOS 트랜지스터(PG11)가 배치되며, 제3 활성 영역(ACT13)에서는 제1 PMOS 트랜지스터(PU11)에 대응되는 위치에 제4 NMOS 트랜지스터(PG12)가 배치되고, 제2 PMOS 트랜지스터(PU12)에 대응되는 위치에 제2 NMOS 트랜지스터(PD12)가 배치된다. 이와 같이, 반도체 메모리 장치(1)의 단위 셀에서 제1 및 제2 PMOS 트랜지스터들(PU11, PU12)을 중심으로 대칭되는 형태로 다른 트랜지스터들이 배치됨으로써, 반도체 메모리 장치(1)의 집적도를 더욱 향상시킬 수 있다. 또한, 반도체 메모리 장치(1)에서 복수의 단위 셀들이 배치될 때에도 바운더리(boundary) 영역에 추가 영역이 요구되지 않는다.Furthermore, in the semiconductor memory device 1 according to the present embodiment, the first to third active regions ACT11, ACT12, and ACT13 are formed in parallel with each other, and the first PMOS transistor PU11 is formed in the second active region ACT12. The first NMOS transistor PD11 is disposed at a position corresponding to the second NMOS transistor PD11, the third NMOS transistor PG11 is disposed at a position corresponding to the second PMOS transistor PU12, and the first NMOS transistor PD11 is disposed at a position corresponding to the second PMOS transistor PU12. The fourth NMOS transistor PG12 is disposed at a position corresponding to the PMOS transistor PU11, and the second NMOS transistor PD12 is disposed at a position corresponding to the second PMOS transistor PU12. As described above, other transistors are disposed in a unit cell of the semiconductor memory device 1 in a symmetrical form with respect to the first and second PMOS transistors PU11 and PU12 to further improve the integration degree of the semiconductor memory device 1. You can. In addition, even when a plurality of unit cells are disposed in the semiconductor memory device 1, an additional area is not required in a boundary area.

상술한 바와 같이, 본 실시예에 따르면, 반도체 메모리 소자(1)에서 단일 활성 영역에 P채널 트랜지스터들을 형성하고, N채널 트랜지스터들 또는 다른 소자들은 P채널 트랜지스터들에 대해 대칭적으로 배치할 수 있다. 본 실시예에서, 반도체 메모리 장치(1)는 6개의 트랜지스터들을 포함하고 있으나, 다른 실시예에서, 반도체 메모리 장치(1)는 4개의 트랜지스터들 및 2개의 저항 소자를 포함할 수 있고, 또 다른 실시예에서, 반도체 메모리 장치(1)는 더 많은 수의 트랜지스터들을 포함할 수도 있으며, 또 다른 실시예에서, 반도체 메모리 장치(1)는 더 적은 수의 트랜지스터들을 포함할 수도 있다. As described above, according to the present embodiment, the P-channel transistors may be formed in a single active region in the semiconductor memory device 1, and the N-channel transistors or other elements may be symmetrically disposed with respect to the P-channel transistors. . In the present embodiment, the semiconductor memory device 1 includes six transistors, but in another embodiment, the semiconductor memory device 1 may include four transistors and two resistive elements, and another embodiment. In an example, the semiconductor memory device 1 may include a greater number of transistors, and in yet another embodiment, the semiconductor memory device 1 may include fewer transistors.

도 5는 도 1의 반도체 메모리 장치의 등가 회로를 나타내는 회로도이다.FIG. 5 is a circuit diagram illustrating an equivalent circuit of the semiconductor memory device of FIG. 1.

도 5를 참조하면, 반도체 메모리 장치(1)는 제1 P웰 영역(PW1)에 배치되는 제1 및 제3 NMOS 트랜지스터들(PD11, PG11), N웰 영역(NW)에 배치되는 제1 및 제2 PMOS 트랜지스터들(PU11, PU12) 및 제2 P웰 영역(PW2)에 배치되는 제2 및 제4 NMOS 트랜지스터들(PD12, PG12)을 포함한다. 이때, 제1 PMOS 트랜지스터(PU11) 및 제1 NMOS 트랜지스터(PD11)은 제1 인버터를 구성하고, 제2 PMOS 트랜지스터(PU12) 및 제2 NMOS 트랜지스터(PD12)은 제2 인버터를 구성한다.Referring to FIG. 5, the semiconductor memory device 1 may include the first and third NMOS transistors PD11 and PG11 disposed in the first P well region PW1 and the first and third NMOS regions PDW disposed in the N well region NW. Second and fourth NMOS transistors PD12 and PG12 are disposed in the second PMOS transistors PU11 and PU12 and the second P well region PW2. In this case, the first PMOS transistor PU11 and the first NMOS transistor PD11 constitute a first inverter, and the second PMOS transistor PU12 and the second NMOS transistor PD12 constitute a second inverter.

제3 NMOS 트랜지스터(PG11)는 워드라인(WL)에 인가되는 전압에 따라 온/오프되어, 비트라인(BL)을 제1 노드(N11)에 연결시킬 수 있다. 여기서, 제1 노드(N11)는 도 1에 도시된 제1 금속 배선(N11)에 대응된다. 구체적으로, 워드라인(WL)에 인가되는 전압이 논리 '1' 일 때에 제3 NMOS 트랜지스터(PG11)는 턴온되어, 비트라인(BL)을 제1 노드(N11)에 연결시킬 수 있다. 제1 노드(N11)는 제2 인버터의 입력 단자, 즉, 제2 PMOS 트랜지스터(PU12)의 게이트 및 제2 NMOS 트랜지스터(PD12)의 게이트에 연결되고, 또한, 제1 인버터의 출력 단자, 즉, 제1 PMOS 트랜지스터(PU11)의 드레인 및 제1 NMOS 트랜지스터(PD11)의 드레인에 연결된다.The third NMOS transistor PG11 may be turned on / off according to a voltage applied to the word line WL to connect the bit line BL to the first node N11. Here, the first node N11 corresponds to the first metal wire N11 shown in FIG. 1. In detail, when the voltage applied to the word line WL is logic '1', the third NMOS transistor PG11 may be turned on to connect the bit line BL to the first node N11. The first node N11 is connected to the input terminal of the second inverter, that is, the gate of the second PMOS transistor PU12 and the gate of the second NMOS transistor PD12, and also the output terminal of the first inverter, that is, The drain of the first PMOS transistor PU11 and the drain of the first NMOS transistor PD11 are connected to each other.

제4 NMOS 트랜지스터(PG12)는 워드라인(WL)에 인가되는 전압에 따라 온/오프되어, 비트라인바(BL')를 제2 노드(N12)에 연결시킬 수 있다. 여기서, 제2 노드(N12)는 도 1에 도시된 제2 금속 배선(N12)에 대응된다. 구체적으로, 워드라인(WL)에 인가되는 전압이 논리 '1' 일 때에 제4 NMOS 트랜지스터(PG12)는 턴온되어, 비트라인바(BL')를 제2 노드(N12)에 연결시킬 수 있다. 제2 노드(N12)는 제1 인버터의 입력 단자, 즉, 제1 PMOS 트랜지스터(PU11)의 게이트 및 제1 NMOS 트랜지스터(PD11)의 게이트에 연결되고, 또한, 제2 인버터의 출력 단자, 즉, 제2 PMOS 트랜지스터(PU12)의 드레인 및 제2 NMOS 트랜지스터(PD12)의 드레인에 연결된다.The fourth NMOS transistor PG12 may be turned on / off according to a voltage applied to the word line WL to connect the bit line bar BL ′ to the second node N12. Here, the second node N12 corresponds to the second metal wire N12 illustrated in FIG. 1. In detail, when the voltage applied to the word line WL is logic '1', the fourth NMOS transistor PG12 may be turned on to connect the bit line bar BL 'to the second node N12. The second node N12 is connected to an input terminal of the first inverter, that is, a gate of the first PMOS transistor PU11 and a gate of the first NMOS transistor PD11, and also an output terminal of the second inverter, that is, The drain of the second PMOS transistor PU12 and the drain of the second NMOS transistor PD12 are connected to each other.

도 6은 도 1의 반도체 메모리 장치의 I-I' 선에 따른 단면도를 나타낸다.6 is a cross-sectional view taken along line II ′ of the semiconductor memory device of FIG. 1.

도 6을 참조하면, 반도체 메모리 장치(1)는 N웰 영역(NW) 및 제1 및 제2 P웰 영역들(PW1, PW2)을 가지는 기판(10) 상에 형성된다. 여기서, 기판(10)은 반도체 기판일 수 있는데, 예를 들어, 반도체 기판은 실리콘(silicon), 실리콘-온-절연체(silicon-on-insulator), 실리콘-온-사파이어(silicon-on-sapphire), 게르마늄(germanium), 실리콘-게르마늄, 및 갈륨-비소(gallium-arsenide) 중 어느 하나를 포함할 수 있다. 본 실시예에서, 기판(10)은 P형 반도체 기판일 수 있다.Referring to FIG. 6, a semiconductor memory device 1 is formed on a substrate 10 having an N well region NW and first and second P well regions PW1 and PW2. Here, the substrate 10 may be a semiconductor substrate, for example, the semiconductor substrate may be silicon, silicon-on-insulator, or silicon-on-sapphire. , Germanium, silicon-germanium, and gallium-arsenide. In this embodiment, the substrate 10 may be a P-type semiconductor substrate.

N웰 영역(NW)은 기판(10)에 N형 이온을 주입함으로써 형성되고, 제1 및 제2 P웰 영역들(PW1, PW2)은 기판(10)에 P형 이온을 주입함으로써 형성될 수 있다. N웰 영역(NW) 및 제1 및 제2 P 웰 영역들(PW1, PW2)에는, 소자 분리막(11)에 의해 한정되는 제1 내지 제3 활성 영역들(ACT11, ACT12, ACT13)이 각각 배치될 수 있다. 여기서, 소자 분리막(11)은 STI(shallow trench isolation)일 수 있다. 제1 내지 제3 활성 영역들(ACT11, ACT12, ACT13) 상에는 실리사이드층(12)이 형성될 수 있다.The N well region NW may be formed by implanting N-type ions into the substrate 10, and the first and second P well regions PW1 and PW2 may be formed by implanting P-type ions into the substrate 10. have. In the N well region NW and the first and second P well regions PW1 and PW2, first to third active regions ACT11, ACT12, and ACT13 defined by the device isolation layer 11 are disposed, respectively. Can be. The isolation layer 11 may be shallow trench isolation (STI). The silicide layer 12 may be formed on the first to third active regions ACT11, ACT12, and ACT13.

기판(10)의 상부에는 제1 절연층(13)이 배치되고, 제1 절연층(13)에는 제5 콘택 플러그(C22), 제2 콘택 플러그(C12) 및 제8 콘택 플러그(C32)가 배치된다. 이때, 제5 콘택 플러그(C22)는 제2 활성 영역(ACT12)에 연결되고, 제2 콘택 플러그(C12)는 제1 활성 영역(ACT11)에 연결되며, 제8 콘택 플러그(C32)는 제3 활성 영역(ACT13)에 각각 연결된다. 제1 절연층(13)의 상부에는 제2 절연층(14)이 배치되고, 제2 절연층(14)에는 제1 및 제2 금속 배선들(N11, N12) 및 제3 금속 배선(N13)이 배치된다. 여기서, 제3 금속 배선(N13)은 전원 전극 라인(Vdd)을 제1 활성 영역(ACT11)에 연결시키기 위한 배선이다. The first insulating layer 13 is disposed on the substrate 10, and the fifth contact plug C22, the second contact plug C12, and the eighth contact plug C32 are disposed on the first insulating layer 13. Is placed. In this case, the fifth contact plug C22 is connected to the second active region ACT12, the second contact plug C12 is connected to the first active region ACT11, and the eighth contact plug C32 is connected to the third region. Respectively connected to the active region ACT13. The second insulating layer 14 is disposed on the first insulating layer 13, and the first and second metal wires N11 and N12 and the third metal wire N13 are disposed on the second insulating layer 14. Is placed. The third metal wire N13 is a wire for connecting the power supply electrode line Vdd to the first active region ACT11.

제2 절연층(14)의 상부에는 제3 절연층(15)이 배치되고, 제3 절연층(15)에는 비아 플러그(V)가 배치된다. 제3 절연층(15)의 상부에는 제4 절연층(16)이 배치되고, 제4 절연층(16)에는 한 쌍의 비트라인들(BL, BL')과 전원 전극 라인(Vdd)이 배치된다. 제4 절연층(16)의 상부에는 제5 절연층(17)이 배치되고, 제5 절연층(17)의 상부에는 워드라인(WL)이 배치된다. The third insulating layer 15 is disposed on the second insulating layer 14, and the via plug V is disposed on the third insulating layer 15. A fourth insulating layer 16 is disposed on the third insulating layer 15, and a pair of bit lines BL and BL ′ and a power electrode line Vdd are disposed on the fourth insulating layer 16. do. The fifth insulating layer 17 is disposed on the fourth insulating layer 16, and the word line WL is disposed on the fifth insulating layer 17.

여기서, 제1 내지 제5 절연층들(13, 14, 15, 16, 17)은 실리콘 산화막, PSG(phosphosilicate glass) 또는 BPSG(borophosphosilicate glass) 등일 수 있다. 또는, 제1 내지 제5 절연층들(13, 14, 15, 16, 17)은 저유전율 재료인 도핑된 CVD 유리층일 수 있다. 그러나, 이들은 예시적일 뿐, 본 발명이 이에 한정되는 것은 아니다. 여기서, 콘택 플러그들(C22, C12, C32) 및 비아 플러그(V)는 텅스텐(W), 알루미늄(Al), 구리(Cu), 또는 몰리브덴(Mo), 타이타늄(Ti), 탄탈륨(Ta), 루테늄(Ru), 텅스텐(W) 또는 이들의 합금 등으로 형성될 수 있다. 그러나, 이는 예시적이며, 본 발명이 이에 한정되는 것은 아니다. 예를 들면, 콘택 플러그들(C22, C12, C32) 및 비아 플러그(V)는 상기 예시된 금속들의 도전성 질화물일 수도 있다.The first to fifth insulating layers 13, 14, 15, 16, and 17 may be a silicon oxide film, phosphosilicate glass (PSG), or borophosphosilicate glass (BPSG). Alternatively, the first to fifth insulating layers 13, 14, 15, 16, and 17 may be doped CVD glass layers that are low dielectric constant materials. However, these are only examples and the present invention is not limited thereto. Here, the contact plugs C22, C12, and C32 and the via plug V may include tungsten (W), aluminum (Al), copper (Cu), or molybdenum (Mo), titanium (Ti), tantalum (Ta), It may be formed of ruthenium (Ru), tungsten (W) or an alloy thereof. However, this is exemplary and the present invention is not limited thereto. For example, contact plugs C22, C12, C32 and via plug V may be conductive nitrides of the metals exemplified above.

도 7은 도 1의 반도체 메모리 장치의 II-II' 선에 따른 단면도를 나타낸다.FIG. 7 is a cross-sectional view taken along line II-II 'of the semiconductor memory device of FIG. 1.

도 7을 참조하면, 반도체 메모리 장치(1)는 N웰 영역(NW)을 가지는 기판(10) 상에 형성된다. 이때, N웰 영역(NW)은 기판(10)에 형성되는 소자 분리막(11)에 의해 정의된다.Referring to FIG. 7, a semiconductor memory device 1 is formed on a substrate 10 having an N well region NW. In this case, the N well region NW is defined by the device isolation layer 11 formed on the substrate 10.

N웰 영역(NW) 상에는 제1 및 제2 게이트 스택들(GS1, GS2)이 배치된다. 제1 및 제2 게이트 스택들(GS1, GS2)은 게이트 절연막(131), 게이트 전극층(GE) 및 캡핑막(132)을 포함할 수 있다. 구체적으로, 제1 및 제2 게이트 스택들(GS1, GS2)은 N웰 영역(NW) 상에 순차적으로 게이트 절연막(131), 게이트 전극층(GE) 및 캡핑막(132)을 형성한 후, 이를 패터닝함으로써 형성될 수 있다. First and second gate stacks GS1 and GS2 are disposed on the N well region NW. The first and second gate stacks GS1 and GS2 may include a gate insulating layer 131, a gate electrode layer GE, and a capping layer 132. In detail, the first and second gate stacks GS1 and GS2 sequentially form the gate insulating layer 131, the gate electrode layer GE, and the capping layer 132 on the N well region NW. It can be formed by patterning.

여기서, 게이트 절연막(131)은 실리콘 산화막일 수 있으나, 본 발명은 이에 제한되지 않는다. 예를 들면, 게이트 절연막(131)은 실리콘 산화막보다 더 큰 유전율을 갖는 실리콘 질화막(SiNx), 탄탈륨 산화막(TaOx), 하프늄 산화막(HfOx), 알루미늄 산화막(AlOx) 및 아연 산화막(ZnOx)과 같은 고유전율 박막을 포함할 수 있다. 게이트 전극층(GE)은, 예를 들면, 고농도 도핑된 폴리실리콘막, 텅스텐, 니켈, 몰리브덴 및 코발트 등의 금속막, 금속 실리사이드막 또는 이들의 조합, 예를 들면, 고농도 도핑된 폴리실리콘막과 니켈코발트 실리사이드막의 적층막일 수 있다. 캡핑막(132)은 실리콘 질화물 또는 실리콘 산화물일 수 있다.Here, the gate insulating film 131 may be a silicon oxide film, but the present invention is not limited thereto. For example, the gate insulating film 131 has inherent properties such as silicon nitride film (SiNx), tantalum oxide film (TaOx), hafnium oxide film (HfOx), aluminum oxide film (AlOx), and zinc oxide film (ZnOx) having a higher dielectric constant than that of the silicon oxide film. It may comprise a thin film. The gate electrode layer GE may be, for example, a heavily doped polysilicon film, a metal film such as tungsten, nickel, molybdenum or cobalt, a metal silicide film, or a combination thereof, for example, a heavily doped polysilicon film and nickel. It may be a laminated film of cobalt silicide film. The capping layer 132 may be silicon nitride or silicon oxide.

제1 및 제2 게이트 스택들(GS1, GS2)의 측벽에는 스페이서(133)가 배치된다. 여기서, 스페이서(133)는 실리콘 질화물로 형성될 수 있다. 소스 및 드레인 영역들(111)은 N웰 영역(NW)에서 제1 및 제2 게이트 스택들(GS1, GS2)의 양 옆에 배치된다. 예를 들어, 소스 및 드레인 영역들(111)은 스페이서(133)를 이온 주입 마스크로 이용하여 N웰 영역(NW)에 고농도의 이온주입 공정을 수행하여 형성될 수 있다.Spacers 133 are disposed on sidewalls of the first and second gate stacks GS1 and GS2. Here, the spacer 133 may be formed of silicon nitride. The source and drain regions 111 are disposed at both sides of the first and second gate stacks GS1 and GS2 in the N well region NW. For example, the source and drain regions 111 may be formed by performing a high concentration ion implantation process on the N well region NW using the spacer 133 as an ion implantation mask.

제1 및 제2 게이트 스택들(GS1, GS2)의 상부에는 제1 절연층(13)이 배치되고, 제1 절연층(13)에는 제1 내지 제3 콘택 플러그들(C11, C12, C13)이 배치된다. 이때, 복수의 콘택 플러그들(C11, C12, C13)은 소스 및 드레인 영역(111)에 각각 연결된다. 도시되지는 않았으나, 소스 및 드레인 영역(111)의 상부에는 실리사이드층이 형성될 수 있다.The first insulating layer 13 is disposed on the first and second gate stacks GS1 and GS2, and the first to third contact plugs C11, C12, and C13 are disposed on the first insulating layer 13. Is placed. In this case, the plurality of contact plugs C11, C12, and C13 are connected to the source and drain regions 111, respectively. Although not shown, a silicide layer may be formed on the source and drain regions 111.

제1 절연층(13)의 상부에는 제2 절연층(14)이 배치되고, 제2 절연층(14)에는 제1 및 제2 금속 배선들(N11, N12) 및 제3 금속 배선(N13)이 배치된다. 제2 절연층(14)의 상부에는 제3 절연층(15)이 배치되고, 제3 절연층(15)에는 비아 플러그(V)가 배치된다. 비아 플러그(V)의 상부에는 전원 전극 라인(Vdd)이 배치된다.The second insulating layer 14 is disposed on the first insulating layer 13, and the first and second metal wires N11 and N12 and the third metal wire N13 are disposed on the second insulating layer 14. Is placed. The third insulating layer 15 is disposed on the second insulating layer 14, and the via plug V is disposed on the third insulating layer 15. The power electrode line Vdd is disposed on the via plug V.

도 8a내지 도 8g는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 제조 방법을 나타내는 단면도이다.8A through 8G are cross-sectional views illustrating a method of manufacturing a semiconductor memory device in accordance with an embodiment of the present invention.

도 8a를 참조하면, 기판(10)은 PMOS 트랜지스터들이 형성될 N웰 영역(NW) 및 NMOS 트랜지스터들이 형성될 제1 및 제2 P웰 영역들(PW1, PW2)을 포함한다. N웰 영역(NW)에는 제1 활성 영역(ACT11)이 형성되고, 제1 및 제2 P웰 영역들(PW1, PW2)에는 제2 및 제3 활성 영역들(ACT12, ACT12)이 형성되는데, 제1 내지 제3 활성 영역들(ACT11, ACT12, ACT13)은 STI와 같은 소자 분리막(11)에 의해 한정될 수 있다. Referring to FIG. 8A, the substrate 10 includes an N well region NW in which PMOS transistors are to be formed, and first and second P well regions PW1 and PW2 in which NMOS transistors are to be formed. First active region ACT11 is formed in the N well region NW, and second and third active regions ACT12 and ACT12 are formed in the first and second P well regions PW1 and PW2. The first to third active regions ACT11, ACT12, and ACT13 may be defined by the device isolation layer 11 such as STI.

도 8b를 참조하면, 제1 내지 제3 활성 영역들(ACT11, ACT12, ACT13) 상에는 실리사이드막(12)이 형성된다. 구체적으로, 기판(10) 상에 금속층(미도시)을 형성하고, 금속층이 형성된 기판(10)에 대해 열처리를 수행함으로써, 제1 내지 제3 활성 영역들(ACT11, ACT12, ACT13) 상에 실리사이드막(12)을 형성할 수 있다. 이와 같이, 실리사이드막(12)을 형성함으로써, 제1 내지 제3 활성 영역들(ACT11, ACT12, ACT13)과 이후에 형성될 콘택 플러그들 사이의 콘택 저항을 낮출 수 있다.Referring to FIG. 8B, the silicide layer 12 is formed on the first to third active regions ACT11, ACT12, and ACT13. Specifically, a silicide is formed on the first to third active regions ACT11, ACT12, and ACT13 by forming a metal layer (not shown) on the substrate 10 and performing heat treatment on the substrate 10 on which the metal layer is formed. The film 12 can be formed. As such, by forming the silicide layer 12, the contact resistance between the first to third active regions ACT11, ACT12, and ACT13 and the contact plugs to be formed later may be lowered.

도 8c를 참조하면, 기판(10)의 상부에 제1 절연층(13)을 형성한다. 이어서, 제1 절연층(13) 상에　포토리소그래피　공정에　의해　복수의　제1 콘택홀들(미도시)이　형성될　영역을　노출시키는　마스크막을　형성한다．　이어서,　건식　식각　공정을　이용하여　제1　절연층(13) 상에　제1　콘택홀들을　형성하고，　제1 콘택홀들을 금속 물질로 매립함으로써 제5, 제2 및 제8　콘택 플러그들(C22, C12, C32)을 형성한다.　　여기서，제5, 제2 및 제8　콘택 플러그들(C22, C12, C32)은 텅스텐(W), 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 타이타늄(Ti), 탄탈륨(Ta), 루테늄(Ru), 텅스텐(W) 또는 이들의 합금 등으로 형성될 수 있다. 그러나, 이는 예시적이며, 본 발명이 이에 한정되는 것은 아니다. 예를 들면, 콘택 플러그들(C22, C12, C32)은 상기 예시된 금속들의 도전성 질화물일 수도 있다.Referring to FIG. 8C, the first insulating layer 13 is formed on the substrate 10. Subsequently, a mask film is formed on the first insulating layer 13 to expose a region where a plurality of first contact holes (not shown) are to be formed by a photolithography process. Subsequently, first dry contact holes are formed on the first insulating layer 13 using a dry etching process, and the first, second, and eighth contact plugs C22 and C12 are embedded by filling the first contact holes with a metal material. , C32). Here, the fifth, second and eighth contact plugs C22, C12, and C32 may include tungsten (W), aluminum (Al), copper (Cu), molybdenum (Mo), titanium (Ti), and tantalum (Ta). , Ruthenium (Ru), tungsten (W) or an alloy thereof. However, this is exemplary and the present invention is not limited thereto. For example, the contact plugs C22, C12, C32 may be conductive nitrides of the metals illustrated above.

도 8d를 참조하면, 제1 절연층(13)의 상부에 제2 절연층(14)을 형성한다. 이어서, 제2 절연층(14) 내에 복수의 제2 콘택홀들을 형성하고, 복수의 제2 콘택홀들을 금속 물질로 매립함으로써 제1 및 제2 금속 배선들(N11, N12) 및 제3 금속 배선(N13)을 형성할 수 있다.Referring to FIG. 8D, a second insulating layer 14 is formed on the first insulating layer 13. Subsequently, a plurality of second contact holes are formed in the second insulating layer 14, and the plurality of second contact holes are filled with a metal material to form the first and second metal wires N11 and N12 and the third metal wire. (N13) can be formed.

도 8e를 참조하면, 제2 절연층(14)의 상부에 제3 절연층(15)을 형성한다. 이어서, 제3 절연층(15) 내에 제3 콘택홀을 형성하고, 제3 콘택홀을 금속 물질로 매립함으로써 비아 플러그(V)를 형성할 수 있다. 여기서，비아 플러그(V)는 텅스텐(W), 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 타이타늄(Ti), 탄탈륨(Ta), 루테늄(Ru), 텅스텐(W) 또는 이들의 합금 등으로 형성될 수 있다. 그러나, 이는 예시적이며, 본 발명이 이에 한정되는 것은 아니다. 예를 들면, 비아 플러그(V)는 상기 예시된 금속들의 도전성 질화물일 수도 있다.Referring to FIG. 8E, a third insulating layer 15 is formed on the second insulating layer 14. Subsequently, a third contact hole may be formed in the third insulating layer 15, and the via plug V may be formed by filling the third contact hole with a metal material. Here, the via plug V may include tungsten (W), aluminum (Al), copper (Cu), molybdenum (Mo), titanium (Ti), tantalum (Ta), ruthenium (Ru), tungsten (W), or a combination thereof. Alloy and the like. However, this is exemplary and the present invention is not limited thereto. For example, the via plug V may be a conductive nitride of the metals illustrated above.

도 8f를 참조하면, 제3 절연층(15)의 상부에 제4 절연층(16)을 형성한다. 이어서, 제4 절연층(16) 내에 복수의 제5 콘택홀들을 형성하고, 복수의 제5 콘택홀들을 금속 물질로 매립함으로써 비트라인(BL), 전원 전극 라인(Vdd) 및 비트라인바(BL')를 형성할 수 있다. 다른 실시예에서는, 비트라인(BL) 및 비트라인바(BL')를 전원 전극 라인(Vdd)과 다른 층에 형성할 수 있다. 또 다른 실시예에서는, 비트라인(BL), 비트라인바(BL') 및 전원 전극 라인(Vdd)을 제1 내지 제3 금속 배선들(N11, N12, N13)의 아래 층에 형성할 수도 있다.Referring to FIG. 8F, a fourth insulating layer 16 is formed on the third insulating layer 15. Subsequently, a plurality of fifth contact holes are formed in the fourth insulating layer 16, and the plurality of fifth contact holes are filled with a metal material, thereby forming the bit line BL, the power electrode line Vdd, and the bit line bar BL. ') Can be formed. In another embodiment, the bit line BL and the bit line bar BL 'may be formed on a layer different from the power electrode line Vdd. In another embodiment, the bit line BL, the bit line bar BL ', and the power electrode line Vdd may be formed on the lower layers of the first to third metal wires N11, N12, and N13. .

도 8g를 참조하면, 제4 절연층(16)의 상부에 제5 절연층(17) 및 워드라인(WL)을 순차적으로 형성한다. 다른 실시예에서, 워드라인(WL)은 비트라인(BL), 비트라인바(BL')의 아래 층에 형성할 수 있다. 또 다른 실시예에서, 워드라인(WL)은 제1 내지 제3 금속 배선들(N11, N12, N13)의 아래 층에 형성할 수도 있다. Referring to FIG. 8G, the fifth insulating layer 17 and the word line WL are sequentially formed on the fourth insulating layer 16. In another embodiment, the word line WL may be formed in the lower layer of the bit line BL and the bit line bar BL '. In another embodiment, the word line WL may be formed on the lower layer of the first to third metal wires N11, N12, and N13.

도 9는 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 나타내는 레이아웃이다.9 is a layout illustrating a semiconductor memory device according to another embodiment of the present invention.

도 9를 참조하면, 반도체 메모리 장치(2)는 제1 웰 영역(NW) 및 제1 웰 영역(NW)의 양 옆에 형성되는 제2 및 제3 웰 영역들(PW1, PW2)을 갖는 기판 상에 형성되는 두 개의 SRAM 셀들을 포함하여 2 비트로 동작할 수 있다. 이때, 제1 웰 영역(NW)은 제1 도전형을 가지고, 제2 및 제3 웰 영역들(PW1, PW2)은 제2 도전형을 가질 수 있다. 본 실시예에서, 제1 도전형은 N형이며, 제2 도전형은 P형일 수 있다. 이하에서는, 제1 웰 영역은 N웰 영역(NW)이고, 제2 웰 영역은 제1 P웰 영역(PW1)이며, 제3 웰 영역은 제2 P웰 영역(PW2)이라고 하기로 한다. 본 실시예에 따른 반도체 메모리 장치(2)는 도 1 내지 도 8을 참조하여 상술된 반도체 메모리 장치(1)에 대한 변형 실시예이므로, 중복된 설명은 생략하기로 한다.Referring to FIG. 9, the semiconductor memory device 2 has a substrate having second and third well regions PW1 and PW2 formed on both sides of the first well region NW and the first well region NW. It can operate with two bits, including two SRAM cells formed on it. In this case, the first well region NW may have a first conductivity type, and the second and third well regions PW1 and PW2 may have a second conductivity type. In the present embodiment, the first conductivity type may be N type and the second conductivity type may be P type. Hereinafter, the first well region is an N well region NW, the second well region is a first P well region PW1, and the third well region is a second P well region PW2. Since the semiconductor memory device 2 according to the present embodiment is a modified embodiment of the semiconductor memory device 1 described above with reference to FIGS. 1 to 8, duplicate description thereof will be omitted.

N웰 영역(NW)은, 예를 들어, 이온 주입 공정에 의해 기판 상에 형성되는 N형 웰이 배치되는 영역으로서, N웰 영역(NW)에는 소자 분리막에 의해 정의되는 제1 활성 영역(ACT11) 및 제4 활성 영역(ACT14)이 배치된다. 본 실시예에서, 제1 및 제4 활성 영역들(ACT11, ACT14)의 각각은, 세로 방향으로 긴 형태를 가지는 바 타입의 단일 활성 영역일 수 있다. The N well region NW is a region in which an N-type well formed on a substrate is disposed, for example, by an ion implantation process, and in the N well region NW, a first active region ACT11 defined by an element isolation film. ) And a fourth active region ACT14 are disposed. In the present embodiment, each of the first and fourth active regions ACT11 and ACT14 may be a single active region of a bar type having a longitudinal shape.

이때, 제1 활성 영역(ACT11)에 P+형 불순물들을 도핑함으로써 P형 확산 영역이 형성될 수 있고, 또한, 콘택 플러그들(C11, C12, C13)이 형성될 수 있다. 제1 활성 영역(ACT11)에는 두 개의 풀업 소자들이 일렬로 형성될 수 있는데, 본 실시예에서, 두 개의 풀업 소자들은 제1 및 제2 PMOS 트랜지스터들(PU11, PU12)일 수 있다. 또한, 제4 활성 영역(ACT14)에 P+ 불순물들을 도핑함으로써 P형 확산 영역이 형성될 수 있고, 또한, 콘택 플러그들(C41, C42, C43)이 형성될 수 있다. 제4 활성 영역(ACT14)에는 두 개의 풀업 소자들이 일렬로 형성될 수 있는데, 본 실시예에서, 두 개의 풀업 소자들은 제3 및 제4 PMOS 트랜지스터들(PU13, PU14)일 수 있다.　In this case, the P-type diffusion region may be formed by doping the P + type impurities in the first active region ACT11, and the contact plugs C11, C12, and C13 may be formed. Two pull-up devices may be formed in a line in the first active region ACT11. In the present embodiment, the two pull-up devices may be first and second PMOS transistors PU11 and PU12. In addition, a P-type diffusion region may be formed by doping P + impurities in the fourth active region ACT14, and contact plugs C41, C42, and C43 may be formed. Two pull-up devices may be formed in a row in the fourth active region ACT14. In the present embodiment, the two pull-up devices may be third and fourth PMOS transistors PU13 and PU14.

제1 P웰 영역(PW1)은, 예를 들어, 이온 주입 공정에 의해 기판 상에 형성되는 P형 웰이 배치되는 영역으로서, 제1 P웰 영역(PW1)에는 소자 분리막에 의해 정의되는 제2 활성 영역(ACT12)이 배치된다. 본 실시예에서, 제2 활성 영역(ACT12)은 제1 및　제４　활성 영역들(ACT11，ACT14)에 평행한 방향으로 신장되는 형태를 가지는 단일 활성 영역일 수 있다. The first P well region PW1 is a region in which a P-type well formed on a substrate is disposed, for example, by an ion implantation process, and the second P well region PW1 is defined by a device isolation film in the first P well region PW1. The active area ACT12 is disposed. In the present embodiment, the second active region ACT12 may be a single active region having a form extending in a direction parallel to the first and fourth fourth active regions ACT11 and ACT14.

이때, 제2 활성 영역(ACT12)에 N+형 불순물들을 도핑함으로써 N형 확산 영역이 형성될 수 있고, 또한, 콘택 플러그들(C21, C22, C23，C51, C52, C53)이　형성될 수 있다. 제2 활성 영역(ACT12)에는 두　개의　풀다운 소자들과 두　개의　액세스 소자들이 형성될 수 있는데, 본 실시예에서, 풀다운 소자들은 제1 및　제6 NMOS 트랜지스터들(PD11, PD14)이고, 액세스 소자들은 제3　및　제8 NMOS 트랜지스터들(PG11, PG14)일 수 있다．In this case, an N-type diffusion region may be formed by doping N + -type impurities in the second active region ACT12, and contact plugs C21, C22, C23, C51, C52, and C53 may be formed. Two pull-down elements and two access elements may be formed in the second active region ACT12. In the present embodiment, the pull-down elements are the first and sixth NMOS transistors PD11 and PD14, and the access elements may be formed. Third and eighth NMOS transistors PG11 and PG14.

제2 P웰 영역(PW2)은, 예를 들어, 이온 주입 공정에 의해 기판 상에 형성되는 P형 웰이 배치되는 영역으로서, 제2 P웰 영역(PW2)에는 소자 분리막에 의해 정의되는 제3 활성 영역(ACT13)이 배치된다. 본 실시예에서, 제3 활성 영역(ACT13)은 제1 및　제４ 활성 영역들(ACT11，　ACT14)에 평행한 방향으로 신장되는 형태를 가지는 단일 활성 영역일 수 있다. 이때, 제3 활성 영역(ACT13)에　N+형 불순물들을 도핑함으로써　N형 확산 영역이 형성될 수 있고, 또한,　복수의 콘택 플러그들(C31, C32, C33，C61，C62)이 형성될 수 있다. 제3 활성 영역(ACT13)에는 두　개의 풀다운 소자와 두　개의 액세스 소자가 형성될 수 있는데, 본 실시예에서, 풀다운 소자는 제2 및　제5　NMOS 트랜지스터들(PD12，PD13)이고, 액세스 소자는 제4 및　제7　NMOS 트랜지스터들(PG12，PG13)일 수 있다.The second P well region PW2 is a region in which a P-type well formed on a substrate is disposed, for example, by an ion implantation process, and a third P well region PW2 is defined by an element isolation film in the second P well region PW2. The active area ACT13 is disposed. In the present embodiment, the third active region ACT13 may be a single active region having a form extending in a direction parallel to the first and fourth active regions ACT11 and ACT14. In this case, the 'N-type diffusion region may be formed by doping the' N + '-type impurities in the third active region ACT13, and the' plural contact plugs C31, C32, C33, C61, and C62 'may be formed. Two third pull-down elements and two access elements may be formed in the third active region ACT13. 4th and 7th NMOS transistors PG12 and PG13.

제1 내지 제４ 활성 영역들(ACT11, ACT12, ACT13，ACT14)이 배치된 기판의 상부에는, 제1 내지 제８ 게이트 전극들(GE11, GE12, GE13, GE14，GE15，GE16，GE17，GE18)이 형성된다. 구체적으로, 제1 게이트 전극(GE11)은 제2 활성 영역(ACT12)을 가로지르는 방향으로 형성되고, 제2 게이트 전극(GE12)은 제1 및 제2 활성 영역들(ACT11, ACT12)을 가로지르는 방향으로 형성되며, 제3 게이트 전극(GE13)은 제1 및 제3 활성 영역들(ACT11, ACT13)을 가로지르는 방향으로 형성되고, 제4 게이트 전극(GE14)은 제3 활성 영역(ACT13)을 가로지르는 방향으로 형성된다. 또한, 제5 게이트 전극(GE15)은 제2 및 제4 활성 영역들(ACT12, ACT14)을 가로지르는 방향으로 형성되고, 제6 게이트 전극(GE16)은 제2 활성 영역(ACT23)을 가로지르는 방향으로 형성되며, 제7 게이트 전극(GE17)은 제3 활성 영역(ACT13)을 가로지르는 방향으로 형성되고, 제8 게이트 전극(GE18)은 제4 및 제3 활성 영역들(ACT14, ACT13)을 가로지르는 방향으로 형성된다. 이때, 제1, 제4, 제6 및 제7 게이트 전극들(GE11, GE14, GE16, GE17)의 상부에는 각각 워드라인 콘택 플러그들(C24, C34, C53, C63)이 형성되고, 제2, 제3, 제5 및 제8 게이트 전극들(GE12, GE13, GE15, GE18)의 상부에는 각각 배선 콘택 플러그들(C15, C14, C45, C44)이 형성된다. First to eighth gate electrodes GE11, GE12, GE13, GE14, GE15, GE16, GE17, and GE18 on the substrate on which the first to fourth active regions ACT11, ACT12, ACT13, and ACT14 are disposed. Is formed. In detail, the first gate electrode GE11 is formed to cross the second active region ACT12, and the second gate electrode GE12 crosses the first and second active regions ACT11 and ACT12. The third gate electrode GE13 is formed in a direction crossing the first and third active regions ACT11 and ACT13, and the fourth gate electrode GE14 is formed in the third active region ACT13. It is formed in a transverse direction. In addition, the fifth gate electrode GE15 is formed to cross the second and fourth active regions ACT12 and ACT14, and the sixth gate electrode GE16 crosses the second active region ACT23. The seventh gate electrode GE17 is formed to cross the third active region ACT13, and the eighth gate electrode GE18 crosses the fourth and third active regions ACT14 and ACT13. It is formed in the direction of screaming. In this case, word line contact plugs C24, C34, C53, and C63 are formed on the first, fourth, sixth, and seventh gate electrodes GE11, GE14, GE16, and GE17, respectively. Wiring contact plugs C15, C14, C45, and C44 are formed on the third, fifth, and eighth gate electrodes GE12, GE13, GE15, and GE18, respectively.

제1 내지 제8 게이트 전극들(GE11, GE12, GE13, GE14, GE15, GE16, GE17, GE18)이 형성된 기판의 상부에는, 제1 내지 제4 금속 배선들(N11, N12, N13, N14)이 형성된다. 이때, 제1 금속 배선(N11)은 제1 활성 영역(ACT11)에 형성된 콘택 플러그(C13), 제2 활성 영역(ACT12)에 형성된 콘택 플러그(C22) 및 제3 게이트 전극(GE13)에 형성된 배선 콘택 플러그(C14)를 연결시킨다. 또한, 제2 금속 배선(N12)은 제1 활성 영역(ACT11)에 형성된 콘택 플러그(C11), 제3 활성 영역(ACT13)에 형성된 콘택 플러그(C32) 및 제2 게이트 전극(GE12)에 형성된 배선 콘택 플러그(C15)를 연결시킨다. 또한, 제3 금속 배선(N13)은 제4 활성 영역(ACT14)에 형성된 콘택 플러그(C41), 제2 활성 영역(ACT12)에 형성된 콘택 플러그(C52) 및 제8 게이트 전극(GE18)에 형성된 배선 콘택 플러그(C44)을 연결시킨다. 또한, 제4 금속 배선(N14)은 제4 활성 영역(ACT14)에 형성된 콘택 플러그(C43), 제3 활성 영역(ACT13)에 형성된 콘택 플러그(C62) 및 제5 게이트 전극(GE15)에 형성된 배선 콘택 플러그(C45)을 연결시킨다. First to fourth metal wires N11, N12, N13, and N14 are formed on the substrate on which the first to eighth gate electrodes GE11, GE12, GE13, GE14, GE15, GE16, GE17, and GE18 are formed. Is formed. In this case, the first metal wire N11 is formed in the contact plug C13 formed in the first active region ACT11, the contact plug C22 formed in the second active region ACT12, and the wiring formed in the third gate electrode GE13. Connect the contact plug C14. In addition, the second metal wiring N12 is formed on the contact plug C11 formed in the first active region ACT11, the contact plug C32 formed on the third active region ACT13, and the wiring formed on the second gate electrode GE12. Connect the contact plug C15. In addition, the third metal wiring N13 is formed in the contact plug C41 formed in the fourth active region ACT14, the contact plug C52 formed in the second active region ACT12, and the wiring formed in the eighth gate electrode GE18. Connect the contact plug C44. In addition, the fourth metal wire N14 includes a contact plug C43 formed in the fourth active region ACT14, a contact plug C62 formed in the third active region ACT13, and a wiring formed in the fifth gate electrode GE15. Connect the contact plug (C45).

본 실시예에 따르면, 반도체 메모리 장치(2)에서 제1 NMOS 트랜지스터(PD11), 제1 PMOS 트랜지스터(PU11) 및 제4 NMOS 트랜지스터(PG12)를 가로 방향으로 일렬로 배치하고, 제3 NMOS 트랜지스터(PG11), 제2 PMOS 트랜지스터(PU12) 및 제2 NMOS 트랜지스터(PD12)를 가로 방향으로 일렬로 배치하고, 제8 NMOS 트랜지스터(PG14), 제3 PMOS 트랜지스터(PU13) 및 제5 NMOS 트랜지스터(PD13)를 가로 방향으로 일렬로 배치하고, 제6 NMOS 트랜지스터(PD14), 제4 PMOS 트랜지스터(PU14) 및 제7 NMOS 트랜지스터(PG13)를 가로 방향으로 일렬로 배치할 수 있다. According to the present exemplary embodiment, in the semiconductor memory device 2, the first NMOS transistor PD11, the first PMOS transistor PU11, and the fourth NMOS transistor PG12 are arranged in a row in the horizontal direction, and the third NMOS transistor ( PG11, second PMOS transistor PU12, and second NMOS transistor PD12 are arranged in a row in the horizontal direction, and the eighth NMOS transistor PG14, the third PMOS transistor PU13, and the fifth NMOS transistor PD13. Are arranged in a row in the horizontal direction, and the sixth NMOS transistor PD14, the fourth PMOS transistor PU14, and the seventh NMOS transistor PG13 may be arranged in a row in the horizontal direction.

또한, 반도체 메모리 장치(2)에서 제1, 제3, 제8 및 제6 NMOS 트랜지스터들(PD11, PG11, PG14, PD14)을 제1 P웰 영역(PW1)에 세로 방향으로 일렬로 배치하고, 제1 내지 제4 PMOS 트랜지스터들(PU11, PU12, PU13, PU14)을 N웰 영역(NW)에 세로 방향으로 일렬로 배치하며, 제4, 제2, 제5 및 제7 NMOS 트랜지스터들(PG12, PD12, PD13, PG13)을 제2 P웰 영역(PW2)에 세로 방향으로 일렬로 배치할 수 있다.In the semiconductor memory device 2, the first, third, eighth, and sixth NMOS transistors PD11, PG11, PG14, and PD14 are arranged in a vertical line in the first P well region PW1. The first to fourth PMOS transistors PU11, PU12, PU13, and PU14 are arranged in a line in the vertical direction in the N well region NW, and the fourth, second, fifth, and seventh NMOS transistors PG12, PD12, PD13, and PG13 may be arranged in a line in the vertical direction in the second P well region PW2.

이와 같이, 반도체 메모리 장치(2)에서 제1 내지 제4 NMOS 트랜지스터들(PD11, PD12, PG11, PG12)은, 제1 및 제2 PMOS 트랜지스터들(PU11, PU12)을 기준으로 가로 방향으로 대칭되고, 제5 내지 제8 NMOS 트랜지스터들(PD13, PD14, PG13, PD14)은, 제3 및 제4 PMOS 트랜지스터들(PU3, PU4)을 기준으로 가로 방향으로 대칭된 형태로 배치됨으로써, 반도체 메모리 장치(2)에서 단위 셀의 가로 방향의 길이 및 세로 방향의 길이가 감소될 수 있으므로, 반도체 메모리 장치(2)의 집적도가 향상될 수 있다. 또한, 반도체 메모리 장치(2)에서 복수의 단위 셀들이 배치되는 경우에도 바운더리 영역에 추가 영역이 요구되지 않는다.As such, in the semiconductor memory device 2, the first to fourth NMOS transistors PD11, PD12, PG11, and PG12 are horizontally symmetric with respect to the first and second PMOS transistors PU11 and PU12. The fifth to eighth NMOS transistors PD13, PD14, PG13, and PD14 may be arranged in a symmetrical shape in the horizontal direction with respect to the third and fourth PMOS transistors PU3 and PU4. In 2), since the length in the horizontal direction and the length in the vertical direction of the unit cell may be reduced, the degree of integration of the semiconductor memory device 2 may be improved. Further, even when a plurality of unit cells are arranged in the semiconductor memory device 2, no additional area is required in the boundary area.

도 10은 도 9의 반도체 메모리 장치의 등가 회로를 나타내는 회로도이다.　FIG. 10 is a circuit diagram illustrating an equivalent circuit of the semiconductor memory device of FIG. 9.

도 10을 참조하면, 반도체 메모리 장치(2)는 제1 P웰 영역(PW1)에 배치되는 제1, 제3, 제6 및 제8 NMOS 트랜지스터들(PD11, PG11, PD14, PG14), N웰 영역(NW)에 배치되는 제1 내지 제4 PMOS 트랜지스터들(PU11, PU12, PU13, PU14), 및 제2 P웰 영역(PW2)에 배치되는 제2, 제4, 제5 및 제7 NMOS 트랜지스터들(PD12, PG12, PD13, PG13)을 포함한다. 이때, 제1 PMOS 트랜지스터(PU11) 및 제1 NMOS 트랜지스터(PD11)는 제1 인버터를 구성하고, 제2 PMOS 트랜지스터(PU12) 및 제2 NMOS 트랜지스터(PD12)는 제2 인버터를 구성하며, 제3 PMOS 트랜지스터(PU13) 및 제5 NMOS 트랜지스터(PD13)는 제3 인버터를 구성하고, 제4 PMOS 트랜지스터(PU14) 및 제6 NMOS 트랜지스터(PD14)는 제4 인버터를 구성한다.Referring to FIG. 10, the semiconductor memory device 2 may include the first, third, sixth and eighth NMOS transistors PD11, PG11, PD14, and PG14 disposed in the first P well region PW1. First to fourth PMOS transistors PU11, PU12, PU13, and PU14 disposed in the region NW, and second, fourth, fifth, and seventh NMOS transistors disposed in the second P well region PW2. And PD12, PG12, PD13, and PG13. In this case, the first PMOS transistor PU11 and the first NMOS transistor PD11 constitute a first inverter, the second PMOS transistor PU12 and the second NMOS transistor PD12 constitute a second inverter, and a third inverter. The PMOS transistor PU13 and the fifth NMOS transistor PD13 constitute a third inverter, and the fourth PMOS transistor PU14 and the sixth NMOS transistor PD14 constitute a fourth inverter.

제3 NMOS 트랜지스터(PG11)는 워드라인(WL1)에 인가되는 전압에 따라 온/오프되어, 비트라인(BL)을 제1 노드(N11)에 연결시킬 수 있다. 여기서, 제1 노드(N11)는 도 9에 도시된 제1 금속 배선(N11)에 대응된다. 구체적으로, 워드라인(WL1)에 인가되는 전압이 논리 '1' 일 때에 제3 NMOS 트랜지스터(PG11)는 턴온되어, 비트라인(BL)을 제1 노드(N11)에 연결시킬 수 있다. 제1 노드(N11)는 제2 인버터의 입력 단자, 즉, 제2 PMOS 트랜지스터(PU12)의 게이트 및 제2 NMOS 트랜지스터(PD12)의 게이트에 연결되고, 또한, 제1 인버터의 출력 단자, 즉, 제1 PMOS 트랜지스터(PU11)의 드레인 및 제1 NMOS 트랜지스터(PD11)의 드레인에 연결된다.The third NMOS transistor PG11 may be turned on / off according to the voltage applied to the word line WL1 to connect the bit line BL to the first node N11. Here, the first node N11 corresponds to the first metal wire N11 illustrated in FIG. 9. In detail, when the voltage applied to the word line WL1 is logic '1', the third NMOS transistor PG11 may be turned on to connect the bit line BL to the first node N11. The first node N11 is connected to the input terminal of the second inverter, that is, the gate of the second PMOS transistor PU12 and the gate of the second NMOS transistor PD12, and also the output terminal of the first inverter, that is, The drain of the first PMOS transistor PU11 and the drain of the first NMOS transistor PD11 are connected to each other.

제4 NMOS 트랜지스터(PG12)는 워드라인(WL1)에 인가되는 전압에 따라 온/오프되어, 비트라인바(BL')를 제2 노드(N12)에 연결시킬 수 있다. 여기서, 제2 노드(N12)는 도 9에 도시된 제2 금속 배선(N12)에 대응된다. 구체적으로, 워드라인(WL1)에 인가되는 전압이 논리 '1'일 때에 제4 NMOS 트랜지스터(PG12)는 턴온되어, 비트라인바(BL')를 제2 노드(N12)에 연결시킬 수 있다. 제2 노드(N12)는 제1 인버터의 입력 단자, 즉, 제1 PMOS 트랜지스터(PU11)의 게이트 및 제1 NMOS 트랜지스터(PD11)의 게이트에 연결되고, 또한, 제2 인버터의 출력 단자, 즉, 제2 PMOS 트랜지스터(PU12)의 드레인 및 제2 NMOS 트랜지스터(PD12)의 드레인에 연결된다.The fourth NMOS transistor PG12 may be turned on / off according to a voltage applied to the word line WL1 to connect the bit line bar BL ′ to the second node N12. Here, the second node N12 corresponds to the second metal wire N12 illustrated in FIG. 9. In detail, when the voltage applied to the word line WL1 is logic '1', the fourth NMOS transistor PG12 may be turned on to connect the bit line bar BL 'to the second node N12. The second node N12 is connected to an input terminal of the first inverter, that is, a gate of the first PMOS transistor PU11 and a gate of the first NMOS transistor PD11, and also an output terminal of the second inverter, that is, The drain of the second PMOS transistor PU12 and the drain of the second NMOS transistor PD12 are connected to each other.

제7 NMOS 트랜지스터(PG13)는 워드라인(WL2)에 인가되는 전압에 따라 온/오프되어, 비트라인바(BL')를 제4 노드(N14)에 연결시킬 수 있다. 여기서, 제4 노드(N14)는 도 9에 도시된 제4 금속 배선(N14)에 대응된다. 구체적으로, 워드라인(WL2)에 인가되는 전압이 논리 '1' 일 때에 제7 NMOS 트랜지스터(PG13)는 턴온되어, 비트라인바(BL')를 제4 노드(N14)에 연결시킬 수 있다. 제4 노드(N14)는 제4 인버터의 입력 단자, 즉, 제4 PMOS 트랜지스터(PU14)의 게이트 및 제6 NMOS 트랜지스터(PD14)의 게이트에 연결되고, 또한, 제3 인버터의 출력 단자, 즉, 제3 PMOS 트랜지스터(PM13)의 드레인 및 제5 NMOS 트랜지스터(PD13)의 드레인에 연결된다.The seventh NMOS transistor PG13 may be turned on / off according to a voltage applied to the word line WL2 to connect the bit line bar BL ′ to the fourth node N14. Here, the fourth node N14 corresponds to the fourth metal wire N14 shown in FIG. 9. In detail, when the voltage applied to the word line WL2 is logic '1', the seventh NMOS transistor PG13 may be turned on to connect the bit line bar BL 'to the fourth node N14. The fourth node N14 is connected to the input terminal of the fourth inverter, that is, the gate of the fourth PMOS transistor PU14 and the gate of the sixth NMOS transistor PD14, and also the output terminal of the third inverter, that is, It is connected to the drain of the third PMOS transistor PM13 and the drain of the fifth NMOS transistor PD13.

제8 NMOS 트랜지스터(PG14)는 워드라인(WL2)에 인가되는 전압에 따라 온/오프되어, 비트라인(BL)을 제3 노드(N13)에 연결시킬 수 있다. 여기서, 제3 노드(N13)는 도 9에 도시된 제3 금속 배선(N13)에 대응된다. 구체적으로, 워드라인(WL2)에 인가되는 전압이 논리 '1' 일 때에 제8 NMOS 트랜지스터(PG14)는 턴온되어, 비트라인(BL)을 제3 노드(N13)에 연결시킬 수 있다. 제3 노드(N13)는 제3 인버터의 입력 단자, 즉, 제3 PMOS 트랜지스터(PU13)의 게이트 및 제5 NMOS 트랜지스터(PD13)의 게이트에 연결되고, 또한, 제4 인버터의 출력 단자, 즉, 제4 PMOS 트랜지스터(PU14)의 드레인 및 제6 NMOS 트랜지스터(PD14)의 드레인에 연결된다.The eighth NMOS transistor PG14 may be turned on / off according to a voltage applied to the word line WL2 to connect the bit line BL to the third node N13. Here, the third node N13 corresponds to the third metal wire N13 shown in FIG. 9. In detail, when the voltage applied to the word line WL2 is logic '1', the eighth NMOS transistor PG14 may be turned on to connect the bit line BL to the third node N13. The third node N13 is connected to the input terminal of the third inverter, that is, the gate of the third PMOS transistor PU13 and the gate of the fifth NMOS transistor PD13, and also the output terminal of the fourth inverter, that is, The drain of the fourth PMOS transistor PU14 and the drain of the sixth NMOS transistor PD14 are connected to each other.

도 11은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치를 나타내는 레이아웃이다.11 is a layout illustrating a semiconductor memory device according to still another embodiment of the present invention.

도 11을 참조하면, 반도체 메모리 장치(3)는 제1 웰 영역(PW) 및 제1 웰 영역(PW)의 양 옆에 형성되는 제2 및 제3 웰 영역들(NW1, NW2)을 갖는 기판 상에 형성되는 하나의 SRAM 셀을 포함하여 1 비트로 동작할 수 있다. 이때, 제1 웰 영역(PW)은 제1 도전형을 가지고, 제2 및 제3 웰 영역들(NW1, NW2)은 제2 도전형을 가질 수 있다. 본 실시예에서, 제1 도전형은 P형이며, 제2 도전형은 N형일 수 있다. 이하에서는, 제1 웰 영역은 P웰 영역(PW)이고, 제2 웰 영역은 제1 N웰 영역(NW1)이며, 제3 웰 영역은 제2 N웰 영역(NW2)이라고 하기로 한다.Referring to FIG. 11, a semiconductor memory device 3 includes a substrate having first and second well regions PW and second and third well regions NW1 and NW2 formed on both sides of the first well region PW. It can operate with 1 bit including one SRAM cell formed on it. In this case, the first well region PW may have a first conductivity type, and the second and third well regions NW1 and NW2 may have a second conductivity type. In the present embodiment, the first conductivity type may be P type and the second conductivity type may be N type. Hereinafter, the first well region is a P well region PW, the second well region is a first N well region NW1, and the third well region is a second N well region NW2.

P웰 영역(PW)은, 예를 들어, 이온 주입 공정에 의해 기판 상에 형성되는 P형 웰이 배치되는 영역으로서, P웰 영역(PW)에는 소자 분리막에 의해 정의되는 제1 활성 영역(ACT21)이 배치된다. 본 실시예에서, 제1 활성 영역(ACT21)은 세로 방향으로 긴 형태를 가지는 바 타입의 단일 활성 영역일 수 있다. 이때, 제1 활성 영역(ACT21)에 N+형 불순물들을 도핑함으로써 N형 확산 영역이 형성될 수 있고, 또한, 제1 내지 제3 콘택 플러그들(C71, C72, C73)이 형성될 수 있다. 제1 활성 영역(ACT21)에는 두 개의 풀다운 소자들이 일렬로 형성될 수 있는데, 본 실시예에서, 두 개의 풀다운 소자들은 제1 및 제2 NMOS 트랜지스터들(PD21, PD22)일 수 있다.The P well region PW is a region in which a P-type well formed on a substrate is disposed, for example, by an ion implantation process, and in the P well region PW is a first active region ACT21 defined by an element isolation film. ) Is placed. In the present embodiment, the first active region ACT21 may be a single active region of a bar type having a longitudinal shape. In this case, an N-type diffusion region may be formed by doping N + -type impurities in the first active region ACT21, and first to third contact plugs C71, C72, and C73 may be formed. Two pull-down devices may be formed in a line in the first active region ACT21. In the present embodiment, the two pull-down devices may be the first and second NMOS transistors PD21 and PD22.

이와 같이, 두 개의 풀다운 소자들, 즉, 제1 및 제2 NMOS 트랜지스터들(PD21, PD22)을 단일 활성 영역인 제1 활성 영역(ACT21)에 배치함으로써, 제1 및 제2 NMOS 트랜지스터들(PD21, PD22) 사이의 미스매치를 감소시킬 수 있다. 구체적으로, 제1 NMOS 트랜지스터(PD21)에 대한 문턱 전압과 제2 NMOS 트랜지스터(PD22)에 대한 문턱 전압 사이의 산포를 감소시킬 수 있다. As such, the first and second NMOS transistors PD21 are disposed by disposing two pull-down elements, that is, the first and second NMOS transistors PD21 and PD22 in the first active region ACT21 which is a single active region. , Mismatch between PD22) can be reduced. In detail, the dispersion between the threshold voltage of the first NMOS transistor PD21 and the threshold voltage of the second NMOS transistor PD22 may be reduced.

제1 N웰 영역(NW1)은, 예를 들어, 이온 주입 공정에 의해 기판 상에 형성되는 N형 웰이 배치되는 영역으로서, 제1 N웰 영역(NW1)에는 소자 분리막에 의해 정의되는 제2 활성 영역(ACT22)이 배치된다. 본 실시예에서, 제2 활성 영역(ACT22)은 제1 활성 영역(ACT21)에 평행한 방향으로 신장되는 형태를 가지는 단일 활성 영역일 수 있다. 이때, 제2 활성 영역(ACT22)에 P+형 불순물들을 도핑함으로써 P형 확산 영역이 형성될 수 있고, 또한, 제4 내지 제6 콘택 플러그들(C81, C82, C83)이 형성될 수 있다. 제2 활성 영역(ACT22)에는 하나의 풀업 소자와 하나의 액세스 소자가 형성될 수 있는데, 본 실시예에서, 풀업 소자는 제1 PMOS 트랜지스터(PU21)이고, 액세스 소자는 제3 PMOS 트랜지스터(PG21)일 수 있다.The first N well region NW1 is a region in which an N-type well formed on a substrate is disposed, for example, by an ion implantation process, and the second N well region NW1 is defined by a device isolation film in the first N well region NW1. The active area ACT22 is disposed. In the present embodiment, the second active region ACT22 may be a single active region having a form extending in a direction parallel to the first active region ACT21. In this case, the P type diffusion region may be formed by doping the P + type impurities in the second active region ACT22, and the fourth to sixth contact plugs C81, C82, and C83 may be formed. One pull-up element and one access element may be formed in the second active region ACT22. In this embodiment, the pull-up element is the first PMOS transistor PU21 and the access element is the third PMOS transistor PG21. Can be.

제2 N웰 영역(NW2)은, 예를 들어, 이온 주입 공정에 의해 기판 상에 형성되는 N형 웰이 배치되는 영역으로서, 제2 N웰 영역(NW2)에는 소자 분리막에 의해 정의되는 제3 활성 영역(ACT23)이 배치된다. 본 실시예에서, 제3 활성 영역(ACT23)은 제1 활성 영역(ACT21)에 평행한 방향으로 신장되는 형태를 가지는 단일 활성 영역일 수 있다. 이때, 제3 활성 영역(ACT23)에 P+형 불순물들을 도핑함으로써 P형 확산 영역이 형성될 수 있고, 또한, 제7 내지 제9 콘택 플러그들(C91, C92, C93)이 형성될 수 있다. 제3 활성 영역(ACT23)에는 하나의 풀업 소자와 하나의 액세스 소자가 형성될 수 있는데, 본 실시예에서, 풀업 소자는 제2 PMOS 트랜지스터(PU22)이고, 액세스 소자는 제4 PMOS 트랜지스터(PG22)일 수 있다.The second N well region NW2 is a region in which an N-type well formed on a substrate is disposed, for example, by an ion implantation process, and a third N well region NW2 is defined by an element isolation film in the second N well region NW2. The active area ACT23 is disposed. In the present embodiment, the third active region ACT23 may be a single active region having a form extending in a direction parallel to the first active region ACT21. In this case, the P type diffusion region may be formed by doping the P + type impurities in the third active region ACT23, and the seventh to ninth contact plugs C91, C92, and C93 may be formed. One pull-up element and one access element may be formed in the third active region ACT23. In the present embodiment, the pull-up element is the second PMOS transistor PU22 and the access element is the fourth PMOS transistor PG22. Can be.

상술한 바와 같이, 본 실시예에 따르면, 반도체 메모리 장치(3)는 제3 및 제4 PMOS 트랜지스터들(PG21, PG22)로 구현되는 액세스 소자들을 포함할 수 있다. 반도체 메모리 장치(3)를 제조하기 위한 공정에서 PMOS 트랜지스터들에 대한 성능이 향상됨에 따라, NMOS 트랜지스터들을 대신하여 PMOS 트랜지스터들을 이용하여 액세스 소자들을 구현할 수 있다.As described above, according to the present exemplary embodiment, the semiconductor memory device 3 may include access devices implemented with the third and fourth PMOS transistors PG21 and PG22. As the performance of the PMOS transistors in the process for manufacturing the semiconductor memory device 3 is improved, access elements may be implemented using the PMOS transistors instead of the NMOS transistors.

제1 내지 제3 활성 영역(ACT21, ACT22, ACT23)의 너비를 비교하면 다음과 같다. 제1 활성 영역(ACT21)의 제1 너비(W21)는 그 위치에 관계없이 일정한 값을 가질 수 있다. 제2 활성 영역(ACT22)의 너비는 그 위치에 따라 서로 다를 수 있는데, 구체적으로, 제3 PMOS 트랜지스터(PG21)가 배치되는 영역의 제2 너비(W22)는 제1 PMOS 트랜지스터(PU21)가 배치되는 영역의 제3 너비(W23)보다 클 수 있고, 제2 및 제3 너비(W22, W23)는 제1 너비(W21)보다 작을 수 있다. 제3 활성 영역(ACT23)의 너비는 그 위치에 따라 서로 다를 수 있는데, 구체적으로, 제3 PMOS 트랜지스터(PU22)가 배치되는 영역의 제4 너비(W24)는 제4 PMOS 트랜지스터(PG22)가 배치되는 영역의 제5 너비(W25)보다 작을 수 있고, 제4 및 제5 너비(W24, W25)는 제1 너비(W21)보다 작을 수 있다. 또한, 제4 너비(W24)는 제3 너비(W23)와 실질적으로 동일할 수 있고, 제5 너비(W25)는 제2 너비(W22)와 실질적으로 동일할 수 있다.The widths of the first to third active regions ACT21, ACT22, and ACT23 are compared as follows. The first width W21 of the first active area ACT21 may have a constant value regardless of its position. The width of the second active region ACT22 may be different from each other according to its position. Specifically, the second width W22 of the region where the third PMOS transistor PG21 is disposed is disposed by the first PMOS transistor PU21. The second and third widths W22 and W23 may be larger than the third width W23 of the region, and the second and third widths W22 and W23 may be smaller than the first width W21. The width of the third active region ACT23 may be different from each other according to its position. Specifically, the fourth width W24 of the region where the third PMOS transistor PU22 is disposed is disposed by the fourth PMOS transistor PG22. It may be smaller than the fifth width W25 of the region, and the fourth and fifth widths W24 and W25 may be smaller than the first width W21. In addition, the fourth width W24 may be substantially the same as the third width W23, and the fifth width W25 may be substantially the same as the second width W22.

이와 같이, 제1 및 제2 NMOS 트랜지스터들(PD21, PD22)이 형성되는 제1 활성 영역(ACT21)의 너비(W21)를 가장 크게 구현함으로써, 제1 및 제2 NMOS 트랜지스터들(PD21, PD22)에서 풀다운 동작을 수행하는 경우 풀다운 동작의 속도를 향상시킬 수 있다. 또한, 제3 및 제4 PMOS 트랜지스터들(PG23, PG24)이 형성되는 제2 및 제3 활성 영역들(ACT22, ACT23)의 너비(W22, W25)를, 제1 및 제2 PMOS 트랜지스터들(PU21, PU22)이 형성되는 제2 및 제3 활성 영역들(ACT22, ACT23)의 너비(W23, W24)보다 크게 구현함으로써, 반도체 메모리 장치(3)에 대한 기입 동작을 수행하는 경우 기입 동작의 속도를 향상시킬 수 있다.As described above, the largest width W21 of the first active region ACT21 in which the first and second NMOS transistors PD21 and PD22 are formed is realized so that the first and second NMOS transistors PD21 and PD22 are the largest. In the case of performing a pull-down operation in, the speed of the pull-down operation can be improved. In addition, the widths W22 and W25 of the second and third active regions ACT22 and ACT23 on which the third and fourth PMOS transistors PG23 and PG24 are formed may be defined by the first and second PMOS transistors PU21. When the write operation is performed on the semiconductor memory device 3, the speed of the write operation may be increased by implementing larger than the widths W23 and W24 of the second and third active regions ACT22 and ACT23 on which the PU22 is formed. Can be improved.

제1 내지 제3 활성 영역들(ACT21, ACT22, ACT23)이 배치된 기판의 상부에는, 제1 내지 제4 게이트 전극들(GE21, GE22, GE23, GE24)이 형성된다. 구체적으로, 제1 게이트 전극(GE21)은 제2 활성 영역(ACT22)을 가로지르는 방향으로 형성되고, 제2 게이트 전극(GE22)은 제1 및 제2 활성 영역들(ACT21, ACT22)을 가로지르는 방향으로 형성되며, 제3 게이트 전극(GE23)은 제1 및 제3 활성 영역들(ACT21, ACT23)을 가로지르는 방향으로 형성되고, 제4 게이트 전극(GE24)은 제3 활성 영역(ACT23)을 가로지르는 방향으로 형성된다. 이때, 제1 및 제4 게이트 전극들(GE21, GE24)의 상부에는 각각 워드라인 콘택 플러그들(C84, C94)이 형성되고, 제2 및 제3 게이트 전극(GE22, GE23)의 상부에는 각각 배선 콘택 플러그들(C75, C74)이 형성된다.First to fourth gate electrodes GE21, GE22, GE23, and GE24 are formed on the substrate on which the first to third active regions ACT21, ACT22, and ACT23 are disposed. In detail, the first gate electrode GE21 is formed in a direction crossing the second active region ACT22, and the second gate electrode GE22 crosses the first and second active regions ACT21 and ACT22. The third gate electrode GE23 is formed in a direction crossing the first and third active regions ACT21 and ACT23, and the fourth gate electrode GE24 is formed in the third active region ACT23. It is formed in a transverse direction. At this time, word line contact plugs C84 and C94 are formed on the first and fourth gate electrodes GE21 and GE24, respectively, and wirings are formed on the second and third gate electrodes GE22 and GE23, respectively. Contact plugs C75 and C74 are formed.

도 12는 도 11의 반도체 메모리 장치에서 금속 배선층을 나타내는 레이아웃이다.FIG. 12 is a layout illustrating a metal wiring layer in the semiconductor memory device of FIG. 11.

도 12를 참조하면, 제1 내지 제4 게이트 전극들(GE21, GE22, GE23, GE24)이 형성된 기판의 상부에는, 제1 및 제2 금속 배선들(N21, N22)이 형성된다. 이때, 제1 금속 배선(N21)은 제1 활성 영역(ACT21)에 형성된 제3 콘택 플러그(C73), 제2 활성 영역(ACT22)에 형성된 제5 콘택 플러그(C82) 및 제3 게이트 전극(GE23)에 형성된 배선 콘택 플러그(C74)를 연결시킨다. 또한, 제2 금속 배선(N22)은 제1 활성 영역(ACT21)에 형성된 제1 콘택 플러그(C71), 제3 활성 영역(ACT23)에 형성된 제8 콘택 플러그(C92) 및 제2 게이트 전극(GE22)에 형성된 배선 콘택 플러그(C75)를 연결시킨다. Referring to FIG. 12, first and second metal wires N21 and N22 are formed on the substrate on which the first to fourth gate electrodes GE21, GE22, GE23, and GE24 are formed. In this case, the first metal wire N21 includes a third contact plug C73 formed in the first active region ACT21, a fifth contact plug C82 formed in the second active region ACT22, and a third gate electrode GE23. Is connected to the wiring contact plug C74. In addition, the second metal wire N22 includes the first contact plug C71 formed in the first active region ACT21, the eighth contact plug C92 formed in the third active region ACT23, and the second gate electrode GE22. Is connected to the wiring contact plug C75.

도 13은 도 11의 반도체 메모리 장치의 비트라인 배선층을 나타내는 레이아웃이다.FIG. 13 is a layout illustrating a bit line wiring layer of the semiconductor memory device of FIG. 11.

도 13을 참조하면, 제1 및 제2 금속 배선들(N21, N22)이 형성된 기판의 상부에는, 한 쌍의 비트라인들, 즉, 비트라인(BL) 및 비트라인바(BL')가 형성된다. 비트라인(BL) 및 비트라인바(BL')는 제1 내지 제3 활성 영역들(ACT21, ACT22, ACT23)과 평행한 방향으로 신장될 수 있다. 이때, 비트라인(BL)은 제2 활성 영역(ACT22)에 형성된 제4 콘택 플러그(C81)을 통해 제2 활성 영역(ACT22)에 연결되고, 비트라인바(BL')는 제3 활성 영역(ACT23)에 형성된 제9 콘택 플러그(C93)을 통해 제3 활성 영역(ACT23)에 연결된다.Referring to FIG. 13, a pair of bit lines, that is, a bit line BL and a bit line bar BL ′ are formed on an upper portion of the substrate on which the first and second metal wires N21 and N22 are formed. do. The bit line BL and the bit line bar BL ′ may extend in a direction parallel to the first to third active regions ACT21, ACT22, and ACT23. In this case, the bit line BL is connected to the second active region ACT22 through a fourth contact plug C81 formed in the second active region ACT22, and the bit line bar BL ′ is connected to the third active region ( It is connected to the third active region ACT23 through the ninth contact plug C93 formed in the ACT23.

또한, 제1 및 제2 금속 배선들(N21, N22)이 형성된 기판의 상부에는, 접지 전극 라인(Vss)이 형성된다. 접지 전극 라인(Vss)은 한 쌍의 비트라인들(BL, BL') 사이에 형성되며, 한 쌍의 비트라인들(BL, BL')과 평행한 방향으로 신장될 수 있다. 이때, 접지 전극 라인(Vss)은 제1 활성 영역(ACT21)에 형성된 제2 콘택 플러그(C72)을 통해 제1 활성 영역(ACT21)에 연결된다.In addition, a ground electrode line Vss is formed on the substrate on which the first and second metal wires N21 and N22 are formed. The ground electrode line Vss is formed between the pair of bit lines BL and BL 'and may extend in a direction parallel to the pair of bit lines BL and BL'. In this case, the ground electrode line Vss is connected to the first active region ACT21 through the second contact plug C72 formed in the first active region ACT21.

도 14는 도 11의 반도체 메모리 장치의 워드라인 배선층을 나타내는 레이아웃이다.FIG. 14 is a layout illustrating a word line wiring layer of the semiconductor memory device of FIG. 11.

도 14를 참조하면, 한 쌍의 비트라인들(BL, BL')이 형성된 기판의 상부에는, 워드라인(WL)이 형성된다. 워드라인(WL)은 제1 내지 제4 게이트 전극들(GE21, GE22, GE23, GE24)과 평행한 방향으로 신장될 수 있다. 이때, 워드라인(WL)은 워드라인 콘택 플러그들(C84, C94)을 통해 제1 및 제4 게이트 전극(GE21, GE24)에 각각 연결된다. 도시되지는 않았으나, 워드라인(WL)과 워드라인 콘택 플러그들(C84, C94)을 연결시켜주는 금속 배선이 더 형성될 수 있다.Referring to FIG. 14, a word line WL is formed on the substrate on which the pair of bit lines BL and BL ′ are formed. The word line WL may extend in a direction parallel to the first to fourth gate electrodes GE21, GE22, GE23, and GE24. In this case, the word line WL is connected to the first and fourth gate electrodes GE21 and GE24 through the word line contact plugs C84 and C94, respectively. Although not shown, a metal line connecting the word line WL and the word line contact plugs C84 and C94 may be further formed.

다시 도 11을 참조하면, 제1 NMOS 트랜지스터(PD21)는 제1 활성 영역(ACT21)의 상부에 형성되는 제2 게이트 전극(GE22) 및 제1 활성 영역(ACT21)에서 제2 게이트 전극(GE12)의 양 옆에 형성된 제2 및 제3 콘택 플러그들(C72, C73)에 의해 정의된다. 여기서, 제2 콘택 플러그(C72)은 제1 NMOS 트랜지스터(PD21)의 소스에 대응되고, 제2 게이트 전극(GE22)은 제1 NMOS 트랜지스터(PD21)의 게이트에 대응되며, 제3 콘택 플러그(C73)은 제1 NMOS 트랜지스터(PD21)의 드레인에 대응된다. Referring back to FIG. 11, the first NMOS transistor PD21 is formed on the second gate electrode GE22 formed on the first active region ACT21 and the second gate electrode GE12 on the first active region ACT21. It is defined by the second and third contact plugs C72 and C73 formed on both sides of the. Here, the second contact plug C72 corresponds to the source of the first NMOS transistor PD21, the second gate electrode GE22 corresponds to the gate of the first NMOS transistor PD21, and the third contact plug C73. ) Corresponds to the drain of the first NMOS transistor PD21.

제1 PMOS 트랜지스터(PU21)은 제2 활성 영역(ACT22)의 상부에 형성되는 제2 게이트 전극(GE22) 및 제2 활성 영역(ACT22)에서 제2 게이트 전극(GE22)의 양 옆에 형성된 제5 및 제6 콘택 플러그들(C82, C83)에 의해 정의된다. 여기서, 제5 콘택 플러그(C82)은 제1 PMOS 트랜지스터(PU21)의 드레인에 대응되고, 제2 게이트 전극(GE22)은 제1 PMOS 트랜지스터(PU21)의 게이트에 대응되며, 제6 콘택 플러그(C83)은 제1 PMOS 트랜지스터(PU21)의 소스에 대응된다. The first PMOS transistor PU21 is formed on the second gate electrode GE22 formed on the second active region ACT22 and the fifth gate electrode GE22 formed on both sides of the second gate electrode GE22 in the second active region ACT22. And sixth contact plugs C82 and C83. Here, the fifth contact plug C82 corresponds to the drain of the first PMOS transistor PU21, the second gate electrode GE22 corresponds to the gate of the first PMOS transistor PU21, and the sixth contact plug C83. ) Corresponds to the source of the first PMOS transistor PU21.

제2 NMOS 트랜지스터(PD22)는 제1 활성 영역(ACT21)의 상부에 형성되는 제3 게이트 전극(GE23) 및 제1 활성 영역(ACT21)에서 제3 게이트 전극(GE23)의 양 옆에 형성된 제1 및 제2 콘택 플러그들(C71, C72)에 의해 정의된다. 여기서, 제1 콘택 플러그(C71)은 제2 NMOS 트랜지스터(PD22)의 드레인에 대응되고, 제3 게이트 전극(GE23)은 제2 NMOS 트랜지스터(PD22)의 게이트에 대응되며, 제2 콘택 플러그(C72)는 제2 NMOS 트랜지스터(PD22)의 소스에 대응된다. The second NMOS transistor PD22 is formed on the third gate electrode GE23 formed on the first active region ACT21 and the first gate formed on both sides of the third gate electrode GE23 in the first active region ACT21. And second contact plugs C71 and C72. Here, the first contact plug C71 corresponds to the drain of the second NMOS transistor PD22, the third gate electrode GE23 corresponds to the gate of the second NMOS transistor PD22, and the second contact plug C72. ) Corresponds to the source of the second NMOS transistor PD22.

제2 PMOS 트랜지스터(PU22)은 제3 활성 영역(ACT23)의 상부에 형성되는 제3 게이트 전극(GE23) 및 제3 활성 영역(ACT23)에서 제3 게이트 전극(GE23)의 양 옆에 형성된 제7 및 제8 콘택 플러그들(C91, C92)에 의해 정의된다. 여기서, 제7 콘택 플러그(C91)은 제2 PMOS 트랜지스터(PU22)의 소스에 대응되고, 제3 게이트 전극(GE23)은 제2 PMOS 트랜지스터(PU22)의 게이트에 대응되며, 제8 콘택 플러그(C92)은 제2 PMOS 트랜지스터(PU22)의 드레인에 대응된다. The second PMOS transistor PU22 has a third gate electrode GE23 formed on the third active region ACT23 and a seventh formed on both sides of the third gate electrode GE23 in the third active region ACT23. And eighth contact plugs C91 and C92. Here, the seventh contact plug C91 corresponds to the source of the second PMOS transistor PU22, the third gate electrode GE23 corresponds to the gate of the second PMOS transistor PU22, and the eighth contact plug C92. ) Corresponds to the drain of the second PMOS transistor PU22.

이때, 제1 NMOS 트랜지스터(PD21)와 제1 PMOS 트랜지스터(PU21)은 제2 게이트 전극(GE22)에 공통으로 연결되고, 제2 금속 배선(N22)에 의해 연결됨으로써 제1 인버터를 구성한다. 또한, 제2 NMOS 트랜지스터(PD22)와 제2 PMOS 트랜지스터(PU22)는 제3 게이트 전극(GE23)에 공통으로 연결되고, 제1 금속 배선(N21)에 의해 연결됨으로써 제2 인버터를 구성한다. 반도체 메모리 장치(3)에서 제1 및 제2 인버터는 래치를 구성함으로써, 데이터를 저장할 수 있다.In this case, the first NMOS transistor PD21 and the first PMOS transistor PU21 are commonly connected to the second gate electrode GE22 and connected by the second metal wire N22 to form a first inverter. In addition, the second NMOS transistor PD22 and the second PMOS transistor PU22 are commonly connected to the third gate electrode GE23 and connected by the first metal wire N21 to form a second inverter. In the semiconductor memory device 3, the first and second inverters may store data by configuring a latch.

제3 PMOS 트랜지스터(PG21)는 제2 활성 영역(ACT22)의 상부에 형성되는 제1 게이트 전극(GE21) 및 제2 활성 영역(ACT22)에서 제1 게이트 전극(GE21)의 양 옆에 형성된 제4 및 제5 콘택 플러그들(C81, C82)에 의해 정의된다. 여기서, 제4 및 제5 콘택 플러그들(C81, C82)은 제3 PMOS 트랜지스터(PG21)의 드레인 및 소스에 대응되고, 제1 게이트 전극(GE21)은 제3 PMOS 트랜지스터(PG21)의 게이트에 대응된다. 이때, 제4 콘택 플러그(C81)는 비트라인(BL)과 연결되고, 제1 게이트 전극(GE21) 상의 워드라인 콘택 플러그(C84)는 워드라인(WL)과 연결된다. 여기서, 제3 PMOS 트랜지스터(PG21)는 제1 패스 게이트 또는 제1 전달 게이트로서 동작할 수 있다.The third PMOS transistor PG21 is formed on the first gate electrode GE21 formed on the second active region ACT22 and the fourth gate electrode GE21 formed on both sides of the first gate electrode GE21 in the second active region ACT22. And fifth contact plugs C81 and C82. Here, the fourth and fifth contact plugs C81 and C82 correspond to the drain and the source of the third PMOS transistor PG21, and the first gate electrode GE21 corresponds to the gate of the third PMOS transistor PG21. do. In this case, the fourth contact plug C81 is connected to the bit line BL, and the word line contact plug C84 on the first gate electrode GE21 is connected to the word line WL. Here, the third PMOS transistor PG21 may operate as a first pass gate or a first transfer gate.

제4 PMOS 트랜지스터(PG22)는 제3 활성 영역(ACT23)의 상부에 형성되는 제4 게이트 전극(GE24) 및 제3 활성 영역(ACT23)에서 제4 게이트 전극(GE24)의 양 옆에 형성된 제8 및 제9 콘택 플러그들(C92, C93)에 의해 정의된다. 여기서, 제8 및 제9 콘택 플러그들(C92, C93)은 제4 PMOS 트랜지스터(PG22)의 소스 및 드레인에 대응되고, 제4 게이트 전극(GE24)은 제4 PMOS 트랜지스터(PG22)의 게이트에 대응된다. 이때, 제9 콘택 플러그(C93)은 비트라인바(BL')와 연결되고, 제4 게이트 전극(GE24) 상의 워드라인 콘택 플러그(C94)은 워드라인(WL)과 연결된다. 여기서, 제4 PMOS 트랜지스터(PG22)는 제2 패스 게이트 또는 제2 전달 게이트로서 동작할 수 있다.The fourth PMOS transistor PG22 is the fourth gate electrode GE24 formed on the third active region ACT23 and the eighth formed on both sides of the fourth gate electrode GE24 in the third active region ACT23. And ninth contact plugs C92 and C93. Here, the eighth and ninth contact plugs C92 and C93 correspond to the source and the drain of the fourth PMOS transistor PG22, and the fourth gate electrode GE24 corresponds to the gate of the fourth PMOS transistor PG22. do. In this case, the ninth contact plug C93 is connected to the bit line bar BL ', and the word line contact plug C94 on the fourth gate electrode GE24 is connected to the word line WL. Here, the fourth PMOS transistor PG22 may operate as the second pass gate or the second transfer gate.

본 실시예에 따른 반도체 메모리 장치(3)는 단일 활성 영역인 제1 활성 영역(ACT21)에 제1 및 제2 NMOS 트랜지스터들(PD21, PD22)을 일렬로 형성한다. 이에 따라, 제1 및 제2 NMOS 트랜지스터들(PD21, PD22) 각각에 대한 두 개의 활성 영역들을 별도로 형성하기 위하여 복잡한 패터닝 공정을 수행하는 대신에 단일 패터닝 공정으로 제1 활성 영역(ACT21)을 형성할 수 있으므로, 패터닝 공정이 간단해진다. 또한, 제1 및 제2 NMOS 트랜지스터들(PD21, PD22) 각각에 대한 두 개의 활성 영역들 대신에 단일 활성 영역을 형성함으로써, 두 개의 활성 영역들 사이에 소자 분리막을 형성하지 않아도 되므로, 반도체 메모리 장치(3)의 단위 셀에서 가로 방향의 길이가 감소됨으로써 전체적으로 소자의 집적도를 향상시킬 수 있다. The semiconductor memory device 3 according to the present exemplary embodiment forms the first and second NMOS transistors PD21 and PD22 in a line in the first active region ACT21 which is a single active region. Accordingly, instead of performing a complicated patterning process to separately form two active regions for each of the first and second NMOS transistors PD21 and PD22, the first active region ACT21 may be formed using a single patterning process. As a result, the patterning process is simplified. In addition, since a single active region is formed instead of two active regions for each of the first and second NMOS transistors PD21 and PD22, the device isolation layer does not need to be formed between the two active regions. In the unit cell of (3), the length in the horizontal direction is reduced, whereby the integration degree of the device can be improved as a whole.

또한, 본 실시예에 따른 반도체 메모리 장치(3)는 제1 활성 영역(ACT21)에 형성된 제1 및 제2 NMOS 트랜지스터들(PD21, PD22)은 접지 전극 라인(Vss)에 연결되는 제2 콘택 플러그(C72)를 공유한다. 이에 따라, 제1 및 제2 NMOS 트랜지스터들(PD21, PD22) 각각에 대해 접지 전극(Vss)을 인가하기 위한 두 개의 콘택 플러그들을 별도로 형성하지 않아도 되므로, 반도체 메모리 장치(3)의 단위 셀에서 세로 방향의 길이가 감소됨으로써 전체적으로 소자의 집적도를 향상시킬 수 있다.In the semiconductor memory device 3 according to the present exemplary embodiment, the second contact plugs of the first and second NMOS transistors PD21 and PD22 formed in the first active region ACT21 are connected to the ground electrode line Vss. Share (C72). Accordingly, two contact plugs for applying the ground electrode Vss to each of the first and second NMOS transistors PD21 and PD22 do not need to be separately formed, so that the vertical shape of the unit cell of the semiconductor memory device 3 is increased. By reducing the length of the direction, the overall degree of integration of the device can be improved.

나아가, 본 실시예에 따른 반도체 메모리 장치(3)는 제1 내지 제3 활성 영역들(ACT21, ACT22, ACT23)이 서로 평행하게 형성되고, 제2 활성 영역(ACT22)에서는 제1 NMOS 트랜지스터(PD21)에 대응되는 위치에 제1 PMOS 트랜지스터(PU21)가 배치되고, 제2 NMOS 트랜지스터(PD22)에 대응되는 위치에 제3 PMOS 트랜지스터(PG21)가 배치되며, 제3 활성 영역(ACT23)에서는 제1 NMOS 트랜지스터(PD21)에 대응되는 위치에 제4 PMOS 트랜지스터(PG22)가 배치되고, 제2 NMOS 트랜지스터(PD22)에 대응되는 위치에 제2 PMOS 트랜지스터(PU22)가 배치된다. 이와 같이, 반도체 메모리 장치(3)의 단위 셀에서 제1 및 제2 NMOS 트랜지스터들(PD21, PD22)을 중심으로 대칭되는 형태로 다른 트랜지스터들이 배치됨으로써, 반도체 메모리 장치(3)의 집적도를 더욱 향상시킬 수 있다. 또한, 반도체 메모리 장치(3)에서 복수의 단위 셀들이 배치될 때에도 바운더리 영역에 추가 영역이 요구되지 않는다.Furthermore, in the semiconductor memory device 3 according to the present embodiment, first to third active regions ACT21, ACT22, and ACT23 are formed in parallel with each other, and in the second active region ACT22, the first NMOS transistor PD21. ), The first PMOS transistor PU21 is disposed at a position corresponding to the second PMOS transistor PU21, and the third PMOS transistor PG21 is disposed at a position corresponding to the second NMOS transistor PD22, and the first PMOS transistor PU21 is disposed in the third active region ACT23. The fourth PMOS transistor PG22 is disposed at a position corresponding to the NMOS transistor PD21, and the second PMOS transistor PU22 is disposed at a position corresponding to the second NMOS transistor PD22. As described above, other transistors are disposed in a unit cell of the semiconductor memory device 3 in a symmetrical form with respect to the first and second NMOS transistors PD21 and PD22, thereby further improving the integration degree of the semiconductor memory device 3. You can. Further, even when a plurality of unit cells are arranged in the semiconductor memory device 3, no additional area is required in the boundary area.

상술한 바와 같이, 본 실시예에 따르면, 반도체 메모리 소자(3)에서 단일 활성 영역에 N채널 트랜지스터들을 형성하고, P채널 트랜지스터들 또는 다른 소자들은 N채널 트랜지스터들에 대해 대칭적으로 배치할 수 있다. 본 실시예에서, 반도체 메모리 장치(3)는 6개의 트랜지스터들을 포함하고 있으나, 다른 실시예에서, 반도체 메모리 장치(3)는 4개의 트랜지스터들 및 2개의 저항 소자를 포함할 수 있고, 또 다른 실시예에서, 반도체 메모리 장치(3)는 더 많은 수의 트랜지스터들을 포함할 수도 있으며, 또 다른 실시예에서, 반도체 메모리 장치(3)는 더 적은 수의 트랜지스터들을 포함할 수도 있다.As described above, according to the present embodiment, N-channel transistors may be formed in a single active region in the semiconductor memory device 3, and P-channel transistors or other elements may be symmetrically disposed with respect to the N-channel transistors. . In the present embodiment, the semiconductor memory device 3 includes six transistors, but in another embodiment, the semiconductor memory device 3 may include four transistors and two resistive elements, and another embodiment. In an example, the semiconductor memory device 3 may include a larger number of transistors, and in yet another embodiment, the semiconductor memory device 3 may include fewer transistors.

도 15는 도 11의 반도체 메모리 장치의 등가 회로를 나타내는 회로도이다.FIG. 15 is a circuit diagram illustrating an equivalent circuit of the semiconductor memory device of FIG. 11.

도 15를 참조하면, 반도체 메모리 장치(3)는 제1 N웰 영역(NW1)에 배치되는 제1 및 제3 PMOS 트랜지스터들(PU21, PG21), P웰 영역(PW)에 배치되는 제1 및 제2 NMOS 트랜지스터들(PD21, PD22) 및 제2 N웰 영역(NW2)에 배치되는 제2 및 제4 PMOS 트랜지스터들(PU22, PG22)을 포함한다. 이때, 제1 NMOS 트랜지스터(PD21) 및 제1 PMOS 트랜지스터(PU21)은 제1 인버터를 구성하고, 제2 NMOS 트랜지스터(PD22) 및 제2 PMOS 트랜지스터(PU22)은 제2 인버터를 구성한다.Referring to FIG. 15, the semiconductor memory device 3 may include first and third PMOS transistors PU21 and PG21 disposed in the first N well region NW1, and first and third portions disposed in the P well region PW. And second and fourth PMOS transistors PU22 and PG22 disposed in the second NMOS transistors PD21 and PD22 and the second N well region NW2. In this case, the first NMOS transistor PD21 and the first PMOS transistor PU21 constitute a first inverter, and the second NMOS transistor PD22 and the second PMOS transistor PU22 constitute a second inverter.

제3 PMOS 트랜지스터(PG21)는 워드라인(WL)에 인가되는 전압에 따라 온/오프되어, 비트라인(BL)을 제1 노드(N21)에 연결시킬 수 있다. 여기서, 제1 노드(N21)는 도 11에 도시된 제1 금속 배선(N21)에 대응된다. 구체적으로, 워드라인(WL)에 인가되는 전압이 논리 '0' 일 때에 제3 NMOS 트랜지스터(PG21)는 턴온되어, 비트라인(BL)을 제1 노드(N21)에 연결시킬 수 있다. 제1 노드(N21)는 제2 인버터의 입력 단자, 즉, 제2 NMOS 트랜지스터(PD22)의 게이트 및 제2 PMOS 트랜지스터(PU22)의 게이트에 연결되고, 또한, 제1 인버터의 출력 단자, 즉, 제1 NMOS 트랜지스터(PD21)의 드레인 및 제1 PMOS 트랜지스터(PU21)의 드레인에 연결된다.The third PMOS transistor PG21 may be turned on / off according to a voltage applied to the word line WL to connect the bit line BL to the first node N21. Here, the first node N21 corresponds to the first metal wire N21 illustrated in FIG. 11. In detail, when the voltage applied to the word line WL is logic '0', the third NMOS transistor PG21 may be turned on to connect the bit line BL to the first node N21. The first node N21 is connected to the input terminal of the second inverter, that is, the gate of the second NMOS transistor PD22 and the gate of the second PMOS transistor PU22, and also the output terminal of the first inverter, that is, The drain of the first NMOS transistor PD21 and the drain of the first PMOS transistor PU21 are connected to each other.

제4 NMOS 트랜지스터(PG22)는 워드라인(WL)에 인가되는 전압에 따라 온/오프되어, 비트라인바(BL')를 제2 노드(N22)에 연결시킬 수 있다. 여기서, 제2 노드(N22)는 도 11에 도시된 제2 금속 배선(N22)에 대응된다. 구체적으로, 워드라인(WL)에 인가되는 전압이 논리 '1' 일 때에 제4 NMOS 트랜지스터(PG22)는 턴온되어, 비트라인바(BL')를 제2 노드(22)에 연결시킬 수 있다. 제2 노드(N22)는 제1 인버터의 입력 단자, 즉, 제1 NMOS 트랜지스터(PD21)의 게이트 및 제1 PMOS 트랜지스터(PU21)의 게이트에 연결되고, 또한, 제2 인버터의 출력 단자, 즉, 제2 NMOS 트랜지스터(PD22)의 드레인 및 제2 PMOS 트랜지스터(PU22)의 드레인에 연결된다.The fourth NMOS transistor PG22 may be turned on / off according to a voltage applied to the word line WL to connect the bit line bar BL ′ to the second node N22. Here, the second node N22 corresponds to the second metal wire N22 shown in FIG. 11. In detail, when the voltage applied to the word line WL is logic '1', the fourth NMOS transistor PG22 may be turned on to connect the bit line bar BL 'to the second node 22. The second node N22 is connected to the input terminal of the first inverter, that is, the gate of the first NMOS transistor PD21 and the gate of the first PMOS transistor PU21, and also the output terminal of the second inverter, that is, The drain of the second NMOS transistor PD22 and the drain of the second PMOS transistor PU22 are connected to each other.

도 16은 도 11의 반도체 메모리 장치의 III-III' 선에 따른 단면도를 나타낸다.FIG. 16 is a cross-sectional view taken along line III-III 'of the semiconductor memory device of FIG.

도 16을 참조하면, 반도체 메모리 장치(3)는 P웰 영역(PW) 및 제1 및 제2 N웰 영역들(NW1, NW2)을 가지는 기판(30) 상에 형성된다. 여기서, 기판(30)은 도 6을 참조하여 상술된 기판(10)과 실질적으로 동일하게 구현될 수 있는바, 이에 대한 상세한 설명은 생략하기로 한다.Referring to FIG. 16, a semiconductor memory device 3 is formed on a substrate 30 having a P well region PW and first and second N well regions NW1 and NW2. Here, the substrate 30 may be substantially the same as the substrate 10 described above with reference to FIG. 6, and a detailed description thereof will be omitted.

P웰 영역(PW)은 기판(30)에 P형 이온을 주입함으로써 형성되고, 제1 및 제2 N웰 영역들(NW1, NW2)은 기판(30)에 N형 이온을 주입함으로써 형성될 수 있다. P웰 영역(PW) 및 제1 및 제2 N웰 영역들(NW1, NW2)에는, 소자 분리막(31)에 의해 한정되는 제1 내지 제3 활성 영역들(ACT21, ACT22, ACT23)이 각각 배치될 수 있다. 여기서, 소자 분리막(31)은 STI일 수 있다. 제1 내지 제3 활성 영역들(ACT21, ACT22, ACT23) 상에는 실리사이드층(32)이 형성될 수 있다.The P well region PW may be formed by implanting P-type ions into the substrate 30, and the first and second N well regions NW1 and NW2 may be formed by implanting N-type ions into the substrate 30. have. In the P well region PW and the first and second N well regions NW1 and NW2, first to third active regions ACT21, ACT22, and ACT23 defined by the device isolation layer 31 are disposed. Can be. Here, the device isolation layer 31 may be STI. The silicide layer 32 may be formed on the first to third active regions ACT21, ACT22, and ACT23.

기판(30)의 상부에는 제1 절연층(33)이 배치되고, 제1 절연층(33)에는 제5 콘택 플러그(C82), 제2 콘택 플러그(C72) 및 제8 콘택 플러그(C92)가 배치된다. 이때, 제5 콘택 플러그(C82)는 제2 활성 영역(ACT22)에 연결되고, 제2 콘택 플러그(C72)는 제1 활성 영역(ACT21)에 연결되며, 제8 콘택 플러그(C92)는 제3 활성 영역(ACT23)에 각각 연결된다. 제1 절연층(33)의 상부에는 제2 절연층(34)이 배치되고, 제2 절연층(34)에는 제1 및 제2 금속 배선들(N21, N22) 및 제3 금속 배선(N23)이 배치된다. 여기서, 제3 금속 배선(N23)은 접지 전극 라인(Vss)을 제1 활성 영역(ACT21)에 연결시키기 위한 배선이다. The first insulating layer 33 is disposed on the substrate 30, and the fifth contact plug C82, the second contact plug C72, and the eighth contact plug C92 are disposed on the first insulating layer 33. Is placed. In this case, the fifth contact plug C82 is connected to the second active region ACT22, the second contact plug C72 is connected to the first active region ACT21, and the eighth contact plug C92 is the third Respectively connected to the active region ACT23. The second insulating layer 34 is disposed on the first insulating layer 33, and the first and second metal wires N21 and N22 and the third metal wire N23 are disposed on the second insulating layer 34. Is placed. Here, the third metal wire N23 is a wire for connecting the ground electrode line Vss to the first active region ACT21.

제2 절연층(34)의 상부에는 제3 절연층(35)이 배치되고, 제3 절연층(35)에는 비아 플러그(V)가 배치된다. 제3 절연층(35)의 상부에는 제4 절연층(36)이 배치되고, 제4 절연층(36)에는 한 쌍의 비트라인들(BL, BL')과 접지 전극 라인(Vss)이 배치된다. 제4 절연층(36)의 상부에는 제5 절연층(37)이 배치되고, 제5 절연층(37)의 상부에는 워드라인(WL)이 배치된다. 여기서, 제1 내지 제5 절연층들(33, 34, 35, 36, 37)은 도 6을 참조하여 상술된 제1 내지 제5 절연층들(13, 14, 15, 16, 17)과 실질적으로 동일하게 구현될 수 있는바, 이에 대한 상세한 설명은 생략하기로 한다.The third insulating layer 35 is disposed on the second insulating layer 34, and the via plug V is disposed on the third insulating layer 35. A fourth insulating layer 36 is disposed on the third insulating layer 35, and a pair of bit lines BL and BL ′ and a ground electrode line Vss are disposed on the fourth insulating layer 36. do. The fifth insulating layer 37 is disposed on the fourth insulating layer 36, and the word line WL is disposed on the fifth insulating layer 37. Here, the first to fifth insulating layers 33, 34, 35, 36, and 37 are substantially the same as the first to fifth insulating layers 13, 14, 15, 16, and 17 described above with reference to FIG. 6. As can be implemented the same as, a detailed description thereof will be omitted.

도 17은 도 11의 반도체 메모리 장치의 IV-IV' 선에 따른 단면도를 나타낸다.17 is a cross-sectional view taken along line IV-IV 'of the semiconductor memory device of FIG.

도 17을 참조하면, 반도체 메모리 장치(3)는 P웰 영역(PW)을 가지는 기판(30) 상에 형성된다. 이때, P웰 영역(PW)은 기판(30)에 형성되는 소자 분리막(31)에 의해 정의된다.Referring to FIG. 17, a semiconductor memory device 3 is formed on a substrate 30 having a P well region PW. In this case, the P well region PW is defined by the device isolation layer 31 formed on the substrate 30.

P웰 영역(PW) 상에는 제1 및 제2 게이트 스택들(GS1, GS2)이 배치된다. 제1 및 제2 게이트 스택들(GS1, GS2)은 게이트 절연막(331), 게이트 전극층(GE) 및 캡핑막(332)을 포함할 수 있다. 구체적으로, 제1 및 제2 게이트 스택들(GS1, GS2)은 P웰 영역(PW) 상에 순차적으로 게이트 절연막(331), 게이트 전극층(GE) 및 캡핑막(332)을 형성한 후, 이를 패터닝함으로써 형성될 수 있다. 제1 및 제2 게이트 스택들(GS1, GS2)의 측벽에는 스페이서(333)가 배치된다. 여기서, 게이트 절연막(331), 캡핑막(332) 및 스페이서(333)는 도 7을 참조하여 상술된 게이트 절연막(131), 캡핑막(132) 및 스페이서(133)과 실질적으로 동일하게 구현될 수 있는바, 이에 대한 상세한 설명은 생략하기로 한다.First and second gate stacks GS1 and GS2 are disposed on the P well region PW. The first and second gate stacks GS1 and GS2 may include a gate insulating layer 331, a gate electrode layer GE, and a capping layer 332. Specifically, the first and second gate stacks GS1 and GS2 form the gate insulating layer 331, the gate electrode layer GE, and the capping layer 332 sequentially on the P well region PW. It can be formed by patterning. Spacers 333 are disposed on sidewalls of the first and second gate stacks GS1 and GS2. The gate insulating layer 331, the capping layer 332, and the spacer 333 may be substantially the same as the gate insulating layer 131, the capping layer 132, and the spacer 133 described with reference to FIG. 7. As such, detailed description thereof will be omitted.

제1 및 제2 게이트 스택들(GS1, GS2)의 상부에는 제1 절연층(33)이 배치되고, 제1 절연층(33)에는 제1 내지 제3 콘택 플러그들(C71, C72, C73)이 배치된다. 이때, 복수의 콘택 플러그들(C71, C72, C73)은 소스 및 드레인 영역(311)에 각각 연결된다. 도시되지는 않았으나, 소스 및 드레인 영역(311)의 상부에는 실리사이드층이 형성될 수 있다.The first insulating layer 33 is disposed on the first and second gate stacks GS1 and GS2, and the first to third contact plugs C71, C72, and C73 are disposed on the first insulating layer 33. Is placed. In this case, the plurality of contact plugs C71, C72, and C73 are connected to the source and drain regions 311, respectively. Although not shown, a silicide layer may be formed on the source and drain regions 311.

제1 절연층(33)의 상부에는 제2 절연층(34)이 배치되고, 제2 절연층(34)에는 제1 및 제2 금속 배선들(N21, N22) 및 제3 금속 배선(N23)이 배치된다. 제2 절연층(34)의 상부에는 제3 절연층(35)이 배치되고, 제3 절연층(35)에는 비아 플러그(V)가 배치된다. 비아 플러그(V)의 상부에는 접지 전극 라인(Vss)이 배치된다.The second insulating layer 34 is disposed on the first insulating layer 33, and the first and second metal wires N21 and N22 and the third metal wire N23 are disposed on the second insulating layer 34. Is placed. The third insulating layer 35 is disposed on the second insulating layer 34, and the via plug V is disposed on the third insulating layer 35. The ground electrode line Vss is disposed on the via plug V.

도 18a 내지 18g는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 제조 방법을 나타내는 단면도들이다.18A to 18G are cross-sectional views illustrating a method of manufacturing a semiconductor memory device in accordance with another embodiment of the present invention.

도 18a를 참조하면, 기판(30)은 NMOS 트랜지스터들이 형성될 P웰 영역(PW) 및 PMOS 트랜지스터들이 형성될 제1 및 제2 N웰 영역들(NW1, NW2)을 포함한다. P웰 영역(PW)에는 제1 활성 영역(ACT21)이 형성되고, 제1 및 제2 N웰 영역들(NW1, NW2)에는 제2 및 제3 활성 영역들(ACT22, ACT22)이 형성되는데, 제1 내지 제3 활성 영역들(ACT21, ACT22, ACT23)은 STI와 같은 소자 분리막(31)에 의해 한정될 수 있다. Referring to FIG. 18A, the substrate 30 includes a P well region PW in which NMOS transistors are to be formed, and first and second N well regions NW1 and NW2 in which PMOS transistors are to be formed. The first active region ACT21 is formed in the P well region PW, and the second and third active regions ACT22 and ACT22 are formed in the first and second N well regions NW1 and NW2. The first to third active regions ACT21, ACT22, and ACT23 may be defined by the device isolation layer 31 such as STI.

도 18b를 참조하면, 제1 내지 제3 활성 영역들(ACT21, ACT22, ACT23) 상에는 실리사이드막(22)이 형성된다. 구체적으로, 기판(30) 상에 금속층(미도시)을 형성하고, 금속층이 형성된 기판(30)에 대해 열처리를 수행함으로써, 제1 내지 제3 활성 영역들(ACT21, ACT22, ACT23) 상에 실리사이드막(32)을 형성할 수 있다. 이와 같이, 실리사이드막(32)을 형성함으로써, 제1 내지 제3 활성 영역들(ACT21, ACT22, ACT23)과 이후에 형성될 콘택 플러그들 사이의 콘택 저항을 낮출 수 있다.Referring to FIG. 18B, the silicide layer 22 is formed on the first to third active regions ACT21, ACT22, and ACT23. Specifically, a silicide is formed on the first to third active regions ACT21, ACT22, and ACT23 by forming a metal layer (not shown) on the substrate 30 and performing heat treatment on the substrate 30 on which the metal layer is formed. The film 32 can be formed. As such, by forming the silicide layer 32, the contact resistance between the first to third active regions ACT21, ACT22, and ACT23 and the contact plugs to be formed later may be lowered.

도 18c를 참조하면, 기판(30)의 상부에 제1 절연층(33)을 형성한다. 이어서, 제1 절연층(33) 상에　포토리소그래피　공정에　의해　복수의　제1 콘택홀들(미도시)이　형성될　영역을　노출시키는　마스크막을　형성한다．　이어서,　건식　식각　공정을　이용하여　제1　절연층(33) 상에　제1　콘택홀들을　형성하고，　제1 콘택홀들을 금속 물질로 매립함으로써 제5, 제2 및 제8　콘택 플러그들(C82, C72, C92)을 형성한다.　　여기서，제5, 제2 및 제8　콘택 플러그들(C82, C72, C92)은 도 8c를 참조하여 상술된 제5, 제2 및 제8　콘택 플러그들(C22, C12, C32)과 실질적으로 동일하게 구현될 수 있는바, 이에 대한 상세한 설명은 생략하기로 한다.Referring to FIG. 18C, a first insulating layer 33 is formed on the substrate 30. Subsequently, a mask film is formed on the first insulating layer 33 to expose a region where a plurality of first contact holes (not shown) are to be formed by a photolithography process. Subsequently, first dry contact holes are formed on the first insulating layer 33 using a dry etching process, and the first, second, and eighth contact plugs C82 and C72 are embedded by filling the first contact holes with a metal material. , C92). Here, the fifth, second and eighth contact plugs C82, C72, and C92 are substantially the same as the fifth, second, and eighth contact plugs C22, C12, and C32 described above with reference to FIG. 8C. It may be implemented to, so a detailed description thereof will be omitted.

도 18d를 참조하면, 제1 절연층(33)의 상부에 제2 절연층(34)을 형성한다. 이어서, 제2 절연층(34) 내에 복수의 제2 콘택홀들을 형성하고, 복수의 제2 콘택홀들을 금속 물질로 매립함으로써 제1 및 제2 금속 배선들(N21, N22) 및 제3 금속 배선(N23)을 형성할 수 있다.Referring to FIG. 18D, a second insulating layer 34 is formed on the first insulating layer 33. Subsequently, a plurality of second contact holes are formed in the second insulating layer 34, and the plurality of second contact holes are filled with a metal material to form the first and second metal wires N21 and N22 and the third metal wire. (N23) can be formed.

도 18e를 참조하면, 제2 절연층(34)의 상부에 제3 절연층(35)을 형성한다. 이어서, 제3 절연층(35) 내에 제3 콘택홀을 형성하고, 제3 콘택홀을 금속 물질로 매립함으로써 비아 플러그(V)를 형성할 수 있다. 여기서，비아 플러그(V)는 도 8e를 참조하여 상술된 비아 플러그(V)와 실질적으로 동일하게 구현될 수 있는바, 이에 대한 상세한 설명은 생략하기로 한다.Referring to FIG. 18E, a third insulating layer 35 is formed on the second insulating layer 34. Next, the via plug V may be formed by forming a third contact hole in the third insulating layer 35 and filling the third contact hole with a metal material. Here, the via plug V may be implemented substantially the same as the via plug V described above with reference to FIG. 8E, and a detailed description thereof will be omitted.

도 18f를 참조하면, 제3 절연층(35)의 상부에 제4 절연층(36)을 형성한다. 이어서, 제4 절연층(36) 내에 복수의 제5 콘택홀들을 형성하고, 복수의 제5 콘택홀들을 금속 물질로 매립함으로써 비트라인(BL), 접지 전극 라인(Vss) 및 비트라인바(BL')를 형성할 수 있다. 다른 실시예에서는, 비트라인(BL) 및 비트라인바(BL')를 접지 전극 라인(Vss)과 다른 층에 형성할 수 있다. 또 다른 실시예에서는, 비트라인(BL), 비트라인바(BL') 및 접지 전극 라인(Vss)을 제1 내지 제3 금속 배선들(N21, N22, N23)의 아래 층에 형성할 수도 있다.Referring to FIG. 18F, a fourth insulating layer 36 is formed on the third insulating layer 35. Subsequently, a plurality of fifth contact holes are formed in the fourth insulating layer 36 and the plurality of fifth contact holes are filled with a metal material, thereby forming the bit line BL, the ground electrode line Vss, and the bit line bar BL. ') Can be formed. In another embodiment, the bit line BL and the bit line bar BL 'may be formed on a layer different from the ground electrode line Vss. In another embodiment, the bit line BL, the bit line bar BL ', and the ground electrode line Vss may be formed on the lower layer of the first to third metal wires N21, N22, and N23. .

도 18g를 참조하면, 제4 절연층(36)의 상부에 제5 절연층(37) 및 워드라인(WL)을 순차적으로 형성한다. 다른 실시예에서, 워드라인(WL)은 비트라인(BL), 비트라인바(BL')의 아래 층에 형성할 수 있다. 또 다른 실시예에서, 워드라인(WL)은 제1 내지 제3 금속 배선들(N21, N22, N23)의 아래 층에 형성할 수도 있다.Referring to FIG. 18G, the fifth insulating layer 37 and the word line WL are sequentially formed on the fourth insulating layer 36. In another embodiment, the word line WL may be formed in the lower layer of the bit line BL and the bit line bar BL '. In another embodiment, the word line WL may be formed on a lower layer of the first to third metal wires N21, N22, and N23.

도 19는 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치를 나타내는 레이아웃이다.19 is a layout illustrating a semiconductor memory device according to still another embodiment of the present invention.

도 19를 참조하면, 반도체 메모리 장치(4)는 제1 P웰 영역(PW1) 및 제1 P웰 영역(PW1)의 양 옆에 형성되는 제1 및 제2 N웰 영역들(NW1, NW2), 제2 P웰 영역(PW2) 및 제2 P웰 영역(PW2)의 양 옆에 형성되는 제2 및 제3 N웰 영역들(NW2, NW3)을 갖는 기판 상에 형성되는 두 개의 SRAM 셀들을 포함하여 2 비트로 동작할 수 있다.Referring to FIG. 19, the semiconductor memory device 4 may include first and second N well regions NW1 and NW2 formed on both sides of the first P well region PW1 and the first P well region PW1. And two SRAM cells formed on a substrate having second and third N well regions NW2 and NW3 formed on both sides of the second P well region PW2 and the second P well region PW2. It can operate with 2 bits.

제1 및 제2 P웰 영역들(PW1, PW2)은, 예를 들어, 이온 주입 공정에 의해 기판 상에 형성되는 P형 웰이 배치되는 영역들로서, 제1 및 제2 P웰 영역들(PW1, PW2)에는 소자 분리막에 의해 정의되는 제1 및 제4 활성 영역들(ACT21, ACT24)이 각각 배치된다. 본 실시예에서, 제1 및 제4 활성 영역들(ACT21, ACT24)은, 세로 방향으로 긴 형태를 가지는 바 타입의 단일 활성 영역들일 수 있다.The first and second P well regions PW1 and PW2 are regions in which a P-type well formed on a substrate is disposed, for example, by an ion implantation process, and the first and second P well regions PW1. In the PW2, the first and fourth active regions ACT21 and ACT24 defined by the device isolation layer are disposed. In the present embodiment, the first and fourth active regions ACT21 and ACT24 may be single active regions of a bar type having a longitudinal shape.

이때, 제1 활성 영역(ACT21)에 N+형 불순물들을 도핑함으로써 N형 확산 영역이 형성될 수 있고, 또한, 콘택 플러그들(C71, C72, C73)이 형성될 수 있다. 제1 활성 영역(ACT21)에는 두 개의 풀다운 소자들이 일렬로 형성될 수 있는데, 본 실시예에서, 두 개의 풀다운 소자들은 제1 및 제2 NMOS 트랜지스터들(PD21, PD22)일 수 있다. 또한, 제4 활성 영역(ACT24)에 N+ 불순물들을 도핑함으로써 N형 확산 영역이 형성될 수 있고, 또한, 콘택 플러그들(C101, C102, C103)이 형성될 수 있다. 제4 활성 영역(ACT24)에는 두 개의 풀다운 소자들이 일렬로 형성될 수 있는데, 본 실시예에서, 두 개의 풀다운 소자들은 제3 및 제4 NMOS 트랜지스터들(PD23, PD24)일 수 있다.　In this case, an N-type diffusion region may be formed by doping N + -type impurities in the first active region ACT21, and contact plugs C71, C72, and C73 may be formed. Two pull-down devices may be formed in a line in the first active region ACT21. In the present embodiment, the two pull-down devices may be the first and second NMOS transistors PD21 and PD22. In addition, an N-type diffusion region may be formed by doping N + impurities in the fourth active region ACT24, and contact plugs C101, C102, and C103 may be formed. Two pull-down devices may be formed in a line in the fourth active region ACT24. In the present embodiment, the two pull-down devices may be the third and fourth NMOS transistors PD23 and PD24.

제1 N웰 영역(NW1)은, 예를 들어, 이온 주입 공정에 의해 기판 상에 형성되는 N형 웰이 배치되는 영역으로서, 제1 N웰 영역(NW1)에는 소자 분리막에 의해 정의되는 제2 활성 영역(ACT22)이 배치된다. 본 실시예에서, 제2 활성 영역(ACT22)은 제1 및　제4　활성 영역들(ACT21，ACT24)에 평행한 방향으로 신장되는 형태를 가지는 단일 활성 영역일 수 있다. The first N well region NW1 is a region in which an N-type well formed on a substrate is disposed, for example, by an ion implantation process, and the second N well region NW1 is defined by a device isolation film in the first N well region NW1. The active area ACT22 is disposed. In the present embodiment, the second active region ACT22 may be a single active region having a form extending in a direction parallel to the first and fourth fourth active regions ACT21 and ACT24.

이때, 제2 활성 영역(ACT22)에 P+형 불순물들을 도핑함으로써 P형 확산 영역이 형성될 수 있고, 또한, 콘택 플러그들(C81, C82, C83)이　형성될 수 있다. 제2 활성 영역(ACT22)에는 하나의　풀업 소자들과 하나의　액세스 소자들이 형성될 수 있는데, 본 실시예에서, 풀업 소자는 제1 PMOS 트랜지스터(PU21)이고, 액세스 소자는 제3 PMOS 트랜지스터(PG21)일 수 있다．In this case, the P-type diffusion region may be formed by doping the P + type impurities in the second active region ACT22, and the contact plugs C81, C82, and C83 may be formed. In the second active region ACT22, one pull-up device and one access device may be formed. In this embodiment, the pull-up device is the first PMOS transistor PU21 and the access device is the third PMOS transistor PG21. ).

제2 N웰 영역(NW2)은, 예를 들어, 이온 주입 공정에 의해 기판 상에 형성되는 N형 웰이 배치되는 영역으로서, 제2 N웰 영역(NW2)에는 소자 분리막에 의해 정의되는 제3 및 제5 활성 영역들(ACT23, ACT25)이 배치된다. 본 실시예에서, 제3 및 제5 활성 영역들(ACT23, ACT25)은 제1 및　제4 활성 영역들(ACT21，　ACT24)에 평행한 방향으로 신장되는 형태를 가지는 단일 활성 영역일 수 있다. The second N well region NW2 is a region in which an N-type well formed on a substrate is disposed, for example, by an ion implantation process, and a third N well region NW2 is defined by an element isolation film in the second N well region NW2. And fifth active regions ACT23 and ACT25 are disposed. In the present embodiment, the third and fifth active regions ACT23 and ACT25 may be a single active region having a form extending in a direction parallel to the first and fourth active regions ACT21 and ACT24.

이때, 제3 활성 영역(ACT23)에　P+형 불순물들을 도핑함으로써　P형 확산 영역이 형성될 수 있고, 또한,　복수의 콘택 플러그들(C91, C92, C93)이 형성될 수 있다. 제3 활성 영역(ACT23)에는 하나의 풀업 소자와 하나의 액세스 소자가 형성될 수 있는데, 본 실시예에서, 풀업 소자는 제2　PMOS 트랜지스터(PU22)이고, 액세스 소자는 제4　PMOS 트랜지스터(PG22)일 수 있다. In this case, the P-type diffusion region may be formed by doping the P-type impurities in the third active region ACT23, and the plurality of contact plugs C91, C92, and C93 may be formed. One pull-up element and one access element may be formed in the third active region ACT23. In this embodiment, the pull-up element is the second PMOS transistor PU22 and the access element is the fourth PMOS transistor PG22. Can be.

또한, 제5 활성 영역(ACT25)에　P+형 불순물들을 도핑함으로써　P형 확산 영역이 형성될 수 있고, 또한,　복수의 콘택 플러그들(C111, C112, C113)이 형성될 수 있다. 제5 활성 영역(ACT25)에는 하나의 풀업 소자와 하나의 액세스 소자가 형성될 수 있는데, 본 실시예에서, 풀업 소자는 제5　PMOS 트랜지스터(PU23)이고, 액세스 소자는 제7　PMOS 트랜지스터(PG23)일 수 있다.In addition, the P type diffusion region may be formed by doping the P active type impurities in the fifth active region ACT25, and a plurality of contact plugs C111, C112, and C113 may be formed. One pull-up element and one access element may be formed in the fifth active region ACT25. In this embodiment, the pull-up element is the fifth PMOS transistor PU23 and the access element is the seventh PMOS transistor PG23. Can be.

제3 N웰 영역(NM3)은, 예를 들어, 이온 주입 공정에 의해 기판 상에 형성되는 N형 웰이 배치되는 영역으로서, 제3 N웰 영역(NW3)에는 소자 분리막에 의해 정의되는 제6 활성 영역(ACT26)이 배치된다. 본 실시예에서, 제6 활성 영역(ACT26)은 제1 및　제4 활성 영역들(ACT21，　ACT24)에 평행한 방향으로 신장되는 형태를 가지는 단일 활성 영역일 수 있다.The third N well region NM3 is a region in which an N-type well formed on a substrate is disposed, for example, by an ion implantation process, and is defined in the third N well region NW3 by a device isolation film. The active area ACT26 is disposed. In the present exemplary embodiment, the sixth active region ACT26 may be a single active region extending in a direction parallel to the first and fourth active regions ACT21 and ACT24.

이때, 제6 활성 영역(ACT26)에　P+형 불순물들을 도핑함으로써　P형 확산 영역이 형성될 수 있고, 또한,　복수의 콘택 플러그들(C121, C122, C123)이 형성될 수 있다. 제6 활성 영역(ACT26)에는 하나의 풀업 소자와 하나의 액세스 소자가 형성될 수 있는데, 본 실시예에서, 풀업 소자는 제6　PMOS 트랜지스터(PU24)이고, 액세스 소자는 제8　PMOS 트랜지스터(PG24)일 수 있다. In this case, the P-type diffusion region may be formed by doping the P-type impurities in the sixth active region ACT26, and the plurality of contact plugs C121, C122, and C123 may be formed. One pull-up element and one access element may be formed in the sixth active region ACT26. In this embodiment, the pull-up element is the sixth PMOS transistor PU24 and the access element is the eighth PMOS transistor PG24. Can be.

본 실시예에 따르면, 인접한 P웰 영역과 N웰 영역의 너비가 실질적으로 유사할 수 있는데, 구체적으로, 제1 P웰 영역(PW1), 제2 N웰 영역(NW2) 및 제2 P웰 영역(PW2)의 너비는 실질적으로 유사할 수 있다. 이에 따라, 반도체 메모리 장치(3)의 제조 공정 중 웰 영역들을 형성하기 위한 패터닝 공정이 더욱 용이하게 수행될 수 있다.According to the present embodiment, the widths of the adjacent P well region and the N well region may be substantially similar. Specifically, the first P well region PW1, the second N well region NW2, and the second P well region may be substantially similar. The width of PW2 may be substantially similar. Accordingly, a patterning process for forming well regions during the manufacturing process of the semiconductor memory device 3 may be performed more easily.

또한, 본 실시예에 따르면, 제1 및 제3 활성 영역들(ACT21, ACT23) 및 제 5 및 제4 활성 영역들(ACT25, ACT24)은 서로 대칭적인 구조를 가질 수 있다. 이에 따라, 반도체 메모리 장치(3)의 제조 공정 중, 활성 영역들을 형성하기 위한 포토 공정이 더욱 용이하게 수행될 수 있다.In addition, according to the present embodiment, the first and third active regions ACT21 and ACT23 and the fifth and fourth active regions ACT25 and ACT24 may have symmetrical structures. Accordingly, during the manufacturing process of the semiconductor memory device 3, the photo process for forming the active regions can be performed more easily.

제1 내지 제6 활성 영역들(ACT21, ACT22, ACT23，ACT24, ACT25, ACT26)이 배치된 기판의 상부에는, 제1 내지 제7 게이트 전극들(GE21, GE22, GE23, GE24，GE25，GE26，GE27)이 형성된다. 구체적으로, 제1 게이트 전극(GE21)은 제2 활성 영역(ACT22)을 가로지르는 방향으로 형성되고, 제2 게이트 전극(GE22)은 제1 및 제2 활성 영역들(ACT21, ACT22)을 가로지르는 방향으로 형성되며, 제3 게이트 전극(GE23)은 제1 및 제3 활성 영역들(ACT21, ACT23)을 가로지르는 방향으로 형성되고, 제4 게이트 전극(GE24)은 제3 및 제5 활성 영역들(ACT23, ACT25)을 가로지르는 방향으로 형성된다. 또한, 제5 게이트 전극(GE25)은 제4 및 제5 활성 영역들(ACT24, ACT25)을 가로지르는 방향으로 형성되고, 제6 게이트 전극(GE26)은 제4 및 제6 활성 영역들(ACT24, ACT26)을 가로지르는 방향으로 형성되며, 제7 게이트 전극(GE27)은 제6 활성 영역(ACT26)을 가로지르는 방향으로 형성된다. 이때, 제1, 제4 및 제7 게이트 전극들(GE21, GE24, GE27)의 상부에는 각각 워드라인 콘택 플러그들(C84, C94, C124)이 형성되고, 제2, 제3, 제5 및 제6 게이트 전극들(GE22, GE23, GE25, GE26)의 상부에는 각각 배선 콘택 플러그들(C75, C74, C105, C104)이 형성된다.First to seventh gate electrodes GE21, GE22, GE23, GE24, GE25, GE26, on the substrate on which the first to sixth active regions ACT21, ACT22, ACT23, ACT24, ACT25, and ACT26 are disposed. GE27) is formed. In detail, the first gate electrode GE21 is formed in a direction crossing the second active region ACT22, and the second gate electrode GE22 crosses the first and second active regions ACT21 and ACT22. The third gate electrode GE23 is formed in a direction crossing the first and third active regions ACT21 and ACT23, and the fourth gate electrode GE24 is formed in the third and fifth active regions. It is formed in the direction crossing (ACT23, ACT25). In addition, the fifth gate electrode GE25 is formed in a direction crossing the fourth and fifth active regions ACT24 and ACT25, and the sixth gate electrode GE26 is formed in the fourth and sixth active regions ACT24, The seventh gate electrode GE27 is formed in a direction crossing the ACT26, and the seventh gate electrode GE27 is formed in a direction crossing the sixth active region ACT26. In this case, word line contact plugs C84, C94, and C124 are formed on the first, fourth, and seventh gate electrodes GE21, GE24, and GE27, respectively. Wiring contact plugs C75, C74, C105, and C104 are formed on the six gate electrodes GE22, GE23, GE25, and GE26, respectively.

제1 내지 제7 게이트 전극들(GE21, GE22, GE23, GE24，GE25，GE26，GE27)이 형성된 기판의 상부에는, 제1 내지 제4 금속 배선들(N21, N22, N23, N24)이 형성된다. 이때, 제1 금속 배선(N21)은 제1 활성 영역(ACT21)에 형성된 콘택 플러그(C73), 제2 활성 영역(ACT22)에 형성된 콘택 플러그(C82) 및 제3 게이트 전극(GE23)에 형성된 배선 콘택 플러그(C74)를 연결시킨다. 또한, 제2 금속 배선(N22)은 제1 활성 영역(ACT21)에 형성된 콘택 플러그(C71), 제3 활성 영역(ACT23)에 형성된 콘택 플러그(C92) 및 제2 게이트 전극(GE22)에 형성된 배선 콘택 플러그(C75)를 연결시킨다. 또한, 제3 금속 배선(N23)은 제4 활성 영역(ACT24)에 형성된 콘택 플러그(C101), 제5 활성 영역(ACT25)에 형성된 콘택 플러그(C112) 및 제6 게이트 전극(GE26)에 형성된 배선 콘택 플러그(C104)를 연결시킨다. 또한, 제4 금속 배선(N24)은 제4 활성 영역(ACT24)에 형성된 콘택 플러그(C103), 제6 활성 영역(ACT26)에 형성된 콘택 플러그(C122) 및 제5 게이트 전극(GE25)에 형성된 배선 콘택 플러그(C105)를 연결시킨다. First to fourth metal wires N21, N22, N23, and N24 are formed on the substrate on which the first to seventh gate electrodes GE21, GE22, GE23, GE24, GE25, GE26, and GE27 are formed. . In this case, the first metal wire N21 is formed in the contact plug C73 formed in the first active region ACT21, the contact plug C82 formed in the second active region ACT22, and the wiring formed in the third gate electrode GE23. Connect the contact plug (C74). In addition, the second metal wire N22 includes a contact plug C71 formed in the first active region ACT21, a contact plug C92 formed in the third active region ACT23, and a wiring formed in the second gate electrode GE22. Connect the contact plug (C75). In addition, the third metal wiring N23 is formed in the contact plug C101 formed in the fourth active region ACT24, the contact plug C112 formed in the fifth active region ACT25, and the wiring formed in the sixth gate electrode GE26. The contact plug C104 is connected. In addition, the fourth metal wire N24 includes the contact plug C103 formed in the fourth active region ACT24, the contact plug C122 formed in the sixth active region ACT26, and the wiring formed in the fifth gate electrode GE25. The contact plug C105 is connected.

본 실시예에 따르면, 반도체 메모리 장치(4)에서 제1 PMOS 트랜지스터(PU21), 제1 NMOS 트랜지스터(PD21), 제4 PMOS 트랜지스터(PG22), 제7 PMOS 트랜지스터(PG23), 제4 NMOS 트랜지스터(PD24) 및 제6 PMOS 트랜지스터(PU24)를 가로 방향으로 일렬로 배치하고, 제3 PMOS 트랜지스터(PG21), 제2 NMOS 트랜지스터(PD22), 제2 PMOS 트랜지스터(PU22), 제5 PMOS 트랜지스터(PU23), 제3 NMOS 트랜지스터(PD23) 및 제8 PMOS 트랜지스터(PG24)를 가로 방향으로 일렬로 배치할 수 있다. According to the present exemplary embodiment, in the semiconductor memory device 4, the first PMOS transistor PU21, the first NMOS transistor PD21, the fourth PMOS transistor PG22, the seventh PMOS transistor PG23, and the fourth NMOS transistor ( The PD24 and the sixth PMOS transistor PU24 are arranged in a line in the horizontal direction, and the third PMOS transistor PG21, the second NMOS transistor PD22, the second PMOS transistor PU22, and the fifth PMOS transistor PU23 are arranged in a row. The third NMOS transistor PD23 and the eighth PMOS transistor PG24 may be arranged in a line in the horizontal direction.

또한, 반도체 메모리 장치(4)에서 제1 및 제3 PMOS 트랜지스터들(PU21, PG21)을 제1 N웰 영역(NW1)에 세로 방향으로 일렬로 배치하고, 제1 및 제2 NMOS 트랜지스터들(PD21, PD22)을 제1 P웰 영역(PW1)에 세로 방향으로 일렬로 배치하며, 제4 및 제2 PMOS 트랜지스터들(PG22, PU22)을 제2 N웰 영역(NW2)에 세로 방향으로 일렬로 배치하고, 제7 및 제5 PMOS 트랜지스터들(PG23, PU23)을 제2 N웰 영역(NW2)에 세로 방향으로 일렬로 배치하며, 제4 및 제3 NMOS 트랜지스터들(PD24, PD23)를 제2 P웰 영역(PW2)에 세로 방향으로 일렬로 배치하고, 제6 및 제8 PMOS 트랜지스터들(PU24, PG24)을 제3 N웰 영역(NM3)에 세로 방향으로 일렬로 배치할 수 있다.In the semiconductor memory device 4, the first and third PMOS transistors PU21 and PG21 are arranged in a line in the vertical direction in the first N well region NW1 and the first and second NMOS transistors PD21. And PD22 are arranged in a line in the vertical direction in the first P well region PW1, and the fourth and second PMOS transistors PG22 and PU22 are arranged in a line in the vertical direction in the second N well region NW2. The seventh and fifth PMOS transistors PG23 and PU23 are arranged in a line in the vertical direction in the second N well region NW2, and the fourth and third NMOS transistors PD24 and PD23 are arranged in the second P. The sixth and eighth PMOS transistors PU24 and PG24 may be arranged in a line in the vertical direction in the well region PW2, and the sixth and eighth PMOS transistors PU24 and PG24 may be arranged in the vertical direction in the third N well region NM3.

도 20은 도 19의 반도체 메모리 장치의 등가 회로를 나타내는 회로도이다.20 is a circuit diagram illustrating an equivalent circuit of the semiconductor memory device of FIG. 19.

도 20을 참조하면, 반도체 메모리 장치(4)는 제1 N웰 영역(NW1)에 배치되는 제1 및 제3 PMOS 트랜지스터들(PU21, PG21), 제1 P웰 영역(PW1)에 배치되는 제1 및 제2 NMOS 트랜지스터들(PD21, PD22), 제2 N웰 영역(NW2)에 배치되는 제2, 제4, 제5 및 제7 PMOS 트랜지스터들(PU22, PG22, PU23, PG23), 제2 P웰 영역(PW2)에 배치되는 제3 및 제4 NMOS 트랜지스터들(PD23, PD24), 및 제3 N웰 영역(NW3)에 배치되는 제6 및 8 PMOS 트랜지스터들(PU24, PG24)을 포함한다. Referring to FIG. 20, the semiconductor memory device 4 may include the first and third PMOS transistors PU21 and PG21 disposed in the first N well region NW1 and the first P well region PW1. First and second NMOS transistors PD21 and PD22, and second, fourth, fifth and seventh PMOS transistors PU22, PG22, PU23, and PG23 disposed in the second N well region NW2. Third and fourth NMOS transistors PD23 and PD24 disposed in the P well region PW2, and sixth and eighth PMOS transistors PU24 and PG24 disposed in the third N well region NW3. .

이때, 제1 NMOS 트랜지스터(PD21) 및 제1 PMOS 트랜지스터(PU21)는 제1 인버터를 구성하고, 제2 NMOS 트랜지스터(PD22) 및 제2 PMOS 트랜지스터(PU22)는 제2 인버터를 구성하며, 제3 NMOS 트랜지스터(PD23) 및 제5 PMOS 트랜지스터(PU23)는 제3 인버터를 구성하고, 제4 NMOS 트랜지스터(PD24) 및 제6 PMOS 트랜지스터(PU24)는 제4 인버터를 구성한다.In this case, the first NMOS transistor PD21 and the first PMOS transistor PU21 constitute a first inverter, the second NMOS transistor PD22 and the second PMOS transistor PU22 constitute a second inverter, and a third inverter. The NMOS transistor PD23 and the fifth PMOS transistor PU23 constitute a third inverter, and the fourth NMOS transistor PD24 and the sixth PMOS transistor PU24 constitute a fourth inverter.

제3 PMOS 트랜지스터(PG21)는 워드라인(WL)에 인가되는 전압에 따라 온/오프되어, 비트라인(BL1)을 제1 노드(N21)에 연결시킬 수 있다. 여기서, 제1 노드(N21)는 도 19에 도시된 제1 금속 배선(N21)에 대응된다. 구체적으로, 워드라인(WL)에 인가되는 전압이 논리 '0' 일 때에 제3 PMOS 트랜지스터(PG21)는 턴온되어, 비트라인(BL1)을 제1 노드(N21)에 연결시킬 수 있다. 제1 노드(N21)는 제2 인버터의 입력 단자, 즉, 제2 NMOS 트랜지스터(PD22)의 게이트 및 제2 PMOS 트랜지스터(PU22)의 게이트에 연결되고, 또한, 제1 인버터의 출력 단자, 즉, 제1 NMOS 트랜지스터(PD21)의 드레인 및 제1 PMOS 트랜지스터(PU21)의 드레인에 연결된다.The third PMOS transistor PG21 may be turned on / off according to a voltage applied to the word line WL to connect the bit line BL1 to the first node N21. Here, the first node N21 corresponds to the first metal wire N21 illustrated in FIG. 19. In detail, when the voltage applied to the word line WL is logic '0', the third PMOS transistor PG21 may be turned on to connect the bit line BL1 to the first node N21. The first node N21 is connected to the input terminal of the second inverter, that is, the gate of the second NMOS transistor PD22 and the gate of the second PMOS transistor PU22, and also the output terminal of the first inverter, that is, The drain of the first NMOS transistor PD21 and the drain of the first PMOS transistor PU21 are connected to each other.

제4 PMOS 트랜지스터(PG22)는 워드라인(WL)에 인가되는 전압에 따라 온/오프되어, 비트라인바(BL1')를 제2 노드(N22)에 연결시킬 수 있다. 여기서, 제2 노드(N22)는 도 19에 도시된 제2 금속 배선(N22)에 대응된다. 구체적으로, 워드라인(WL)에 인가되는 전압이 논리 '0'일 때에 제4 PMOS 트랜지스터(PG22)는 턴온되어, 비트라인바(BL1')를 제2 노드(N22)에 연결시킬 수 있다. 제2 노드(N22)는 제1 인버터의 입력 단자, 즉, 제1 NMOS 트랜지스터(PD21)의 게이트 및 제1 PMOS 트랜지스터(PU21)의 게이트에 연결되고, 또한, 제2 인버터의 출력 단자, 즉, 제2 NMOS 트랜지스터(PD22)의 드레인 및 제2 PMOS 트랜지스터(PU22)의 드레인에 연결된다.The fourth PMOS transistor PG22 may be turned on / off according to a voltage applied to the word line WL to connect the bit line bar BL1 ′ to the second node N22. Here, the second node N22 corresponds to the second metal wire N22 shown in FIG. 19. In detail, when the voltage applied to the word line WL is logic '0', the fourth PMOS transistor PG22 may be turned on to connect the bit line bar BL1 'to the second node N22. The second node N22 is connected to the input terminal of the first inverter, that is, the gate of the first NMOS transistor PD21 and the gate of the first PMOS transistor PU21, and also the output terminal of the second inverter, that is, The drain of the second NMOS transistor PD22 and the drain of the second PMOS transistor PU22 are connected to each other.

제7 PMOS 트랜지스터(PG23)는 워드라인(WL)에 인가되는 전압에 따라 온/오프되어, 비트라인바(BL2')를 제3 노드(N23)에 연결시킬 수 있다. 여기서, 제3 노드(N23)는 도 19에 도시된 제3 금속 배선(N23)에 대응된다. 구체적으로, 워드라인(WL)에 인가되는 전압이 논리 '0' 일 때에 제7 PMOS 트랜지스터(PG23)는 턴온되어, 비트라인바(BL2')를 제3 노드(N23)에 연결시킬 수 있다. 제3 노드(N23)는 제4 인버터의 입력 단자, 즉, 제4 NMOS 트랜지스터(PD24)의 게이트 및 제6 PMOS 트랜지스터(PU24)의 게이트에 연결되고, 또한, 제3 인버터의 출력 단자, 즉, 제3 NMOS 트랜지스터(PM23)의 드레인 및 제5 PMOS 트랜지스터(PU23)의 드레인에 연결된다.The seventh PMOS transistor PG23 may be turned on or off according to a voltage applied to the word line WL to connect the bit line bar BL2 ′ to the third node N23. Here, the third node N23 corresponds to the third metal wire N23 shown in FIG. 19. In detail, when the voltage applied to the word line WL is logic '0', the seventh PMOS transistor PG23 may be turned on to connect the bit line bar BL2 'to the third node N23. The third node N23 is connected to the input terminal of the fourth inverter, that is, the gate of the fourth NMOS transistor PD24 and the gate of the sixth PMOS transistor PU24, and also the output terminal of the third inverter, that is, It is connected to the drain of the third NMOS transistor PM23 and the drain of the fifth PMOS transistor PU23.

제8 PMOS 트랜지스터(PG24)는 워드라인(WL)에 인가되는 전압에 따라 온/오프되어, 비트라인(BL2)을 제4 노드(N24)에 연결시킬 수 있다. 여기서, 제4 노드(N24)는 도 19에 도시된 제4 금속 배선(N24)에 대응된다. 구체적으로, 워드라인(WL)에 인가되는 전압이 논리 '0' 일 때에 제8 PMOS 트랜지스터(PG24)는 턴온되어, 비트라인(BL2)을 제4 노드(N24)에 연결시킬 수 있다. 제4 노드(N24)는 제3 인버터의 입력 단자, 즉, 제3 NMOS 트랜지스터(PD23)의 게이트 및 제5 PMOS 트랜지스터(PU23)의 게이트에 연결되고, 또한, 제4 인버터의 출력 단자, 즉, 제4 NMOS 트랜지스터(PD24)의 드레인 및 제6 PMOS 트랜지스터(PU24)의 드레인에 연결된다.The eighth PMOS transistor PG24 may be turned on / off according to a voltage applied to the word line WL to connect the bit line BL2 to the fourth node N24. Here, the fourth node N24 corresponds to the fourth metal wire N24 shown in FIG. 19. In detail, when the voltage applied to the word line WL is logic '0', the eighth PMOS transistor PG24 may be turned on to connect the bit line BL2 to the fourth node N24. The fourth node N24 is connected to the input terminal of the third inverter, that is, the gate of the third NMOS transistor PD23 and the gate of the fifth PMOS transistor PU23, and also the output terminal of the fourth inverter, that is, It is connected to the drain of the fourth NMOS transistor PD24 and the drain of the sixth PMOS transistor PU24.

도 21은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 제조 방법을 나타내는 흐름도이다.21 is a flowchart illustrating a method of manufacturing a semiconductor memory device according to an embodiment of the present invention.

도 21을 참조하면, 반도체 메모리 장치의 제조 방법은 도 1 내지 도 10에 도시된 반도체 메모리 장치를 제조하는 과정을 나타낸다. 따라서, 도 1 내지 도 10에서 상술된 내용은 본 실시예에도 적용될 수 있다.Referring to FIG. 21, a method of manufacturing a semiconductor memory device represents a process of manufacturing the semiconductor memory device shown in FIGS. 1 to 10. Therefore, the above description in FIGS. 1 to 10 may also be applied to the present embodiment.

도 22는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 제조 방법을 나타내는 흐름도이다.22 is a flowchart illustrating a method of manufacturing a semiconductor memory device according to another embodiment of the present invention.

S110 단계에서, 제1 도전형을 갖는 제1 웰 영역, 및 제1 웰 영역의 양 옆에 형성되고 제2 도전형을 갖는 제2 및 제3 웰 영역들을 가지는 기판을 제공한다.In step S110, a substrate having a first well region having a first conductivity type and second and third well regions formed on both sides of the first well region and having a second conductivity type is provided.

S120 단계에서, 제1 웰 영역 상에 정의된 제1 활성 영역에 제1 및 제2 풀업 소자들을 일렬로 형성한다.In operation S120, the first and second pull-up devices are formed in a line in the first active region defined on the first well region.

S130 단계에서, 제2 웰 영역 상에 정의된 제2 활성 영역에 제1 풀업 소자와 인접한 제1 풀다운 소자 및 제2 풀업 소자와 인접한 제1 액세스 소자를 형성한다.In operation S130, a first pull-down element adjacent to the first pull-up element and a first access element adjacent to the second pull-up element are formed in the second active region defined on the second well region.

S140 단계에서, 제3 웰 영역 상에 정의된 제3 활성 영역에 제2 풀업 소자와 인접한 제2 풀다운 소자 및 제1 풀업 소자와 인접한 제2 액세스 소자를 형성한다.In operation S140, a second pull-down element adjacent to the second pull-up element and a second access element adjacent to the first pull-up element are formed in the third active region defined on the third well region.

본 실시예에서, 제1 및 제2 풀업 소자들은 제1 방향에 따라 일렬로 형성되고, 제1 풀업 소자는 제1 방향과 수직인 제2 방향을 따라 제1 풀다운 소자 및 제2 액세스 소자와 인접하게 배치되고, 제2 풀업 소자는 제2 방향을 따라 제2 풀다운 소자 및 제1 액세스 소자와 인접하게 배치될 수 있다.In this embodiment, the first and second pull-up elements are formed in a line along the first direction, and the first pull-up element is adjacent to the first pull-down element and the second access element along a second direction perpendicular to the first direction. The second pull-up element may be disposed adjacent to the second pull-down element and the first access element in a second direction.

또한, 상기 제조 방법은 제1 내지 제3 활성 영역들 중 적어도 하나의 상부를 가로지르는 방향으로 기판의 상부에 형성되는 복수의 도전성 패턴들을 형성하는 단계를 더 포함할 수 있다. 이때, 제1 풀업 소자와 제1 풀다운 소자는 복수의 도전성 패턴들 중 하나에 공통으로 연결되어 제1 인버터를 구성하고, 제2 풀업 소자와 제2 풀다운 소자는 복수의 도전성 패턴들 중 다른 하나에 공통으로 연결되어 제2 인버터를 구성할 수 있다.In addition, the manufacturing method may further include forming a plurality of conductive patterns formed on the substrate in a direction crossing the top of at least one of the first to third active regions. In this case, the first pull-up element and the first pull-down element are commonly connected to one of the plurality of conductive patterns to form a first inverter, and the second pull-up element and the second pull-down element may be connected to the other one of the plurality of conductive patterns. The second inverter may be configured in common.

또한, 상기 제조 방법은 제1 액세스 소자의 일단을 제2 인버터의 입력 단자 및 제1 인버터의 출력 단자에 연결시키는 제1 금속 배선 및 제2 액세스 소자의 일단을 제1 인버터의 입력 단자 및 제2 인버터의 출력 단자에 연결시키는 제2 금속 배선을 형성하는 단계를 더 포함할 수 있다. 일 실시예에서, 제1 및 제2 금속 배선들은 동일 층에 형성될 수 있다. 다른 실시예에서, 제1 및 제2 금속 배선들은 서로 다른 층에 형성될 수도 있다.In addition, the manufacturing method includes a first metal wire connecting one end of the first access element to an input terminal of the second inverter and an output terminal of the first inverter, and an input terminal and a second end of the first access element to the first inverter. The method may further include forming a second metal wire connected to the output terminal of the inverter. In one embodiment, the first and second metal wires may be formed on the same layer. In another embodiment, the first and second metal wires may be formed in different layers.

여기서, 제1 및 제2 금속 배선들을 형성하는 단계는, 기판의 상부에 제1 절연막을 형성하는 단계, 제1 절연막의 일부 영역을 식각하여 복수의 제1 콘택홀들을 형성하고, 복수의 제1 콘택홀들에 금속 물질을 충전하여 복수의 콘택 플러그들을 형성하는 단계, 복수의 콘택 플러그들이 형성된 제1 절연막 상에 제2 절연막을 형성하는 단계, 및 제2 절연막의 일부 영역을 식각하여 복수의 제2 콘택홀들을 형성하고, 복수의 제2 콘택홀들에 금속 물질을 충전하여 상기 제1 및 제2 금속 배선들을 형성하는 단계를 포함할 수 있다. 제1 및 제2 금속 배선들은 복수의 콘택 플러그들을 통해 제1 내지 제3 웰 영역들 중 적어도 하나에 연결될 수 있다.The forming of the first and second metal wires may include forming a first insulating layer on the substrate, etching a portion of the first insulating layer to form a plurality of first contact holes, and forming a plurality of first contacts. Filling the contact holes with a metal material to form a plurality of contact plugs, forming a second insulating film on the first insulating film on which the plurality of contact plugs are formed, and etching a portion of the second insulating film to form a plurality of contact plugs The method may include forming second contact holes and filling the plurality of second contact holes with a metal material to form the first and second metal wires. The first and second metal wires may be connected to at least one of the first to third well regions through a plurality of contact plugs.

또한, 상기 제조 방법은 제1 내지 제3 웰 영역들 중 적어도 하나에 실리사이드층을 형성하는 단계를 더 포함할 수 있고, 복수의 콘택 플러그들은 실리사이드층에 연결될 수 있다.The method may further include forming a silicide layer in at least one of the first to third well regions, and the plurality of contact plugs may be connected to the silicide layer.

또한, 상기 제조 방법은 제1 방향으로 신장되도록 기판의 상부에 한 쌍의 비트라인을 형성하는 단계를 더 포함할 수 있고, 한 쌍의 비트라인 중 제1 비트라인은 제1 액세스 소자의 타단에 연결되고, 한 쌍의 비트라인 중 제2 비트라인은 제2 액세스 소자의 타단에 연결될 수 있다.In addition, the manufacturing method may further include forming a pair of bit lines on top of the substrate to extend in a first direction, wherein a first bit line of the pair of bit lines is formed at the other end of the first access element. The second bit line of the pair of bit lines may be connected to the other end of the second access element.

또한, 상기 제조 방법은 제1 방향으로 신장되도록 기판의 상부에 전원 전극 라인을 형성하는 단계를 더 포함할 수 있고, 전원 전극 라인은, 제1 및 제2 풀업 소자들 사이에 형성된 콘택 플러그를 통해 제1 및 제2 풀업 소자들에 연결될 수 있다.In addition, the manufacturing method may further comprise forming a power electrode line on the upper portion of the substrate to extend in the first direction, the power electrode line, through the contact plug formed between the first and second pull-up elements It may be connected to the first and second pullup elements.

또한, 상기 제조 방법은 제2 방향으로 신장되도록 기판의 상부에 워드라인을 형성하는 단계를 더 포함할 수 있다.The manufacturing method may further include forming a word line on the substrate to extend in the second direction.

도 22를 참조하면, 반도체 메모리 장치의 제조 방법은 도 11 내지 도 20에 도시된 반도체 메모리 장치를 제조하는 과정을 나타낸다. 따라서, 도 11 내지 도 20에서 상술된 내용은 본 실시예에도 적용될 수 있다.Referring to FIG. 22, a method of manufacturing a semiconductor memory device represents a process of manufacturing the semiconductor memory device illustrated in FIGS. 11 to 20. Therefore, the details described above with reference to FIGS. 11 to 20 can also be applied to the present embodiment.

S210 단계에서, 제1 도전형을 갖는 제1 웰 영역, 및 제1 웰 영역의 양 옆에 형성되고 제2 도전형을 갖는 제2 및 제3 웰 영역들을 가지는 기판을 제공한다.In step S210, a substrate having a first well region having a first conductivity type and second and third well regions formed on both sides of the first well region and having a second conductivity type is provided.

S220 단계에서, 제1 웰 영역 상에 정의된 제1 활성 영역에 제1 및 제2 풀다운 소자들을 일렬로 형성한다.In operation S220, the first and second pull-down devices are formed in a line in the first active region defined on the first well region.

S230 단계에서, 제2 웰 영역 상에 정의된 제2 활성 영역에 제1 풀다운 소자와 인접한 제1 풀업 소자 및 제2 풀다운 소자와 인접한 제1 액세스 소자를 형성한다.In operation S230, a first pull-up element adjacent to the first pull-down element and a first access element adjacent to the second pull-down element are formed in the second active region defined on the second well region.

S240 단계에서, 제3 웰 영역 상에 정의된 제3 활성 영역에 제2 풀다운 소자와 인접한 제2 풀업 소자 및 제1 풀다운 소자와 인접한 제2 액세스 소자를 형성한다.In operation S240, a second pull-up element adjacent to the second pull-down element and a second access element adjacent to the first pull-down element are formed in the third active region defined on the third well region.

본 실시예에서, 제1 및 제2 풀다운 소자들은 제1 방향에 따라 일렬로 형성되고, 제1 풀다운 소자는 제1 방향과 수직인 제2 방향을 따라 제1 풀업 소자 및 제2 액세스 소자와 인접하게 배치되고, 제2 풀다운 소자는 제2 방향을 따라 제2 풀업 소자 및 제1 액세스 소자와 인접하게 배치될 수 있다.In this embodiment, the first and second pull-down elements are formed in a line along the first direction, and the first pull-down element is adjacent to the first pull-up element and the second access element along a second direction perpendicular to the first direction. The second pull-down element may be disposed adjacent to the second pull-up element and the first access element along the second direction.

또한, 상기 제조 방법은 제1 내지 제3 활성 영역들 중 적어도 하나의 상부를 가로지르는 방향으로 기판의 상부에 형성되는 복수의 도전성 패턴들을 형성하는 단계를 더 포함하고, 제1 풀다운 소자와 제1 풀업 소자는 복수의 도전성 패턴들 중 하나에 공통으로 연결되어 제1 인버터를 구성하고, 제2 풀다운 소자와 제2 풀업 소자는 복수의 도전성 패턴들 중 다른 하나에 공통으로 연결되어 제2 인버터를 구성할 수 있다.The manufacturing method may further include forming a plurality of conductive patterns formed on the substrate in a direction crossing the upper portion of at least one of the first to third active regions, wherein the first pull-down element and the first pull-down element are formed. The pull-up element is commonly connected to one of the plurality of conductive patterns to form a first inverter, and the second pull-down element and the second pull-up element are commonly connected to the other one of the plurality of conductive patterns to form a second inverter. can do.

또한, 상기 제조 방법은, 제1 액세스 소자의 일단을 제2 인버터의 입력 단자 및 제1 인버터의 출력 단자에 연결시키는 제1 금속 배선 및 제2 액세스 소자의 일단을 제1 인버터의 입력 단자 및 제2 인버터의 출력 단자에 연결시키는 제2 금속 배선을 형성하는 단계를 더 포함할 수 있다. 일 실시예에서, 제1 및 제2 금속 배선들은 동일 층에 형성될 수 있다. 다른 실시예에서, 제1 및 제2 금속 배선들은 서로 다른 층에 형성될 수도 있다.In addition, the manufacturing method includes a first metal wiring connecting one end of the first access element to an input terminal of the second inverter and an output terminal of the first inverter, and an input terminal and a first end of the first access element. The method may further include forming a second metal wire connected to the output terminal of the second inverter. In one embodiment, the first and second metal wires may be formed on the same layer. In another embodiment, the first and second metal wires may be formed in different layers.

또한, 상기 제조 방법은 제1 방향으로 신장되도록 기판의 상부에 접지 전극 라인을 형성하는 단계를 더 포함할 수 있고, 접지 전극 라인은, 제1 및 제2 풀다운 소자들 사이에 형성된 콘택 플러그를 통해 제1 및 제2 풀다운 소자들에 연결될 수 있다.In addition, the manufacturing method may further comprise forming a ground electrode line on the upper portion of the substrate to extend in the first direction, the ground electrode line, through the contact plug formed between the first and second pull-down elements It may be connected to the first and second pull-down elements.

도 23은 본 발명의 일 실시예에 따른 전자 시스템의 구성을 개략적으로 나타내는 블록도이다.23 is a block diagram schematically illustrating a configuration of an electronic system according to an embodiment of the present invention.

도 23을 참조하면, 전자 시스템(5)은 프로세서(51), 메모리부(52) 및 입/출력 장치(53)를 포함할 수 있고, 이들은 버스(bus, 54)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(51)는 프로그램을 실행하고 시스템(5)을 제어하는 역할을 할 수 있다.　 입/출력 장치(53)는 시스템(5)의 데이터를 입력 또는 출력하는데 이용될 수 있다.　 시스템(5)은 입/출력 장치(53)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다.　 메모리부(52)는 프로세서(51)의 동작을 위한 코드 및 데이터를 저장할 수 있다.　 여기서, 프로세서(51)는 캐시 메모리, 레지스터(register), 래치(latch) 등과 같은 기억 장치(511)를 포함할 수 있는데, 기억 장치(511)는 도 1 내지 도 20의 반도체 메모리 장치를 포함할 수 있다. Referring to FIG. 23, the electronic system 5 may include a processor 51, a memory unit 52, and an input / output device 53, which communicate data with each other using a bus 54. can do. The processor 51 may execute a program and control the system 5. The input / output device 53 can be used to input or output data of the system 5. System 5 may be connected to an external device, such as a personal computer or a network, using input / output device 53 to exchange data with the external device. The memory unit 52 may store code and data for the operation of the processor 51. Here, the processor 51 may include a memory device 511 such as a cache memory, a register, a latch, and the like, which may include the semiconductor memory device of FIGS. 1 to 20. Can be.

또한, 본 발명의 실시예들에 따른 반도체 메모리 장치는 복수의 반도체 칩들을 포함하는 반도체 모듈의 형태로 구현될 수도 있다. 또한, 본 발명의 실시예들에 따른 반도체 메모리 장치는 SRAM과 같은 메모리 소자들이 내장되어 있는 임베디드 메모리 로직(embedded memory logic), CMOS 이미지 센서 등 다양한 소자에 적용될 수 있으며, 이들 소자에서 각각 셀 어레이 영역, 코어 영역, 주변회로 영역, 로직 영역, 입출력 영역 등 다양한 영역에 적용될 수 있다.In addition, the semiconductor memory device may be implemented in the form of a semiconductor module including a plurality of semiconductor chips. In addition, the semiconductor memory device according to embodiments of the present invention may be applied to various devices such as embedded memory logic and CMOS image sensors in which memory devices such as SRAMs are embedded. It can be applied to various areas such as core area, peripheral circuit area, logic area and input / output area.

이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Will be clear to those who have knowledge of.

Claims

A semiconductor memory device formed on a substrate having a first well region having a first conductivity type, and second and third well regions formed on both sides of the first well region and having a second conductivity type.
First and second pull up elements formed in a row in the first well region to share a power supply terminal;
A first pull down element disposed adjacent to the first pull up element in the second well region;
A second pull-down element disposed adjacent to the second pull-up element in the third well region;
A first access element disposed adjacent the second pull-up element in the second well region; And
And a second access element disposed adjacent to the first pull-up element in the third well region.

The method of claim 1,
And the first and second pull-up elements are disposed in a single active region defined on the first well region.

The method of claim 1,
The first pull-up element and the first pull-down element constitute a first inverter,
And the second pull-up element and the second pull-down element constitute a second inverter.

The method of claim 3,
The first access element is connected to an input terminal of the second inverter and an output terminal of the first inverter,
And the second access element is connected to an input terminal of the first inverter and an output terminal of the second inverter.

The method of claim 3,
The first access element may be controlled according to a voltage applied to a word line to connect a first bit line of the pair of bit lines to an input terminal of the second inverter and an output terminal of the first inverter. A semiconductor memory device comprising a.

The method of claim 5,
The second access element is controlled according to a voltage applied to the word line to connect a second bit line of the pair of bit lines to an input terminal of the first inverter and an output terminal of the second inverter. A semiconductor memory device comprising an access transistor.

The method of claim 1,
And the first access element and the first pull-down element are arranged in a line within a single active region defined in the second well region.

The method of claim 1,
And the second access element and the second pull-down element are arranged in a line within a single active region defined in the third well region.

The method of claim 1,
And the first conductivity type is N type and the second conductivity type is P type.

10. The method of claim 9,
The first pull-up element includes a P-channel transistor having a drain connected to the power supply terminal,
The first pull-down device includes an N-channel transistor having a drain connected to a source of the first pull-up device, a gate connected to a gate of the first pull-up device, and a source connected to a ground terminal. Semiconductor memory device.

10. The method of claim 9,
The second pull-up element includes a P-channel transistor having a drain connected to the power supply terminal,
The second pull-down element includes an N-channel transistor having a drain connected to a source of the second pull-up element, a gate connected to a gate of the second pull-up element, and a source connected to a ground terminal. Semiconductor memory device.

10. The method of claim 9,
The first access element comprises an N-channel transistor having a gate connected to a word line,
And the second access element comprises an N-channel transistor having a gate connected to the word line.

A substrate having a first well region having a first conductivity type, and second and third well regions formed on both sides of the first well region and having a second conductivity type;
A first active region defined in the first well region, in which first and second pull-up elements are arranged in a line;
A second active region defined in the second well region and having a first access element adjacent to the second pull-up element and a first pull-down element adjacent to the first pull-up element; And
And a third active region defined in the third well region, wherein a second access element adjacent to the first pull-up element and a second pull-down element adjacent to the second pull-up element are disposed.

The method of claim 13,
The first and second pull-up elements are arranged in a line along the first direction,
The first pull-up element is disposed adjacent to the first pull-down element and the second access element in a second direction perpendicular to the first direction,
And the second pull-up element is disposed adjacent to the second pull-down element and the first access element along the second direction.

The method of claim 13,
A first gate electrode formed on the substrate in a direction crossing the upper portions of the first and second active regions; And
A second gate electrode formed on the substrate in a direction crossing the upper portions of the first and third active regions,
The first pull-up element and the first pull-down element are commonly connected to the first gate electrode to form a first inverter, and the second pull-up element and the second pull-down element are commonly connected to the second gate electrode. And constitute a second inverter.

16. The method of claim 15,
A first metal wire connecting one end of the first access element to an input terminal of the second inverter and an output terminal of the first inverter; And
And a second metal wire connecting one end of the second access element to an input terminal of the first inverter and an output terminal of the second inverter.

The method of claim 16,
And the first metal wiring and the second metal wiring are arranged on the same layer.

The method of claim 16,
And the first metal wiring and the second metal wiring are disposed on different layers.

16. The method of claim 15,
A third gate electrode formed on the substrate in a direction crossing the upper portion of the second active region; And
And a fourth gate electrode formed on the upper portion of the substrate in a direction crossing the upper portion of the third active region.

20. The method of claim 19,
And a word line formed on an upper portion of the substrate to extend in a direction parallel to the third and fourth gate electrodes and connected to the third and fourth gate electrodes.

The method of claim 13,
A pair of bit lines formed on the substrate to extend in a direction parallel to the first to third active regions,
A first bit line of the pair of bit lines is connected to the other end of the first access element,
And a second bit line of the pair of bit lines is connected to the other end of the second access element.

The method of claim 13,
A power electrode line formed on the substrate to extend in a direction parallel to the first to third active regions,
And the power supply electrode line is connected to the first and second pull-up elements through a contact plug formed between the first and second pull-up elements.

The method of claim 13,
And the first conductivity type is N type and the second conductivity type is P type.

Providing a substrate having a first well region having a first conductivity type, and second and third well regions formed on both sides of the first well region and having a second conductivity type;
Forming first and second pull-up elements in a row in a first active region defined on the first well region;
Forming a first pull-down element adjacent to the first pull-up element and a first access element adjacent to the second pull-up element in a second active region defined on the second well region; And
Forming a second pull-down element adjacent to the second pull-up element and a second access element adjacent to the first pull-up element in a third active region defined on the third well region; .

25. The method of claim 24,
The first and second pull-up elements are formed in a line along the first direction,
The first pull-up element is disposed adjacent to the first pull-down element and the second access element in a second direction perpendicular to the first direction,
And the second pull-up element is disposed adjacent to the second pull-down element and the first access element along the second direction.

25. The method of claim 24,
Forming a plurality of conductive patterns formed on the substrate in a direction crossing the top of at least one of the first to third active regions,
The first pull-up element and the first pull-down element are commonly connected to one of the plurality of conductive patterns to form a first inverter,
And the second pull-up element and the second pull-down element are commonly connected to the other one of the plurality of conductive patterns to form a second inverter.

The method of claim 26,
A first metal wire connecting one end of the first access element to an input terminal of the second inverter and an output terminal of the first inverter, and one end of the second access element to an input terminal of the first inverter and the second And forming a second metal wire connected to the output terminal of the inverter.

The method of claim 27,
Forming the first and second metal wires may include
Forming a first insulating film on the substrate;
Etching a portion of the first insulating layer to form a plurality of first contact holes, and filling the plurality of first contact holes with a metal material to form a plurality of contact plugs;
Forming a second insulating film on the first insulating film on which the plurality of contact plugs are formed; And
Etching a portion of the second insulating layer to form a plurality of second contact holes, and filling the plurality of second contact holes with a metal material to form the first and second metal wires;
And the first and second metal wires are connected to at least one of the first to third well regions through the plurality of contact plugs.

The method of claim 28,
Forming a silicide layer in at least one of the first to third well regions,
And the plurality of contact plugs are connected to the silicide layer.

A semiconductor memory device formed on a substrate having a first well region having a first conductivity type, and second and third well regions formed on both sides of the first well region and having a second conductivity type.
First and second pull-down elements formed in a line in the first well region and sharing a ground terminal;
A first pull-up element disposed adjacent to the first pull-down element in the second well region;
A second pull-up element disposed in the third well region adjacent to the second pull-down element;
A first access element disposed in the second well region adjacent to the second pull-down element; And
And a second access element disposed adjacent to the first pull-down element in the third well region.

The method of claim 30,
And the first and second pull-down elements are disposed in a single active region defined on the first well region.

The method of claim 30,
The first pull-down element and the first pull-up element constitute a first inverter,
And the second pull-down element and the second pull-up element constitute a second inverter.

33. The method of claim 32,
The first access element is connected to an input terminal of the second inverter and an output terminal of the first inverter,
And the second access element is connected to an input terminal of the first inverter and an output terminal of the second inverter.

The method of claim 33, wherein
The first access element may be controlled according to a voltage applied to a word line to connect a first bit line of the pair of bit lines to an input terminal of the second inverter and an output terminal of the first inverter. A semiconductor memory device comprising a.

The method of claim 34, wherein
The second access element is controlled according to a voltage applied to the word line to connect a second bit line of the pair of bit lines to an input terminal of the first inverter and an output terminal of the second inverter. A semiconductor memory device comprising an access transistor.

The method of claim 30,
And the first access element and the first pull-up element are arranged in a line within a single active region defined in the second well region.

The method of claim 30,
And the second access element and the second pull-up element are arranged in a line within a single active region defined in the third well region.

The method of claim 30,
Wherein the first conductivity type is a P type and the second conductivity type is an N type.

The method of claim 38,
The first pull-down element includes an N-channel transistor having a source connected to the ground terminal,
The first pull-up device may include a P-channel transistor having a source connected to a drain of the first pull-down device, a gate connected to a gate of the first pull-down device, and a drain connected to a power supply terminal. Semiconductor memory device.

The method of claim 38,
The second pull-down element includes an N-channel transistor having a source connected to the ground terminal,
The second pull-up device may include a P-channel transistor having a source connected to the drain of the second pull-down device, a gate connected to the gate of the second pull-down device, and a drain connected to a power supply terminal. Semiconductor memory device.

The method of claim 38,
The first access element comprises a P-channel transistor having a gate connected to a word line,
And the second access element comprises a P-channel transistor having a gate connected to the word line.

A substrate having a first well region having a first conductivity type, and second and third well regions formed on both sides of the first well region and having a second conductivity type;
A first active region defined in the first well region, in which first and second pull-down elements are arranged in a line;
A second active region defined in the second well region, wherein a first access element adjacent to the second pull-down element and a first pull-up element adjacent to the first pull-down element are disposed; And
And a third active region defined in the third well region, wherein a second access element adjacent to the first pull-down element and a second pull-up element adjacent to the second pull-down element are disposed.

The method of claim 42, wherein
The first and second pull-down elements are arranged in a line along the first direction,
The first pull-down element is disposed adjacent to the first pull-up element and the second access element in a second direction perpendicular to the first direction,
And the second pull-down element is disposed adjacent to the second pull-up element and the first access element along the second direction.

The method of claim 42, wherein
A first gate electrode formed on the substrate in a direction crossing the upper portions of the first and second active regions; And
A second gate electrode formed on the substrate in a direction crossing the upper portions of the first and third active regions,
The first pull-down element and the first pull-up element are commonly connected to the first gate electrode to form a first inverter, and the second pull-down element and the second pull-up element are commonly connected to the second gate electrode. And constitute a second inverter.

The method of claim 44,
A first metal wire connecting one end of the first access element to an input terminal of the second inverter and an output terminal of the first inverter; And
And a second metal wire connecting one end of the second access element to an input terminal of the first inverter and an output terminal of the second inverter.

The method of claim 45,
And the first metal wiring and the second metal wiring are arranged on the same layer.

The method of claim 45,
And the first metal wiring and the second metal wiring are disposed on different layers.

The method of claim 44,
A third gate electrode formed on the substrate in a direction crossing the upper portion of the second active region; And
And a fourth gate electrode formed on the upper portion of the substrate in a direction crossing the upper portion of the third active region.

The method of claim 48,
And a word line formed on an upper portion of the substrate to extend in a direction parallel to the third and fourth gate electrodes and connected to the third and fourth gate electrodes.

The method of claim 42, wherein
A pair of bit lines formed on the substrate to extend in a direction parallel to the first to third active regions,
A first bit line of the pair of bit lines is connected to the other end of the first access element,
And a second bit line of the pair of bit lines is connected to the other end of the second access element.

The method of claim 42, wherein
A ground electrode line formed on the substrate so as to extend in a direction parallel to the first to third active regions;
And the ground electrode line is connected to the first and second pull-down elements through a contact plug formed between the first and second pull-down elements.

The method of claim 42, wherein
Wherein the first conductivity type is a P type and the second conductivity type is an N type.

Providing a substrate having a first well region having a first conductivity type, and second and third well regions formed on both sides of the first well region and having a second conductivity type;
Forming first and second pull-down elements in a row in a first active region defined on the first well region;
Forming a first pull-up element adjacent to the first pull-down element and a first access element adjacent to the second pull-down element in a second active region defined on the second well region; And
Forming a second pull-up element adjacent to the second pull-down element and a second access element adjacent to the first pull-down element in a third active region defined on the third well region; .

54. The method of claim 53,
The first and second pull-down elements are formed in a line along the first direction,
The first pull-down element is disposed adjacent to the first pull-up element and the second access element in a second direction perpendicular to the first direction,
And the second pull-down element is disposed adjacent to the second pull-up element and the first access element along the second direction.

54. The method of claim 53,
Forming a plurality of conductive patterns formed on the substrate in a direction crossing the top of at least one of the first to third active regions,
The first pull-down device and the first pull-up device are commonly connected to one of the plurality of conductive patterns to form a first inverter,
And the second pull-down element and the second pull-up element are commonly connected to the other one of the plurality of conductive patterns to form a second inverter.

56. The method of claim 55,
A first metal wire connecting one end of the first access element to an input terminal of the second inverter and an output terminal of the first inverter, and one end of the second access element to an input terminal of the first inverter and the second And forming a second metal wire connected to the output terminal of the inverter.

Memory;
52. A processor, comprising: a processor in communication with the memory via a bus, the processor comprising a memory device comprising one of the semiconductor memory devices of one of claims 1-23 and 30-52; And
And an input / output device in communication with the bus.