KR20110105160A - Semiconductor package - Google Patents

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KR20110105160A
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Abstract

본 발명은 반도체 패키지를 개시한다. 개시된 본 발명에 따른 반도체 패키지는, 일면 및 상기 일면에 대향하는 타면을 가지며, 상기 일면에 홈이 형성된 제1반도체칩; 상기 홈의 표면을 포함한 상기 제1반도체칩의 상기 일면 상에 형성되며, 제1볼랜드를 갖는 제1재배선; 상기 홈 내에 플립 칩 본딩된 제2반도체칩; 및 상기 홈과 대향하는 상기 제2반도체칩 면 상에 상기 제1재배선의 일부분과 전기적으로 연결되며, 제2볼랜드를 갖는 제2재배선;를 포함한다. The present invention discloses a semiconductor package. According to an aspect of the present invention, there is provided a semiconductor package including: a first semiconductor chip having one surface and the other surface opposite to the one surface and having a groove formed on the one surface; A first rewiring formed on the one surface of the first semiconductor chip including the surface of the groove and having a first ball land; A second semiconductor chip flip-bonded in the groove; And a second rewiring electrically connected to a portion of the first rewiring on a surface of the second semiconductor chip facing the groove and having a second borland.

Description

반도체 패키지{Semiconductor package}Semiconductor Package {Semiconductor package}

본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는, 얇은 두께를 갖는 칩 온 칩(Chip On Chip) 구조의 반도체 패키지에 관한 것이다. The present invention relates to a semiconductor package, and more particularly, to a semiconductor package having a chip on chip structure having a thin thickness.

반도체 소자에 대한 패키징 기술은 소형화 및 고용량화에 대한 요구에 따라 지속적으로 발전하고 있으며, 소형화, 고용량화 및 실장 효율성을 만족시킬 수 있는 적층 패키지(Stack package)에 대한 다양한 기술들이 개발되고 있다.Packaging technology for semiconductor devices continues to develop according to the demand for miniaturization and high capacity, and various technologies for stack packages that can satisfy miniaturization, high capacity, and mounting efficiency have been developed.

반도체 산업에서 말하는 "적층"이란 적어도 2개 이상의 반도체칩 또는 패키지를 수직으로 쌓아 올리는 기술로서, 메모리 소자의 경우 반도체 집적 공정에서 구현 가능한 메모리 용량보다 큰 메모리 용량을 갖는 제품을 구현할 수 있고, 실장 면적 사용의 효율성을 높일 수 있다.In the semiconductor industry, "stacking" refers to a technology in which at least two semiconductor chips or packages are stacked vertically. In the case of a memory device, a product having a memory capacity larger than the memory capacity that can be realized in a semiconductor integration process may be implemented. It can increase the efficiency of use.

그러나, 적층 패키지를 제작하기 위해서는 반도체칩 또는 유닛 패키지를 쌓아 올려야 하기 때문에, 적층되는 반도체칩 또는 유닛 패키지의 개수가 증가할수록 반도체 패키지의 전체 두께가 증가되며, 그래서, 패키지의 전체 크기를, 즉, 두께를 감소시키는데 어려움이 있다. However, in order to manufacture a stacked package, the semiconductor chip or unit package must be stacked, and as the number of stacked semiconductor chips or unit packages increases, the overall thickness of the semiconductor package increases, so that the overall size of the package, that is, There is a difficulty in reducing the thickness.

또한, 적층되는 반도체칩의 개수가 증가할수록 반도체 패키지 제작에 소요되는 공정 개수가 증가되고, 이로 인해, 전체 공정 시간 및 제조 비용이 증가되는 문제가 있다. In addition, as the number of stacked semiconductor chips increases, the number of processes required for fabricating a semiconductor package increases, thereby increasing the overall process time and manufacturing cost.

본 발명은 스택 구조이면서도 얇은 두께를 갖는 반도체 패키지를 제공한다. The present invention provides a semiconductor package having a stack structure and a thin thickness.

또한, 본 발명은 웨이퍼 레벨 패키지 제조 기술을 응용함으로써, 공정 단순화 및 낮은 제조 비용을 얻을 수 있는 반도체 패키지를 제공한다. In addition, the present invention provides a semiconductor package that can achieve a process simplification and low manufacturing cost by applying a wafer level package manufacturing technology.

일 실시예에서, 본 발명에 따른 반도체 패키지는, 일면 및 상기 일면에 대향하는 타면을 가지며, 상기 일면에 홈이 형성된 제1반도체칩; 상기 홈의 표면을 포함한 상기 제1반도체칩의 상기 일면 상에 형성되며, 제1볼랜드를 갖는 제1재배선; 상기 홈 내에 플립 칩 본딩된 제2반도체칩; 및 상기 홈과 대향하는 상기 제2반도체칩 면 상에 상기 제1재배선의 일부분과 전기적으로 연결되며, 제2볼랜드를 갖는 제2재배선;를 포함한다. In one embodiment, a semiconductor package according to the present invention includes a first semiconductor chip having one surface and the other surface facing the one surface, the groove is formed on the one surface; A first rewiring formed on the one surface of the first semiconductor chip including the surface of the groove and having a first ball land; A second semiconductor chip flip-bonded in the groove; And a second rewiring electrically connected to a portion of the first rewiring on a surface of the second semiconductor chip facing the groove and having a second borland.

상기 홈의 저면과 상기 제2반도체칩 사이의 공간에 형성된 충진재를 더 포함한다. Further comprising a filler formed in the space between the bottom of the groove and the second semiconductor chip.

상기 충진재는 에폭시수지, 비전도성 필름(Non-conductive film; NCF), 이방전도성 필름(Anisotropic conductive film; ACF) 및 NCP(Non conductive paste) 중 어느 하나로 이루어진다. The filler is made of any one of an epoxy resin, a non-conductive film (NCF), an anisotropic conductive film (ACF), and a non conductive paste (NCP).

상기 제1반도체칩과 상기 제2반도체칩은 서로 상이한 이종 반도체칩이다. The first semiconductor chip and the second semiconductor chip are heterogeneous semiconductor chips different from each other.

다른 실시예에서, 본 발명에 따른 반도체 패키지는, 일면 및 상기 일면에 대향하는 타면을 가지며, 상기 일면에 홈이 형성된 제1반도체칩; 상기 홈의 표면을 포함한 상기 제1반도체칩의 상기 일면 상에 형성된 제1재배선; 상기 홈 내에 플립 칩 본딩된 제2반도체칩; 상기 제1재배선 및 상기 제2반도체칩 상에 형성된 몰딩부; 및 상기 몰딩부 상에 상기 제1재배선과 전기적으로 연결되도록 형성되며 볼랜드를 갖는 제2재배선;를 포함한다. In another embodiment, a semiconductor package according to the present invention includes: a first semiconductor chip having one surface and the other surface opposite to the one surface and having a groove formed on the one surface; A first rewiring formed on the one surface of the first semiconductor chip including the surface of the groove; A second semiconductor chip flip-bonded in the groove; A molding part formed on the first wiring and the second semiconductor chip; And a second rewiring formed on the molding part to be electrically connected to the first rewiring and having a ball land.

상기 몰딩부 내에 상기 제1재배선과 상기 제2재배선은 전기적으로 연결되도록 형성된 비아패턴을 포함한다. The first wiring and the second wiring in the molding portion includes a via pattern formed to be electrically connected.

상기 홈의 저면과 상기 제2반도체칩 사이의 공간에 형성된 충진재를 더 포함한다. Further comprising a filler formed in the space between the bottom of the groove and the second semiconductor chip.

상기 충진재는 에폭시수지, 비전도성 필름(Non-conductive film; NCF), 이방전도성 필름(Anisotropic conductive film; ACF) 및 NCP(Non conductive paste) 중 어느 하나로 이루어진다. The filler is made of any one of an epoxy resin, a non-conductive film (NCF), an anisotropic conductive film (ACF), and a non conductive paste (NCP).

상기 제1반도체 칩 및 상기 몰딩부의 측면에 형성된 추가 몰딩부를 더 포함한다. The apparatus may further include an additional molding part formed on side surfaces of the first semiconductor chip and the molding part.

또 다른 실시예에서, 본 발명에 따른 반도체 패키지는, 일면 및 상기 일면에 대향하는 타면을 갖는 제1반도체칩; 상기 제1반도체칩의 상기 일면 상에 형성된 제1재배선; 상기 제1재배선 상에 플립 칩 본딩된 제2반도체칩; 상기 제1재배선 및 상기 제2반도체칩을 포함한 상기 제1반도체칩의 상기 일면 상에 형성된 몰딩부; 및 상기 몰딩부 상에 상기 제1재배선과 전기적으로 연결되도록 형성되며 볼랜드를 갖는 제2재배선;를 포함한다. In still another embodiment, a semiconductor package according to the present invention includes a first semiconductor chip having one surface and the other surface opposite to the one surface; A first rewiring formed on the one surface of the first semiconductor chip; A second semiconductor chip flip-bonded on the first rewiring; A molding part formed on the one surface of the first semiconductor chip including the first rewiring and the second semiconductor chip; And a second rewiring formed on the molding part to be electrically connected to the first rewiring and having a ball land.

상기 몰딩부 내에 상기 제1재배선과 상기 제2재배선은 전기적으로 연결되도록 형성된 비아패턴을 포함한다. The first wiring and the second wiring in the molding portion includes a via pattern formed to be electrically connected.

상기 제1반도체 칩 및 상기 몰딩부의 측면에 형성된 추가 몰딩부를 더 포함한다. The apparatus may further include an additional molding part formed on side surfaces of the first semiconductor chip and the molding part.

본 발명은 홈을 포함한 제1반도체칩의 상기 홈 내에 제2반도체칩을 플립 칩 본딩하고, 상기 홈의 표면을 포함한 상기 제1반도체칩의 일면 상에 형성된 제1재배선 및 제2반도체칩 면 상에 상기 제1재배선의 일부분과 전기적으로 연결된 제2재배선을 이용하여 상기 제1반도체칩과 상기 제2반도체칩을 전기적으로 연결되도록 구현함으로써, 얇은 두께를 갖는 칩 온 칩 구조를 형성할 수 있다. The present invention provides flip chip bonding of a second semiconductor chip in the groove of the first semiconductor chip including a groove, and a first rewiring and a second semiconductor chip surface formed on one surface of the first semiconductor chip including the surface of the groove. The chip-on-chip structure having a thin thickness can be formed by implementing the first semiconductor chip and the second semiconductor chip to be electrically connected to each other by using a second rewiring electrically connected to a portion of the first rewiring thereon. have.

전술한 바와 같이, 본 발명은 얇은 두께를 갖는 칩 온 칩 구조를 형성함으로써, 반도체 패키지의 전체 두께를 감소시킬 수 있다. As described above, the present invention can reduce the overall thickness of the semiconductor package by forming a chip-on-chip structure having a thin thickness.

또한, 본 발명은 웨이퍼 레벨 패키지 제조 기술을 응용함으로써, 공정을 단순화하여 제조에 소요되는 제조 시간 및 제조 비용을 감소시킬 수 있다. In addition, the present invention can apply the wafer-level package manufacturing technology, simplifying the process can reduce the manufacturing time and manufacturing cost required for manufacturing.

도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 2는 제1반도체칩의 홈 표면에 형성된 제1재배선과 제1반도체칩의 일면에 형성된 제1재배선이 전기적으로 상호 연결된 것을 도시한 도면이다.
도 3 및 도 4는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 5 및 도 6은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다. 1 is a cross-sectional view illustrating a semiconductor package according to an embodiment of the present invention.
FIG. 2 illustrates that the first rewiring formed on the groove surface of the first semiconductor chip and the first rewiring formed on one surface of the first semiconductor chip are electrically connected to each other.
3 and 4 are cross-sectional views illustrating semiconductor packages according to other embodiments of the present invention.
5 and 6 are cross-sectional views illustrating semiconductor packages according to still other embodiments of the inventive concept.

이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 단면도이다. 1 is a cross-sectional view illustrating a semiconductor package according to an embodiment of the present invention.

도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 패키지(120)는, 일면(a) 및 이에 대향하는 타면(b)을 가지며 상기 일면(a)에 홈(H)이 형성된 제1반도체칩(100), 상기 홈(H)의 저면 및 상기 일면(a) 상에 형성된 제1재배선(102, 104), 상기 홈(H) 내에 부착된 제2반도체칩(108), 상기 제2반도체칩(108) 상에 형성된 제2재배선(110) 및 상기 일면(a)의 제1재배선(104)과 상기 제2재배선(110) 상에 부착된 외부접속단자(112)를 포함한다. As shown, the semiconductor package 120 according to an embodiment of the present invention, the first semiconductor chip has a surface (a) and the other surface (b) opposite thereto and the groove (H) is formed on the surface (a) (100), first wirings 102 and 104 formed on the bottom surface of the groove (H) and the one surface (a), the second semiconductor chip 108 attached to the groove (H), and the second semiconductor The second wiring 110 formed on the chip 108 and the first wiring 104 of the one surface (a) and the external connection terminal 112 attached to the second wiring (110). .

또한, 본 발명의 일 실시예에 따른 반도체 패키지(120)는, 상기 홈(H)의 저면과 상기 제2반도체칩(108) 사이의 공간에 형성된 충진재(107)를 포함한다. In addition, the semiconductor package 120 according to an embodiment of the present invention includes a filler 107 formed in a space between the bottom surface of the groove H and the second semiconductor chip 108.

이하에서는, 본 발명의 일 실시예를 용이하게 설명하기 위하여 상기 홈(H)을 갖는 상기 제1반도체칩(100)을 '마더 칩'이라고 칭하고, 상기 제1반도체칩(100)의 상기 홈(H) 내에 부착된 상기 제2반도체칩(108)을 '베이비 칩'이라고 칭하도록 한다. Hereinafter, in order to easily describe an embodiment of the present invention, the first semiconductor chip 100 having the groove H is referred to as a 'mother chip', and the grooves of the first semiconductor chip 100 The second semiconductor chip 108 attached in H) is referred to as a 'baby chip'.

상기 마더 칩(100)과 상기 베이비 칩(108)은 서로 동일한 동종 반도체칩이거나 또는 서로 상이한 이종 반도체칩으로 이루어질 수 있으며, 상기 마더 칩(100)은 시스템 칩이고, 상기 베이비 칩(108)은 메모리 칩일 수 있다. The mother chip 100 and the baby chip 108 may be the same type of semiconductor chip or different types of different semiconductor chips. The mother chip 100 is a system chip, and the baby chip 108 is a memory. It may be a chip.

구체적으로, 상기 마더 칩(100)의 상기 홈(H)의 표면을 포함한 상기 마더 칩(100)의 상기 일면(a) 상에는 제1재배선(102, 104)이 형성되어 있다. Specifically, first rearrangements 102 and 104 are formed on the one surface a of the mother chip 100 including the surface of the groove H of the mother chip 100.

여기서, 도면부호 102는 상기 홈(H)의 표면에 배치된 제1재배선을 나타내며, 도면부호 104는 상기 마더 칩(100)의 상기 일면(a) 상에 배치된 제1재배선을 나타낸다. Here, reference numeral 102 denotes a first rearrangement line disposed on the surface of the groove H, and reference numeral 104 denotes a first rearrangement line disposed on the surface a of the mother chip 100.

한편, 자세하게 도시하지 않았으나, 상기 마더 칩(100)의 상기 일면(a)은 다수의 소자들이 형성된 활성면으로 이해될 수 있다. Meanwhile, although not shown in detail, the one surface a of the mother chip 100 may be understood as an active surface on which a plurality of elements are formed.

상기 마더 칩(100)의 상기 홈(H)의 표면에 형성된 제1재배선(102)과 상기 마더 칩(100)의 상기 일면(a)에 형성된 제1재배선(104)은, 도 2에 도시된 바와 같이, 전기적으로 상호 연결되어 있다. The first rewiring 102 formed on the surface of the groove H of the mother chip 100 and the first rewiring 104 formed on the one surface a of the mother chip 100 are shown in FIG. 2. As shown, they are electrically interconnected.

상기 마더 칩(100)의 상기 홈(H)의 저면에 형성된 상기 제1재배선(102)은 범프랜드(102a)를 가지며, 상기 마더 칩(100)의 상기 일면(a) 상에 형성된 상기 제1재배선(104)은 제1볼랜드(104a)를 갖는다. The first rewiring 102 formed on the bottom surface of the groove H of the mother chip 100 has a bump land 102a and the first formed on the surface a of the mother chip 100. The first rewiring 104 has a first borland 104a.

상기 마더 칩(100)의 상기 홈(H) 내에 배치된 상기 베이비 칩(108)은, 상기 마더 칩(100)의 상기 홈(H)의 표면에 형성된 상기 제1재배선(102)의 상기 범프랜드(102a)와 전기적으로 연결되도록, 예를 들어, 범프(106)와 같은 접속단자에 의하여 플립 칩(Flip chip) 본딩되어 있다. The baby chip 108 disposed in the groove H of the mother chip 100 includes the bumps of the first rewiring 102 formed on the surface of the groove H of the mother chip 100. To be electrically connected to the land 102a, for example, a flip chip is bonded by a connection terminal such as the bump 106.

상기 홈(H)의 저면과 상기 베이비 칩(108) 사이의 공간에 형성된 충진재 (107)는, 예를 들어, 에폭시수지, 비전도성 필름(Non-conductive film; NCF), 이방전도성 필름(Anisotropic conductive film; ACF) 및 NCP(Non conductive paste) 중 어느 하나로 이루어질 수 있다. The filler 107 formed in the space between the bottom surface of the groove H and the baby chip 108 may be, for example, an epoxy resin, a non-conductive film (NCF), or an anisotropic conductive film. film (ACF) and non-conductive paste (NCP).

상기 제2재배선(110)은 상기 홈(H)의 저면과 대향하는 상기 베이비 칩(108)의 후면 상에 상기 마더 칩(100)의 상기 일면(a)에 형성된 상기 제1재배선(104)의 일부분과 전기적으로 연결되도록 형성되어 있으며, 자세하게 도시하지 않았으나, 상기 제2재배선(110)은 제2볼랜드를 갖는다. The second rewiring 110 is the first rewiring 104 formed on the one surface a of the mother chip 100 on the rear surface of the baby chip 108 facing the bottom surface of the groove H. Is formed to be electrically connected to a portion of), but not shown in detail, the second rewiring 110 has a second borland.

상기 외부접속단자(112)는 상기 마더 칩(100)의 상기 일면(a) 상에 형성된 상기 제1재배선(104)과 상기 제2재배선(110)의 상기 제1 및 제2볼랜드 상에 각각 부착되어 있으며, 예를 들어, 솔더볼일 수 있다. The external connection terminal 112 is on the first and second borland of the first wiring 104 and the second wiring 110 formed on the one surface (a) of the mother chip 100. Each is attached, for example, it may be a solder ball.

한편, 자세하게 도시하고 설명하지 않았으나, 본 발명의 일 실시예에 따른 반도체 패키지(120)는 웨이퍼 레벨 패키지 제조 기술을 응용하여 제조하였다. On the other hand, although not shown and described in detail, the semiconductor package 120 according to an embodiment of the present invention was manufactured by applying a wafer-level package manufacturing technology.

전술한 바와 같이, 본 발명은 홈을 포함한 마더 칩의 상기 홈 내에 베이비 칩을 플립 칩 본딩하고, 상기 홈의 표면을 포함한 상기 마더 칩의 일면 상에 형성된 제1재배선 및 베이비 칩 면 상에 상기 제1재배선의 일부분과 전기적으로 연결된 제2재배선을 이용하여 상기 마더 칩과 상기 베이비 칩을 전기적으로 연결함으로써, 얇은 두께를 갖는 칩 온 칩 구조를 형성할 수 있다. As described above, the present invention provides a method for flip chip bonding a baby chip into the groove of a mother chip including a groove, and the first rewiring and the baby chip surface formed on one surface of the mother chip including a surface of the groove. The chip-on-chip structure having a thin thickness may be formed by electrically connecting the mother chip and the baby chip by using a second rewiring electrically connected to a portion of the first rewiring.

이를 통해, 본 발명은 반도체 패키지의 전체 두께를 감소시킬 수 있을 뿐만 아니라, 웨이퍼 레벨 패키지 제조 기술을 응용하기 때문에, 공정의 단순화 및 낮은 제조 비용을 얻을 수 있다. This allows the present invention not only to reduce the overall thickness of the semiconductor package, but also to apply wafer level package fabrication techniques, resulting in simplified process and lower manufacturing costs.

도 3은 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.3 is a cross-sectional view illustrating a semiconductor package in accordance with another embodiment of the present invention.

도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 패키지(220)는, 전술한 도 1의 반도체 패키지(120)에서의 일면(a)에 형성된 제1재배선(104)과 상기 제2재배선(110) 상에 외부접속단자(112)를 바로 부착하지 않고, 마더 칩(200)의 일면(a) 상에 형성된 제1재배선(204) 및 상기 제2반도체칩(208) 상에 형성된 재배선(210) 상에 몰딩부(212)를 배치시키고, 상기 몰딩부(212) 상에 상기 제1재배선(204)과 전기적으로 연결되도록 제2재배선(214)을 배치시킨다. 그리고, 상기 제1재배선(204)과 상기 제2재배선(214)을 전기적으로 연결되도록 비아패턴(V)을 배치시킨다. As shown, the semiconductor package 220 according to another embodiment of the present invention, the first cultivation 104 and the second cultivation formed on one surface (a) of the semiconductor package 120 of FIG. Rather than directly attaching the external connection terminal 112 to the line 110, the first rewiring 204 formed on one surface (a) of the mother chip 200 and formed on the second semiconductor chip 208 The molding part 212 is disposed on the redistribution 210, and the second rewiring 214 is disposed on the molding part 212 to be electrically connected to the first rewiring 204. The via pattern V is disposed to electrically connect the first rewiring 204 and the second rewiring 214.

전술한 본 발명의 다른 실시예에 따른 반도체 패키지(220)에 있어서, 상기 몰딩부(212)와 상기 비아패턴(V)의 구성 이외에, 나머지 구성들은 이전 실시예에서의 그것들과 모두 동일하며, 여기서 그 상세한 설명은 생략토록 한다. In the semiconductor package 220 according to another embodiment of the present invention described above, in addition to the configuration of the molding portion 212 and the via pattern (V), the rest of the configuration is the same as those in the previous embodiment, where The detailed description is omitted.

한편, 자세하게 설명하지 않았으나, 상기 몰딩부(212)를 상기 마더 칩(200) 및 상기 몰딩부(212)의 측면에 추가 배치시킬 수도 있다. Meanwhile, although not described in detail, the molding part 212 may be further disposed on side surfaces of the mother chip 200 and the molding part 212.

도 4는 상기 몰딩부(212)를 상기 마더 칩(200) 및 상기 몰딩부(212)의 측면에 추가 배치시킨 단면도이며, 여기서, 미설명된 도면부호 212a는 추가 몰딩부를 나타낸다. FIG. 4 is a cross-sectional view of the molding unit 212 further disposed on the side of the mother chip 200 and the molding unit 212, where reference numeral 212a not shown represents an additional molding unit.

도 5는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.5 is a cross-sectional view illustrating a semiconductor package in accordance with still another embodiment of the present invention.

도시된 바와 같이, 본 발명의 또 다른 실시예에 따른 반도체 패키지(320)는, 전술한 도 3의 반도체 패키지(220)와 달리, 마더 칩이 홈을 구비하고 있지 않다. 그래서, 베이비 칩(306)이 마더 칩(300)의 제1재배선(302) 상에 바로 플립 칩 본딩될 수 있다. As illustrated, in the semiconductor package 320 according to another embodiment of the present invention, unlike the semiconductor package 220 of FIG. 3, the mother chip does not have a groove. Thus, the baby chip 306 may be flip chip bonded directly on the first rewiring 302 of the mother chip 300.

전술한 본 발명의 또 다른 실시예에 따른 반도체 패키지(320)는, 상기 마더 칩(300)과 상기 베이비 칩(306)의 구성 이외에, 나머지 구성들은 이전 실시예에서의 그것들과 모두 동일하며, 여기서, 그 상세한 설명은 생략토록 한다. The semiconductor package 320 according to another embodiment of the present invention described above, in addition to the configuration of the mother chip 300 and the baby chip 306, the rest of the configuration is the same as those in the previous embodiment, where The detailed description thereof will be omitted.

한편, 자세하게 설명하지 않았으나, 전술한 도 5에서의 상기 몰딩부(308)를 도 6에 도시된 바와 같이, 상기 마더 칩(300) 및 상기 몰딩부(212)의 측면에 추가 배치시킬 수도 있다. 여기서, 미설명된 도면부호 308a는 추가 몰딩부를 나타낸다. Meanwhile, although not described in detail, the molding part 308 of FIG. 5 may be additionally disposed on side surfaces of the mother chip 300 and the molding part 212 as shown in FIG. 6. Here, reference numeral 308a, which is not described, denotes an additional molding part.

도 6은 상기 몰딩부(308)를 상기 마더 칩(300) 및 상기 몰딩부(308)의 측면에 추가 배치시킨 단면도이며, 여기서, 미설명된 도면부호 308a는 추가 몰딩부를 나타낸다. FIG. 6 is a cross-sectional view of the molding part 308 further disposed on the side of the mother chip 300 and the molding part 308, where reference numeral 308a denotes an additional molding part.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다. As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

100 : 제1반도체칩 102, 104 : 제1재배선
H : 홈 107 : 충진재
108 : 제2반도체칩 110 : 제2재배선
112 : 외부접속단자 120 : 반도체 패키지100: first semiconductor chip 102, 104: first wiring
H: home 107: filling material
108: second semiconductor chip 110: second wiring
112: external connection terminal 120: semiconductor package

Claims (12)

일면 및 상기 일면에 대향하는 타면을 가지며, 상기 일면에 홈이 형성된 제1반도체칩;
상기 홈의 표면을 포함한 상기 제1반도체칩의 상기 일면 상에 형성되며, 제1볼랜드를 갖는 제1재배선;
상기 홈 내에 플립 칩 본딩된 제2반도체칩; 및
상기 홈과 대향하는 상기 제2반도체칩 면 상에 상기 제1재배선의 일부분과 전기적으로 연결되며, 제2볼랜드를 갖는 제2재배선;
를 포함하는 반도체 패키지. A first semiconductor chip having one surface and the other surface opposite to the one surface and having a groove formed on the one surface;
A first rewiring formed on the one surface of the first semiconductor chip including the surface of the groove and having a first ball land;
A second semiconductor chip flip-bonded in the groove; And
A second rewiring electrically connected to a portion of the first rewiring on a surface of the second semiconductor chip facing the groove and having a second borland;
Semiconductor package comprising a. 제 1 항에 있어서,
상기 홈의 저면과 상기 제2반도체칩 사이의 공간에 형성된 충진재를 더 포함하는 것을 특징으로 하는 반도체 패키지. The method of claim 1,
And a filler formed in a space between the bottom surface of the groove and the second semiconductor chip. 제 2 항에 있어서,
상기 충진재는 에폭시수지, 비전도성 필름(Non-conductive film; NCF), 이방전도성 필름(Anisotropic conductive film; ACF) 및 NCP(Non conductive paste) 중 어느 하나로 이루어진 것을 특징으로 하는 반도체 패키지.
The method of claim 2,
The filler is a semiconductor package, characterized in that made of any one of an epoxy resin, a non-conductive film (NCF), an anisotropic conductive film (ACF) and non-conductive paste (NCP).
제 1 항에 있어서,
상기 제1반도체칩과 상기 제2반도체칩은 서로 상이한 이종 반도체칩인 것을 특징으로 하는 반도체 패키지. The method of claim 1,
The semiconductor package of claim 1, wherein the first semiconductor chip and the second semiconductor chip are different heterogeneous semiconductor chips. 일면 및 상기 일면에 대향하는 타면을 가지며, 상기 일면에 홈이 형성된 제1반도체칩;
상기 홈의 표면을 포함한 상기 제1반도체칩의 상기 일면 상에 형성된 제1재배선;
상기 홈 내에 플립 칩 본딩된 제2반도체칩;
상기 제1재배선 및 상기 제2반도체칩 상에 형성된 몰딩부; 및
상기 몰딩부 상에 상기 제1재배선과 전기적으로 연결되도록 형성되며 볼랜드를 갖는 제2재배선;
를 포함하는 반도체 패키지. A first semiconductor chip having one surface and the other surface opposite to the one surface and having a groove formed on the one surface;
A first rewiring formed on the one surface of the first semiconductor chip including the surface of the groove;
A second semiconductor chip flip-bonded in the groove;
A molding part formed on the first wiring and the second semiconductor chip; And
A second wiring formed on the molding part to be electrically connected to the first wiring and having a ball land;
Semiconductor package comprising a. 제 5 항에 있어서,
상기 몰딩부 내에 상기 제1재배선과 상기 제2재배선은 전기적으로 연결되도록 형성된 비아패턴을 포함하는 것을 특징으로 하는 반도체 패키지. The method of claim 5, wherein
The semiconductor package of claim 1, wherein the first wiring line and the second wiring line include via patterns formed to be electrically connected to each other. 제 5 항에 있어서,
상기 홈의 저면과 상기 제2반도체칩 사이의 공간에 형성된 충진재를 더 포함하는 것을 특징으로 하는 반도체 패키지. The method of claim 5, wherein
And a filler formed in a space between the bottom surface of the groove and the second semiconductor chip. 제 7 항에 있어서,
상기 충진재는 에폭시수지, 비전도성 필름(Non-conductive film; NCF), 이방전도성 필름(Anisotropic conductive film; ACF) 및 NCP(Non conductive paste) 중 어느 하나로 이루어진 것을 특징으로 하는 반도체 패키지. The method of claim 7, wherein
The filler is a semiconductor package, characterized in that made of any one of an epoxy resin, a non-conductive film (NCF), an anisotropic conductive film (ACF) and non-conductive paste (NCP). 제 5 항에 있어서,
상기 제1반도체 칩 및 상기 몰딩부의 측면에 형성된 추가 몰딩부를 더 포함하는 것을 특징으로 하는 반도체 패키지. The method of claim 5, wherein
The semiconductor package according to claim 1, further comprising an additional molding formed on the side of the first semiconductor chip and the molding. 일면 및 상기 일면에 대향하는 타면을 갖는 제1반도체칩;
상기 제1반도체칩의 상기 일면 상에 형성된 제1재배선;
상기 제1재배선 상에 플립 칩 본딩된 제2반도체칩;
상기 제1재배선 및 상기 제2반도체칩을 포함한 상기 제1반도체칩의 상기 일면 상에 형성된 몰딩부; 및
상기 몰딩부 상에 상기 제1재배선과 전기적으로 연결되도록 형성되며 볼랜드를 갖는 제2재배선;
를 포함하는 반도체 패키지. A first semiconductor chip having one surface and the other surface opposite to the one surface;
A first rewiring formed on the one surface of the first semiconductor chip;
A second semiconductor chip flip-bonded on the first rewiring;
A molding part formed on the one surface of the first semiconductor chip including the first rewiring and the second semiconductor chip; And
A second wiring formed on the molding part to be electrically connected to the first wiring and having a ball land;
Semiconductor package comprising a. 제 10 항에 있어서,
상기 몰딩부 내에 상기 제1재배선과 상기 제2재배선은 전기적으로 연결되도록 형성된 비아패턴을 포함하는 것을 특징으로 하는 반도체 패키지. The method of claim 10,
The semiconductor package of claim 1, wherein the first wiring line and the second wiring line include via patterns formed to be electrically connected to each other. 제 10 항에 있어서,
상기 제1반도체 칩 및 상기 몰딩부의 측면에 형성된 추가 몰딩부를 더 포함하는 것을 특징으로 하는 반도체 패키지. The method of claim 10,
The semiconductor package according to claim 1, further comprising an additional molding formed on the side of the first semiconductor chip and the molding.
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