KR20110101945A - Internal matching structure of gan amplifier using a ltcc - Google Patents

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Abstract

본 발명은 LTCC를 이용한 GaN 고출력 트랜지스터의 내부 매칭 구조에 관한 것으로, 하부로부터 상부로 순차적으로 적층된 복수개의 그린 시트; 상기 복수개의 그린 시트 위에 각각 형성된 도체 패턴을 포함하고, 상기 복수개의 그린 시트 위에 각각 형성된 도체 패턴은 상하부의 도체 패턴과 상호 작용하여 션트 캐패시터를 형성하는 것을 특징으로 한다.The present invention relates to an internal matching structure of GaN high power transistor using LTCC, comprising: a plurality of green sheets sequentially stacked from bottom to top; And conductive patterns formed on the plurality of green sheets, respectively, and the conductive patterns formed on the plurality of green sheets interact with upper and lower conductive patterns to form a shunt capacitor.

Description

ＬＴＣＣ를 이용한 ＧａＮ 증폭기의 내부 매칭 구조{INTERNAL MATCHING STRUCTURE OF GaN AMPLIFIER USING A LTCC}INTERNAL MATCHING STRUCTURE OF GaN AMPLIFIER USING A LTCC}

본 발명은 GaN 증폭기의 내부 매칭 구조에 관한 것으로, 보다 구체적으로는 LTCC(Low Temperature Cofired Ceramic)를 이용한 GaN 트랜지스터 내부의 매칭 구조에 관한 것이다.
The present invention relates to an internal matching structure of a GaN amplifier, and more particularly, to a matching structure inside a GaN transistor using a low temperature cofired ceramic (LTCC).

도 1은 종래 기술에 의한 50W 급 GaN 트랜지스터의 일례를 도시한 도면이다. 통상적으로, GaN 트랜지스터는 GaN 베어칩(barechip)(10)과 내부 매칭 구조(internal matching structure)(20)로 이루어진다. 일반적으로 출력이 수십 W 이상인 고출력 트랜지스터의 경우, 외부 매칭을 용이하게 하기 위하여 도 1의 참조번호 20으로 도시한 바와 같은 내부 매칭 구조를 트랜지스터 내부에 구현한다. 이러한 내부 매칭 구조 또는 회로는 0Ω에 가까운 입력 임피던스를 10Ω정도의 임피던스로 변환시켜 외부 회로와의 매칭을 용이하게 하고, 또한 이 과정에서 트랜지스터의 게인(gain)도 향상시키는 효과가 얻어질 수 있다.
1 is a view showing an example of a 50W class GaN transistor according to the prior art. Typically, a GaN transistor consists of a GaN bare chip 10 and an internal matching structure 20. In general, in the case of a high output transistor having an output of several tens of W or more, an internal matching structure as shown by reference numeral 20 of FIG. 1 is implemented in the transistor to facilitate external matching. Such an internal matching structure or circuit converts an input impedance close to 0 Ω into an impedance of about 10 Ω to facilitate matching with an external circuit, and also improves the gain of the transistor in this process.

전술한 목적을 달성하기 위해 구현되는 내부 매칭 구조는 주로 MOS(metal oxide semiconductor) 캐패시터(21,4)와 이들 커패시터를 연결하는 와이어(23)로 구성된다.
The internal matching structure implemented to achieve the above object mainly consists of metal oxide semiconductor (MOS) capacitors 21 and 4 and a wire 23 connecting these capacitors.

이런 구조에서, 출력을 크게할 경우 내부 매칭 회로에 포함되는 캐패시터의 개수를 증가시켜야 하며, 캐패시터의 개수를 늘릴수록 트랜지스터의 동작 주파수 폭(bandwidth)이 넓어지게 된다.
In this structure, when the output is increased, the number of capacitors included in the internal matching circuit must be increased, and as the number of capacitors increases, the operating frequency bandwidth of the transistor becomes wider.

도 1에 도시한 바와 같은 RFHIC사의 50W 트랜지스터(NPT35050)의 경우 출력이 높이 때문에 두 개의 MOS 캐패시터(21,22)와 이들간의 본딩 와이어(23)를 사용하여 2단의 내부 매칭 회로가 트랜지스터 내부에 구현된다.
In the case of the 50W transistor (NPT35050) manufactured by RFHIC as shown in FIG. 1, since the output is high, two internal matching circuits are provided inside the transistor by using two MOS capacitors 21 and 22 and a bonding wire 23 therebetween. Is implemented.

도 2는 도 1에 도시한 바와 같은 내부 매칭 구조의 등가 회로도를 나타낸다. 이 등가 회로도에서 MOS 캐패시터(21,22)는 2개의 션트(shunt) 캐패시터(21',22')로 치환될 수 있고, 본딩 와이어(23)은 인덕턴스(23')로 치환될 수 있다.
FIG. 2 shows an equivalent circuit diagram of the internal matching structure as shown in FIG. 1. In this equivalent circuit diagram, the MOS capacitors 21 and 22 may be replaced by two shunt capacitors 21 'and 22', and the bonding wire 23 may be replaced by an inductance 23 '.

그러나, 전술한 바와 같은 종래 구조에 따른 내부 매칭 구조는, 여러 단의 회로를 구현할 경우 필요한 만큼의 MOS 캐패시터가 트랜지스터 내부에 삽입되어야 하고, 이들간에 와이어 본딩 공정을 수행해야만 한다. 즉, 3단으로 이루어진 내부 매칭 회로를 구현할 경우 3개의 MOS 캐패시터와 2단의 와이어-본딩을 필요로 한다.
However, in the internal matching structure according to the conventional structure as described above, when implementing a multi-stage circuit, as many MOS capacitors as necessary are inserted into the transistor, and a wire bonding process must be performed therebetween. In other words, the three-stage internal matching circuit requires three MOS capacitors and two-stage wire-bonding.

그러나, 이러한 경우 여러 단의 회로를 구현하면 할수록 캐패시터에 대한 비용이 증가될 뿐만 아니라 캐패시터 삽입을 위한 공간도 필요하기 때문에 더 큰 메탈 패키지(metal package)를 사용해야 하므로 제조 비용이 증가하게 된다.
However, in this case, the implementation of a multi-stage circuit not only increases the cost for the capacitor but also requires a space for the capacitor insertion, thereby increasing the manufacturing cost since a larger metal package must be used.

또한, 와이어 본딩 공정도 모든 캐패시터 사이에서 수행되어야 하므로, 공정 비용, 시간 등이 소요되며, 와이어 본딩에 의한 시리즈 인덕턴스는 자체 용량 조절이 쉽지 않기 때문에 원하는 용량을 구현하고 튜닝하는데 있어 한계점을 갖게 된다.
In addition, since the wire bonding process must be performed between all capacitors, process cost, time, etc. are required, and since series inductance by wire bonding is not easy to adjust its own capacity, there is a limit in implementing and tuning a desired capacity.

이와 같이 종래기술에 따른 GaN 고출력 트랜지스터의 내부 매칭 구조는 공정 효율성이 좋지 않고, 전기적 특성 면에서도 MOS 캐패시터는 항복 전압(Breakdown voltage)이 높지 않기 때문에 고전압, 고출력 트랜지스터 적용시 캐패시터가 단락되는 문제점들을 야기할 수 있다. 또한, 본딩 와이어도 작지 않은 시리즈 저항값을 갖기 때문에 트랜지스터 내부에서 신호의 감쇄를 일으킬 수 있는 문제점이 있다.
As such, the internal matching structure of the GaN high output transistor according to the prior art has poor process efficiency, and in terms of electrical characteristics, the MOS capacitor does not have a high breakdown voltage, which causes problems that the capacitor is shorted when applying a high voltage and high output transistor. can do. In addition, since the bonding wire also has a small series resistance value, there is a problem that may cause signal attenuation inside the transistor.

따라서 본 발명은 전술한 바와 같이 전기적 특성이 제조 비용이 저렴한 GaN 고출력 트랜지스터의 내부 매칭 구조를 제공하는 것을 목적으로 한다.
Accordingly, an object of the present invention is to provide an internal matching structure of a GaN high output transistor whose electrical characteristics are low in manufacturing cost as described above.

전술한 과제를 해결하기 위해, 본 발명에 따른 LTCC를 이용한 GaN 고출력 트랜지스터의 내부 매칭 구조는, 하부로부터 상부로 순차적으로 적층된 복수개의 그린 시트; 상기 복수개의 그린 시트 위에 각각 형성된 도체 패턴을 포함하고, 상기 복수개의 그린 시트 위에 각각 형성된 도체 패턴은 상하부의 도체 패턴과 상호 작용하여 션트 캐패시터를 형성하는 것을 구성적 특징으로 포함한다.
In order to solve the above problems, the internal matching structure of the GaN high output transistor using the LTCC according to the present invention, a plurality of green sheets sequentially stacked from the bottom to the top; The conductive patterns may include conductive patterns formed on the plurality of green sheets, respectively, and the conductive patterns may be formed on the plurality of green sheets to form shunt capacitors by interacting with upper and lower conductive patterns.

복수개의 그린 시트 위에 각각 형성된 도체 패턴은 비아홀을 통해 서로 전기적으로 연결되어 있다.
Conductor patterns respectively formed on the plurality of green sheets are electrically connected to each other through via holes.

또한, 복수개의 그린 시트 위에 형성된 각각의 도체 패턴은 적어도 2개 이상의 상이한 면적의 도체 패턴을 각각 포함하고, 도체 패턴의 면적을 조절함으로써 션트 캐패시터의 용량이 결정된다.
In addition, each conductor pattern formed on the plurality of green sheets includes at least two conductor patterns of at least two different areas, and the capacity of the shunt capacitor is determined by adjusting the area of the conductor pattern.

또한 복수개의 그린 시트 중 최상층의 그린시트에 형성되는 상기 2개 이상의 도체 패턴은 연결부를 통해 연결되고, 상기 연결부의 선폭에 의해 내부 매칭 회로의 인덕턴스가 결정된다.
In addition, the two or more conductor patterns formed on the green sheet of the uppermost layer of the plurality of green sheets are connected through a connection part, and the inductance of the internal matching circuit is determined by the line width of the connection part.

또한, 본 발명은 내부 매칭 회로를 포함하는 GaN 고출력 트랜지스터를 제공하는데, 내부 매칭 회로는 LTCC 방식으로 형성된 션트 커패시터와 시리즈 인덕턴스를 포함한다.
In addition, the present invention provides a GaN high power transistor including an internal matching circuit, which includes a shunt capacitor and a series inductance formed by the LTCC method.

상기 내부 매칭 회로는, 하부로부터 상부로 순차적으로 적층된 복수개의 그린 시트; 상기 복수개의 그린 시트 위에 각각 형성된 도체 패턴을 포함하고, 상기 복수개의 그린 시트 위에 각각 형성된 도체 패턴은 상하부의 도체 패턴과 상호 작용하여 션트 캐패시터를 형성한다.
The internal matching circuit may include a plurality of green sheets sequentially stacked from bottom to top; And a plurality of conductor patterns respectively formed on the plurality of green sheets, and the conductive patterns respectively formed on the plurality of green sheets interact with upper and lower conductive patterns to form a shunt capacitor.

복수개의 그린 시트 위에 형성된 각각의 도체 패턴은 적어도 2개 이상의 상이한 면적의 도체 패턴을 각각 포함하고, 도체 패턴의 면적을 조절함으로써 상기 션트 캐패시터의 용량이 결정되며, 복수개의 그린 시트 중 최상층의 그린시트에 형성되는 상기 2개 이상의 도체 패턴은 연결부를 통해 연결되고, 상기 연결부의 선폭에 의해 내부 매칭 회로의 인덕턴스가 결정된다.
Each conductor pattern formed on the plurality of green sheets includes at least two conductor patterns of at least two different areas, and the capacity of the shunt capacitor is determined by adjusting the area of the conductor pattern, and the green sheet of the top layer of the plurality of green sheets is determined. The two or more conductor patterns formed at are connected through a connection part, and the inductance of the internal matching circuit is determined by the line width of the connection part.

본 발명에 따르면 LTCC 방식의 내부 매칭 구조는 종래의 방식과 달리 GaN 트랜지스터의 내부 매칭 구조 구현시 LTCC 집적 캐패시터를 이용함으로써 MOS 캐패시터의 개수를 줄일 수 있어 비용을 절감할 수 있고, 인덕터는 와이어본딩 대신 LTCC 상의 패턴을 이용하여 구현하기 때문에 튜닝이 용이할 뿐만 아니라 와이어-본딩 공정을 생략할 수 있기 때문에 제조 비용을 절감할 수 있다. 또한, LTCC의 경우 절연성이 우수하여 MOS 캐패시터에 비해 항복 전압이 높기 때문에 고출력, 고전압 트랜지스터 적용에 유리하다.
According to the present invention, unlike the conventional method, the internal matching structure of the LTCC method can reduce the number of MOS capacitors by using the LTCC integrated capacitor when implementing the internal matching structure of the GaN transistor, thereby reducing the cost, and the inductor instead of wire bonding. The implementation using patterns on the LTCC not only facilitates tuning but also eliminates the wire-bonding process, reducing manufacturing costs. In addition, the LTCC has an excellent insulation property and has a higher breakdown voltage than the MOS capacitor, which is advantageous for high output and high voltage transistor applications.

도 1은 베어칩과 내부매칭회로로 이루어진 종래의 GaN 트랜지스터의 일례를 도시한 도면.
도 2는 도 1에 도시한 GaN 트랜지스터의 내부 매칭 회로의 등가도를 도시한 도면.
도 3a 내지 도 3e는 본 발명에 따른 LTCC 방식의 내부 매칭 구조의 각 층에 사용되는 도체 패턴을 개략적으로 도시한 도면.
도 4는 도 3a 내지 도 3e에 도시한 각 층의 도체 패턴을 순차적으로 적층한 형태를 개략적으로 도시한 도면.
도 5는 본 발명에 따라 제조된 LTCC 방식의 내부 매칭 구조를 개략적으로 도시한 도면으로서, 도 5의 (a)는 소용량의 캐패시터 구현 형태를 개략적으로 도시한 도면, (c)는 대용량의 캐패시터 구현 형태를 개략적으로 도시한 도면, (b)는 소용량 캐패시터와 소용량 캐패시터 사이의 인덕턴스를 구현하기 위한 연결부, 및 (d)는 도 5(a) 내지 도 5(c)를 결합한 형태를 개략적으로 도시한 도면.
도 6은 본 발명에 따라 실제조된 LTCC 방식의 내부 매칭 구조를 포함하는 GaN 트랜지스터의 외형을 개략적으로 도시한 도면.
도 7은 본 발명에 따라 제조된 LTCC 방식의 내부 매칭 구조를 포함하는 GaN 트랜지스터와 종래 방식으로 제조된 GaN 트랜지스터의 Pin 대 Gain을 개략적으로 도시한 그래프.
도 8은 본 발명에 따라 제조된 LTCC 방식의 내부 매칭 구조를 포함하는 GaN 트랜지스터와 종래 방식으로 제조된 GaN 트랜지스터의 Pin 대 Pout을 개략적으로 도시한 그래프.1 shows an example of a conventional GaN transistor consisting of a bare chip and an internal matching circuit.
FIG. 2 is an equivalent diagram of an internal matching circuit of the GaN transistor shown in FIG. 1; FIG.
3a to 3e schematically illustrate the conductor pattern used for each layer of the internal matching structure of the LTCC scheme according to the present invention.
4 is a diagram schematically illustrating a form in which conductor patterns of respective layers illustrated in FIGS. 3A to 3E are sequentially stacked.
5 is a view schematically showing the internal matching structure of the LTCC method manufactured according to the present invention, Figure 5 (a) is a schematic diagram showing a small capacitor implementation form, (c) is a large capacitor implementation Figure schematically shows the form, (b) is a connection for implementing the inductance between the small capacity capacitor and the small capacity capacitor, and (d) is a schematic view showing a combination of Figures 5 (a) to 5 (c) drawing.
FIG. 6 is a schematic diagram of an appearance of a GaN transistor including an internal matching structure of a LTCC scheme actually fabricated according to the present invention. FIG.
FIG. 7 is a graph schematically illustrating the pin-to-gain of a GaN transistor including an LTCC-type internal matching structure manufactured according to the present invention and a GaN transistor manufactured by the conventional method.
FIG. 8 is a graph schematically illustrating Pin vs. Pout of a GaN transistor including an LTCC type internal matching structure and a conventional GaN transistor manufactured according to the present invention.

이하, 본 발명의 실시예에 대해 첨부한 도면을 참조하여 이하에 설명하도록 한다. Hereinafter, embodiments of the present invention will be described below with reference to the accompanying drawings.

본 발명은 전술한 MOS 캐패시터를 이용한 인터널 매칭 구조의 문제점을 해결하기 위해 LTCC(Low Temperature Cofired Ceramic) 재료와 적층 공정을 이용한다. 일반적으로 LTCC 기술은 저온 소성 세라믹 기판을 이용한 기술로서, 저온 소성 세라믹 기판을 800℃ 내지 1000℃ 정도의 저온에서 세라믹과 금속의 동시 소성 방법을 이용하여 기판을 형성하는 기술이다. 이 LTCC 기술은 용융점이 낮은 글라스와 세라믹이 혼합되어 적당한 유전율을 갖는 그린시트를 형성하고, 그린시트 위에 도전성 페이스트를 인쇄후 적층하여 기판을 형성할 수 있는데, 이 과정에서 그린시트 상에 캐패시터, 레지스터, 인덕터 등의 수동 소자들의 패턴을 형성할 수 있기 때문에 고집접화, 경박단소화 등을 가능하게 한다.
The present invention uses a low temperature cofired ceramic (LTCC) material and a lamination process to solve the problems of the internal matching structure using the MOS capacitor described above. In general, LTCC technology is a technique using a low-temperature calcined ceramic substrate, a technique for forming a substrate using a method of simultaneously firing a ceramic and a metal at a low temperature of the low-temperature calcined ceramic substrate at about 800 ℃ to 1000 ℃. In this LTCC technology, glass and ceramics with low melting point are mixed to form a green sheet having an appropriate dielectric constant, and a conductive paste is printed and laminated on the green sheet to form a substrate. In this process, capacitors and resistors are formed on the green sheet. Since it is possible to form a pattern of passive elements, such as an inductor, it enables high integration, light weight, shortening, and the like.

본 발명자는 이런 LTCC 기술을 이용하여, 층간에 패턴 형성을 통하여 인덕터와 캐패시터를 구현하고 이들을 3차원적으로 배열함으로써 그 크기를 소형화할 수 있음에 주목하였고, 본 발명에서는 LTCC 재료와 LTCC 기술의 적층 공정 상의 장점을 이용하여 GaN 트랜지스터의 내부 매칭 회로를 집적화하여 구현하였다.
The present inventors noted that by using such LTCC technology, the size of the inductor and the capacitor can be reduced by implementing the inductor and the capacitor through the pattern formation between the layers, and in the present invention, the LTCC material and the LTCC technology are laminated. Using the process advantages, the internal matching circuit of the GaN transistor was integrated.

도 1에 도시한 바와 같은 내부 매칭 구조를 LTCC 기술을 이용한 매칭 구조로 구현하기 위해서는, 도 3a 내지 도 3e에 나타난 바와 같이 총 5개의 금속층이 사용된다.
In order to implement the internal matching structure shown in FIG. 1 as a matching structure using LTCC technology, a total of five metal layers are used as shown in FIGS. 3A to 3E.

먼저, 도 3a는 LTCC 기술을 이용한 내부 매칭 구조의 최상위층의 제1 패턴 구조를 도시한 도면으로, 글라스와 세라믹이 혼합된 그린시트(100) 위에 캐패시터를 형성하기 위한 두 개의 직사각 형상의 패턴(311,312)과 이들 직사각 패턴을 연결하는 연결부(313)으로 구성된다.
First, FIG. 3A illustrates a first pattern structure of a top layer of an internal matching structure using LTCC technology. Two rectangular patterns 311 and 312 for forming a capacitor on a green sheet 100 mixed with glass and ceramics are shown. ) And a connecting portion 313 connecting these rectangular patterns.

최상층에 형성된 두 개의 직사각 면상의 패턴(311,312)은 하위층에 형성되는 금속패턴면과 캐패시터를 형성하게 되며, 연결부(313)은 시리즈 인덕턴스를 구현하게 된다. 이 연결부(313)는 그 선폭(313a)을 조절함으로써 종래의 와이어-본딩에 비해 인덕턴스의 용량값을 비교적 자유롭게 조절할 수 있는 장점이 있다.
The two rectangular patterns 311 and 312 formed on the uppermost layer form a metal pattern surface and a capacitor formed on the lower layer, and the connection part 313 implements series inductance. The connecting portion 313 has an advantage of relatively freely adjusting the capacitance value of the inductance compared to the conventional wire-bonding by adjusting the line width 313a.

또한, 도 1에서 캐패시터(21)의 용량은 캐패시터(22)의 용량에 비해 상대적으로 작기 때문에, 도 3a에 도시한 바와 같이 좌측의 션트 캐패시터를 형성하는 직사각 면상의 패턴(311)은 우측의 션트 캐패시터를 형성하는 직사각 면상의 패턴(312)에 비해 작은 면적을 갖도록 형성된다. 금속의 면상 패턴(311,312)은 구리, 니켈 또는 니켈/구리의 금속으로 형성될 수 있다.
In addition, since the capacitance of the capacitor 21 in FIG. 1 is relatively small compared to that of the capacitor 22, the rectangular pattern 311 forming the left shunt capacitor as shown in FIG. 3A has a right shunt. It is formed to have a smaller area than the pattern 312 on the rectangular plane forming the capacitor. The planar patterns 311 and 312 of the metal may be formed of a metal of copper, nickel, or nickel / copper.

다음으로 도 3b는 최상층에 배치되는 제1 패턴 구조의 하부에 배치되는 제2 패턴 구조를 도시한 도면이다. Next, FIG. 3B illustrates a second pattern structure disposed below the first pattern structure disposed on the uppermost layer.

도 3b에 도시한 바와 같이, 제2 패턴 구조는, 제1 패턴 구조와 동일하게 글라스와 세라믹이 혼합된 그린시트(100) 위에, 니켈 또는 니켈/구리의 금속으로 이루어진 두 개의 직사각 형상의 패턴(321,322)이 형성된다. 이들 두개의 직사각 형상의 패턴(321,322)은 제1 패턴 구조와는 다르게 서로 이격되어 배치되어, 상부에 형성된 제1 패턴 구조와 그 하부에 배치되는 제3 패턴 구조(도 3c 참조)와 함께 션트 캐패시터를 형성한다.
As shown in FIG. 3B, the second pattern structure includes two rectangular patterns formed of nickel or nickel / copper metal on the green sheet 100 in which glass and ceramic are mixed in the same manner as the first pattern structure. 321,322 are formed. These two rectangular patterns 321 and 322 are spaced apart from each other, unlike the first pattern structure, and have a shunt capacitor together with a first pattern structure formed at an upper portion and a third pattern structure disposed at a lower portion thereof (see FIG. 3C). To form.

다음으로 도 3c는 제2 패턴 구조의 하부에 배치되는 제3 패턴 구조를 도시한 도면이다. Next, FIG. 3C illustrates a third pattern structure disposed below the second pattern structure.

도 3c에 도시한 바와 같이, 제3 패턴 구조는, 제2 패턴 구조와 동일하게 글라스와 세라믹이 혼합된 그린시트(100) 위에, 니켈 또는 니켈/구리의 금속으로 이루어진 두 개의 직사각 형상의 패턴(331,332)이 형성된다. 이들 두개의 직사각 형상의 패턴(331,332)은 제2 패턴 구조와 동일하게 서로 이격되어 배치되어, 상부에 형성된 제2 패턴 구조와 그 하부에 배치되는 제4 패턴 구조(도 3d 참조)와 함께 션트 캐패시터를 형성한다.
As shown in FIG. 3C, the third pattern structure includes two rectangular patterns formed of nickel or nickel / copper metal on the green sheet 100 in which glass and ceramic are mixed in the same manner as the second pattern structure. 331,332 are formed. These two rectangular patterns 331 and 332 are spaced apart from each other in the same manner as the second pattern structure, and have a shunt capacitor together with a second pattern structure formed at an upper portion and a fourth pattern structure disposed at a lower portion thereof (see FIG. 3D). To form.

다음으로 도 3d는 제3 패턴 구조의 하부에 배치되는 제4 패턴 구조를 도시한 도면이다. Next, FIG. 3D illustrates a fourth pattern structure disposed under the third pattern structure.

도 3d에 도시한 바와 같이, 제4 패턴 구조는, 제3 패턴 구조와 동일하게 글라스와 세라믹이 혼합된 그린시트(100) 위에, 니켈 또는 니켈/구리의 금속으로 이루어진 두 개의 직사각 형상의 패턴(341,342)이 형성된다. 이들 두개의 직사각 형상의 패턴(341,342)은 제3 패턴 구조와 동일하게 서로 이격되어 배치되어, 상부에 형성된 제3 패턴 구조와 함께 션트 캐패시터를 형성한다.
As shown in FIG. 3D, the fourth pattern structure includes two rectangular patterns formed of nickel or nickel / copper metal on the green sheet 100 in which glass and ceramic are mixed in the same manner as the third pattern structure. 341,342 are formed. These two rectangular patterns 341 and 342 are spaced apart from each other in the same manner as the third pattern structure to form a shunt capacitor together with the third pattern structure formed thereon.

다음으로 도 3e는 제4 패턴 구조의 하부에 배치되는 최하층의 그라운드면(200)을 도시한 도면이다. 최하층의 그라운드면(200)은 접지면으로서의 역할을 수행하고, 금속 패키지 등에 연결된다.
Next, FIG. 3E is a view illustrating the ground plane 200 of the lowest layer disposed under the fourth pattern structure. The lowermost ground plane 200 serves as a ground plane and is connected to a metal package or the like.

도 4는 도 3a 내지 도 3e에 도시한 각각의 층을 적층한 상태를 도시한 도면이다. 도 4에 도시한 바와 같이, 그라운드면(200)으로부터 상측으로 제4 패턴 구조(340), 제3 패턴 구조(330), 제2 패턴 구조(320), 제1 패턴 구조(310)가 순차로 적층된다. 또한, 상기 제1 패턴 내지 제4 패턴에는 각각 복수개의 홀이 형성되고, 각각의 홀에는 층간 전기적 접촉을 위한 도체 페이스트가 충전된다.
4 is a diagram illustrating a state in which each of the layers illustrated in FIGS. 3A to 3E is stacked. As shown in FIG. 4, the fourth pattern structure 340, the third pattern structure 330, the second pattern structure 320, and the first pattern structure 310 are sequentially disposed upward from the ground surface 200. Are stacked. In addition, a plurality of holes are formed in each of the first to fourth patterns, and each hole is filled with a conductor paste for electrical contact between layers.

도 5는 전술한 바와 같이 구현된 LTCC 방식의 내부 매칭 구조를 도시한 도면이다. 도 5의 (a)에 도시한 바와 같이 LTCC 구조의 좌측에는 비교적 작은 면적을 가진 금속 패턴(311,321,331,341)을 이용하여 10 pF의 션트 캐패시터를 구현하였고, 도 5의 (c)에 도시한 바와 같이 LTCC 구조의 우측에는 비교적 큰 면적을 가진 금속 패턴(312,322,332,342)를 이용하여 30 pF의 션트 캐패시터를 구현하였다. 션트 캐패시터의 용량은 금속 패턴((311,321,331,341),(312,322,332,342))의 면적과 그린시트의 유전율 및 두께에 의존하므로, 이들의 값을 변경하여 적당한 용량의 션트 캐패시터를 구현할 수 있다.
FIG. 5 is a diagram illustrating an internal matching structure of the LTCC scheme implemented as described above. As shown in (a) of FIG. 5, a shunt capacitor of 10 pF was implemented using metal patterns 311, 321, 331, and 341 having relatively small areas on the left side of the LTCC structure, and as shown in (c) of FIG. On the right side of the structure, a shunt capacitor of 30 pF was realized using metal patterns 312,322,332,342 having a relatively large area. Since the capacity of the shunt capacitor depends on the area of the metal patterns 311, 321, 331, 341, and 312, 322, 332, 342, and the permittivity and thickness of the green sheet, the shunt capacitor of suitable capacity may be changed by changing these values.

또한 도 5의 (b)에 도시한 바와 같이, 션트 캐패시터들의 가운데에는 폭이 넓은 연결부(313a)의 선로를 통해 0.22 nH의 시리즈 인덕턴스를 구현하였다. 이와 같은 션트 캐패시터들과 인덕턴스들이 합쳐져서 도 5의 (d)에 도시한 바와 같은 최종 내부 매칭 구조가 형성한다. 이때 상기 실시예에 사용된 LTCC 재료의 유전율은 9이고 각 금속 층간의 간격(유전체 두께)은 40um를 적용하였다.
In addition, as shown in (b) of FIG. 5, a series inductance of 0.22 nH is realized through the line of the wide connection portion 313a in the center of the shunt capacitors. These shunt capacitors and inductances combine to form the final internal matching structure as shown in FIG. In this case, the dielectric constant of the LTCC material used in the above example was 9, and the interval (dielectric thickness) between each metal layer was applied to 40 μm.

도 6은 실제작된 LTCC를 이용한 내부 매칭 구조가 장착된 GaN 트랜지스터를 도시한 도면이다. LTCC로 구현된 내부 매칭 구조(1000)가 GaN 베어칩(1200)과 함께 금속 패키지(1100)내에 집적화되어 있다.
FIG. 6 illustrates a GaN transistor equipped with an internal matching structure using an actual LTCC. An internal matching structure 1000 implemented with LTCC is integrated in the metal package 1100 together with the GaN bare chip 1200.

도 7은 LTCC 방식의 내부 매칭 구조를 포함한 GaN 트랜지스터의 특성이 MOS 캐패시터를 이용한 트랜지스터(NPT35050)의 특성과 비교한 그래프이다. LTCC를 이용한 경우의 특성(a)은 MOS 캐패시터를 이용한 경우의 특성(b,c,d)과 비교할 경우 거의 상응하거나 보다 우수한 특성을 나타내고 있음을 확인할 수 있다.
FIG. 7 is a graph comparing the characteristics of the GaN transistor including the LTCC type internal matching structure with that of the transistor NPT35050 using a MOS capacitor. It can be seen that the characteristic (a) in the case of using the LTCC is almost equivalent to or better than that in the case of using the MOS capacitor (b, c, d).

전술한 바와 같이 본 발명에 따르면, GaN 트랜지스터의 내부 매칭 구조 구현시 LTCC 집적 캐패시터를 이용함으로써 MOS 캐패시터의 개수를 줄일 수 있고 이에 따른 비용을 절감할 수 있고, 인덕터는 와이어본딩 대신 LTCC 상의 패턴을 이용하여 구현하기 때문에 튜닝이 용이할 뿐만 아니라 와이어-본딩 공정을 생략할 수 있기 때문에 제조 비용을 절감할 수 있다. 또한, LTCC의 경우 절연성이 우수하여 MOS 캐패시터에 비해 항복 전압이 높기 때문에 고출력, 고전압 트랜지스터 적용에 유리하다.
As described above, according to the present invention, by using the LTCC integrated capacitor when implementing the internal matching structure of the GaN transistor, the number of MOS capacitors can be reduced and the cost thereof, and the inductor uses a pattern on the LTCC instead of wire bonding. This makes it easy to tune and eliminates the wire-bonding process, reducing manufacturing costs. In addition, the LTCC has an excellent insulation property and has a higher breakdown voltage than the MOS capacitor, which is advantageous for high output and high voltage transistor applications.

이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로, 본 발명이 속하는 기술분야에서 통상의 지식을 갖는 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 게시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이런 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호범위는 아래의 청구범위에 의하여 해석되어야하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
The above description is merely illustrative of the technical idea of the present invention, and those skilled in the art to which the present invention pertains may make various modifications and changes without departing from the essential characteristics of the present invention. Accordingly, the embodiments disclosed in the present invention are not intended to limit the technical spirit of the present invention but to describe the present invention, and the scope of the technical idea of the present invention is not limited by these embodiments. The scope of protection of the present invention should be construed according to the following claims, and all technical ideas within the scope of equivalents should be construed as falling within the scope of the present invention.

100: 그린 시트 200: 그라운드면
310: 제1 패턴 구조 320: 제2 패턴 구조
330: 제3 패턴 구조 340: 제4 패턴 구조100: green sheet 200: ground plane
310: first pattern structure 320: second pattern structure
330: third pattern structure 340: fourth pattern structure

Claims (8)

LTCC를 이용한 GaN 고출력 트랜지스터의 내부 매칭 구조에 있어서,
하부로부터 상부로 순차적으로 적층된 복수개의 그린 시트;
상기 복수개의 그린 시트 위에 각각 형성된 도체 패턴을 포함하고,
상기 복수개의 그린 시트 위에 각각 형성된 도체 패턴은 상하부의 도체 패턴과 상호 작용하여 션트 캐패시터를 형성하는 것을 특징으로 하는 LTCC를 이용한 GaN 고출력 트랜지스터의 내부 매칭 구조.
In the internal matching structure of GaN high output transistor using LTCC,
A plurality of green sheets sequentially stacked from bottom to top;
A conductive pattern formed on each of the plurality of green sheets;
The conductive patterns formed on the plurality of green sheets, respectively, interact with upper and lower conductive patterns to form shunt capacitors. The internal matching structure of the GaN high power transistor using LTCC.
제1항에 있어서,
상기 복수개의 그린 시트 위에 각각 형성된 도체 패턴은 비아홀을 통해 서로 전기적으로 연결되어 있는 것을 특징으로 하는 LTCC를 이용한 GaN 고출력 트랜지스터의 내부 매칭 구조.
The method of claim 1,
And a plurality of conductive patterns formed on the plurality of green sheets, the conductive patterns being electrically connected to each other through via holes.
제1항에 있어서,
상기 복수개의 그린 시트 위에 형성된 각각의 도체 패턴은 적어도 2개 이상의 상이한 면적의 도체 패턴을 각각 포함하고,
상기 도체 패턴의 면적을 조절함으로써 상기 션트 캐패시터의 용량이 결정되는 것을 특징으로 하는 LTCC를 이용한 GaN 고출력 트랜지스터의 내부 매칭 구조.
The method of claim 1,
Each conductor pattern formed on the plurality of green sheets includes at least two conductor patterns of at least two different areas, respectively.
The capacity of the shunt capacitor is determined by adjusting the area of the conductor pattern, the internal matching structure of the GaN high output transistor using LTCC.
제3항에 있어서,
상기 복수개의 그린 시트 중 최상층의 그린시트에 형성되는 상기 2개 이상의 도체 패턴은 연결부를 통해 연결되고, 상기 연결부의 선폭에 의해 내부 매칭 회로의 인덕턴스가 결정되는 것을 특징으로 하는 LTCC를 이용한 GaN 고출력 트랜지스터의 내부 매칭 구조.
The method of claim 3,
The two or more conductor patterns formed on the uppermost green sheet of the plurality of green sheets are connected through a connection part, and the inductance of the internal matching circuit is determined by the line width of the connection part. Internal matching structure.
내부 매칭 회로를 포함하는 GaN 고출력 트랜지스터에 있어서,
상기 내부 매칭 회로는 LTCC 방식으로 형성된 션트 커패시터와 시리즈 인덕턴스를 포함하는 것을 특징으로 하는 GaN 고출력 트랜지스터.
In a GaN high power transistor including an internal matching circuit,
The internal matching circuit includes a shunt capacitor and a series inductance formed by the LTCC method.
제5항에 있어서,
상기 내부 매칭 회로는,
하부로부터 상부로 순차적으로 적층된 복수개의 그린 시트;
상기 복수개의 그린 시트 위에 각각 형성된 도체 패턴을 포함하고,
상기 복수개의 그린 시트 위에 각각 형성된 도체 패턴은 상하부의 도체 패턴과 상호 작용하여 션트 캐패시터를 형성하는 것을 특징으로 하는 GaN 고출력 트랜지스터.
The method of claim 5,
The internal matching circuit,
A plurality of green sheets sequentially stacked from bottom to top;
A conductive pattern formed on each of the plurality of green sheets;
And conductive patterns formed on the plurality of green sheets, respectively, to interact with upper and lower conductive patterns to form shunt capacitors.
제6항에 있어서,
상기 복수개의 그린 시트 위에 형성된 각각의 도체 패턴은 적어도 2개 이상의 상이한 면적의 도체 패턴을 각각 포함하고,
상기 도체 패턴의 면적을 조절함으로써 상기 션트 캐패시터의 용량이 결정되는 것을 특징으로 하는 GaN 고출력 트랜지스터.
The method of claim 6,
Each conductor pattern formed on the plurality of green sheets includes at least two conductor patterns of at least two different areas, respectively.
And the capacitance of the shunt capacitor is determined by adjusting the area of the conductor pattern.
제7항에 있어서,
상기 복수개의 그린 시트 중 최상층의 그린시트에 형성되는 상기 2개 이상의 도체 패턴은 연결부를 통해 연결되고, 상기 연결부의 선폭에 의해 내부 매칭 회로의 인덕턴스가 결정되는 것을 특징으로 하는 GaN 고출력 트랜지스터.
The method of claim 7, wherein
And the at least two conductor patterns formed on the green sheet of the uppermost layer of the plurality of green sheets are connected through a connection part, and an inductance of an internal matching circuit is determined by the line width of the connection part.
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