KR20110099988A

KR20110099988A - Semiconductor memory device for improving sensing efficiency of bit line sense amplifier

Info

Publication number: KR20110099988A
Application number: KR1020100019035A
Authority: KR
Inventors: 김정열; 장수봉; 장성진; 곽진석; 신동학
Original assignee: 삼성전자주식회사
Priority date: 2010-03-03
Filing date: 2010-03-03
Publication date: 2011-09-09

Abstract

본 발명은 비트라인 센스 앰프의 센싱 효율을 향상시키는 반도체 메모리 장치에 대하여 개시된다. 반도체 메모리 장치는, 복수개의 워드라인들과 복수개의 비트라인들의 교차점에 연결되는 복수개의 메모리 셀들을 포함하는 메모리 셀 어레이 블락, 복수개의 비트라인들 중 반의 비트라인들과 각각 연결되고 비트라인과 상보 비트라인 사이의 전압 레벨을 감지 증폭하는 센스 앰프, 그리고 메모리 셀 어레이 블락의 반의 비트라인들과 연결되고 더미 부하 신호에 응답하여 메모리 셀 어레이 블락의 부하와 더미 블락의 부하를 서로 다르게 제어하는 더미 블락을 포함한다.The present invention discloses a semiconductor memory device for improving the sensing efficiency of a bit line sense amplifier. A semiconductor memory device includes a memory cell array block including a plurality of memory cells connected to intersections of a plurality of word lines and a plurality of bit lines, and connected to half bit lines of the plurality of bit lines and complementary to the bit lines. A sense amplifier that senses and amplifies the voltage level between the bit lines, and a dummy block connected to half bit lines of the memory cell array block and controlling the load of the memory cell array block and the load of the dummy block differently in response to the dummy load signal. It includes.

Description

Semiconductor memory device for improving sensing efficiency of bit line sense amplifier

본 발명은 반도체 메모리 장치에 관한 것으로, 비트라인 센스 앰프의 센싱 효율을 향상시키는 반도체 메모리 장치에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a semiconductor memory device for improving sensing efficiency of a bit line sense amplifier.

반도체 메모리 장치들은 사용자들의 요구에 따라 고용량화와 저전력 고속 동작이 요구되는 추세이다. 반도체 메모리 장치들의 고용량화에 따라 미세 공정에 따른 비트라인 센스 앰프에 연결되는 비트라인과 상보 비트라인 간의 로딩 미스매치(loading mismatch) 또는 비트라인 센스 앰프 내의 트랜지스터들 간의 문턱전압 미스매치 현상이 야기되고 있다. 이러한 현상은 비트라인 센스 앰프의 센싱 마진 및 센싱 속도 등의 센싱 효율을 저하시키는 요인이 된다.Semiconductor memory devices are required to have high capacity and low power and high speed operation according to user's request. As the capacity of semiconductor memory devices increases, a loading mismatch between a bit line connected to a bit line sense amplifier and a complementary bit line or a threshold voltage mismatch between transistors in a bit line sense amplifier occurs due to a fine process. . This phenomenon reduces the sensing efficiency such as the sensing margin and the sensing speed of the bit line sense amplifier.

본 발명이 이루고자하는 기술적 과제는 비트라인 센스 앰프의 센싱 효율을 향상시키는 반도체 메모리 장치를 제공하는 데 있다.An object of the present invention is to provide a semiconductor memory device for improving the sensing efficiency of the bit line sense amplifier.

상기 기술적 과제를 해결하기 위하여, 본 발명의 제1면에 따른 반도체 메모리 장치는, 복수개의 워드라인들과 복수개의 비트라인들의 교차점에 연결되는 복수개의 메모리 셀들을 포함하는 메모리 셀 어레이 블락, 복수개의 비트라인들 중 반의 비트라인들과 각각 연결되고 비트라인과 상보 비트라인 사이의 전압 레벨을 감지 증폭하는 센스 앰프, 그리고 메모리 셀 어레이 블락의 반의 비트라인들과 연결되고 더미 부하 신호에 응답하여 메모리 셀 어레이 블락의 부하와 더미 블락의 부하를 서로 다르게 제어하는 더미 블락을 포함한다.In order to solve the above technical problem, a semiconductor memory device according to the first aspect of the present invention, a memory cell array block including a plurality of memory cells connected to the intersection of a plurality of word lines and a plurality of bit lines, a plurality of A sense amplifier connected to one half of the bit lines and sensed and amplified at a voltage level between the bit line and the complementary bit line, and a memory cell connected to half bit lines of the memory cell array block and in response to a dummy load signal. It includes a dummy block for controlling the load of the array block and the load of the dummy block differently.

본 발명의 실시예들에 따라, 더미 블락은 더미 커패시터과, 더미 부하 신호에 응답하여 더미 커패시터를 메모리 셀 어레이 블락의 반의 비트라인들과 연결시키는 더미 트랜지스터를 포함할 수 있다.According to embodiments of the present invention, the dummy block may include a dummy capacitor and a dummy transistor connecting the dummy capacitor with half bit lines of the memory cell array block in response to the dummy load signal.

본 발명의 실시예들에 따라, 더미 블락은 메모리 셀 어레이 블락의 반의 비트라인들과 공통으로 연결될 수 있다.According to embodiments of the present invention, the dummy block may be commonly connected to half bit lines of the memory cell array block.

상기 기술적 과제를 해결하기 위하여, 본 발명의 제2면에 따른 반도체 메모리 장치는, 적어도 하나의 제1 비트라인과 적어도 하나의 제1 워드라인 사이의 교차점에 연결되는 적어도 하나의 제1 메모리 셀을 포함하는 제1 메모리 셀 어레이 블락, 적어도 하나의 제2 비트라인과 적어도 하나의 제2 워드라인 사이의 교차점에 연결되는 적어도 하나의 제2 메모리 셀을 포함하는 제2 메모리 셀 어레이 블락, 제1 분리 제어 신호에 응답하여 제1 메모리 셀 어레이 블락의 제1 비트라인과 제1 노드를 연결시키는 제1 분리 제어부, 제2 분리 제어 신호에 응답하여 제2 메모리 셀 어레이 블락의 제2 비트라인과 제2 노드를 연결시키는 제2 분리 제어부, 이퀄라이징 신호에 응답하여 제1 노드와 제2 노드를 접지 전압 레벨로 등화시키는 등화부, 제1 노드와 제2 노드 사이의 전압 레벨을 감지 증폭하는 센스 앰프, 그리고 제1 노드와 제2 노드의 전압 레벨을 제어하는 밸런싱 제어부를 포함한다.In order to solve the above technical problem, the semiconductor memory device according to the second aspect of the present invention, at least one first memory cell connected to the intersection between at least one first bit line and at least one first word line. A first memory cell array block comprising, a second memory cell array block comprising at least one second memory cell coupled to an intersection between at least one second bitline and at least one second wordline, a first isolation A first separation controller connecting the first bit line of the first memory cell array block and the first node in response to the control signal, the second bit line and the second bit line of the second memory cell array block in response to the second separation control signal; A second separation controller for connecting nodes, an equalizer for equalizing the first node and the second node to a ground voltage level in response to an equalizing signal, and an electrical connection between the first node and the second node A sense amplifier for sensing and amplifying the pressure level, and a balancing control unit for controlling the voltage level of the first node and the second node.

본 발명의 실시예들에 따라, 제1 및 제2 분리 제어 신호들은 제1 노드로 전달되는 제1 비트라인의 부하와 제2 노드로 전달되는 제2 비트라인의 부하가 서로 다르도록 제어될 수 있다.According to embodiments of the present invention, the first and second split control signals may be controlled such that the load of the first bit line delivered to the first node and the load of the second bit line delivered to the second node are different from each other. have.

본 발명의 실시예들에 따라, 반도체 메모리 장치는 센스 앰프 내 대칭적 특성을 갖도록 기대되는 트랜지스터들이 미스매치되는 경우를 상쇄시키도록 제1 및 제2 분리 제어 신호들의 전압 레벨을 설정할 수 있다.According to embodiments of the present invention, the semiconductor memory device may set voltage levels of the first and second separation control signals to cancel a case where transistors expected to have symmetrical characteristics in the sense amplifier are mismatched.

본 발명의 실시예들에 따라, 밸런싱 제어부는 제1 밸런싱 신호 및 제2 밸런싱 신호에 응답하여 제1 노드와 제2 노드로 유입되는 전류를 제어하는 전류 밸런싱 제어부일 수 있다. 전류 밸런싱 제어부는 접지 전압과 제1 노드 사이에 연결되고 제1 밸런싱 신호가 그 게이트에 연결되는 제1 엔모스 트랜지스터와, 접지 전압과 제2 노드 사이에 연결되고 제2 밸런싱 신호가 그 게이트에 연결되는 제2 엔모스 트랜지스터를 포함할 수 있다. 반도체 메모리 장치는 제2 분리 제어 신호의 전압 레벨이 제1 분리 제어 신호보다 낮아 제2 노드의 부하가 가벼운 경우, 제2 밸런싱 신호는 센싱 동작 초기까지 로직 하이레벨로 유지되어 센스 앰프의 동작에 따라 제2 노드로 유입되는 전류를 제2 엔모스 트랜지스터를 통하는 전류 경로로 빼줄 수 있다.According to embodiments of the present invention, the balancing controller may be a current balancing controller for controlling a current flowing into the first node and the second node in response to the first balancing signal and the second balancing signal. The current balancing control unit has a first NMOS transistor connected between a ground voltage and a first node and a first balancing signal connected to the gate thereof, a current balancing controller connected between a ground voltage and a second node and a second balancing signal connected to the gate thereof. It may include a second NMOS transistor. In the semiconductor memory device, when the voltage level of the second isolation control signal is lower than that of the first isolation control signal, and the load of the second node is light, the second balancing signal is maintained at a logic high level until the sensing operation is started. The current flowing into the second node may be subtracted from the current path through the second NMOS transistor.

본 발명의 실시예들에 따라, 밸런싱 제어부는 제1 밸런싱 신호 및 제2 밸런싱 신호에 응답하여 제1 노드와 제2 노드의 전압 레벨을 제어하는 전압 밸런싱 제어부일 수 있다. 전압 밸런싱 제어부는 밸런싱 전압과 제1 노드 사이에 연결되고 제1 밸런싱 신호가 그 게이트에 연결되는 제1 엔모스 트랜지스터와, 밸런싱 전압과 제2 노드 사이에 연결되고 제2 밸런싱 신호가 그 게이트에 연결되는 제2 엔모스 트랜지스터를 포함할 수 있다. 밸런싱 전압은 제1 노드와 제2 노드 사이의 차아지 셰어링 전압 레벨의 반에 해당하는 전압 레벨을 가질 수 있다. 제1 및 제2 밸런싱 신호는 제1 및 제2 메모리 셀 어레이 블락 내 제1 및 제2 메모리 셀이 선택됨에 따라 서로 반대로 활성화될 수 있다. 반도체 메모리 장치는 차아지 셰어링 동작 동안 제1 노드와 제2 노드 사이에 차아지 셰어링 전압 레벨의 반에 해당하는 전압 차를 가질 수 있다.According to embodiments of the present disclosure, the balancing controller may be a voltage balancing controller for controlling voltage levels of the first node and the second node in response to the first balancing signal and the second balancing signal. The voltage balancing controller includes a first NMOS transistor connected between a balancing voltage and a first node and a first balancing signal connected to the gate thereof, a voltage balancing controller connected between the balancing voltage and a second node and a second balancing signal connected to the gate thereof. It may include a second NMOS transistor. The balancing voltage may have a voltage level corresponding to half of the charge sharing voltage level between the first node and the second node. The first and second balancing signals may be activated oppositely as the first and second memory cells in the first and second memory cell array blocks are selected. The semiconductor memory device may have a voltage difference corresponding to half of the charge sharing voltage level between the first node and the second node during the charge sharing operation.

본 발명의 실시예들에 따라, 밸런싱 제어부는 밸런싱 제어 신호, 제1 밸런싱 신호 및 제2 밸런싱 신호에 응답하여 제1 노드와 제2 노드로 유입되는 전류를 제어하는 전류 밸런싱 제어부일 수 있다. 전류 밸런싱 제어부는 센싱 구동 전압이 그 소스에 연결되고 밸런싱 제어 신호가 그 게이트에 연결되는 엔모스 트랜지스터, 엔모스 트랜지스터의 드레인과 제1 노드 사이에 연결되고 제1 밸런싱 신호가 그 게이트에 연결되는 제1 피모스 트랜지스터, 그리고 엔모스 트랜지스터의 드레인과 제2 노드 사이에 연결되고 제2 밸런싱 신호가 그 게이트에 연결되는 제2 피모스 트랜지스터를 포함할 수 있다. 밸런싱 제어 신호는 센싱 동작 동안 외부 전압 레벨의 로직 하이레벨로 활성화될 수 있다. 제1 및 제2 밸런싱 신호는 제1 및 제2 메모리 셀 어레이 블락 내 제1 및 제2 메모리 셀이 선택됨에 따라 서로 반대로 활성화될 수 있다. 상기 반도체 메모리 장치는 센싱 동작 동안 비선택되는 제1 또는 제2 메모리 셀과 연결되는 제1 노드 또는 제2 노드로 전류를 추가적으로 공급하여, 제1 노드와 제2 노드 사이의 전류 차이를 크게 할 수 있다.According to embodiments of the present invention, the balancing controller may be a current balancing controller for controlling the current flowing into the first node and the second node in response to the balancing control signal, the first balancing signal, and the second balancing signal. The current balancing controller includes an NMOS transistor having a sensing driving voltage connected to a source thereof, a balancing control signal connected to a gate thereof, a drain between the NMOS transistor and a first node, and a first balancing signal connected to the gate thereof. And a second PMOS transistor connected between the drain and the second node of the NMOS transistor and a second balancing signal connected to the gate thereof. The balancing control signal may be activated to a logic high level of the external voltage level during the sensing operation. The first and second balancing signals may be activated oppositely as the first and second memory cells in the first and second memory cell array blocks are selected. The semiconductor memory device may further supply current to the first node or the second node connected to the first or second memory cell which is not selected during the sensing operation, thereby increasing the current difference between the first node and the second node. have.

상기 기술적 과제를 해결하기 위하여, 본 발명의 제3면에 따른 반도체 메모리 장치는, 복수개의 워드라인들과 복수개의 비트라인들의 교차점에 연결되는 복수개의 메모리 셀들을 포함하는 메모리 셀 어레이 블락, 분리 제어 신호에 응답하여 복수개의 비트라인들 중 반의 비트라인들 각각을 제1 노드들 각각과 연결시키는 분리 제어부, 제1 노드와 제2 노드 사이의 전압 레벨을 감지 증폭하는 센스 앰프, 그리고 제1 노드와 제2 노드의 전압 레벨을 제어하는 밸런싱 제어부를 포함할 수 있다.In order to solve the above technical problem, the semiconductor memory device according to the third aspect of the present invention, a memory cell array block, a separation control including a plurality of memory cells connected to the intersection of a plurality of word lines and a plurality of bit lines A separation controller connecting each of the half bit lines of the plurality of bit lines with each of the first nodes in response to a signal, a sense amplifier sensing and amplifying a voltage level between the first node and the second node, and a first node; It may include a balancing control unit for controlling the voltage level of the second node.

본 발명의 실시예들에 따라, 분리 제어부는 비트라인과 제1 노드 사이에 연결되고 분리 제어 신호가 그 게이트에 연결되는 엔모스 트랜지스터를 포함할 수 있다.According to embodiments of the present disclosure, the isolation controller may include an NMOS transistor connected between the bit line and the first node and an isolation control signal connected to the gate thereof.

본 발명의 실시예들에 따라, 밸런싱 제어부는 이퀄라이징 신호에 응답하여 제1 노드와 제2 노드의 전압 레벨을 제어할 수 있다. 밸런싱 제어부는 접지 전압과 제1 노드 사이에 연결되고 이퀄라이징 신호가 그 게이트에 연결되는 제1 엔모스 트랜지스터와, 밸런싱 전압과 제2 노드 사이에 연결되고 이퀄라이징 신호가 그 게이트에 연결되는 제2 엔모스 트랜지스터를 포함할 수 있다. 밸런싱 전압은 제1 노드와 제2 노드 사이의 차아지 셰어링 전압 레벨의 반에 해당하는 전압 레벨을 가질 수 있다. 반도체 메모리 장치는 프리차아지 동작 및 차아지 셰어링 동작 동안 제1 노드와 제2 노드 사이에 차아지 셰어링 전압 레벨의 반에 해당하는 전압 차를 가질 수 있다.According to embodiments of the present disclosure, the balancing controller may control the voltage levels of the first node and the second node in response to the equalizing signal. The balancing controller includes a first NMOS transistor coupled between a ground voltage and a first node and an equalizing signal coupled to its gate, and a second NMOS coupled between a balancing voltage and a second node and an equalization signal coupled to its gate. It may include a transistor. The balancing voltage may have a voltage level corresponding to half of the charge sharing voltage level between the first node and the second node. The semiconductor memory device may have a voltage difference corresponding to half of the charge sharing voltage level between the first node and the second node during the precharge operation and the charge sharing operation.

본 발명의 실시예들에 따라, 밸런싱 제어부는 제1 및 제2 이퀄라이징 신호들에 응답하여 제1 노드와 제2 노드의 전압 레벨을 제어할 수 있다. 밸런싱 제어부는 접지 전압과 제1 노드 사이에 연결되고 제1 이퀄라이징 신호가 그 게이트에 연결되는 엔모스 트랜지스터와, 접지 전압과 제2 노드 사이에 연결되고 제2 이퀄라이징 신호가 그 게이트에 연결되는 피모스 트랜지스터를 포함할 수 있다. 제1 이퀄라이징 신호는 프리차아지 동작 전에 이퀄라이징 전압으로 인가되고, 프리차아지 동작, 액티브 동작 및 센싱 동작시 접지 전압으로 인가될 수 있다. 제2 이퀄라이징 신호는 프리차아지 동작 전에 음의 백 바이어스 전압으로 인가되고, 프리차아지 동작, 액티브 동작 및 센싱 동작시 이퀄라이징 전압으로 인가될 수 있다. 반도체 메모리 장치는 프리차아지 동작시 인가되는 제1 및 제2 이퀄라이징 신호들의 전압 레벨에 의한 커플링 동작으로 제1 노드와 제2 노드 사이에 차아지 셰어링 전압 정도의 전압 차를 가질 수 있다.According to embodiments of the present disclosure, the balancing controller may control the voltage levels of the first node and the second node in response to the first and second equalizing signals. The balancing controller includes an NMOS transistor connected between a ground voltage and a first node and a first equalizing signal connected to the gate thereof, a PMOS connected between a ground voltage and a second node and a second equalizing signal connected to the gate thereof. It may include a transistor. The first equalizing signal may be applied as an equalizing voltage before the precharge operation, and may be applied as the ground voltage during the precharge operation, the active operation, and the sensing operation. The second equalizing signal may be applied as a negative back bias voltage before the precharge operation, and may be applied as the equalizing voltage during the precharge operation, the active operation, and the sensing operation. The semiconductor memory device may have a voltage difference equal to a charging sharing voltage between the first node and the second node in a coupling operation by a voltage level of the first and second equalizing signals applied during the precharge operation.

상기 기술적 과제를 해결하기 위하여, 본 발명의 제4면에 따른 반도체 메모리 장치는, 복수개의 워드라인들과 복수개의 비트라인들의 교차점에 연결되는 복수개의 메모리 셀들을 포함하는 메모리 셀 어레이 블락, 복수개의 비트라인들 중 반의 비트라인들 각각과 상보 비트라인 사이의 전압 레벨을 감지 증폭하는 센스 앰프, 이퀄라이징 신호에 응답하여 비트라인과 상보 비트라인의 전압 레벨을 제어하는 제1 밸런싱 제어부, 그리고 밸런싱 신호에 응답하여 상보 비트라인으로 유입되는 전류를 제어하는 제2 밸런싱 제어부를 포함할 수 있다. In order to solve the above technical problem, a semiconductor memory device according to a fourth aspect of the present invention, a memory cell array block including a plurality of memory cells connected to intersections of a plurality of word lines and a plurality of bit lines, A sense amplifier for sensing and amplifying a voltage level between each of the half bit lines and the complementary bit line, a first balancing control unit controlling a voltage level of the bit line and the complementary bit line in response to an equalizing signal, and a balancing signal. And a second balancing control unit controlling the current flowing into the complementary bit line in response.

본 발명의 실시예들에 따라, 제1 밸런싱 제어부는 접지 전압과 비트라인 사이에 연결되고 이퀄라이징 신호가 그 게이트에 연결되는 제1 엔모스 트랜지스터와, 밸런싱 전압과 상보 비트라인 사이에 연결되고 이퀄라이징 신호가 그 게이트에 연결되는 제2 엔모스 트랜지스터를 포함할 수 있다. 반도체 메모리 장치는 프리차아지 동작 및 차아지 셰어링 동작 동안 제1 노드와 제2 노드가 차아지 셰어링 전압 레벨의 반에 해당하는 전압 차를 가질 수 있다. 제2 밸런싱 제어부는 밸런싱 전압과 상보 비트라인 사이에 연결되고 밸런싱 신호가 그 게이트에 연결되는 엔모스 트랜지스터를 포함할 수 있다. 반도체 메모리 장치는 프리차아지 동작부터 센싱 동작 초기까지 센스 앰프의 동작에 따라 상보 비트라인으로 유입되는 전류를 밸런싱 전압으로 통하는 전류 경로로 빼줄 수 있다.According to embodiments of the present invention, the first balancing controller comprises a first NMOS transistor connected between a ground voltage and a bit line and an equalizing signal connected to a gate thereof, a balancing voltage and a complementary bit line, and an equalizing signal. May include a second NMOS transistor connected to the gate thereof. The semiconductor memory device may have a voltage difference corresponding to half of the charge sharing voltage level between the first node and the second node during the precharge operation and the charge sharing operation. The second balancing control unit may include an NMOS transistor connected between the balancing voltage and the complementary bit line and the balancing signal connected to the gate thereof. The semiconductor memory device may subtract the current flowing into the complementary bit line through the current path through the balancing voltage according to the operation of the sense amplifier from the precharge operation to the initial sensing operation.

상기 기술적 과제를 해결하기 위하여, 본 발명의 제5면에 따른 반도체 메모리 장치는, 적어도 하나의 제1 비트라인과 적어도 하나의 제1 워드라인 사이의 교차점에 연결되는 적어도 하나의 제1 메모리 셀을 포함하는 제1 메모리 셀 어레이 블락, 적어도 하나의 제2 비트라인과 적어도 하나의 제2 워드라인 사이의 교차점에 연결되는 적어도 하나의 제2 메모리 셀을 포함하는 제2 메모리 셀 어레이 블락, 제1 분리 제어 신호에 응답하여 제1 메모리 셀 어레이 블락의 제1 비트라인과 제1 노드를 연결시키는 제1 분리 제어부, 제2 분리 제어 신호에 응답하여 제2 메모리 셀 어레이 블락의 제2 비트라인과 제2 노드를 연결시키는 제2 분리 제어부, 이퀄라이징 신호에 응답하여 제1 노드와 제2 노드를 접지 전압 레벨로 등화시키는 등화부, 제1 노드와 제2 노드 사이의 전압 레벨을 감지 증폭하는 센스 앰프, 그리고 커플링 효과를 이용하여 제1 노드와 제2 노드의 전압 레벨을 제어하는 커플링 제어부를 포함한다.In order to solve the above technical problem, the semiconductor memory device according to the fifth aspect of the present invention, at least one first memory cell connected to the intersection between the at least one first bit line and at least one first word line. A first memory cell array block comprising, a second memory cell array block comprising at least one second memory cell coupled to an intersection between at least one second bitline and at least one second wordline, a first isolation A first separation controller connecting the first bit line of the first memory cell array block and the first node in response to the control signal, the second bit line and the second bit line of the second memory cell array block in response to the second separation control signal; A second separation controller for connecting nodes, an equalizer for equalizing the first node and the second node to a ground voltage level in response to an equalizing signal, and an electrical connection between the first node and the second node A sense amplifier for sensing and amplifying the pressure level, and a coupling controller for controlling the voltage level of the first node and the second node using the coupling effect.

본 발명의 실시예들에 따라, 커플링 제어부는 커플링 신호에 응답하여 제1 노드와 제2 노드의 전압 레벨을 제어할 수 있다. 커플링 제어부는 커플링 신호가 그 게이트에 연결되고 제1 노드가 그 소스와 그 드레인에 연결되는 제1 엔모스 트랜지스터와, 커플링 신호가 그 게이트에 연결되고 제2 노드가 그 소스와 그 드레인에 연결되는 제2 엔모스 트랜지스터를 포함할 수 있다. 커플링 신호는 제1 또는 제2 엔모스 트랜지스터가 갖는 커플링 커패시턴스와 제2 노드의 커패시턴스를 합한 커패시턴스에다가 제1 노드의 전압 레벨의 반에 해당하는 전압 레벨을 곱하여 나타나는 전하량과 커플링 커패시턴스와 커플링 전압을 곱하여 나타나는 전하량이 같아지도록 결정되는 커플링 전압이 인가될 수 있다. 반도체 메모리 장치는 액티브 동작시 커플링 신호로 인가되는 커플링 전압에 의한 커플링 동작으로 제1 노드와 제2 노드 사이에 차아지 셰어링 전압의 반에 해당하는 전압 차를 가질 수 있다. 커플링 제어부는 반도체 메모리 장치의 공통 영역인 컨정션 영역에 배치되어 센스 앰프의 제1 노드와 제2 노드에 연결될 수 있다.According to embodiments of the present disclosure, the coupling controller may control the voltage levels of the first node and the second node in response to the coupling signal. The coupling controller includes a first NMOS transistor having a coupling signal coupled to the gate thereof, a first node coupled to the source and the drain thereof, a coupling signal coupled to the gate thereof, and the second node connected to the source thereof and the drain thereof. It may include a second NMOS transistor connected to. The coupling signal is the capacitance obtained by multiplying the capacitance of the first node or the second NMOS transistor with the capacitance of the second node by a voltage level corresponding to half of the voltage level of the first node, and the coupling capacitance and the coupling. A coupling voltage can be applied which is determined so that the amount of charge represented by multiplying the ring voltage is equal. The semiconductor memory device may have a voltage difference corresponding to half of the charging sharing voltage between the first node and the second node in a coupling operation by a coupling voltage applied as a coupling signal during an active operation. The coupling controller may be disposed in a junction region, which is a common region of the semiconductor memory device, and connected to the first node and the second node of the sense amplifier.

본 발명의 실시예들에 따라, 커플링 제어부는 제1 커플링 신호에 응답하여 제1 노드의 전압 레벨을 제어하는 제1 커플링 제어부와, 제2 커플링 신호에 응답하여 제2 노드의 전압 레벨을 제어하는 제2 커플링 제어부를 포함할 수 있다. 제1 커플링 제어부는 제1 커플링 신호가 그 게이트에 연결되고 제1 노드가 그 소스와 그 드레인에 연결되는 엔모스 트랜지스터를 포함할 수 있다. 제2 커플링 제어부는 제2 커플링 신호가 그 게이트에 연결되고 제2 노드가 그 소스와 그 드레인에 연결되는 엔모스 트랜지스터를 포함할 수 있다. 제1 및 제2 커플링 신호들은 제1 및 제2 메모리 셀 어레이 블락 내 제1 및 제2 메모리 셀이 선택됨에 따라 서로 반대로 활성화될 수 있다. 반도체 메모리 장치는 액티브 동작시, 제1 메모리 셀이 선택되는 경우 제2 노드는 커플링 영향으로 차아지 셰어링 전압의 반에 해당하는 전압 레벨 정도로 상승될 수 있다.According to embodiments of the present invention, the coupling controller may include a first coupling controller controlling a voltage level of the first node in response to the first coupling signal, and a voltage of the second node in response to the second coupling signal. It may include a second coupling control unit for controlling the level. The first coupling controller may include an NMOS transistor having a first coupling signal connected to a gate thereof, and a first node connected to a source thereof and a drain thereof. The second coupling controller may include an NMOS transistor having a second coupling signal connected to the gate thereof, and a second node connected to the source and the drain thereof. The first and second coupling signals may be activated opposite to each other as the first and second memory cells in the first and second memory cell array blocks are selected. In the active operation of the semiconductor memory device, when the first memory cell is selected, the second node may be raised to a voltage level corresponding to half of the charge sharing voltage due to the coupling effect.

본 발명의 실시예들에 따라, 커플링 제어부는 이퀄라이징 선택 신호, 제1 및 제2 이퀄라이징 신호들 그리고 제1 및 제2 커플링 신호들에 응답하여 제1 노드와 제2 노드의 전압 레벨을 제어하는 이퀄라이징 및 커플링 제어부를 포함할 수 있다. 이퀄라이징 및 커플링 제어부는 제1 이퀄라이징 신호가 그 게이트에 연결되고 제1 노드가 그 드레인에 연결되는 제1 엔모스 트랜지스터, 제1 커플링 신호가 그 게이트에 연결되고 제1 엔모스 트랜지스터의 소스가 그 소스 및 그 드레인에 연결되는 제2 엔모스 트랜지스터, 이퀄라이징 선택 신호가 그 게이트에 연결되고 제1 엔모스 트랜지스터의 소스가 그 드레인에 연결되고 접지 전압이 그 소스에 연결되는 제3 엔모스 트랜지스터, 제2 이퀄라이징 신호가 그 게이트에 연결되고 제2 노드가 그 드레인에 연결되는 제4 엔모스 트랜지스터, 제2 커플링 신호가 그 게이트에 연결되고 제4 엔모스 트랜지스터의 소스가 그 소스 및 그 드레인에 연결되는 제5 엔모스 트랜지스터, 그리고 이퀄라이징 선택 신호가 그 게이트에 연결되고 제4 엔모스 트랜지스터의 소스가 그 드레인에 연결되고 접지 전압이 그 소스에 연결되는 제6 엔모스 트랜지스터를 포함할 수 있다. 제1 및 제2 커플링 신호들은 제1 및 제2 메모리 셀 어레이 블락 내 제1 및 제2 메모리 셀이 선택됨에 따라 서로 반대로 활성화될 수 있다. 제1 및 제2 이퀄라이징 신호들은 제1 및 제2 메모리 셀 어레이 블락 내 제1 및 제2 메모리 셀이 선택됨에 따라 서로 반대로 활성화될 수 있다. 반도체 메모리 장치는 액티브 동작시, 제1 메모리 셀이 선택되는 경우 제2 노드는 커플링 영향으로 차아지 셰어링 전압의 반에 해당하는 전압 레벨 정도로 상승될 수 있다.According to embodiments of the present invention, the coupling controller controls the voltage levels of the first node and the second node in response to the equalizing selection signal, the first and second equalizing signals, and the first and second coupling signals. It may include an equalizing and coupling control unit. The equalizing and coupling controller includes a first NMOS transistor having a first equalizing signal connected to the gate thereof, a first node connected to the drain thereof, a first coupling signal connected to the gate thereof, and a source of the first NMOS transistor being connected to the gate thereof. A second NMOS transistor connected to the source and the drain thereof, a third NMOS transistor having an equalization selection signal connected to the gate thereof, a source of the first NMOS transistor connected to the drain thereof, and a ground voltage connected to the source thereof; A fourth NMOS transistor having a second equalizing signal connected to its gate and a second node connected to its drain, a second coupling signal connected to its gate, and a source of the fourth NMOS transistor connected to its source and its drain A fifth NMOS transistor, and an equalization select signal connected to the gate thereof, and a source of the fourth NMOS transistor And a sixth NMOS transistor connected to the drain thereof and the ground voltage connected to the source thereof. The first and second coupling signals may be activated opposite to each other as the first and second memory cells in the first and second memory cell array blocks are selected. The first and second equalizing signals may be activated opposite to each other as the first and second memory cells in the first and second memory cell array blocks are selected. In the active operation of the semiconductor memory device, when the first memory cell is selected, the second node may be raised to a voltage level corresponding to half of the charge sharing voltage due to the coupling effect.

상기 기술적 과제를 해결하기 위하여, 본 발명의 제6면에 따른 반도체 메모리 장치는, 적어도 하나의 제1 비트라인과 적어도 하나의 제1 워드라인 사이의 교차점에 연결되는 적어도 하나의 제1 메모리 셀을 포함하는 제1 메모리 셀 어레이 블락, 적어도 하나의 제2 비트라인과 적어도 하나의 제2 워드라인 사이의 교차점에 연결되는 적어도 하나의 제2 메모리 셀을 포함하는 제2 메모리 셀 어레이 블락, 제1 분리 제어 신호에 응답하여 제1 메모리 셀 어레이 블락의 제1 비트라인과 제1 노드를 연결시키는 제1 분리 제어부, 제2 분리 제어 신호에 응답하여 제2 메모리 셀 어레이 블락의 제2 비트라인과 제2 노드를 연결시키는 제2 분리 제어부, 이퀄라이징 신호에 응답하여 제1 노드와 제2 노드를 접지 전압 레벨로 등화시키는 등화부, 프리 센싱 인에이블 신호와 제1 및 제2 센싱 인에이블 신호에 응답하여 제1 노드와 제2 노드 사이의 전압 레벨을 감지 증폭하는 센스 앰프, 그리고 커플링 신호에 응답하여 제1 노드와 제2 노드의 전압 레벨을 제어하는 커플링 제어부를 포함한다.In order to solve the above technical problem, the semiconductor memory device according to the sixth aspect of the present invention, at least one first memory cell connected to the intersection between at least one first bit line and at least one first word line. A first memory cell array block comprising, a second memory cell array block comprising at least one second memory cell coupled to an intersection between at least one second bitline and at least one second wordline, a first isolation A first separation controller connecting the first bit line of the first memory cell array block and the first node in response to the control signal, the second bit line and the second bit line of the second memory cell array block in response to the second separation control signal; A second separation controller for connecting the nodes; an equalizer for equalizing the first node and the second node to the ground voltage level in response to the equalizing signal; a pre-sensing enable signal; A sense amplifier for sensing and amplifying the voltage level between the first node and the second node in response to the first and second sensing enable signals, and a couple controlling the voltage level of the first node and the second node in response to the coupling signal. It includes a ring control unit.

본 발명의 실시예들에 따라, 센스 앰프는 제1 센싱 구동 전압에 의해 구동되고 제1 노드와 제2 노드 사이의 전압 레벨을 감지 증폭하는 제1 타입의 감지 증폭기, 제2 센싱 구동 전압에 의해 구동되고 제1 노드와 제2 노드 사이의 전압 레벨을 감지 증폭하는 제2 타입의 감지 증폭기, 제1 센싱 인에이블 신호에 응답하여 제1 센싱 구동 전압으로 제1 내부 전원 전압을 공급하고 제2 센싱 인에이블 신호에 응답하여 제2 센싱 구동 전압으로 접지 전압을 공급하는 메인 센싱 제어부, 그리고 프리 센싱 인에이블 신호에 응답하여 제2 센싱 구동 전압으로 제2 내부 전원 전압을 공급하는 프리 센싱 제어부를 포함할 수 있다.According to embodiments of the present invention, the sense amplifier is driven by the first sensing driving voltage and by the first sensing amplifier of the first type, the second sensing driving voltage to sense and amplify the voltage level between the first node and the second node. A second type sense amplifier which is driven and senses and amplifies the voltage level between the first node and the second node, supplying a first internal power supply voltage to the first sensing drive voltage in response to the first sensing enable signal, and sensing a second A main sensing control unit supplying a ground voltage to the second sensing driving voltage in response to the enable signal, and a pre-sensing control unit supplying a second internal power supply voltage to the second sensing driving voltage in response to the pre-sensing enable signal. Can be.

본 발명의 실시예들에 따라, 프리 센싱 인에이블 신호는 액티브 동작 중 인에이블되었다가 센싱 동작 이전에 디세이블될 수 있다. 반도체 메모리 장치는 액티브 동작시, 제1 노드와 제2 노드 사이에 제2 내부 전원 전압 정도의 차이를 가질 수 있다. 제2 내부 전원 전압은 접지 전압 레벨에서 음의 트랜지스터 문턱 전압 레벨 사이의 전압 레벨을 가질 수 있다.According to embodiments of the present invention, the pre-sensing enable signal may be enabled during the active operation and then disabled before the sensing operation. The semiconductor memory device may have a difference of about a second internal power supply voltage between the first node and the second node during an active operation. The second internal power supply voltage may have a voltage level between the ground transistor level and the negative transistor threshold voltage level.

본 발명의 실시예들에 따라, 제1 타입의 감지 증폭기는 제1 센싱 구동 전압과 제1 노드 사이에 연결되고 제2 노드가 그 게이트에 연결되는 제1 피모스 트랜지스터와, 제1 센싱 구동 전압과 제2 노드 사이에 연결되고 제1 노드가 그 게이트에 연결되는 제2 피모스 트랜지스터를 포함할 수 있다. 제2 타입의 감지 증폭기는 제2 센싱 구동 전압과 제1 노드 사이에 연결되고 제2 노드가 그 게이트에 연결되는 제1 엔모스 트랜지스터와, 제2 센싱 구동 전압와 제2 노드 사이에 연결되고 제1 노드가 그 게이트에 연결되는 제2 엔모스 트랜지스터를 포함할 수 있다.According to embodiments of the present invention, a sense amplifier of a first type may include a first PMOS transistor connected between a first sensing driving voltage and a first node and a second node connected to a gate thereof, and a first sensing driving voltage. And a second PMOS transistor coupled between the second node and the first node connected to the gate thereof. The second type of sense amplifier has a first NMOS transistor connected between the second sensing drive voltage and the first node and a second node connected to its gate, and connected between the second sensing drive voltage and the second node and the first node. The node may include a second NMOS transistor coupled to its gate.

본 발명의 실시예들에 따라, 메인 센싱 제어부는 제1 센싱 구동 전압과 제1 내부 전원 전압 사이에 연결되고 제1 센싱 인에이블 신호가 그 게이트에 연결되는 피모스 트랜지스터와, 제2 센싱 구동 전압와 접지 전압 사이에 연결되고 제2 센싱 인에이블 신호가 그 게이트에 연결되는 엔모스 트랜지스터를 포함할 수 있다. 프리 센싱 제어부는 제2 센싱 구동 전압과 제2 내부 전원 전압 사이에 연결되고 프리 센싱 인에이블 신호가 그 게이트에 연결되는 엔모스 트랜지스터를 포함할 수 있다.According to embodiments of the present disclosure, the main sensing controller may include a PMOS transistor connected between a first sensing driving voltage and a first internal power supply voltage, and a first sensing enable signal connected to a gate thereof, and a second sensing driving voltage. The NMOS transistor may be connected between a ground voltage and a second sensing enable signal connected to a gate thereof. The pre-sensing control unit may include an NMOS transistor connected between the second sensing driving voltage and the second internal power supply voltage and the pre-sensing enable signal connected to the gate thereof.

상기 기술적 과제를 해결하기 위하여, 본 발명의 제7면에 따른 반도체 메모리 장치는, 복수개의 워드라인들과 복수개의 비트라인들의 교차점에 연결되는 복수개의 메모리 셀들을 포함하는 메모리 셀 어레이 블락, 복수개의 비트라인들 중 반의 비트라인들과 각각 연결되고 프리 센싱 인에이블 신호와 제1 및 제2 센싱 인에이블 신호에 응답하여 비트라인과 상보 비트라인 사이의 전압 레벨을 감지 증폭하는 센스 앰프, 센스 앰프의 상보 비트라인들과 연결되고 더미 부하 신호에 응답하여 메모리 셀 어레이 블락의 부하와 더미 블락의 부하를 서로 다르게 제어하는 더미 블락, 이퀄라이징 신호에 응답하여 비트라인과 상보 비트라인을 접지 전압 레벨로 등화시키는 등화부, 그리고 커플링 신호에 응답하여 상보 비트라인의 전압 레벨을 제어하는 커플링 제어부를 포함할 수 있다.In order to solve the above technical problem, a semiconductor memory device according to a seventh aspect of the present invention, a memory cell array block including a plurality of memory cells connected to the intersection of a plurality of word lines and a plurality of bit lines, a plurality of A sense amplifier and a sense amplifier connected to the half of the bit lines, respectively, and sense and amplify a voltage level between the bit line and the complementary bit line in response to the pre-sensing enable signal and the first and second sensing enable signals. Dummy block, which is connected to the complementary bit lines and controls the load of the memory cell array block and the load of the dummy block differently in response to the dummy load signal, equalizes the bit line and the complementary bit line to the ground voltage level in response to the equalizing signal. An equalizer and a coupling agent for controlling the voltage level of the complementary bit line in response to the coupling signal May include a fisherman.

상술한 본 발명의 반도체 메모리 장치는 프리차아지 동작 또는 차아지 셰어링 동작 동안 센스 앰프의 제1 노드와 제2 노드 사이에 차아지 셰어링 전압 레벨의 반에 해당하는 전압 차, 차아지 셰어링 전압 정도의 전압 차 또는 제2 내부 전원 전압 정도의 전압 차를 가진다. 이에 따라, 센스 앰프의 센싱 효율을 높인다.In the above-described semiconductor memory device, the voltage difference and the charge sharing corresponding to half of the charge sharing voltage level between the first node and the second node of the sense amplifier during the precharge operation or the charge sharing operation. A voltage difference of about a voltage or a voltage difference of about a second internal power supply voltage. This increases the sensing efficiency of the sense amplifier.

도 1은 본 발명의 제1 실시예에 따른 반도체 메모리 장치를 설명하는 도면이다.
도 2 및 도 3은 도 1의 반도체 메모리 장치의 동작 타이밍 다이어그램을 설명하는 도면들이다.
도 4는 본 발명의 제2 실시예에 따른 반도체 메모리 장치를 설명하는 도면이다.
도 5 및 도 6은 도 4의 반도체 메모리 장치의 동작 타이밍 다이어그램을 설명하는 도면들이다.
도 7은 본 발명의 제3 실시예에 따른 반도체 메모리 장치를 설명하는 도면이다.
도 8 및 도 9는 도 7의 반도체 메모리 장치의 동작 타이밍 다이어그램을 설명하는 도면들이다.
도 10은 본 발명의 제4 실시예에 따른 반도체 메모리 장치를 설명하는 도면이다.
도 11 및 도 12는 도 10의 반도체 메모리 장치의 동작 타이밍 다이어그램을 설명하는 도면들이다.
도 13은 본 발명의 제5 실시예에 따른 반도체 메모리 장치를 설명하는 도면이다.
도 14 및 도 15는 도 13의 반도체 메모리 장치의 동작 타이밍 다이어그램을 설명하는 도면들이다.
도 16은 본 발명의 제6 실시예에 따른 반도체 메모리 장치를 설명하는 도면이다.
도 17 및 도 18은 도 16의 반도체 메모리 장치의 동작 타이밍 다이어그램을 설명하는 도면들이다.
도 19는 본 발명의 제7 실시예에 따른 반도체 메모리 장치를 설명하는 도면이다.
도 20 및 도 21은 도 19의 반도체 메모리 장치의 동작 타이밍 다이어그램을 설명하는 도면들이다.
도 22는 본 발명의 제8 실시예에 따른 반도체 메모리 장치를 설명하는 도면이다.
도 23 및 도 24는 도 22의 반도체 메모리 장치의 동작 타이밍 다이어그램을 설명하는 도면들이다.
도 25는 본 발명의 제9 실시예에 따른 반도체 메모리 장치를 설명하는 도면이다.
도 26 및 도 27은 도 25의 반도체 메모리 장치의 동작 타이밍 다이어그램을 설명하는 도면들이다.
도 28은 본 발명의 제10 실시예에 따른 반도체 메모리 장치를 설명하는 도면이다.
도 29 및 도 30은 도 28의 반도체 메모리 장치의 동작 타이밍 다이어그램을 설명하는 도면들이다.
도 31은 본 발명의 제11 실시예에 따른 반도체 메모리 장치를 설명하는 도면이다.
도 32 및 도 33은 도 31의 반도체 메모리 장치의 동작 타이밍 다이어그램을 설명하는 도면들이다.
도 34는 본 발명의 제12 실시예에 따른 반도체 메모리 장치를 설명하는 도면이다.
도 35 및 도 36은 도 34의 반도체 메모리 장치의 동작 타이밍 다이어그램을 설명하는 도면들이다.
도 37은 본 발명의 반도체 메모리 장치를 포함하는 메모리 칩들을 갖는 메모리 모듈을 설명하는 도면이다.
도 38은 본 발명의 반도체 메모리 장치로 구현되는 RAM을 사용하는 프로세서 기반의 시스템을 설명하는 블락 다이어그램이다.1 is a diagram illustrating a semiconductor memory device according to a first embodiment of the present invention.
2 and 3 are diagrams illustrating an operation timing diagram of the semiconductor memory device of FIG. 1.
4 is a diagram illustrating a semiconductor memory device according to a second embodiment of the present invention.
5 and 6 illustrate operation timing diagrams of the semiconductor memory device of FIG. 4.
7 is a diagram illustrating a semiconductor memory device according to a third embodiment of the present invention.
8 and 9 are diagrams for describing an operation timing diagram of the semiconductor memory device of FIG. 7.
10 is a diagram illustrating a semiconductor memory device according to a fourth embodiment of the present invention.
11 and 12 illustrate an operation timing diagram of the semiconductor memory device of FIG. 10.
13 is a diagram illustrating a semiconductor memory device according to a fifth embodiment of the present invention.
14 and 15 are diagrams for describing an operation timing diagram of the semiconductor memory device of FIG. 13.
16 is a diagram illustrating a semiconductor memory device according to a sixth embodiment of the present invention.
17 and 18 are diagrams for describing operation timing diagrams of the semiconductor memory device of FIG. 16.
19 is a diagram illustrating a semiconductor memory device according to a seventh embodiment of the present invention.
20 and 21 are diagrams for describing operation timing diagrams of the semiconductor memory device of FIG. 19.
FIG. 22 is a diagram illustrating a semiconductor memory device according to an eighth embodiment of the present invention.
23 and 24 illustrate an operation timing diagram of the semiconductor memory device of FIG. 22.
25 is a diagram illustrating a semiconductor memory device according to a ninth embodiment of the present invention.
26 and 27 are diagrams for describing operation timing diagrams of the semiconductor memory device of FIG. 25.
28 is a diagram illustrating a semiconductor memory device according to a tenth embodiment of the present invention.
29 and 30 are diagrams for describing operation timing diagrams of the semiconductor memory device of FIG. 28.
31 is a diagram illustrating a semiconductor memory device according to an eleventh embodiment of the present invention.
32 and 33 are diagrams for describing operation timing diagrams of the semiconductor memory device of FIG. 31.
34 is a diagram illustrating a semiconductor memory device according to a twelfth embodiment of the present invention.
35 and 36 illustrate operation timing diagrams of the semiconductor memory device of FIG. 34.
FIG. 37 is a diagram illustrating a memory module having memory chips including the semiconductor memory device of the present invention.
FIG. 38 is a block diagram illustrating a processor based system using a RAM implemented by a semiconductor memory device of the present invention.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.DETAILED DESCRIPTION In order to fully understand the present invention, the operational advantages of the present invention, and the objects achieved by the practice of the present invention, reference should be made to the accompanying drawings that illustrate preferred embodiments of the present invention.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals in the drawings denote like elements.

도 1은 본 발명의 제1 실시예에 따른 반도체 메모리 장치를 설명하는 도면이다. 도 1을 참조하면, 반도체 메모리 장치(100)는 예시적으로 디램(DRAM)으로 구성되고, 메모리 셀 어레이 블락(110), 센스 앰프(120), 더미 블락(130) 그리고 등화부(140)을 포함한다. 메모리 셀 어레이 블락(110)은 복수개의 워드라인들과 복수개의 비트라인들 사이의 교차점들에 연결되는 복수개의 메모리 셀들(MCs)을 포함한다. 도 1에서는 설명의 편의를 위하여 하나의 워드라인(WL)과 하나의 비트라인(BL) 사이의 교차점에 연결되는 하나의 메모리 셀(MC)만이 도시되어 있다. 메모리 셀(MC)은 워드라인(WL)에 그 게이트가 연결되고 비트라인(BL)에 그 드레인이 연결되는 셀 트랜지스터(111)와 셀 트랜지스터(111)의 소스와 플레이트 전압(VP) 사이에 연결되는 셀 커패시터(112)를 포함한다.1 is a diagram illustrating a semiconductor memory device according to a first embodiment of the present invention. Referring to FIG. 1, the semiconductor memory device 100 may be configured as a DRAM, and may include a memory cell array block 110, a sense amplifier 120, a dummy block 130, and an equalizer 140. Include. The memory cell array block 110 includes a plurality of memory cells MCs connected to intersections between the plurality of word lines and the plurality of bit lines. In FIG. 1, only one memory cell MC is connected to an intersection between one word line WL and one bit line BL for convenience of description. The memory cell MC is connected between the cell transistor 111 having its gate connected to the word line WL and its drain connected to the bit line BL, and between the source and plate voltage VP of the cell transistor 111. A cell capacitor 112.

센스 앰프(120)는 메모리 셀 어레이 블락(110)과 더미 블락(130) 사이에 연결된다. 센스 앰프(120)는 메모리 셀 어레이 블락(110)의 비트라인들(BLs)의 전압 레벨을 감지 증폭하는 데, 본 실시예는 메모리 셀 어레이 블락(110) 내 하나의 메모리 셀(MC)에 연결되는 비트라인(BL)을 감지 증폭하는 것에 대하여 설명된다. 센스 앰프(120)는 비트라인(BL)과 상보 비트라인(BLB) 사이의 전압 레벨을 감지 증폭하는 P형 감지 증폭기(111)와 N형 감지 증폭기(112)를 포함한다.The sense amplifier 120 is connected between the memory cell array block 110 and the dummy block 130. The sense amplifier 120 senses and amplifies the voltage levels of the bit lines BLs of the memory cell array block 110. In this embodiment, the sense amplifier 120 is connected to one memory cell MC in the memory cell array block 110. Sense amplification of the bit line BL to be described will be described. The sense amplifier 120 includes a P-type sense amplifier 111 and an N-type sense amplifier 112 for sensing and amplifying a voltage level between the bit line BL and the complementary bit line BLB.

P형 감지 증폭기(111)는 비트라인(BL)과 상보 비트라인(BLB) 사이에 직렬로 연결되는 제1 피모스 트랜지스터(P11)와 제2 피모스 트랜지스터를 포함한다. 제1 및 제2 피모스 트랜지스터들(P11, P12)의 소스들에는 센싱 구동 전압(LA)이 연결되고, 제1 피모스 트랜지스터(P11)의 게이트에는 상보 비트라인(BLB)이 연결되고 제2 피모스 트랜지스터(P12)의 게이트에는 비트라인(BL)이 연결된다. 제1 피모스 트랜지스터(P11)와 제2 피모스 트랜지스터(P12)의 사이즈는 서로 다를 수 있으며, 바람직하게는 서로 동일하다. 센싱 구동 전압(LA)는 센싱 인에이블 신호(미도시)에 응답하여 제공된다. 센싱 구동 전압(LA)는 반도체 메모리 장치(100)의 전원 공급 전압이거나 또는 전원 공급 전압을 이용하여 반도체 메모리 장치(100) 내부에서 발생되는 내부 전압일 수 있다.The P-type sense amplifier 111 includes a first PMOS transistor P11 and a second PMOS transistor connected in series between the bit line BL and the complementary bit line BLB. The sensing driving voltage LA is connected to the sources of the first and second PMOS transistors P11 and P12, and the complementary bit line BLB is connected to the gate of the first PMOS transistor P11, and the second The bit line BL is connected to the gate of the PMOS transistor P12. The sizes of the first PMOS transistor P11 and the second PMOS transistor P12 may be different from each other, and are preferably the same. The sensing driving voltage LA is provided in response to a sensing enable signal (not shown). The sensing driving voltage LA may be a power supply voltage of the semiconductor memory device 100 or an internal voltage generated inside the semiconductor memory device 100 using the power supply voltage.

N형 감지증폭기(112)는 비트라인(BL)과 상보 비트라인(BLB) 사이에 직렬로 연결되는 제1 엔모스 트랜지스터(N11)와 제2 엔모스 트랜지스터(N12)를 포함한다. 제1 및 제2 엔모스 트랜지스터들(N11, N12)의 소스들에는 접지 전압(VSS)이 연결되고, 제1 엔모스 트랜지스터(N11)의 게이트에는 상보 비트라인(BLB)이 연결되고 제2 엔모스 트랜지스터(N12)의 게이트에는 비트라인(BL)이 연결된다. 제1 엔모스 트랜지스터(N11)와 제2 엔모스 트랜지스터(N12)의 사이즈는 서로 다를 수 있으며, 바람직하게는 서로 동일하다.The N-type sense amplifier 112 includes a first NMOS transistor N11 and a second NMOS transistor N12 connected in series between the bit line BL and the complementary bit line BLB. The ground voltage VSS is connected to the sources of the first and second NMOS transistors N11 and N12, and the complementary bit line BLB is connected to the gate of the first NMOS transistor N11, and the second NMOS transistor The bit line BL is connected to the gate of the MOS transistor N12. The sizes of the first NMOS transistor N11 and the second NMOS transistor N12 may be different from each other, and are preferably the same.

한편, DRAM 칩 사이즈 축소를 위하여 미세화 공정 기술을 추진하여 메모리 셀 사이즈를 축소해왔지만, 메모리 배열 방식을 변경하는 것에 의해 칩 사이즈를 축소할 수도 있다. DRAM에서, 1-트랜지스터(111)와 1-커패시터(112)로 구성되는 메모리 셀(MC)과 메모리 셀 데이터를 감지 증폭하는 센스 앰프(120)의 배치 방법이 DRAM의 칩 사이즈를 좌우하는 중요한 설계 항목이다. 센스 앰프(120)와 연결되는 메모리 셀 어레이(110)의 배치 방법으로는 크게 오픈 비트라인 방식과 폴디드 비트라인 방식이 있다.On the other hand, although the memory cell size has been reduced by pursuing a miniaturization process technology for reducing the DRAM chip size, the chip size can be reduced by changing the memory arrangement. In DRAM, an important design in which the arrangement method of the memory cell MC composed of the 1-transistor 111 and the 1-capacitor 112 and the sense amplifier 120 for sensing and amplifying the memory cell data determines the chip size of the DRAM. Item. As an arrangement method of the memory cell array 110 connected to the sense amplifier 120, there are largely an open bit line method and a folded bit line method.

오픈 비트라인 방식은, 임의의 워드라인과 비트라인이 교차하는 모든 교점에 메모리 셀이 배치되어, 메모리 셀의 밀도가 가장 크고 작은 면적의 칩을 얻기 위한 적당한 배치 방법이다. 오픈 비트라인 방식에서의 센스 앰프는 서로 다른 메모리 셀 어레이에 연결된 비트라인과 상보 비트라인이 연결된다. 센스 앰프의 배치 설계에서는 2 비트라인 피치(pitch)에 1개의 센스 앰프가 배치된다. 폴디드 비트라인 방식은 4 비트라인 피치에 1개의 센스 앰프가 배치되기 때문에, 오픈 비트라인 방식보다 센스 앰프의 레이아웃 설계가 용이하다. 그러나, 폴디드 비트라인 방식은, 메모리 셀의 면적이 오픈 비트라인 방식에 비해 메모리 셀 면적이 2배가 되기 때문에, 칩 사이즈가 증대되는 문제점이 있다.The open bit line method is a suitable arrangement method for obtaining a chip having the largest density and the smallest area of the memory cell by arranging memory cells at all intersections of arbitrary word lines and bit lines. In the open bit line method, a sense amplifier is connected with complementary bit lines and bit lines connected to different memory cell arrays. In the sense amplifier layout design, one sense amplifier is arranged at a pitch of two bit lines. In the folded bit line method, since one sense amplifier is disposed at 4 bit line pitches, the layout design of the sense amplifier is easier than that of the open bit line method. However, the folded bit line method has a problem in that the chip size is increased because the area of the memory cell is twice as large as that of the open bit line method.

오픈 비트라인 방식의 메모리 셀 어레이에서, 최외곽의 메모리 셀 어레이의 비트라인들 중 반은 하나 건너 하나씩 센스 앰프들에 연결되지만, 나머지 반은 더미(dummy)로 남겨지게 된다. 최외곽 메모리 셀 어레이에는 1/2 블락 사이즈의 더미 셀들이 배열될 수 있는 데, 이럴 경우 전체 메모리 셀 어레이가 만들고자 의도한 메모리 용량보다 더 많은 메모리 셀들이 배열되어, 불필요하게 칩 사이즈 오버해드(overhead)를 갖게 되는 단점이 있다. 이를 해결하기 위하여, 본 실시예는 최외곽 메모리 셀 어레이의 더미 비트라인들 중 하나를 메모리 셀 어레이 블락(110) 내 메모리 셀(MC)의 비트라인(BL)으로 나타내고, 비트라인(BL)에 공통으로 연결되는 더미 블락(130)을 제공한다.In an open bit line type memory cell array, half of the bit lines of the outermost memory cell array are connected to sense amplifiers one by one, but the other half is left as a dummy. In the outermost memory cell array, half-block size dummy cells may be arranged. In this case, more memory cells are arranged than the memory capacity intended for the entire memory cell array, so that an unnecessarily chip size overhead is required. Has the disadvantage of having In order to solve this problem, the present embodiment represents one of the dummy bit lines of the outermost memory cell array as the bit line BL of the memory cell MC in the memory cell array block 110, The dummy block 130 is connected in common.

센스 앰프(120) 내 비트라인(BL)은 메모리 셀 어레이 블락(110)에 연결되는 데 반하여, 상보 비트라인(BLB)은 어느 메모리 셀 어레이 블락에도 연결되지 않는다. 즉, 센스 앰프(120)와 연결되는 최외곽 메모리 셀 어레이 블락(110)은 오픈 비트라인 방식 중에서도 OBOC(Only Bitline On Cell) 구조로 이루어진다. 이에 따라, 센스 앰프(120)는 에지 센스 앰프라 칭할 수도 있다.The bit line BL in the sense amplifier 120 is connected to the memory cell array block 110, whereas the complementary bit line BLB is not connected to any memory cell array block. That is, the outermost memory cell array block 110 connected to the sense amplifier 120 has an OBOC (Only Bitline On Cell) structure among open bitline schemes. Accordingly, the sense amplifier 120 may be referred to as an edge sense amplifier.

더미 블락(130)은 상보 비트라인(BLB)에 연결되는 더미 트랜지스터(T_DUM)와 더미 커패시터(C_DUM)를 포함한다. 더미 블락(130)은 최외곽 메모리 셀 어레이로 배치되는 메모리 셀 어레이 블락(110)의 비트라인(BL)이 갖는 부하를 고려하여 더미 블락(130)의 부하를 결정한다. 더미 트랜지스터(T_DUM)는 더미 부하 신호(PDUM)에 응답하여 상보 비트라인(BLB)에 더미 커패시터(C_DUM)를 연결시킨다. 더미 부하 신호(PDUM)는 메모리 셀 어레이 블락(110)의 비트라인(BL) 부하와 더미 블락(130)의 상보 비트라인(BLB) 부하가 서로 다르도록 제어할 수 있다. 이에 따라, 더미 블락(130)의 부하는 더미 부하 신호(PDUM)의 전압 레벨과 더미 커패시터(C_DUM)의 커패시턴스에 의해 결정된다. 더미 부하 신호(PDUM)의 전압 레벨과 더미 커패시터(C_DUM)의 커패시턴스는 다음의 수학식 1 내지 수학식 3을 만족하는 값으로 결정된다.The dummy block 130 includes a dummy transistor T _DUM and a dummy capacitor C _DUM connected to the complementary bit line BLB. The dummy block 130 determines the load of the dummy block 130 in consideration of the load of the bit line BL of the memory cell array block 110 arranged in the outermost memory cell array. The dummy transistor T _DUM connects the dummy capacitor C _DUM to the complementary bit line BLB in response to the dummy load signal PDUM. The dummy load signal PDUM may control the bit line BL load of the memory cell array block 110 and the complementary bit line BLB load of the dummy block 130 to be different from each other. Accordingly, the load of the dummy block 130 is determined by the voltage level of the dummy load signal PDUM and the capacitance of the dummy capacitor C _DUM . The voltage level of the dummy load signal PDUM and the capacitance of the dummy capacitor C _DUM are determined to satisfy values of Equations 1 to 3 below.

여기에서, R_BL은 메모리 셀 어레이 블락(110)의 비트라인(BL) 저항값을 의미하고, C_BL은 메모리 셀 어레이 블락(110)의 비트라인(BL) 커패시턴스를 의미하고, R_CELL은 메모리 셀 트랜지스터(111)의 저항값을 의미하고, C_CELL은 메모리 셀 커패시터(112)의 커패시턴스를 의미하고, R_BLB는 더미 부하 신호(PDUM)의 전압 레벨에 의해 조절되는 더미 트랜지스터(T_DUM)의 저항값을 의미하고, C_BLB는 더미 커패시터(C_DUM)의 커패시턴스를 의미하고,

은 차아지 셰어링 후의 비트라인(BL)과 상보 비트라인(BLB) 사이의 전압 차이(이하 "dVBL"이라 칭한다)를 의미한다.Here, R _BL means a bit line BL resistance value of the memory cell array block 110, C _BL means a bit line BL capacitance of the memory cell array block 110, and R _CELL represents a memory. Refers to the resistance value of the cell transistor 111, C _CELL refers to the capacitance of the memory cell capacitor 112, R _BLB of the dummy transistor (T _DUM ) is adjusted by the voltage level of the dummy load signal PDUM. Means the resistance value, C _BLB means the capacitance of the dummy capacitor (C _DUM ),

Denotes a voltage difference (hereinafter referred to as "dVBL") between the bit line BL and the complementary bit line BLB after charge sharing.

더미 부하 신호(PDUM)의 전압 레벨과 더미 커패시터(C_DUM)의 커패시턴스는, 메모리 셀(MC) 데이터가 로직 하이인 경우에 차아지 셰어링 동작시 비트라인(BL)과 상보 비트라인(BLB) 사이의 전압 차이(dVBL)가 양(positive)로 나타나도록 즉, 메모리 셀 어레이 블락(110)의 비트라인(BL) 부하가 더미 블락(130)의 상보 비트라인(BLB) 부하보다 크게 보이도록 설정된다. 메모리 셀(MC) 데이터가 로직 로우인 경우에 차아지 셰어링 동작시 비트라인(BL)과 상보 비트라인(BLB) 사이의 전압 차이(dVBL)가 0V로 나타나도록, 즉 더미 블락(130)의 상보 비트라인(BLB) 부하가 메모리 셀 어레이 블락(110)의 비트라인(BL) 부하보다 더 크게 보이도록 설정된다.The voltage level of the dummy load signal PDUM and the capacitance of the dummy capacitor C _DUM are the bit line BL and the complementary bit line BLB during the charge sharing operation when the memory cell MC data is logic high. Set the voltage difference dVBL between them to be positive, that is, the bit line BL load of the memory cell array block 110 is greater than the complementary bit line BLB load of the dummy block 130. do. When the memory cell MC data is logic low, the voltage difference dVBL between the bit line BL and the complementary bit line BLB appears as 0V during the charge sharing operation, that is, the dummy block 130 The complementary bit line BLB load is set to appear larger than the bit line BL load of the memory cell array block 110.

등화부(140)는 이퀄라이징 신호(PEQIJB)에 응답하여 센스 앰프(120)의 제1 노드(FN)와 제2 노드(SN)를 접지 전압(VSS) 레벨로 등화시킨다. 등화부(140)는 접지 전압(VSS)과 제1 노드(FN) 사이에 연결되는 제1 엔모스 트랜지스터(141), 접지 전압(VSS)과 제2 노드(SN) 사이에 연결되는 제2 엔모스 트랜지스터(142), 그리고 제1 노드(FN)와 제2 노드(SN) 사이에 연결되는 제3 엔모스 트랜지스터(143)를 포함한다. 제1 내지 제3 엔모스 트랜지스터들(141-143)의 게이트들은 이퀄라이징 신호(PEQIJB)에 연결된다. 이퀄라이징 신호(PEQIJB)는 반도체 메모리 장치(100)의 프리차아지 동작시 로직 하이레벨로 인가되어, 제1 내지 제3 엔모스 트랜지스터들(141-143)을 턴온시키고 제1 노드(FN)와 제2 노드(SN)를 접지 전압(VSS)으로 프리차아지시킨다. 액티브 동작 및 센싱 동작시 이퀄라이징 신호(PEQIJB)는 로직 로우레벨로 인가되어 제1 내지 제3 엔모스 트랜지스터들(141-143)을 턴오프시킨다.The equalizer 140 equalizes the first node FN and the second node SN of the sense amplifier 120 to the ground voltage VSS level in response to the equalizing signal PEQIJB. The equalizer 140 includes a first NMOS transistor 141 connected between the ground voltage VSS and the first node FN, and a second yen connected between the ground voltage VSS and the second node SN. The MOS transistor 142 includes a third NMOS transistor 143 connected between the first node FN and the second node SN. Gates of the first to third NMOS transistors 141 to 143 are connected to an equalizing signal PEQIJB. The equalizing signal PEQIJB is applied at a logic high level during the precharge operation of the semiconductor memory device 100 to turn on the first to third NMOS transistors 141-143 and to form the first node FN and the first node. The two nodes SN are precharged to the ground voltage VSS. In the active operation and the sensing operation, the equalizing signal PEQIJB is applied at a logic low level to turn off the first to third NMOS transistors 141 to 143.

도 2 및 도 3은 도 1의 반도체 메모리 장치(100)의 동작 타이밍 다이어그램을 설명하는 도면들이다. 도 2는 메모리 셀(MC) 데이터가 로직 하이일 때의 동작 타이밍 다이어그램을 나타내고, 도 3은 메모리 셀(MC) 데이터가 로직 로우일 때의 동작 타이밍 다이어그램을 나타낸다. 도 2를 참조하면, 더미 부하 신호(PDUM)는 앞서 설명한 수학식 1 내지 수학식 3을 만족하는 일정한 DC 전압 레벨인 더미 전압(VDUM) 레벨로 인가된다. 워드라인(WL)이 승압 전압(VPP) 레벨로 인에이블되는 액티브 시점에서, 메모리 셀(MC) 데이터 로직 하이에 따라 비트라인(BL)과 상보 비트라인(BLB)이 차아지 셰어링되고, 차아지 셰어링되는 비트라인(BL)과 상보 비트라인(BLB)의 전압 차(dVBL)는 양(positive)로 나타난다. 이 후, 센싱 인에이블 신호(미도시)가 활성화되어 센싱 구동 전압(LA)이 인가되는 센싱 시점에서, 비트라인(BL)과 상보 비트라인(BLB)의 전압 차이가 감지 증폭되어 비트라인(BL)은 센싱 구동 전압(LA)로, 그리고 상보 비트라인(BLB)는 접지 전압(VSS)으로 디벨롭된다.2 and 3 illustrate an operation timing diagram of the semiconductor memory device 100 of FIG. 1. 2 illustrates an operation timing diagram when memory cell MC data is logic high, and FIG. 3 illustrates an operation timing diagram when memory cell MC data is logic low. Referring to FIG. 2, the dummy load signal PDUM is applied at a dummy voltage VDUM level, which is a constant DC voltage level satisfying Equations 1 to 3 described above. At an active time when the word line WL is enabled at the boosted voltage VPP level, the bit line BL and the complementary bit line BLB are charged and shared according to the memory cell MC data logic high. The voltage difference dVBL between the bit line BL and the complementary bit line BLB that is ashed is represented as positive. Subsequently, at a sensing time point at which the sensing enable signal (not shown) is activated and the sensing driving voltage LA is applied, the voltage difference between the bit line BL and the complementary bit line BLB is sensed and amplified, thereby the bit line BL. ) Is the sensing driving voltage LA and the complementary bit line BLB is developed to the ground voltage VSS.

도 3에서, 더미 부하 신호(PDUM)는 일정한 DC 전압 레벨인 더미 전압(VDUM) 레벨로 인가된다. 액티브 시점에서 워드라인(WL)이 승압 전압(VPP) 레벨로 인에이블되더라도 메모리 셀(MC) 데이터 로직 로우에 따라 더미 블락(130)의 비트라인(BL) 부하가 메모리 셀 어레이 블락(110)의 비트라인(BL) 부하보다 더 크게 보이기 때문에, 비트라인(BL)과 상보 비트라인(BLB)은 차아지 셰어링되지 않는다. 이 후, 센싱 인에이블 신호(미도시)가 활성화되어 센싱 구동 전압(LA)이 인가되는 센싱 시점에서, 비트라인(BL)과 상보 비트라인(BLB)의 전압 차이가 감지 증폭되어 비트라인(BL)은 접지 전압(VSS) 레벨로, 그리고 상보 비트라인(BLB)은 센싱 구동 전압(LA) 레벨로 디벨롭된다.In FIG. 3, the dummy load signal PDUM is applied at a dummy voltage VDUM level, which is a constant DC voltage level. Even when the word line WL is enabled at the boosted voltage VPP level at the active time, the bit line BL load of the dummy block 130 may be applied to the memory cell array block 110 according to the memory cell MC data logic low. Since it looks larger than the bit line BL load, the bit line BL and the complementary bit line BLB are not charged share. Subsequently, at a sensing time point at which the sensing enable signal (not shown) is activated and the sensing driving voltage LA is applied, the voltage difference between the bit line BL and the complementary bit line BLB is sensed and amplified, thereby the bit line BL. ) Is developed to the ground voltage VSS level, and the complementary bit line BLB is developed to the sensing driving voltage LA level.

도 4는 본 발명의 제2 실시예에 따른 반도체 메모리 장치를 설명하는 도면이다. 도 4를 참조하면, 반도체 메모리 장치(200)는 제1 메모리 셀 어레이 블락(210L), 제2 메모리 셀 어레이 블락(210R), 센스 앰프(220), 등화부(230), 제1 분리 제어부(240L), 제2 분리 제어부(240R), 그리고 전류 밸런싱 제어부(250)를 포함한다. 반도체 메모리 장치(200)는 제1 및 제2 분리 제어부(220L, 220R)를 통해 센스 앰프(230)에 연결되는 비트라인 쌍(BL_L, BL_R)이 서로 다른 메모리 셀 어레이 블락(210L, 210R)에 배치되는 오픈 비트라인 구조로 이루어진다.4 is a diagram illustrating a semiconductor memory device according to a second embodiment of the present invention. Referring to FIG. 4, the semiconductor memory device 200 may include a first memory cell array block 210L, a second memory cell array block 210R, a sense amplifier 220, an equalizer 230, and a first separation controller ( 240L, the second separation controller 240R, and the current balancing controller 250. The semiconductor memory device 200 is connected to the memory cell array blocks 210L and 210R having different bit line pairs BL_L and BL_R connected to the sense amplifier 230 through the first and second separation controllers 220L and 220R. It consists of an open bitline structure arranged.

제1 메모리 셀 어레이 블락(210L)은 복수개의 비트라인들과 복수개의 워드라인들 사이의 교차점들에 연결되는 복수개의 메모리 셀들(MCs)을 포함한다. 제2 메모리 셀 어레이 블락(210R)도 마찬가지로 복수개의 비트라인들과 복수개의 워드라인들 사이의 교차점들에 연결되는 복수개의 메모리 셀들(MCs)을 포함한다. 제1 및 제2 메모리 셀 어레이 블락(210L, 210R) 각각에는 설명의 편의를 위하여 하나의 메모리 셀(MC_L, MC_R) 만이 도시되어 있다.The first memory cell array block 210L includes a plurality of memory cells MCs connected to intersections between the plurality of bit lines and the plurality of word lines. Similarly, the second memory cell array block 210R includes a plurality of memory cells MCs connected to intersections between the plurality of bit lines and the plurality of word lines. Only one memory cell MC_L and MC_R is shown in each of the first and second memory cell array blocks 210L and 210R for convenience of description.

센스 앰프(220)는 제1 노드(FN)와 제2 노드(SN) 사이의 전압 레벨을 감지 증폭하는 P형 감지 증폭기(221)와 N형 감지 증폭기(222)를 포함한다. P형 감지 증폭기(221)는 제1 노드(FN)와 제2 노드(SN) 사이에 직렬로 연결되는 제1 피모스 트랜지스터(P11)와 제2 피모스 트랜지스터를 포함한다. 제1 및 제2 피모스 트랜지스터들(P11, P12)의 소스들에는 센싱 구동 전압(LA)이 연결되고, 제1 피모스 트랜지스터(P11)의 게이트에는 제2 노드(SN)가 연결되고 제2 피모스 트랜지스터(P12)의 게이트에는 제1 노드(FN)가 연결된다. 제1 피모스 트랜지스터(P11)와 제2 피모스 트랜지스터(P12)의 사이즈는 서로 다를 수 있으며, 바람직하게는 서로 동일하다. 센싱 구동 전압(LA)는 센싱 인에이블 신호(미도시)에 응답하여 제공된다. 센싱 구동 전압(LA)는 반도체 메모리 장치(100)의 전원 공급 전압이거나 또는 전원 공급 전압을 이용하여 반도체 메모리 장치(100) 내부에서 발생되는 내부 전압일 수 있다.The sense amplifier 220 includes a P-type sense amplifier 221 and an N-type sense amplifier 222 for sensing and amplifying a voltage level between the first node FN and the second node SN. The P-type sense amplifier 221 includes a first PMOS transistor P11 and a second PMOS transistor connected in series between the first node FN and the second node SN. The sensing driving voltage LA is connected to the sources of the first and second PMOS transistors P11 and P12, the second node SN is connected to the gate of the first PMOS transistor P11, and the second The first node FN is connected to the gate of the PMOS transistor P12. The sizes of the first PMOS transistor P11 and the second PMOS transistor P12 may be different from each other, and are preferably the same. The sensing driving voltage LA is provided in response to a sensing enable signal (not shown). The sensing driving voltage LA may be a power supply voltage of the semiconductor memory device 100 or an internal voltage generated inside the semiconductor memory device 100 using the power supply voltage.

N형 감지증폭기(222)는 제1 노드(FN)와 제2 노드(SN) 사이에 직렬로 연결되는 제1 엔모스 트랜지스터(N11)와 제2 엔모스 트랜지스터(N12)를 포함한다. 제1 및 제2 엔모스 트랜지스터들(N11, N12)의 소스들에는 접지 전압(VSS)이 연결되고, 제1 엔모스 트랜지스터(N11)의 게이트에는 제2 노드(SN)가 연결되고 제2 엔모스 트랜지스터(N12)의 게이트에는 제1 노드(FN)가 연결된다. 제1 엔모스 트랜지스터(N11)와 제2 엔모스 트랜지스터(N12)의 사이즈는 서로 다를 수 있으며, 바람직하게는 서로 동일하다.The N-type sense amplifier 222 includes a first NMOS transistor N11 and a second NMOS transistor N12 connected in series between the first node FN and the second node SN. The ground voltage VSS is connected to the sources of the first and second NMOS transistors N11 and N12, and the second node SN is connected to the gate of the first NMOS transistor N11 and the second NMOS transistor is connected to the second NMOS transistor N11 and N12. The first node FN is connected to the gate of the MOS transistor N12. The sizes of the first NMOS transistor N11 and the second NMOS transistor N12 may be different from each other, and are preferably the same.

등화부(230)는 이퀄라이징 신호(PEQIJB)에 응답하여 센스 앰프(220)의 제1 노드(FN)와 제2 노드(SN)를 접지 전압(VSS) 레벨로 등화시킨다. 등화부(230)는 접지 전압(VSS)과 제1 노드(FN) 사이에 연결되는 제1 엔모스 트랜지스터(231), 접지 전압(VSS)과 제2 노드(SN) 사이에 연결되는 제2 엔모스 트랜지스터(232), 그리고 제1 노드(FN)와 제2 노드(SN) 사이에 연결되는 제3 엔모스 트랜지스터(233)를 포함한다. 제1 내지 제3 엔모스 트랜지스터들(231-233)의 게이트들은 이퀄라이징 신호(PEQIJB)에 연결된다. 이퀄라이징 신호(PEQIJB)는 반도체 메모리 장치(200)의 프리차아지 동작시 로직 하이레벨로 인가되어, 제1 내지 제3 엔모스 트랜지스터들(231-233)을 턴온시키고 제1 노드(FN)와 제2 노드(SN)를 접지 전압(VSS)으로 프리차아지시킨다. 액티브 동작 및 센싱 동작시 이퀄라이징 신호(PEQIJB)는 로직 로우레벨로 인가되어 제1 내지 제3 엔모스 트랜지스터들(231-233)을 턴오프시킨다.The equalizer 230 equalizes the first node FN and the second node SN of the sense amplifier 220 to the ground voltage VSS level in response to the equalizing signal PEQIJB. The equalizer 230 includes a first NMOS transistor 231 connected between the ground voltage VSS and the first node FN, and a second yen connected between the ground voltage VSS and the second node SN. The MOS transistor 232 and a third NMOS transistor 233 connected between the first node FN and the second node SN are included. Gates of the first to third NMOS transistors 231 to 233 are connected to an equalizing signal PEQIJB. The equalizing signal PEQIJB is applied at a logic high level during the precharge operation of the semiconductor memory device 200 to turn on the first to third NMOS transistors 231 to 233 and to turn on the first node FN and the first node. The two nodes SN are precharged to the ground voltage VSS. In the active operation and the sensing operation, the equalizing signal PEQIJB is applied at a logic low level to turn off the first to third NMOS transistors 231 to 233.

제1 분리 제어부(240L)은 제1 분리 제어 신호(PIOSi)에 응답하여 제1 메모리 셀 어레이 블락(210)의 제1 비트라인(BL_L)과 제1 노드(FN)를 연결시키고, 제2 분리 제어부(240R)는 제2 분리 제어 신호(PISOj)에 응답하여 제2 메모리 셀 어레이 블락(210L)의 제2 비트라인(BL_R)과 제2 노드(SN)를 연결시킨다. 제1 분리 제어부(240L)는 제1 비트라인(BL_L)과 제1 노드(FN) 사이에 연결되고 제1 분리 제어 신호(PISOi)가 그 게이트에 연결되는 제1 엔모스 트랜지스터(241)로 구성된다. 제2 분리 제어부(240R)는 제2 비트라인(BL_R)과 제2 노드(SN) 사이에 연결되고 제2 분리 제어 신호(PISOj)가 그 게이트에 연결되는 제2 엔모스 트랜지스터(242)로 구성된다.The first separation controller 240L connects the first bit line BL_L and the first node FN of the first memory cell array block 210 in response to the first separation control signal PIOSi, and performs a second separation. The controller 240R connects the second bit line BL_R of the second memory cell array block 210L to the second node SN in response to the second separation control signal PISOj. The first isolation controller 240L includes a first NMOS transistor 241 connected between the first bit line BL_L and the first node FN and having the first isolation control signal PISOi connected to the gate thereof. do. The second separation controller 240R includes a second NMOS transistor 242 connected between the second bit line BL_R and the second node SN and having a second separation control signal PISOj connected to its gate. do.

제1 분리 제어 신호(PISOi)와 제2 분리 제어 신호(PISOj)는 제1 노드(FN)로 전달되는 제1 비트라인(BL_L)와 제2 노드(SN)로 전달되는 제2 비트라인(BL_R)의 부하가 서로 다르도록 제어된다. 제1 분리 제어 신호(PISOi)가 승압 전압(VPP) 레벨로 인가되는 경우, 제1 엔모스 트랜지스터(241)가 완전히 턴온되어 제1 비트라인(BL_L)의 부하 전체가 제1 노드(FN)로 전달된다. 제1 분리 제어 신호(PISOi)가 VPP/2 전압 레벨로 인가되면, 제1 엔모스 트랜지스터(241)는 약하게 턴온되어 제1 노드(FN)로 전달되는 제1 비트라인(BL_L)의 부하가 감소한다. 제1 분리 제어 신호(PISOi)가 접지 전압(VSS) 레벨로 인가되면, 제1 엔모스 트랜지스터(241)은 턴오프되어 제1 비트라인(BL_L)의 부하는 제1 노드(FN)로 전달되지 않는다.The first split control signal PISOi and the second split control signal PISOj are transmitted to the first node FN and the second bit line BL_R to the second node SN. ) Are controlled to be different from each other. When the first separation control signal PISOi is applied at the boosted voltage VPP level, the first NMOS transistor 241 is completely turned on to transfer the entire load of the first bit line BL_L to the first node FN. Delivered. When the first separation control signal PISOi is applied at the VPP / 2 voltage level, the first NMOS transistor 241 is weakly turned on to reduce the load of the first bit line BL_L transferred to the first node FN. do. When the first separation control signal PISOi is applied at the ground voltage VSS level, the first NMOS transistor 241 is turned off and the load of the first bit line BL_L is not transmitted to the first node FN. Do not.

제1 분리 제어 신호(PISOi)와 마찬가지로, 제2 분리 제어 신호(PISOj)로 인가되는 전압 레벨에 따라 제2 노드(SN)로 전달되는 제2 비트라인(BL_R)의 부하가 달라진다. 제2 분리 제어 신호(PISOj)가 승압 전압(VPP) 레벨로 인가되는 경우, 제2 엔모스 트랜지스터(242)가 완전히 턴온되어 제2 비트라인(BL_R)의 부하 전체가 제2 노드(SN)로 전달된다. 제2 분리 제어 신호(PISOj)가 VPP/2 전압 레벨로 인가되면, 제2 엔모스 트랜지스터(242)는 약하게 턴온되어 제2 노드(SN)로 전달되는 제2 비트라인(BL_R)의 부하가 감소한다. 제2 분리 제어 신호(PISOj)가 접지 전압(VSS) 레벨로 인가되면, 제2 엔모스 트랜지스터(242)은 턴오프되어 제2 비트라인(BL_R)의 부하는 제2 노드(SN)로 전달되지 않는다.Like the first separation control signal PISOi, the load of the second bit line BL_R transferred to the second node SN varies according to the voltage level applied to the second separation control signal PISOj. When the second separation control signal PISOj is applied at the boosted voltage VPP level, the second NMOS transistor 242 is completely turned on so that the entire load of the second bit line BL_R is transferred to the second node SN. Delivered. When the second separation control signal PISOj is applied at the VPP / 2 voltage level, the second NMOS transistor 242 is weakly turned on to reduce the load of the second bit line BL_R transferred to the second node SN. do. When the second separation control signal PISOj is applied at the ground voltage VSS level, the second NMOS transistor 242 is turned off and the load of the second bit line BL_R is not transmitted to the second node SN. Do not.

제1 분리 제어 신호(PISOi)의 전압 레벨과 제2 분리 제어 신호(PISOj)의 전압 레벨을 서로 다르게 제어함에 따라, 센스 앰프(220)는 제1 노드(FN)과 제2 노드(SN)가 서로 다른 부하를 가진 상태로 감지 증폭하게 된다. 이는 센스 앰프(220) 내 대칭적(symmetric) 특성을 갖도록 기대되는 제1 및 제2 피모스 트랜지스터들(P11, P12)과 제1 및 제2 엔모스 트랜지스터들(N11, N12)이 미스매치되는 경우를 상쇄시키기 위함이다. 예시적으로, 센스 앰프(220)의 동작시, 제1 분리 제어 신호(PISOi)는 VPP/2 내지 VPP 전압 레벨로 인가되고 제2 분리 제어 신호(PISOj)는 VSS 내지 VPP/2 전압 레벨로 인가되도록 설정될 수 있다.As the voltage level of the first separation control signal PISOi and the voltage level of the second separation control signal PISOj are controlled differently, the sense amplifier 220 may be configured by the first node FN and the second node SN. Sensing and amplifying with different loads. This is because the first and second PMOS transistors P11 and P12 and the first and second NMOS transistors N11 and N12 that are expected to have symmetric characteristics in the sense amplifier 220 are mismatched. This is to offset the case. In exemplary embodiments, when the sense amplifier 220 is operated, the first separation control signal PISOi is applied at a VPP / 2 to VPP voltage level and the second separation control signal PISOj is applied at a VSS to VPP / 2 voltage level. It can be set to.

제2 분리 제어 신호(PISOj)의 전압 레벨이 제1 분리 제어 신호(PISOi) 보다 낮을 경우, 제2 노드(SN)의 부하가 제1 노드(FN) 보다 가볍다. 제2 노드(SN)는 적은 전류에 의해서도 쉽게 로직 하이레벨로 올라갈 수 있다. 이 경우, 제2 노드(SN)로 유입되는 전류를 제어할 필요가 있다. 즉, 반도체 메모리 장치(200)의 센싱 동작 초기에 제2 노드(SN)로 유입되는 전류를 일부 다른 경로로 빼줌으로써, 제2 노드(SN)의 전압 레벨을 안정적으로 잡아준다. 이를 위하여, 전류 밸런싱 제어부(250)가 제공된다. When the voltage level of the second separation control signal PISOj is lower than the first separation control signal PISOi, the load of the second node SN is lighter than that of the first node FN. The second node SN can be easily raised to a logic high level with a small current. In this case, it is necessary to control the current flowing into the second node SN. That is, the voltage flowing in the second node SN is stably held by subtracting a current flowing into the second node SN in a different path at the beginning of the sensing operation of the semiconductor memory device 200. To this end, a current balancing control unit 250 is provided.

전류 밸런싱 제어부(250)는 제1 밸런싱 신호(BALi) 및 제2 밸런싱 신호(BALj)에 응답하여 제1 노드(FN)와 제2 노드(SN)로 유입되는 전류를 제어한다. 전류 밸런싱 제어부(250)는 접지 전압(VSS)과 제1 노드 사이에 연결되고 제1 밸런싱 신호(BALi)가 그 게이트에 연결되는 제1 엔모스 트랜지스터(251)와, 접지 전압(VSS)과 제2 노드(SN) 사이에 연결되고 제2 밸런싱 신호(BALj)가 그 게이트에 연결되는 제2 엔모스 트랜지스터(252)를 포함한다.The current balancing controller 250 controls the current flowing into the first node FN and the second node SN in response to the first balancing signal BALi and the second balancing signal BALj. The current balancing controller 250 includes a first NMOS transistor 251 connected between the ground voltage VSS and the first node and the first balancing signal BALi connected to the gate thereof, and the ground voltage VSS and the first voltage. The second NMOS transistor 252 is connected between the two nodes SN and the second balancing signal BALj is connected to the gate thereof.

제1 및 제2 밸런싱 신호(BALi, BALj)는 프리차아지 동작시 로직 하이레벨로 인가되고, 액티브 동작 및 센싱 동작시 제1 및 제2 분리 제어 신호(PISOi, PSIOj)의 전압 레벨과 연계하여 제어된다. 제2 분리 제어 신호(PISOj)가 VSS 내지 VPP/2 전압 레벨로 인가되어 제2 노드(SN)의 부하가 가벼운 경우, 제2 밸런싱 신호(BALj)는 센싱 동작 초기까지 로직 하이레벨로 유지되어 센스 앰프(220)의 동작에 따라 제2 노드(SN)로 유입되는 전류를 제2 엔모스 트랜지스터(252)를 통하는 전류 경로(I_BAL)로 빼준다.The first and second balancing signals BALi and BALj are applied at a logic high level during the precharge operation, and are connected to the voltage levels of the first and second separation control signals PISOi and PSIOj during the active and sensing operations. Controlled. When the second separation control signal PISOj is applied at a voltage level of VSS to VPP / 2 so that the load of the second node SN is light, the second balancing signal BALj is maintained at a logic high level until the sensing operation is started and sensed. According to the operation of the amplifier 220, the current flowing into the second node SN is subtracted into the current path I _BAL through the second NMOS transistor 252.

도 5 및 도 6은 도 4의 반도체 메모리 장치(200)의 동작 타이밍 다이어그램을 설명하는 도면들이다. 도 5는 제1 메모리 셀(MC_L) 데이터가 로직 하이일 때의 동작 타이밍 다이어그램을 나타내고, 도 6은 제1 메모리 셀(MC) 데이터가 로직 로우일 때의 동작 타이밍 다이어그램을 나타낸다. 도 5를 참조하면, 프리차아지 동작시 제1 및 제2 분리 제어 신호(PISOi, PISOj)는 승압 전압(VPP) 레벨로 인가되고, 이퀄라이징 신호(PEQIJB)는 이퀄라이징 전압(VEQ) 레벨의 로직 하이레벨로 인가되고, 제1 및 제2 밸런싱 신호(BALi, BALj)는 밸런싱 제어 전압(VBAL) 레벨의 로직 하이레벨로 인가된다. 밸런싱 제어 전압(VBAL)은 VPP/2 내지 VPP 전압 레벨을 갖는다. 제1 노드(FN)와 제2 노드(SN)는 접지 전압(VSS) 레벨로 프리차아지된다. 액티브 동작시 제1 워드라인(WL_L)이 승압 전압(VPP) 레벨로 인에이블되고, 제2 분리 제어 신호(PISOj)는 VPP/2 전압 레벨로 떨어지고, 이퀄라이징 신호(PEQIJB)는 로직 로우레벨로 인가되고, 제1 밸런싱 신호(BALi)는 로직 로우레벨로 인가된다. 제1 메모리 셀(MC_L) 데이터 로직 하이에 따라 센스 앰프(220) 내 제1 노드(SN)과 제2 노드(SN)가 차아지 셰어링된다. 센싱 인에이블 신호(미도시)가 활성화되어 센싱 구동 전압(LA)이 인가되는 센싱 시점에서, 제1 분리 제어 신호(PISOi)는 VPP/2 전압 레벨로 인가되고, 제2 밸런싱 신호(BALj)는 센싱 초기 시점까지 로직 하이레벨로 유지되다가 로직 로우레벨로 떨어진다. 이에 따라, 제1 노드(FN)와 제2 노드(SN) 사이의 전압 차이가 감지 증폭되어 제1 노드(FN)은 센싱 구동 전압(LA)로, 그리고 제2 노드(SN)는 접지 전압(VSS)으로 디벨롭된다.5 and 6 illustrate operation timing diagrams of the semiconductor memory device 200 of FIG. 4. FIG. 5 illustrates an operation timing diagram when the first memory cell MC_L data is logic high, and FIG. 6 illustrates an operation timing diagram when the first memory cell MC data is logic low. Referring to FIG. 5, in the precharge operation, the first and second separation control signals PISOi and PISOj are applied at a boosted voltage VPP level, and the equalizing signal PEQIJB is logic high at an equalizing voltage VEQ level. Level and the first and second balancing signals BALi and BALj are applied at a logic high level of the balancing control voltage VBAL level. The balancing control voltage VBAL has a VPP / 2 to VPP voltage level. The first node FN and the second node SN are precharged to the ground voltage VSS level. In the active operation, the first word line WL_L is enabled at the boosted voltage VPP level, the second separation control signal PISOj is dropped to the VPP / 2 voltage level, and the equalizing signal PEQIJB is applied at a logic low level. The first balancing signal BALi is applied at a logic low level. According to the data logic high of the first memory cell MC_L, the first node SN and the second node SN in the sense amplifier 220 are charged and shared. When the sensing enable signal (not shown) is activated and the sensing driving voltage LA is applied, the first separation control signal PISOi is applied at the VPP / 2 voltage level, and the second balancing signal BALj is applied. It remains at a logic high level until the beginning of sensing and then falls to a logic low level. Accordingly, the voltage difference between the first node FN and the second node SN is sensed and amplified so that the first node FN is the sensing driving voltage LA and the second node SN is the ground voltage ( VSS).

도 6을 참조하면, 도 5에서 설명한 프리차아지 동작, 액티브 동작 그리고 센싱 동작과 동일하게 제1 및 제2 분리 제어 신호들(PISOi, PISOj), 이퀄라이징 신호(PEQIJB), 제1 및 제2 밸런싱 신호들(BALi, BALj)이 인가된다. 프리차아지 동작시, 제1 노드(FN)와 제2 노드(SN)는 접지 전압(VSS) 레벨로 프리차아지된다. 액티브 동작시, 제1 메모리 셀(MC_L) 데이터 로직 로우에 따라 제1 노드(FN)와 제2 노드(SN)는 접지 전압(VSS)이다. 즉, 액티브 시점에서 제1 워드라인(WL_L)이 승압 전압(VPP) 레벨로 인에이블되더라도 센스 앰프(220 내 제1 노드(FN)와 제2 노드(SN)는 차아지 셰어링되지 않는다. 센싱 시, 제2 밸런싱 신호(BALj)가 로직 하이레벨에서 로직 로우레벨로 떨어질 때까지 제2 엔모스 트랜지스터(252)를 통하는 전류 경로(I_BAL)에 의해 제2 노드(SN)의 전압 레벨이 급격히 상승하지 못하도록 억제된 후, 제1 노드(FN)와 제2 노드(SN)의 전압 차이가 감지 증폭되어 제1 노드(FN)는 접지 전압(VSS) 레벨로, 그리고 제2 노드(SN)는 센싱 구동 전압(LA) 레벨로 디벨롭된다.Referring to FIG. 6, the first and second separation control signals PISOi and PISOj, the equalizing signal PEQIJB, and the first and second balancing are the same as those of the precharge operation, the active operation, and the sensing operation described with reference to FIG. 5. Signals BALi and BALj are applied. In the precharge operation, the first node FN and the second node SN are precharged to the ground voltage VSS level. In the active operation, the first node FN and the second node SN are the ground voltage VSS according to the data logic row of the first memory cell MC_L. That is, even when the first word line WL_L is enabled at the boosted voltage VPP level at the active time, the first node FN and the second node SN in the sense amplifier 220 are not charged-sharing. The voltage level of the second node SN is rapidly increased by the current path I _BAL through the second NMOS transistor 252 until the second balancing signal BALj falls from the logic high level to the logic low level. After being suppressed from rising, the voltage difference between the first node FN and the second node SN is sensed and amplified so that the first node FN is at the ground voltage VSS level and the second node SN is It is developed to the sensing driving voltage LA level.

도 7은 본 발명의 제3 실시예에 따른 반도체 메모리 장치를 설명하는 도면이다. 도 7의 반도체 메모리 장치(300)는, 도 4의 반도체 메모리 장치(200)와 비교하여, 제1 및 제2 분리 제어부(240L, 240R)를 구비하지 않고 전류 밸런싱 제어부(250) 대신에 전압 밸런싱 제어부(350)를 구비한다는 점에서 차이가 있다. 제1 메모리 셀 어레이 블락(210L), 제2 메모리 셀 어레이 블락(210R), 센스 앰프(220) 그리고 등화부(230)는 도 4에서 설명한 바와 동일하므로, 설명의 중복을 피하기 위하여 구체적인 설명은 생략된다.7 is a diagram illustrating a semiconductor memory device according to a third embodiment of the present invention. In comparison with the semiconductor memory device 200 of FIG. 4, the semiconductor memory device 300 of FIG. 7 does not include the first and second separation controllers 240L and 240R, and performs voltage balancing instead of the current balancing controller 250. There is a difference in that the control unit 350 is provided. Since the first memory cell array block 210L, the second memory cell array block 210R, the sense amplifier 220, and the equalizer 230 are the same as described with reference to FIG. 4, detailed descriptions thereof will be omitted to avoid duplication of explanation. do.

전압 밸런싱 제어부(350)는 제1 밸런싱 신호(BALi) 및 제2 밸런싱 신호(BALj)에 응답하여 비트라인(BL)과 상보 비트라인(BLB)의 전압 레벨을 제어한다. 전압 밸런싱 제어부(350)는 밸런싱 전압(VS1)과 비트라인(BL) 사이에 연결되고 제1 밸런싱 신호(BALi)가 그 게이트에 연결되는 제1 엔모스 트랜지스터(351)와, 밸런싱 전압(VS1)과 상보 비트라인(BLB) 사이에 연결되고 제2 밸런싱 신호(BALj)가 그 게이트에 연결되는 제2 엔모스 트랜지스터(352)를 포함한다. 밸런싱 전압(VS1)은 비트라인(BL)과 상보 비트라인(BLB) 사이의 차아지 셰어링 전압 레벨(dVBL)의 반에 해당하는 전압 레벨을 갖는다.The voltage balancing controller 350 controls the voltage levels of the bit line BL and the complementary bit line BLB in response to the first balancing signal BALi and the second balancing signal BALj. The voltage balancing control unit 350 is connected between the balancing voltage VS1 and the bit line BL and the first NMOS transistor 351 to which the first balancing signal BALi is connected to the gate thereof, and the balancing voltage VS1. And a second NMOS transistor 352 connected between the complementary bit line BLB and a second balancing signal BALj connected to the gate thereof. The balancing voltage VS1 has a voltage level corresponding to half of the charge sharing voltage level dVBL between the bit line BL and the complementary bit line BLB.

제1 및 제2 밸런싱 신호(BALi, BALj)는 제1 및 제2 메모리 셀 어레이 블락(210L, 210R) 내 제1 및 제2 메모리 셀(MC_L, MC_R)이 선택됨에 따라 서로 반대로 활성화된다. 즉, 제1 메모리 셀(MC_L)이 선택되면 제2 밸런싱 신호(BALj)가 활성화되고, 제2 메모리 셀(MC_R)이 선택되면 제1 밸런싱 신호(BALi)가 활성화된다. 제1 및 제2 밸런싱 신호(BALi, BALj)는 비트라인(BL)과 상보 비트라인(BLB)이 차아지 셰어링되는 동안에 로직 하이레벨로 활성화되며 밸런싱 제어 전압(VBAL) 레벨을 갖는다. 제1 및 제2 밸런싱 신호(BALi, BALj)는 제1 또는 제2 엔모스 트랜지스터(351, 352)를 턴온시키는 전압 레벨, 즉 차아지 셰어링 전압 레벨(dVBL)의 반에 해당하는 전압 레벨에다가 제1 또는 제2 엔모스 트랜지스터(351, 352)의 문턱 전압(Vth)을 더한 전압 레벨이 로직 하이레벨로 설정될 수도 있다. 제1 밸런싱 신호(BALi)가 로직 하이레벨이면 상보 비트라인(BLB)은 밸런싱 전압(VS1)으로 셋팅되고, 제2 밸런싱 신호(BALj)가 로직 하이레벨이면 비트라인(BL)은 밸런싱 전압(VS1)으로 셋팅된다. 이는 차아지 셰어링 동작 동안 제1 노드(FN)와 제2 노드(SN)가 차아지 셰어링 전압 레벨(dVBL)의 반에 해당하는 전압 차(dVBL/2)를 확보하도록 하기 위함이다.The first and second balancing signals BALi and BALj are activated opposite to each other as the first and second memory cells MC_L and MC_R are selected in the first and second memory cell array blocks 210L and 210R. That is, when the first memory cell MC_L is selected, the second balancing signal BALj is activated, and when the second memory cell MC_R is selected, the first balancing signal BALi is activated. The first and second balancing signals BALi and BALj are activated to a logic high level while the bit line BL and the complementary bit line BLB are charged shares and have a balancing control voltage VBAL level. The first and second balancing signals BALi and BALj have a voltage level that turns on the first or second NMOS transistors 351 and 352, that is, a voltage level corresponding to half of the charge sharing voltage level dVBL. The voltage level obtained by adding the threshold voltages Vth of the first or second NMOS transistors 351 and 352 may be set to a logic high level. If the first balancing signal BALi is at a logic high level, the complementary bit line BLB is set to the balancing voltage VS1, and if the second balancing signal BALj is at a logic high level, the bit line BL is at a balancing voltage VS1. Is set to). This is to allow the first node FN and the second node SN to obtain a voltage difference dVBL / 2 corresponding to half of the charge sharing voltage level dVBL during the charge sharing operation.

도 8 및 도 9는 도 7의 반도체 메모리 장치(300)의 동작 타이밍 다이어그램을 설명하는 도면들이다. 도 8은 제1 메모리 셀(MC_L) 데이터가 로직 하이일 때의 동작 타이밍 다이어그램을 나타내고, 도 9는 제1 메모리 셀(MC_L) 데이터가 로직 로우일 때의 동작 타이밍 다이어그램을 나타낸다. 도 8을 참조하면, 프리차아지 동작시 이퀄라이징 신호(PEQIJB)는 로직 하이레벨로 인가되고, 제1 및 제2 밸런싱 신호들(BALi, BALj)는 접지 전압(VSS) 레벨로 인가된다. 액티브 동작시 제1 워드라인(WL_L)이 승압 전압(VPP) 레벨로 인에이블되고, 이퀄라이징 신호(PEQIJB)는 로직 로우레벨로 인가되고, 제2 밸런싱 신호(BALj)는 로직 하이레벨로 인가된다. 제1 메모리 셀(MC_L) 데이터 로직 하이에 따라 센스 앰프(220) 내 제1 노드(SN)과 제2 노드(SN)가 차아지 셰어링되는 데, 제1 노드(FN)와 제2 노드(SN)는 차아지 셰어링 전압 레벨(dVBL)의 반에 해당하는 전압 차(dVBL/2)를 갖는다. 센싱 인에이블 신호(미도시)가 활성화되어 센싱 구동 전압(LA)이 인가되는 센싱 시점에서, 제2 밸런싱 신호(BALj)는 로직 로우레벨로 인가된다. 이에 따라, 제1 노드(FN)와 제2 노드(SN) 사이의 전압 차이가 감지 증폭되어 제1 노드(FN)은 센싱 구동 전압(LA)로, 그리고 제2 노드(SN)는 접지 전압(VSS)으로 디벨롭된다.8 and 9 illustrate operation timing diagrams of the semiconductor memory device 300 of FIG. 7. 8 illustrates an operation timing diagram when the first memory cell MC_L data is logic high, and FIG. 9 illustrates an operation timing diagram when the first memory cell MC_L data is logic low. Referring to FIG. 8, during the precharge operation, the equalizing signal PEQIJB is applied at a logic high level, and the first and second balancing signals BALi and BALj are applied at a ground voltage VSS level. In the active operation, the first word line WL_L is enabled at the boosted voltage VPP level, the equalizing signal PEQIJB is applied at a logic low level, and the second balancing signal BALj is applied at a logic high level. The first node SN and the second node SN in the sense amplifier 220 are charged-sharing according to the first memory cell MC_L data logic high. The first node FN and the second node SN has a voltage difference dVBL / 2 corresponding to half of the charge sharing voltage level dVBL. When the sensing enable signal (not shown) is activated and the sensing driving voltage LA is applied, the second balancing signal BALj is applied at a logic low level. Accordingly, the voltage difference between the first node FN and the second node SN is sensed and amplified so that the first node FN is the sensing driving voltage LA and the second node SN is the ground voltage ( VSS).

도 9을 참조하면, 도 8에서 설명한 프리차아지 동작, 액티브 동작 그리고 센싱 동작과 동일하게 이퀄라이징 신호(PEQIJB), 제1 및 제2 밸런싱 신호들(BALi, BALj)이 인가된다. 프리차아지 동작시, 제1 노드(FN)와 제2 노드(SN)는 접지 전압(VSS) 레벨로 프리차아지된다. 액티브 동작시, 제1 메모리 셀(MC_L) 데이터 로직 로우에 따라 제1 노드(FN)는 접지 전압(VSS)이고 제2 노드(SN)는 로직 하이레벨의 제2 밸런싱 신호(BALj)에 턴온되는 제2 엔모스 트랜지스터(352)에 의해 밸런싱 전압(VS1) 레벨이 된다. 즉, 액티브 시점에서 제1 노드(FN)와 제2 노드(SN)는 차아지 셰어링 전압 레벨(dVBL)의 반에 해당하는 전압 차(dVBL/2)를 갖는다. 센싱 시, 제1 노드(FN)와 제2 노드(SN) 사이의 전압 차이가 감지 증폭되어 제1 노드(FN)는 접지 전압(VSS) 레벨로, 그리고 제2 노드(SN)는 센싱 구동 전압(LA) 레벨로 디벨롭된다.9, the equalizing signal PEQIJB and the first and second balancing signals BALi and BALj are applied in the same manner as the precharge operation, the active operation, and the sensing operation described with reference to FIG. 8. In the precharge operation, the first node FN and the second node SN are precharged to the ground voltage VSS level. In the active operation, the first node FN is turned on to the ground voltage VSS and the second node SN is turned on to the second balancing signal BALj at the logic high level according to the data logic low of the first memory cell MC_L. The second NMOS transistor 352 becomes the balancing voltage VS1 level. That is, at the active time point, the first node FN and the second node SN have a voltage difference dVBL / 2 corresponding to half of the charge sharing voltage level dVBL. When sensing, the voltage difference between the first node FN and the second node SN is sensed and amplified so that the first node FN is at the ground voltage VSS level and the second node SN is the sensing driving voltage. Development is to level (LA).

도 10은 본 발명의 제4 실시예에 따른 반도체 메모리 장치를 설명하는 도면이다. 도 10을 참조하면, 메모리 셀 어레이 블락(410), 센스 앰프(420), 분리 제어부(430) 그리고 밸런싱 제어부(450)를 포함한다. 메모리 셀 어레이 블락(410)은, 앞서 도 1에서 설명한 바와 같이, 오픈 비트라인 방식의 메모리 셀 어레이에서 최외곽에 배치되어 메모리 셀 어레이의 비트라인들 중 반은 하나 건너 하나씩 센스 앰프들에 연결되지만 나머지 반은 더미(dummy)로 남겨지게 되는 최외곽 메모리 셀 어레이를 말한다. 메모리 셀 어레이 블락(410)의 메모리 셀(MC)은 최외곽 메모리 셀 어레이의 더미로 남겨지는 비트라인들과 연결되는 메모리 셀을 의미한다. 센스 앰프(420)는, 도 4에서 설명한 센스 앰프(220)와 같이, 제1 노드(FN)와 제2 노드(SN) 사이의 전압 레벨을 감지 증폭하는 P형 감지 증폭기(221)와 N형 감지 증폭기(222)를 포함한다.10 is a diagram illustrating a semiconductor memory device according to a fourth embodiment of the present invention. Referring to FIG. 10, a memory cell array block 410, a sense amplifier 420, a separation controller 430, and a balancing controller 450 are included. As described above with reference to FIG. 1, the memory cell array block 410 is disposed at the outermost side of the open bit line type memory cell array so that half of the bit lines of the memory cell array are connected to the sense amplifiers one by one. The other half is the outermost memory cell array that will be left as a dummy. The memory cell MC of the memory cell array block 410 refers to a memory cell connected to bit lines that remain as a dummy of the outermost memory cell array. The sense amplifier 420, like the sense amplifier 220 described with reference to FIG. 4, has a P-type sense amplifier 221 and an N-type that sense and amplify a voltage level between the first node FN and the second node SN. And a sense amplifier 222.

분리 제어부(430)는 분리 제어 신호(PIOSi)에 응답하여 메모리 셀 어레이 블락(410)의 비트라인(BL)과 제1 노드(FN)를 연결시킨다. 분리 제어부(240L)는 비트라인(BL)과 제1 노드(FN) 사이에 연결되고 분리 제어 신호(PISOi)가 그 게이트에 연결되는 엔모스 트랜지스터(431)로 구성된다. 분리 제어 신호(PISOi)는 프리차아지 동작과 액티브 동작시 승압 전압(VPP)으로 인가되고, 센싱 동작시 접지 전압(VSS)으로 인가된다.The separation controller 430 connects the bit line BL and the first node FN of the memory cell array block 410 in response to the separation control signal PIOSi. The separation controller 240L includes an NMOS transistor 431 connected between the bit line BL and the first node FN and having the separation control signal PISOi connected to the gate thereof. The separation control signal PISOi is applied to the boosted voltage VPP during the precharge operation and the active operation, and is applied to the ground voltage VSS during the sensing operation.

밸런싱 제어부(450)는 이퀄라이징 신호(PEQIJB)에 응답하여 제1 노드(FN)와 제2 노드(SN)의 전압 레벨을 제어한다. 밸런싱 제어부(440)는 접지 전압(VSS)과 제1 노드(FN) 사이에 연결되고 이퀄라이징 신호(PEQIJB)가 그 게이트에 연결되는 제1 엔모스 트랜지스터(451)와, 밸런싱 전압(VS1)과 제2 노드(SN) 사이에 연결되고 이퀄라이징 신호(PEQIJB)가 그 게이트에 연결되는 제2 엔모스 트랜지스터(452)를 포함한다. 밸런싱 전압(VS1)은 제1 노드(FN)와 제2 노드(SN) 사이의 차아지 셰어링 전압 레벨(dVBL)의 반에 해당하는 전압 레벨을 갖는다. 이퀄라이징 신호(PEQIJB)는 프리차아지 동작시 이퀄라이징 전압(VEQ) 레벨의 로직 하이레벨로 인가되고, 액티브 동작 및 센싱 동작시 이퀄라이징 신호(PEQIJB)는 로직 로우레벨로 인가된다. 이에 따라, 프리차아지 동작시, 제1 노드(FN)는 접지 전압(VSS)으로 프리차아지되고, 제2 노드(SN)는 밸런싱 전압(VS1)으로 프리차아지된다. 이는 프리차아지 동작 및 차아지 셰어링 동작 동안 제1 노드(FN)와 제2 노드(SN)가 차아지 셰어링 전압 레벨(dVBL)의 반에 해당하는 전압 차를 확보하도록 하기 위함이다.The balancing controller 450 controls the voltage levels of the first node FN and the second node SN in response to the equalizing signal PEQIJB. The balancing controller 440 includes a first NMOS transistor 451 connected between the ground voltage VSS and the first node FN, and an equalizing signal PEQIJB connected to the gate thereof, and a balancing voltage VS1 and a first voltage. The second NMOS transistor 452 is connected between two nodes SN and an equalizing signal PEQIJB is connected to the gate thereof. The balancing voltage VS1 has a voltage level corresponding to half of the charge sharing voltage level dVBL between the first node FN and the second node SN. The equalizing signal PEQIJB is applied at the logic high level of the equalizing voltage VEQ level during the precharge operation, and the equalizing signal PEQIJB is applied at the logic low level during the active and sensing operations. Accordingly, during the precharge operation, the first node FN is precharged to the ground voltage VSS and the second node SN is precharged to the balancing voltage VS1. This is to allow the first node FN and the second node SN to obtain a voltage difference corresponding to half of the charge sharing voltage level dVBL during the precharge operation and the charge sharing operation.

도 11 및 도 12는 도 10의 반도체 메모리 장치(400)의 동작 타이밍 다이어그램을 설명하는 도면들이다. 도 11은 메모리 셀(MC) 데이터가 로직 하이일 때의 동작 타이밍 다이어그램을 나타내고, 도 12는 메모리 셀(MC) 데이터가 로직 로우일 때의 동작 타이밍 다이어그램을 나타낸다. 도 11을 참조하면, 프리차아지 동작시 분리 제어 신호(PISOi)는 승압 전압(VPP) 레벨로 인가되고, 이퀄라이징 신호(PEQIJB)는 로직 하이레벨로 인가된다. 제1 노드(FN)는 접지 전압(VSS)으로 프리차아지되고, 제2 노드(SN)는 밸런싱 전압(VS1)으로 프리차아지된다. 액티브 동작시 워드라인(WL)이 승압 전압(VPP) 레벨로 인에이블되고, 이퀄라이징 신호(PEQIJB)는 로직 로우레벨로 인가된다. 메모리 셀(MC) 데이터 로직 하이에 따라 센스 앰프(220) 내 제1 노드(SN)과 제2 노드(SN)가 차아지 셰어링되는 데, 제1 노드(FN)와 제2 노드(SN)는 차아지 셰어링 전압 레벨(dVBL)의 반에 해당하는 전압 차(dVBL/2)를 갖는다. 센싱 인에이블 신호(미도시)가 활성화되어 센싱 구동 전압(LA)이 인가되는 센싱 시점에서, 분리 제어 신호(PISOi)는 접지 전압(VSS) 레벨로 인가되고, 제1 노드(FN)와 제2 노드(SN) 사이의 전압 차이가 감지 증폭되어 제1 노드(FN)은 센싱 구동 전압(LA)로, 그리고 제2 노드(SN)는 접지 전압(VSS)으로 디벨롭된다.11 and 12 illustrate an operation timing diagram of the semiconductor memory device 400 of FIG. 10. 11 illustrates an operation timing diagram when memory cell MC data is logic high, and FIG. 12 illustrates an operation timing diagram when memory cell MC data is logic low. Referring to FIG. 11, in the precharge operation, the separation control signal PISOi is applied at a boosted voltage VPP level, and the equalizing signal PEQIJB is applied at a logic high level. The first node FN is precharged to the ground voltage VSS and the second node SN is precharged to the balancing voltage VS1. In the active operation, the word line WL is enabled at the boosted voltage VPP level, and the equalizing signal PEQIJB is applied at a logic low level. The first node SN and the second node SN in the sense amplifier 220 are charged shares according to the memory cell MC data logic high, and the first node FN and the second node SN are shared. Has a voltage difference dVBL / 2 corresponding to half of the charge sharing voltage level dVBL. When the sensing enable signal (not shown) is activated and the sensing driving voltage LA is applied, the separation control signal PISOi is applied at the ground voltage VSS level, and the first node FN and the second node are applied. The voltage difference between the nodes SN is sensed and amplified so that the first node FN is developed into the sensing driving voltage LA and the second node SN is developed into the ground voltage VSS.

도 12를 참조하면, 도 11에서 설명한 프리차아지 동작, 액티브 동작 그리고 센싱 동작과 동일하게 분리 제어 신호(PISOi)와 이퀄라이징 신호(PEQIJB)가 인가된다. 프리차아지 동작시, 제1 노드(FN)는 접지 전압(VSS)으로 프리차아지되고, 제2 노드(SN)는 밸런싱 전압(VS1)으로 프리차아지된다. 액티브 동작시, 제1 메모리 셀(MC_L) 데이터 로직 로우에 따라 제1 노드(SN)과 제2 노드(SN)가 차아지 셰어링되는 데, 제1 노드(FN)는 접지 전압(VSS)이고 제2 노드(SN)는 밸런싱 전압(VS1) 레벨이 유지된다. 즉, 프리차아지 동작 및 액티브 동작에서 제1 노드(FN)와 제2 노드(SN)는 차아지 셰어링 전압 레벨(dVBL)의 반에 해당하는 전압 차(dVBL/2)를 갖는다. 센싱 시, 제1 노드(FN)와 제2 노드(SN) 사이의 전압 차이가 감지 증폭되어 제1 노드(FN)는 접지 전압(VSS) 레벨로, 그리고 제2 노드(SN)는 센싱 구동 전압(LA) 레벨로 디벨롭된다.Referring to FIG. 12, the separation control signal PISOi and the equalizing signal PEQIJB are applied in the same manner as the precharge operation, the active operation, and the sensing operation described with reference to FIG. 11. In the precharge operation, the first node FN is precharged to the ground voltage VSS and the second node SN is precharged to the balancing voltage VS1. In the active operation, the first node SN and the second node SN are charged and shared according to the data logic row of the first memory cell MC_L, and the first node FN is a ground voltage VSS. The second node SN is maintained at the balancing voltage VS1 level. That is, in the precharge operation and the active operation, the first node FN and the second node SN have a voltage difference dVBL / 2 corresponding to half of the charge sharing voltage level dVBL. When sensing, the voltage difference between the first node FN and the second node SN is sensed and amplified so that the first node FN is at the ground voltage VSS level and the second node SN is the sensing driving voltage. Development is to level (LA).

도 13은 본 발명의 제5 실시예에 따른 반도체 메모리 장치를 설명하는 도면이다. 도 13의 반도체 메모리 장치(500)는, 도 10의 반도체 메모리 장치(400)와 비교하여, 분리 제어부(430)를 구비하지 않고 밸런싱 제어부(450, 이하 "제1 밸런싱 제어부"라고 칭한다)와 함께 제2 밸런싱 제어부(550)를 더 구비한다는 점에서 차이가 있다. 메모리 셀 어레이 블락(410)과 센스 앰프(420)에 대한 설명은 도 10에서 설명한 바와 동일하므로, 설명의 중복을 피하기 위하여 구체적인 설명은 생략된다. 다만, 분리 제어부(430)를 구비하지 않기 때문에, 메모리 셀 어레이 블락(410)의 비트라인(BL)이 센스 앰프(420)로 바로 연결되고, 센스 앰프(420)는 비트라인(BL)과 상보 비트라인(BLB) 사이의 전압 레벨을 감지 증폭하게 된다.13 is a diagram illustrating a semiconductor memory device according to a fifth embodiment of the present invention. The semiconductor memory device 500 of FIG. 13 has a balancing control unit 450 (hereinafter referred to as a “first balancing control unit”) without having the separation control unit 430 in comparison with the semiconductor memory device 400 of FIG. 10. There is a difference in that it further includes a second balancing control unit 550. Since the descriptions of the memory cell array block 410 and the sense amplifier 420 are the same as those described with reference to FIG. 10, detailed descriptions thereof will be omitted to avoid duplication of explanation. However, since the separation controller 430 is not provided, the bit line BL of the memory cell array block 410 is directly connected to the sense amplifier 420, and the sense amplifier 420 is complementary to the bit line BL. The voltage level between the bit lines BLB is sensed and amplified.

제1 밸런싱 제어부(450)는 이퀄라이징 신호(PEQIJB)에 응답하여 비트라인(BL)과 상보 비트라인(BLB)의 전압 레벨을 제어한다. 제1 밸런싱 제어부(450)는 프리차아지 동작 및 액티브 동작시 비트라인(BL)은 접지 전압(VSS)으로 프리차아지시키고 상보 비트라인(BLB)은 밸런싱 전압(VS1)으로 프리차아지시킨다. 이에 따라, 비트라인(BL)과 상보 비트라인(BLB)은 차아지 셰어링 전압 레벨(dVBL)의 반에 해당하는 전압 차를 확보한다.The first balancing controller 450 controls the voltage levels of the bit line BL and the complementary bit line BLB in response to the equalizing signal PEQIJB. The first balancing controller 450 precharges the bit line BL to the ground voltage VSS and precharges the complementary bit line BLB to the balancing voltage VS1 during the precharge operation and the active operation. Accordingly, the bit line BL and the complementary bit line BLB secure a voltage difference corresponding to half of the charge sharing voltage level dVBL.

제2 밸런싱 제어부(550)는 밸런싱 신호(BALj)에 응답하여 상보 비트라인(BLB)으로 유입되는 전류를 제어한다. 제2 밸런싱 제어부(550)는 밸런싱 전압(VS1)과 상보 비트라인(BLB) 사이에 연결되고 밸런싱 신호(BALj)가 그 게이트에 연결되는 엔모스 트랜지스터(551)를 포함한다. 메모리 셀이 연결되지 않는 상보 비트라인(BLB)의 부하가 비트라인(BL)의 부하보다 가볍기 때문에, 상보 비트라인(BLB)이 적은 전류에 의해서 쉽게 로직 하이레벨로 올라가는 문제점이 있다. 이를 해결하기 위하여, 밸런싱 신호(BALj)는 상보 비트라인(BLB)으로 유입되는 전류를 제어한다. 밸런싱 신호(BALj)는 밸런싱 제어 전압(VBAL) 레벨의 로직 하이레벨로 설정될 수도 있다. 밸런싱 제어 전압(VBAL)은 승압 전압(VPP) 레벨 또는 엔모스 트랜지스터(551)를 턴온시키는 전압 레벨, 즉 차아지 셰어링 전압 레벨(dVBL)의 반에 해당하는 전압 레벨에다가 엔모스 트랜지스터(551)의 문턱 전압(Vth)을 더한 전압 레벨을 갖는다. 밸런싱 신호(BALj)는 프리차아지 동작부터 센싱 동작 초기까지 로직 하이레벨로 유지되어 센스 앰프(420)의 동작에 따라 상보 비트라인(BLB)으로 유입되는 전류를 엔모스 트랜지스터(551)를 통하는 전류 경로(I_BAL)로 빼준다.The second balancing controller 550 controls the current flowing into the complementary bit line BLB in response to the balancing signal BALj. The second balancing controller 550 includes an NMOS transistor 551 connected between the balancing voltage VS1 and the complementary bit line BLB and having a balancing signal BALj connected to its gate. Since the load of the complementary bit line BLB to which the memory cells are not connected is lighter than the load of the bit line BL, the complementary bit line BLB easily rises to a logic high level by a small current. In order to solve this problem, the balancing signal BALj controls the current flowing into the complementary bit line BLB. The balancing signal BALj may be set to a logic high level of the balancing control voltage VBAL level. The balancing control voltage VBAL is a voltage level corresponding to half of the boost voltage VPP level or the voltage level at which the NMOS transistor 551 is turned on, that is, the half voltage charging voltage level dVBL, and the NMOS transistor 551. It has a voltage level plus the threshold voltage Vth. The balancing signal BALj is maintained at a logic high level from the precharge operation to the beginning of the sensing operation so that the current flowing into the complementary bit line BLB according to the operation of the sense amplifier 420 passes through the NMOS transistor 551. Subtract by path (I _BAL ).

도 14 및 도 15는 도 13의 반도체 메모리 장치(500)의 동작 타이밍 다이어그램을 설명하는 도면들이다. 도 14는 메모리 셀(MC) 데이터가 로직 하이일 때의 동작 타이밍 다이어그램을 나타내고, 도 15는 메모리 셀(MC) 데이터가 로직 로우일 때의 동작 타이밍 다이어그램을 나타낸다. 도 14를 참조하면, 프리차아지 동작시 이퀄라이징 신호(PEQIJB)는 이퀄라이징 전압(VEQ) 레벨의 로직 하이레벨로 인가되고, 밸런싱 신호(BALj)는 로직 하이레벨로 인가된다. 비트라인(BL)은 접지 전압(VSS)으로 프리차아지되고, 상보 비트라인(BLB)은 밸런싱 전압(VS1)으로 프리차아지된다. 액티브 동작시 워드라인(WL)이 승압 전압(VPP) 레벨로 인에이블되고, 이퀄라이징 신호(PEQIJB)는 로직 로우레벨로 인가된다. 메모리 셀(MC) 데이터 로직 하이에 따라 센스 앰프(220) 내 비트라인(BL)과 상보 비트라인(BLB)이 차아지 셰어링되는 데, 비트라인(BL)과 상보 비트라인(BLB)은 차아지 셰어링 전압 레벨(dVBL)의 반에 해당하는 전압 차(dVBL/2)를 갖는다. 센싱 인에이블 신호(미도시)가 활성화되어 센싱 구동 전압(LA)이 인가되는 센싱 시점에서, 밸런싱 신호(BALj)는 센싱 초기 시점까지 로직 하이레벨로 유지되다가 로직 로우레벨로 떨어진다. 이에 따라, 비트라인(BL)과 상보 비트라인(BLB) 사이의 전압 차이가 감지 증폭되어 비트라인(BL)은 센싱 구동 전압(LA)로, 그리고 상보 비트라인(BLB)은 접지 전압(VSS)으로 디벨롭된다.14 and 15 illustrate operation timing diagrams of the semiconductor memory device 500 of FIG. 13. 14 illustrates an operation timing diagram when memory cell MC data is logic high, and FIG. 15 illustrates an operation timing diagram when memory cell MC data is logic low. Referring to FIG. 14, in the precharge operation, the equalizing signal PEQIJB is applied at a logic high level at the equalizing voltage VEQ level, and the balancing signal BALj is applied at a logic high level. The bit line BL is precharged to the ground voltage VSS, and the complementary bitline BLB is precharged to the balancing voltage VS1. In the active operation, the word line WL is enabled at the boosted voltage VPP level, and the equalizing signal PEQIJB is applied at a logic low level. The bit line BL and the complementary bit line BLB in the sense amplifier 220 are charged and shared according to the memory cell MC data logic high, and the bit line BL and the complementary bit line BLB are different from each other. It has a voltage difference dVBL / 2 corresponding to half of the aziger sharing voltage level dVBL. At the sensing point at which the sensing enable signal (not shown) is activated and the sensing driving voltage LA is applied, the balancing signal BALj is maintained at a logic high level until the sensing initial point and then drops to a logic low level. Accordingly, the voltage difference between the bit line BL and the complementary bit line BLB is sensed and amplified so that the bit line BL is the sensing driving voltage LA and the complementary bit line BLB is the ground voltage VSS. To be developed.

도 15를 참조하면, 도 14에서 설명한 프리차아지 동작, 액티브 동작 그리고 센싱 동작과 동일하게 이퀄라이징 신호(PEQIJB)와 밸런싱 신호(BALj)가 인가된다. 프리차아지 동작시, 비트라인(BL)은 접지 전압(VSS)으로 프리차아지되고, 상보 비트라인(BLB)은 밸런싱 전압(VS1)으로 프리차아지된다. 액티브 동작시, 제1 메모리 셀(MC_L) 데이터 로직 로우에 따라 비트라인(BL)과 상보 비트라인(BLB)이 차아지 셰어링되는 데, 비트라인(BL)은 접지 전압(VSS)이고 상보 비트라인(BLB)은 밸런싱 전압(VS1) 레벨이 유지된다. 즉, 프리차아지 동작 및 액티브 동작에서 비트라인(BL)과 상보 비트라인(BLB)은 차아지 셰어링 전압 레벨(dVBL)의 반에 해당하는 전압 차(dVBL/2)를 갖는다. 센싱 시, 밸런싱 신호(BALj)가 로직 하이레벨에서 로직 로우레벨로 떨어질 때까지 엔모스 트랜지스터(551)를 통하는 전류 경로(I_BAL)에 의해 상보 비트라인(BLB)의 전압 레벨이 급격히 상승하지 못하도록 억제된 후, 비트라인(BL)과 상보 비트라인(BLB)의 전압 차이가 감지 증폭되어 비트라인(BL)은 접지 전압(VSS) 레벨로, 그리고 상보 비트라인(BLB)은 센싱 구동 전압(LA) 레벨로 디벨롭된다.Referring to FIG. 15, the equalizing signal PEQIJB and the balancing signal BALj are applied in the same manner as the precharge operation, the active operation, and the sensing operation described with reference to FIG. 14. In the precharge operation, the bit line BL is precharged to the ground voltage VSS and the complementary bitline BLB is precharged to the balancing voltage VS1. In the active operation, the bit line BL and the complementary bit line BLB are charged and shared according to the data logic row of the first memory cell MC_L, and the bit line BL is the ground voltage VSS and the complementary bit. The line BLB is maintained at the balancing voltage VS1 level. That is, in the precharge operation and the active operation, the bit line BL and the complementary bit line BLB have a voltage difference dVBL / 2 corresponding to half of the charge sharing voltage level dVBL. During sensing, the voltage level of the complementary bit line BLB is not rapidly increased by the current path I _BAL through the NMOS transistor 551 until the balancing signal BALj falls from the logic high level to the logic low level. After being suppressed, the voltage difference between the bit line BL and the complementary bit line BLB is sensed and amplified so that the bit line BL is at the ground voltage VSS level and the complementary bit line BLB is the sensing driving voltage LA. Level).

도 16은 본 발명의 제6 실시예에 따른 반도체 메모리 장치를 설명하는 도면이다. 도 16의 반도체 메모리 장치(600)는, 도 10의 반도체 메모리 장치(400)와 비교하여, 밸런싱 제어부(650)의 구성 요소가 서로 다르다는 점에서 차이가 있다. 메모리 셀 어레이 블락(410), 센스 앰프(420) 그리고 분리 제어부(430)에 대한 설명은 도 10에서 설명한 바와 동일하므로, 설명의 중복을 피하기 위하여 구체적인 설명은 생략된다.16 is a diagram illustrating a semiconductor memory device according to a sixth embodiment of the present invention. 16 is different from the semiconductor memory device 400 of FIG. 10 in that components of the balancing control unit 650 are different from each other. Since the descriptions of the memory cell array block 410, the sense amplifier 420, and the separation controller 430 are the same as described with reference to FIG. 10, detailed descriptions thereof will be omitted to avoid duplication of explanation.

밸런싱 제어부(650)는 제1 및 제2 이퀄라이징 신호들(PEQ, PEQB)에 응답하여 제1 노드(FN)와 제2 노드(SN)의 전압 레벨을 제어한다. 밸런싱 제어부(650)는 프리차아지 동작시 인가되는 제1 및 제2 이퀄라이징 신호들(PEQ, PEQB)의 전압 레벨에 의한 커플링 동작으로 제1 노드(FN)와 제2 노드(SN) 사이의 전압 차(dVBL)를 미리 확보한다.The balancing controller 650 controls the voltage levels of the first node FN and the second node SN in response to the first and second equalizing signals PEQ and PEQB. The balancing controller 650 is a coupling operation by the voltage level of the first and second equalizing signals PEQ and PEQB applied during the precharge operation, and the balancing control unit 650 is disposed between the first node FN and the second node SN. The voltage difference dVBL is secured in advance.

밸런싱 제어부(650)는 접지 전압(VSS)과 제1 노드(FN) 사이에 연결되고 제1 이퀄라이징 신호(PEQ)가 그 게이트에 연결되는 엔모스 트랜지스터(651)와, 접지 전압(VSS)과 제2 노드(SN) 사이에 연결되고 제2 이퀄라이징 신호(PEQB)가 그 게이트에 연결되는 피모스 트랜지스터(652)를 포함한다. 제1 이퀄라이징 신호(PEQ)는 프리차아지 동작 전에 이퀄라이징 전압(VEQ)으로 인가되고, 프리차아지 동작, 액티브 동작 및 센싱 동작시 접지 전압(VSS)으로 인가된다. 제2 이퀄라이징 신호(PEQB)는 프리차아지 동작 전에 백 바이어스 전압(VBB)으로 인가되고, 프리차아지 동작, 액티브 동작 및 센싱 동작시 이퀄라이징 전압(VEQ)으로 인가된다. 백 바이어스 전압(VBB)은 접지 전압(VSS) 보다 트랜지스터 문턱 전압(Vth) 만큼 낮은 전압 레벨 정도의 네가티브 전압 레벨을 갖는다.The balancing controller 650 is connected between the ground voltage VSS and the first node FN and the NMOS transistor 651 having the first equalizing signal PEQ connected to its gate, and the ground voltage VSS and the first voltage. The PMOS transistor 652 is connected between the two nodes SN and the second equalizing signal PEQB is connected to the gate thereof. The first equalizing signal PEQ is applied to the equalizing voltage VEQ before the precharge operation, and is applied to the ground voltage VSS during the precharge operation, the active operation, and the sensing operation. The second equalizing signal PEQB is applied to the back bias voltage VBB before the precharge operation, and is applied to the equalizing voltage VEQ during the precharge operation, the active operation, and the sensing operation. The back bias voltage VBB has a negative voltage level of about the voltage level lower than the ground voltage VSS by the transistor threshold voltage Vth.

프리차아지 동작 전에, 제1 및 제2 이퀄라이징 신호들(PEQ, PEQB)에 응답하여 엔모스 트랜지스터(651)와 피모스 트랜지스터(652)가 턴온되어 제1 노드(FN)와 제2 노드(SN)는 접지 전압(VSS) 레벨을 갖는다. 프리차아지 동작 시, 접지 전압(VSS) 레벨의 제1 이퀄라이징 신호(PEQ)에 의해 제1 노드(FN)가 커플링되어 제1 노드(FN)는 접지 전압(VSS) 보다 낮은 전압 레벨을 갖게 된다. 그리고 이퀄라이징 전압(VEQ) 레벨의 제2 이퀄라이징 신호(PEQB)에 의해 제2 노드(SN)가 커플링되어 제2 노드(SN)는 접지 전압(VSS) 보다 높은 전압 레벨을 갖게 된다. 이에 따라, 제1 노드(FN)와 제2 노드(SN)은 차아지 셰어링 전압(dVBL) 정도의 전압 차를 가지게 된다.Before the precharge operation, the NMOS transistor 651 and the PMOS transistor 652 are turned on in response to the first and second equalizing signals PEQ and PEQB to turn on the first node FN and the second node SN. ) Has a ground voltage (VSS) level. In the precharge operation, the first node FN is coupled by the first equalizing signal PEQ having the ground voltage VSS level so that the first node FN has a voltage level lower than the ground voltage VSS. do. The second node SN is coupled by the second equalizing signal PEQB of the equalizing voltage VEQ level, so that the second node SN has a voltage level higher than the ground voltage VSS. Accordingly, the first node FN and the second node SN have a voltage difference about the charge sharing voltage dVBL.

도 17 및 도 18은 도 16의 반도체 메모리 장치(600)의 동작 타이밍 다이어그램을 설명하는 도면들이다. 도 17은 메모리 셀(MC) 데이터가 로직 하이일 때의 동작 타이밍 다이어그램을 나타내고, 도 18은 메모리 셀(MC) 데이터가 로직 로우일 때의 동작 타이밍 다이어그램을 나타낸다. 도 17을 참조하면, 프리차아지 동작 전에, 분리 제어 신호(PISOi)는 승압 전압(VPP) 레벨로 인가되고, 제1 이퀄라이징 신호(PEQ)는 이퀄라이징 전압(VEQ)으로 인가되고, 제2 이퀄라이징 신호(PEQB)는 백 바이어스 전압(VBB)으로 인가되어, 제1 노드(FN)와 제2 노드(SN)는 접지 전압 레벨이 된다. 프리차아지 동작시, 제1 이퀄라이징 신호(PEQ)는 접지 전압(VSS)으로 인가되고, 제2 이퀄라이징 신호(PEQB)는 이퀄라이징 전압(VEQ)으로 인가되어, 제1 노드(FN)와 제2 노드(SN)은 차아지 셰어링 전압(dVBL) 정도의 전압 차를 갖는다. 액티브 동작시 워드라인(WL)이 승압 전압(VPP) 레벨로 인에이블되면, 메모리 셀(MC_L) 데이터 로직 하이에 따라 센스 앰프(220) 내 제1 노드(SN)과 제2 노드(SN)가 차아지 셰어링되어 제1 노드(FN)와 제2 노드(SN)의 전압 레벨이 뒤집어진다. 센싱 인에이블 신호(미도시)가 활성화되어 센싱 구동 전압(LA)이 인가되는 센싱 시점에서, 분리 제어 신호(PISOi)는 접지 전압(VSS) 레벨로 인가되고, 제1 노드(FN)와 제2 노드(SN) 사이의 전압 차이가 감지 증폭되어 제1 노드(FN)은 센싱 구동 전압(LA)로, 그리고 제2 노드(SN)는 접지 전압(VSS)으로 디벨롭된다.17 and 18 illustrate operation timing diagrams of the semiconductor memory device 600 of FIG. 16. FIG. 17 illustrates an operation timing diagram when memory cell MC data is logic high, and FIG. 18 illustrates an operation timing diagram when memory cell MC data is logic low. Referring to FIG. 17, before the precharge operation, the separation control signal PISOi is applied at the boosted voltage VPP level, the first equalizing signal PEQ is applied as the equalizing voltage VEQ, and the second equalizing signal. PEQB is applied to the back bias voltage VBB so that the first node FN and the second node SN become the ground voltage level. In the precharge operation, the first equalizing signal PEQ is applied to the ground voltage VSS, and the second equalizing signal PEQB is applied to the equalizing voltage VEQ, so that the first node FN and the second node are applied. SN has a voltage difference about the charge sharing voltage dVBL. When the word line WL is enabled at the boosted voltage VPP level during the active operation, the first node SN and the second node SN in the sense amplifier 220 are driven according to the memory cell MC_L data logic high. The cells are charged and the voltage levels of the first node FN and the second node SN are reversed. When the sensing enable signal (not shown) is activated and the sensing driving voltage LA is applied, the separation control signal PISOi is applied at the ground voltage VSS level, and the first node FN and the second node are applied. The voltage difference between the nodes SN is sensed and amplified so that the first node FN is developed into the sensing driving voltage LA and the second node SN is developed into the ground voltage VSS.

도 18을 참조하면, 도 17에서 설명한 프리차아지 동작 전, 프리차아지 동작, 액티브 동작 그리고 센싱 동작과 동일하게, 분리 제어 신호(PISOi)와 제1 및 제2 이퀄라이징 신호(PEQ, PEQB)가 인가된다. 프리차아지 동작 전에 제1 노드(FN)와 제2 노드(SN)가 접지 전압(VSS) 레벨이고, 프리차아지 동작시 제1 노드(FN)와 제2 노드(SN)은 차아지 셰어링 전압(dVBL) 정도의 전압 차를 갖는다. 액티브 동작시, 제1 메모리 셀(MC_L) 데이터 로직 로우에 따라 제1 노드(SN)과 제2 노드(SN)가 차아지 셰어링되는 데, 제1 노드(FN)는 접지 전압(VSS)이 되고 제2 노드(SN)는 프리차아지 동작시의 접지 전압(VSS) 보다 높은 전압 레벨이 유지된다. 즉, 액티브 동작에서 제1 노드(FN)와 제2 노드(SN)는 차아지 셰어링 전압 레벨(dVBL)의 반에 해당하는 전압 차(dVBL/2)를 갖는다. 센싱 시, 제1 노드(FN)와 제2 노드(SN) 사이의 전압 차이가 감지 증폭되어 제1 노드(FN)는 접지 전압(VSS) 레벨로, 그리고 제2 노드(SN)는 센싱 구동 전압(LA) 레벨로 디벨롭된다.Referring to FIG. 18, before the precharge operation described with reference to FIG. 17, the separation control signal PISOi and the first and second equalizing signals PEQ and PEQB are applied in the same manner as the precharge operation, the active operation, and the sensing operation. Is approved. Before the precharge operation, the first node FN and the second node SN are at the ground voltage VSS level, and during the precharge operation, the first node FN and the second node SN are charged sharing. It has a voltage difference of about the voltage dVBL. In the active operation, the first node SN and the second node SN are charged and shared according to the data logic row of the first memory cell MC_L, and the first node FN is configured to have a ground voltage VSS. The second node SN maintains a voltage level higher than the ground voltage VSS during the precharge operation. That is, in the active operation, the first node FN and the second node SN have a voltage difference dVBL / 2 corresponding to half of the charge sharing voltage level dVBL. When sensing, the voltage difference between the first node FN and the second node SN is sensed and amplified so that the first node FN is at the ground voltage VSS level and the second node SN is the sensing driving voltage. Development is to level (LA).

도 19는 본 발명의 제7 실시예에 따른 반도체 메모리 장치를 설명하는 도면이다. 도 19를 참조하면, 반도체 메모리 장치(700)는, 도 4의 반도체 메모리 장치(200)와 비교하여, 전류 밸런싱 제어부(250) 대신에 커플링 제어부(750)를 구비한다는 점에서 차이가 있다. 제1 메모리 셀 어레이 블락(210L), 제2 메모리 셀 어레이 블락(210R), 센스 앰프(220), 등화부(230), 제1 분리 제어부(240L) 그리고 제2 분리 제어부(240R)는 도 4에서 설명한 바와 동일하므로, 설명의 중복을 피하기 위하여 구체적인 설명은 생략된다.19 is a diagram illustrating a semiconductor memory device according to a seventh embodiment of the present invention. Referring to FIG. 19, the semiconductor memory device 700 includes a coupling controller 750 instead of the current balancing controller 250, compared to the semiconductor memory device 200 of FIG. 4. The first memory cell array block 210L, the second memory cell array block 210R, the sense amplifier 220, the equalizer 230, the first separation controller 240L and the second separation controller 240R are illustrated in FIG. 4. Since it is the same as described above, in order to avoid duplication of description, a detailed description is omitted.

커플링 제어부(750)는 커플링 신호(PCPL)에 응답하여 센스 앰프(220)의 제1 노드(FN)와 제2 노드(SN)의 전압 레벨을 제어한다. 커플링 제어부(750)는 액티브 동작시 커플링 신호(PCPL)로 인가되는 커플링 전압(VCPL)에 의한 커플링 동작으로 제1 노드(FN)와 제2 노드(SN)의 전압 레벨을 상승시킨다. 제1 노드(FN)와 제2 노드(SN) 사이에 부하 차이가 있고 제1 메모리 셀(MC_L)이 선택되는 경우, 부하가 큰 제1 노드(FN)는 커플링 영향이 미미하지만, 부하가 적은 제2 노드(SN)는 커플링 영향으로 차아지 셰어링 전압의 반에 해당하는 전압 레벨(dVBL/2) 정도로 상승시킨다.The coupling controller 750 controls the voltage levels of the first node FN and the second node SN of the sense amplifier 220 in response to the coupling signal PCPL. The coupling controller 750 increases the voltage level of the first node FN and the second node SN by a coupling operation by the coupling voltage VCPL applied as the coupling signal PCPL during the active operation. . When there is a load difference between the first node FN and the second node SN and the first memory cell MC_L is selected, the first node FN having a large load has a small coupling effect, but the load The little second node SN raises the voltage level dVBL / 2 corresponding to half of the charge sharing voltage due to the coupling effect.

커플링 제어부(750)는 커플링 신호(PCPL)가 그 게이트에 연결되고 제1 노드(FN)가 그 소스와 그 드레인에 연결되는 제1 엔모스 트랜지스터(751)와, 커플링 신호(PCPL)가 그 게이트에 연결되고 제2 노드(SN)가 그 소스와 그 드레인에 연결되는 제2 엔모스 트랜지스터(752)를 포함한다. 제1 및 제2 엔모스 트랜지스터들(751, 752)은 커플링 커패시턴스(C_CPL)를 갖는 커패시터로 작용한다. 커플링 제어부(750)는 센스 앰프(220) 내 비트라인 센스 앰프마다 존재하지 않고, 반도체 메모리 장치(700)의 공통 영역인 컨정션 영역(Conjunction region)에 배치되어 비트라인 센스 앰프들의 제1 노드들(FN)과 제2 노드들(SN)에 연결된다.The coupling controller 750 includes a first NMOS transistor 751 having a coupling signal PCPL connected to a gate thereof, and a first node FN connected to a source thereof and a drain thereof, and a coupling signal PCPL. Includes a second NMOS transistor 752 connected to a gate thereof and a second node SN connected to a source and a drain thereof. The first and second NMOS transistors 751 and 752 serve as capacitors having a coupling capacitance C _CPL . The coupling controller 750 does not exist for each bit line sense amplifier in the sense amplifier 220, but is disposed in a junction region, which is a common area of the semiconductor memory device 700, so that the coupling controller 750 is disposed in the first node of the bit line sense amplifiers. Are connected to the nodes FN and the second nodes SN.

커플링 신호(PCPL)로 인가되는 커플링 전압(VCPL)은 다음과 같은 수식에 의해 결정된다.The coupling voltage VCPL applied to the coupling signal PCPL is determined by the following equation.

은 제1 노드(FN)의 데이터가 로직 하이레벨일 때의 전압 레벨을 나타내고, C_CPL은 커플링 커패시턴스를 나타내고, C_BLB는 제2 분리 제어 신호(PISOj)가 접지 전압 일 때의 제2 노드(SN)의 커패시턴스를 나타내고, V_CPL은 커플링 전압을 나타낸다. 즉, 커플링 커패시턴스(C_CPL)와 제2 노드(SN)의 커패시턴스( C_BLB는)를 합한 커패시턴스에다가 제1 노드(FN) 전압 레벨(

)의 반에 해당하는 전압 레벨을 곱하여 나타나는 전하량과 커플링 커패시턴스(C_CPL)와 커플링 전압(V_CPL)을 곱하여 나타나는 전하량이 같아지도록 커플링 전압(V_CPL)을 결정한다.

Denotes the voltage level when the data of the first node FN is at the logic high level, C _CPL denotes the coupling capacitance, and C _BLB denotes the second node when the second separation control signal PISOj is the ground voltage. A capacitance of (SN) is shown, and V _CPL represents a coupling voltage. In other words, the capacitance of the coupling capacitance C _CPL and the capacitance of the second node SN C _BLB is added to the capacitance of the first node FN (

The coupling voltage V _CPL is determined to be equal to the amount of charge multiplied by half the voltage level and multiplied by the coupling capacitance C _CPL and the coupling voltage V _CPL .

도 20 및 도 21은 도 19의 반도체 메모리 장치(700)의 동작 타이밍 다이어그램을 설명하는 도면들이다. 도 20은 제1 메모리 셀(MC_L) 데이터가 로직 하이일 때의 동작 타이밍 다이어그램을 나타내고, 도 21은 제1 메모리 셀(MC) 데이터가 로직 로우일 때의 동작 타이밍 다이어그램을 나타낸다. 도 20을 참조하면, 프리차아지 동작시 제1 및 제2 분리 제어 신호(PISOi, PISOj)는 승압 전압(VPP) 레벨로 인가되고, 이퀄라이징 신호(PEQIJB)는 이퀄라이징 전압(VEQ) 레벨의 로직 하이레벨로 되고, 커플링 신호(PCPL)는 접지 전압(VSS) 레벨로 인가된다. 제1 노드(FN)와 제2 노드(SN)는 접지 전압(VSS) 레벨로 프리차아지된다. 액티브 동작시 제1 워드라인(WL_L)이 승압 전압(VPP) 레벨로 인에이블되고, 제2 분리 제어 신호(PISOj)는 접지 전압(VSS) 레벨로 떨어지고, 이퀄라이징 신호(PEQIJB)는 로직 로우레벨로 인가되고, 커플링 신호(PCPL)는 커플링 전압(VCPL) 레벨의 로직 하이레벨로 인가된다. 제2 노드(SN)가 커플링 영향으로 차아지 셰어링 전압의 반에 해당하는 전압 레벨(dVBL/2) 정도로 상승된 상태에서 제1 메모리 셀(MC_L) 데이터 로직 하이에 따라 센스 앰프(220) 내 제1 노드(SN)과 제2 노드(SN)가 차아지 셰어링된다. 센싱 인에이블 신호(미도시)가 활성화되어 센싱 구동 전압(LA)이 인가되는 센싱 시점에서, 제1 분리 제어 신호(PISOi)는 접지 전압(VSS) 레벨로 인가되고, 제1 노드(FN)와 제2 노드(SN) 사이의 전압 차이가 감지 증폭되어 제1 노드(FN)은 센싱 구동 전압(LA)로, 그리고 제2 노드(SN)는 접지 전압(VSS)으로 디벨롭된다.20 and 21 are diagrams for describing operation timing diagrams of the semiconductor memory device 700 of FIG. 19. FIG. 20 illustrates an operation timing diagram when the first memory cell MC_L data is logic high, and FIG. 21 illustrates an operation timing diagram when the first memory cell MC data is logic low. Referring to FIG. 20, in the precharge operation, the first and second separation control signals PISOi and PISOj are applied at a boosted voltage VPP level, and the equalizing signal PEQIJB is at a logic high of the equalizing voltage VEQ level. Level, the coupling signal PCPL is applied at the ground voltage VSS level. The first node FN and the second node SN are precharged to the ground voltage VSS level. In the active operation, the first word line WL_L is enabled at the boosted voltage VPP level, the second separation control signal PISOj is dropped to the ground voltage VSS level, and the equalizing signal PEQIJB is at a logic low level. The coupling signal PCPL is applied to a logic high level of the coupling voltage VCPL level. The sense amplifier 220 according to the data logic high of the first memory cell MC_L while the second node SN is raised to a voltage level dVBL / 2 corresponding to half of the charging sharing voltage due to the coupling effect. My first node SN and second node SN are charged share. When the sensing enable signal (not shown) is activated and the sensing driving voltage LA is applied, the first separation control signal PISOi is applied at the ground voltage VSS level, and the first node FN is connected to the first node FN. The voltage difference between the second nodes SN is sensed and amplified so that the first node FN is developed into the sensing driving voltage LA and the second node SN is developed into the ground voltage VSS.

도 21을 참조하면, 도 20에서 설명한 프리차아지 동작, 액티브 동작 그리고 센싱 동작과 동일하게 제1 및 제2 분리 제어 신호들(PISOi, PISOj), 이퀄라이징 신호(PEQIJB) 그리고 커플링 신호(PCPL)가 인가된다. 프리차아지 동작시, 제1 노드(FN)와 제2 노드(SN)는 접지 전압(VSS) 레벨로 프리차아지된다. 액티브 동작시, 제1 메모리 셀(MC_L) 데이터 로직 로우에 따라 제1 노드(FN)는 접지 전압(VSS) 레벨이고 제2 노드(SN)는 커플링 영향으로 차아지 셰어링 전압의 반에 해당하는 전압 레벨(dVBL/2)이다. 센싱 시, 제1 노드(FN)와 제2 노드(SN)의 전압 차이가 감지 증폭되어 제1 노드(FN)는 접지 전압(VSS) 레벨로, 그리고 제2 노드(SN)는 센싱 구동 전압(LA) 레벨로 디벨롭된다.Referring to FIG. 21, the first and second separation control signals PISOi and PISOj, the equalizing signal PEQIJB, and the coupling signal PCPL are the same as the precharge operation, the active operation, and the sensing operation described with reference to FIG. 20. Is applied. In the precharge operation, the first node FN and the second node SN are precharged to the ground voltage VSS level. In the active operation, according to the data logic row of the first memory cell MC_L, the first node FN corresponds to the ground voltage VSS level and the second node SN corresponds to half the charging sharing voltage due to the coupling effect. The voltage level is dVBL / 2. During sensing, the voltage difference between the first node FN and the second node SN is sensed and amplified so that the first node FN is at the ground voltage VSS level and the second node SN is the sensing driving voltage LA) Development level.

도 22는 본 발명의 제8 실시예에 따른 반도체 메모리 장치를 설명하는 도면이다. 도 22의 반도체 메모리 장치(800)는, 도 19의 반도체 메모리 장치(700)와 비교하여, 커플링 제어부(750) 대신에 제1 커플링 제어부(850L)와 제2 커플링 제어부(850R)를 구비한다는 점에서 차이가 있다. 제1 메모리 셀 어레이 블락(210L), 제2 메모리 셀 어레이 블락(210R), 센스 앰프(220), 등화부(230), 제1 분리 제어부(240L) 그리고 제2 분리 제어부(240R)는 도 4에서 설명한 바와 동일하므로, 설명의 중복을 피하기 위하여 구체적인 설명은 생략된다. FIG. 22 is a diagram illustrating a semiconductor memory device according to an eighth embodiment of the present invention. The semiconductor memory device 800 of FIG. 22 compares the semiconductor memory device 700 of FIG. 19 with the first coupling controller 850L and the second coupling controller 850R instead of the coupling controller 750. There is a difference in that it is provided. The first memory cell array block 210L, the second memory cell array block 210R, the sense amplifier 220, the equalizer 230, the first separation controller 240L and the second separation controller 240R are illustrated in FIG. 4. Since it is the same as described above, in order to avoid duplication of description, a detailed description is omitted.

제1 및 제2 커플링 제어부(850L, 850R)는 제1 및 제2 커플링 신호(PCPLi, PCPLj)에 응답하여 제1 노드(FN)와 제2 노드(SN)의 전압 레벨을 제어한다. 제1 및 제2 커플링 제어부(850L, 850R)는 액티브 동작시 제1 및 제2 커플링 신호들(PCPLi, PCPLj)로 인가되는 커플링 전압(VCPL)에 의한 커플링 동작으로 제1 노드(FN)와 제2 노드(SN)의 전압 레벨을 상승시킨다. 제1 커플링 제어부(850L)는 제1 커플링 신호(PCPLi)가 그 게이트에 연결되고 제1 노드(FN)가 그 소스와 그 드레인에 연결되는 엔모스 트랜지스터(851)로 구성된다. 제2 커플링 제어부(850R)는 제2 커플링 신호(PCPLj)가 그 게이트에 연결되고 제2 노드(SN)가 그 소스와 그 드레인에 연결되는 엔모스 트랜지스터(852)로 구성된다. 엔모스 트랜지스터들(851, 852)은 커플링 커패시턴스(C_CPL)를 갖는 커패시터로 작용한다. 제1 및 제2 커플링 제어부들(850L, 850R)은 센스 앰프(220) 내 비트라인 센스 앰프마다 존재하지 않고, 반도체 메모리 장치(800)의 공통 영역인 컨정션 영역(Conjunction region)에 배치되어 비트라인 센스 앰프들의 제1 노드들(FN)과 제2 노드들(SN)에 연결된다.The first and second coupling controllers 850L and 850R control voltage levels of the first node FN and the second node SN in response to the first and second coupling signals PCPLi and PCPLj. The first and second coupling controllers 850L and 850R are coupled to each other by a coupling operation by the coupling voltage VCPL applied to the first and second coupling signals PCPLi and PCPLj during an active operation. FN) and the voltage level of the second node SN are raised. The first coupling controller 850L includes an NMOS transistor 851 in which a first coupling signal PCPLi is connected to a gate thereof, and a first node FN is connected to a source thereof and a drain thereof. The second coupling controller 850R includes an NMOS transistor 852 having a second coupling signal PCPLj connected to its gate and a second node SN connected to its source and its drain. NMOS transistors 851 and 852 act as a capacitor having a coupling capacitance C _CPL . The first and second coupling controllers 850L and 850R are not present in the bit line sense amplifiers in the sense amplifier 220, and are disposed in a junction region that is a common region of the semiconductor memory device 800. The first nodes FN and the second nodes SN of the bit line sense amplifiers are connected to each other.

제1 및 제2 커플링 신호(PCPLi, PCPLj)는 제1 및 제2 메모리 셀 어레이 블락(210L, 210R) 내 제1 및 제2 메모리 셀(MC_L, MC_R)이 선택됨에 따라 서로 반대로 활성화된다. 즉, 제1 메모리 셀(MC_L)이 선택되면 제2 커플링 신호(PCPLj)가 활성화되고, 제2 메모리 셀(MC_R)이 선택되면 제1 커플링 신호(PCPLi)가 활성화된다. 액티브 동작시, 제1 메모리 셀(MC_L)이 선택되는 경우, 제2 노드(SN)는 커플링 영향으로 차아지 셰어링 전압의 반에 해당하는 전압 레벨(dVBL/2) 정도로 상승된다.The first and second coupling signals PCPLi and PCPLj are activated opposite to each other as the first and second memory cells MC_L and MC_R are selected in the first and second memory cell array blocks 210L and 210R. That is, when the first memory cell MC_L is selected, the second coupling signal PCPLj is activated, and when the second memory cell MC_R is selected, the first coupling signal PCPLi is activated. In the active operation, when the first memory cell MC_L is selected, the second node SN is raised to a voltage level dVBL / 2 corresponding to half of the charging sharing voltage due to the coupling effect.

도 23 및 도 24는 도 22의 반도체 메모리 장치(800)의 동작 타이밍 다이어그램을 설명하는 도면들이다. 도 23은 제1 메모리 셀(MC_L) 데이터가 로직 하이일 때의 동작 타이밍 다이어그램을 나타내고, 도 24는 제1 메모리 셀(MC) 데이터가 로직 로우일 때의 동작 타이밍 다이어그램을 나타낸다. 도 23을 참조하면, 프리차아지 동작시 제1 및 제2 분리 제어 신호(PISOi, PISOj)는 승압 전압(VPP) 레벨로 인가되고, 이퀄라이징 신호(PEQIJB)는 로직 하이레벨로 인가되고, 제1 및 제2 커플링 신호(PCPLi, PCPLj)는 접지 전압(VSS) 레벨로 인가된다. 제1 노드(FN)와 제2 노드(SN)는 접지 전압(VSS) 레벨로 프리차아지된다. 액티브 동작시 제1 워드라인(WL_L)이 승압 전압(VPP) 레벨로 인에이블되고, 제2 분리 제어 신호(PISOj)는 접지 전압(VSS) 레벨로 떨어지고, 이퀄라이징 신호(PEQIJB)는 로직 로우레벨로 인가되고, 제2 커플링 신호(PCPLj)는 커플링 전압(VCPL) 레벨의 로직 하이레벨로 인가된다. 제2 노드(SN)가 커플링 영향으로 차아지 셰어링 전압의 반에 해당하는 전압 레벨(dVBL/2) 정도로 상승된 상태에서 제1 메모리 셀(MC_L) 데이터 로직 하이에 따라 센스 앰프(220) 내 제1 노드(SN)과 제2 노드(SN)가 차아지 셰어링된다. 센싱 인에이블 신호(미도시)가 활성화되어 센싱 구동 전압(LA)이 인가되는 센싱 시점에서, 제1 분리 제어 신호(PISOi)는 접지 전압(VSS) 레벨로 인가되고, 제1 노드(FN)와 제2 노드(SN) 사이의 전압 차이가 감지 증폭되어 제1 노드(FN)은 센싱 구동 전압(LA)로, 그리고 제2 노드(SN)는 접지 전압(VSS)으로 디벨롭된다.23 and 24 are diagrams for describing an operation timing diagram of the semiconductor memory device 800 of FIG. 22. FIG. 23 illustrates an operation timing diagram when the first memory cell MC_L data is logic high, and FIG. 24 illustrates an operation timing diagram when the first memory cell MC data is logic low. Referring to FIG. 23, in the precharge operation, the first and second separation control signals PISOi and PISOj are applied at the boosted voltage VPP level, the equalizing signal PEQIJB is applied at a logic high level, and the first and second separation control signals PISOi and PISOj are applied at a logic high level. And the second coupling signals PCPLi and PCPLj are applied at the ground voltage VSS level. The first node FN and the second node SN are precharged to the ground voltage VSS level. In the active operation, the first word line WL_L is enabled at the boosted voltage VPP level, the second separation control signal PISOj is dropped to the ground voltage VSS level, and the equalizing signal PEQIJB is at a logic low level. The second coupling signal PCPLj is applied at a logic high level of the coupling voltage VCPL level. The sense amplifier 220 according to the data logic high of the first memory cell MC_L while the second node SN is raised to a voltage level dVBL / 2 corresponding to half of the charging sharing voltage due to the coupling effect. My first node SN and second node SN are charged share. When the sensing enable signal (not shown) is activated and the sensing driving voltage LA is applied, the first separation control signal PISOi is applied at the ground voltage VSS level, and the first node FN is connected to the first node FN. The voltage difference between the second nodes SN is sensed and amplified so that the first node FN is developed into the sensing driving voltage LA and the second node SN is developed into the ground voltage VSS.

도 24를 참조하면, 도 23에서 설명한 프리차아지 동작, 액티브 동작 그리고 센싱 동작과 동일하게 제1 및 제2 분리 제어 신호들(PISOi, PISOj), 이퀄라이징 신호(PEQIJB) 그리고 제1 및 제2 커플링 신호(PCPLi, PCPLj)가 인가된다. 프리차아지 동작시, 제1 노드(FN)와 제2 노드(SN)는 접지 전압(VSS) 레벨로 프리차아지된다. 액티브 동작시, 제1 메모리 셀(MC_L) 데이터 로직 로우에 따라 제1 노드(FN)는 접지 전압(VSS) 레벨이고 제2 노드(SN)는 커플링 영향으로 차아지 셰어링 전압의 반에 해당하는 전압 레벨(dVBL/2)이다. 센싱 시, 제1 노드(FN)와 제2 노드(SN)의 전압 차이가 감지 증폭되어 제1 노드(FN)는 접지 전압(VSS) 레벨로, 그리고 제2 노드(SN)는 센싱 구동 전압(LA) 레벨로 디벨롭된다.Referring to FIG. 24, the first and second separation control signals PISOi and PISOj, the equalizing signal PEQIJB, and the first and second couples are the same as in the precharge operation, the active operation, and the sensing operation described with reference to FIG. 23. Ring signals PCPLi and PCPLj are applied. In the precharge operation, the first node FN and the second node SN are precharged to the ground voltage VSS level. In the active operation, according to the data logic row of the first memory cell MC_L, the first node FN corresponds to the ground voltage VSS level and the second node SN corresponds to half the charging sharing voltage due to the coupling effect. The voltage level is dVBL / 2. During sensing, the voltage difference between the first node FN and the second node SN is sensed and amplified so that the first node FN is at the ground voltage VSS level and the second node SN is the sensing driving voltage LA) Development level.

도 25는 본 발명의 제9 실시예에 따른 반도체 메모리 장치를 설명하는 도면이다. 도 25의 반도체 메모리 장치(900)는, 도 19의 반도체 메모리 장치(700)와 비교하여, 등화부(230)와 커플링 제어부(750) 대신에 이퀄라이징 및 커플링 제어부(950)를 구비한다는 점에서 차이가 있다. 제1 메모리 셀 어레이 블락(210L), 제2 메모리 셀 어레이 블락(210R), 센스 앰프(220), 제1 분리 제어부(240L) 그리고 제2 분리 제어부(240R)는 도 4에서 설명한 바와 동일하므로, 설명의 중복을 피하기 위하여 구체적인 설명은 생략된다.25 is a diagram illustrating a semiconductor memory device according to a ninth embodiment of the present invention. The semiconductor memory device 900 of FIG. 25 includes an equalizing and coupling control unit 950 instead of the equalizing unit 230 and the coupling control unit 750 as compared with the semiconductor memory device 700 of FIG. 19. There is a difference. Since the first memory cell array block 210L, the second memory cell array block 210R, the sense amplifier 220, the first separation controller 240L and the second separation controller 240R are the same as described with reference to FIG. 4, The detailed description is omitted to avoid duplication of explanation.

이퀄라이징 및 커플링 제어부(950)는 이퀄라이징 선택 신호(EQ_SEL), 제1 및 제2 이퀄라이징 신호(EQI, EQJ) 그리고 제1 및 제2 커플링 신호(PCPLi, PCPLj)에 응답하여 제1 노드(FN)와 제2 노드(SN)의 전압 레벨을 제어한다. 이퀄라이징 및 커플링 제어부(950)는 제1 내지 제6 엔모스 트랜지스터들(951-956)로 구성된다. 제1 엔모스 트랜지스터(951)는 제1 이퀄라이징 신호(EQI)가 그 게이트에 연결되고 제1 노드(FN)가 그 드레인에 연결된다. 제2 엔모스 트랜지스터(952)는 제1 커플링 신호(PCPLi)가 그 게이트에 연결되고 제1 엔모스 트랜지스터(951)의 소스가 그 소스 및 그 드레인에 연결된다. 제3 엔모스 트랜지스터(953)는 이퀄라이징 선택 신호(EQ_SEL)가 그 게이트에 연결되고 제1 엔모스 트랜지스터(951)의 소스가 그 드레인에 연결되고 접지 전압(VSS)이 그 소스에 연결된다. 제4 엔모스 트랜지스터(954)는 제2 이퀄라이징 신호(EQJ)가 그 게이트에 연결되고 제2 노드(SN)가 그 드레인에 연결된다. 제5 엔모스 트랜지스터(955)는 제2 커플링 신호(PCPLj)가 그 게이트에 연결되고 제4 엔모스 트랜지스터(954)의 소스가 그 소스 및 그 드레인에 연결된다. 제6 엔모스 트랜지스터(956)는 이퀄라이징 선택 신호(EQ_SEL)가 그 게이트에 연결되고 제4 엔모스 트랜지스터(954)의 소스가 그 드레인에 연결되고 접지 전압(VSS)이 그 소스에 연결된다. 제2 및 제5 엔모스 커패시터들(952, 955)는 커플링 커패시턴스(C_CPL)를 갖는 커패시터로 작용한다. 이퀄라이징 및 커플링 제어부들(950)은 센스 앰프(220) 내 비트라인 센스 앰프마다 존재하지 않고, 반도체 메모리 장치(900)의 공통 영역인 컨정션 영역(Conjunction region)에 배치되어 비트라인 센스 앰프들의 제1 노드들(FN)과 제2 노드들(SN)에 연결된다.The equalization and coupling controller 950 may respond to the equalization selection signal EQ_SEL, the first and second equalization signals EQI and EQJ, and the first and second coupling signals PCPLi and PCPLj. ) And the voltage level of the second node SN. The equalizing and coupling controller 950 is composed of first to sixth NMOS transistors 951-956. In the first NMOS transistor 951, a first equalizing signal EQI is connected to a gate thereof, and a first node FN is connected to a drain thereof. In the second NMOS transistor 952, a first coupling signal PCPLi is connected to a gate thereof, and a source of the first NMOS transistor 951 is connected to a source thereof and a drain thereof. The third NMOS transistor 953 has an equalization selection signal EQ_SEL connected to its gate, a source of the first NMOS transistor 951 connected to its drain, and a ground voltage VSS connected to the source. The fourth NMOS transistor 954 has a second equalizing signal EQJ connected to its gate and a second node SN connected to its drain. The fifth NMOS transistor 955 has a second coupling signal PCPLj connected to its gate and a source of the fourth NMOS transistor 954 connected to its source and its drain. The sixth NMOS transistor 956 has an equalization selection signal EQ_SEL connected to its gate, a source of the fourth NMOS transistor 954 connected to its drain, and a ground voltage VSS connected thereto. The second and fifth NMOS capacitors 952 and 955 serve as capacitors having a coupling capacitance C _CPL . The equalizing and coupling controllers 950 do not exist for each bit line sense amplifier in the sense amplifier 220, but are disposed in a junction region, which is a common area of the semiconductor memory device 900, so that the equalization and coupling control units 950 may be provided. It is connected to the first nodes FN and the second nodes SN.

프리차아지 동작시, 이퀄라이징 선택 신호(EQ_SEL)와 제1 및 제2 이퀄라이징 신호(EQI, EQJ)는 이퀄라이징 전압(VEQ) 레벨의 로직 하이레벨로 인가되어, 제1 노드(FN)와 제2 노드(SN)를 접지 전압(VSS)으로 등화시키고 프리차아지시킨다. 액티브 동작시, 이퀄라이징 선택 신호(EQ_SEL)는 로직 로우레벨이 되고, 제1 및 제2 이퀄라이징 신호(EQI, EQJ)와 제1 및 제2 커플링 신호(PCPLi, PCPLj)는 제1 및 제2 메모리 셀 어레이 블락(210L, 210R) 내 제1 및 제2 메모리 셀(MC_L, MC_R)이 선택됨에 따라 서로 반대로 활성화된다. 즉, 제1 메모리 셀(MC_L)이 선택되면 제2 이퀄라이징 신호(EQJ)와 제2 커플링 신호(PCPLj)가 활성화되고, 제2 메모리 셀(MC_R)이 선택되면 제1 이퀄라이징 신호(EQI)와 제1 커플링 신호(PCPLi)가 활성화된다. 이에 따라, 제2 노드(SN)는 제4 및 제5 엔모스 트랜지스터들(954, 955)에 의한 커플링 영향으로 차아지 셰어링 전압의 반에 해당하는 전압 레벨(dVBL/2) 정도로 상승된다. 센싱 동작시, 이퀄라이징 선택 신호(EQ_SEL)와 제1 및 제2 이퀄라이징 신호(EQI, EQJ)는 로직 로우레벨로 인가되어 제1 및 제2 노드(FN, SN)는 더 이상 커플링 영향을 받지 않는다.In the precharge operation, the equalizing selection signal EQ_SEL and the first and second equalizing signals EQI and EQJ are applied at a logic high level of the equalizing voltage VEQ level, so that the first node FN and the second node are applied. Equalize (SN) to ground voltage (VSS) and precharge. In the active operation, the equalizing selection signal EQ_SEL is at a logic low level, and the first and second equalizing signals EQI and EQJ and the first and second coupling signals PCPLi and PCPLj are respectively divided into first and second memories. As the first and second memory cells MC_L and MC_R in the cell array blocks 210L and 210R are selected, they are activated oppositely. That is, when the first memory cell MC_L is selected, the second equalizing signal EQJ and the second coupling signal PCPLj are activated, and when the second memory cell MC_R is selected, the first equalizing signal EQI The first coupling signal PCPLi is activated. Accordingly, the second node SN is raised to a voltage level dVBL / 2 corresponding to half of the charging sharing voltage due to the coupling effect of the fourth and fifth NMOS transistors 954 and 955. . In the sensing operation, the equalizing selection signal EQ_SEL and the first and second equalizing signals EQI and EQJ are applied at a logic low level so that the first and second nodes FN and SN are no longer affected by the coupling. .

도 26 및 도 27은 도 26의 반도체 메모리 장치(900)의 동작 타이밍 다이어그램을 설명하는 도면들이다. 도 26은 제1 메모리 셀(MC_L) 데이터가 로직 하이일 때의 동작 타이밍 다이어그램을 나타내고, 도 27은 제1 메모리 셀(MC) 데이터가 로직 로우일 때의 동작 타이밍 다이어그램을 나타낸다. 도 26을 참조하면, 프리차아지 동작시 제1 및 제2 분리 제어 신호(PISOi, PISOj)는 승압 전압(VPP) 레벨로 인가되고, 이퀄라이징 선택 신호(EQ_SEL)와 제1 및 제2 이퀄라이징 신호(EQI, EQJ)는 로직 하이레벨로 인가되고, 제1 및 제2 커플링 신호(PCPLi, PCPLj)는 접지 전압(VSS) 레벨의 로직 로우레벨로 인가된다. 제1 노드(FN)와 제2 노드(SN)는 접지 전압(VSS) 레벨로 프리차아지된다. 액티브 동작시 제1 워드라인(WL_L)이 승압 전압(VPP) 레벨로 인에이블되고, 제2 분리 제어 신호(PISOj)는 접지 전압(VSS) 레벨로 떨어지고, 이퀄라이징 선택 신호(EQ_SEL)는 로직 로우레벨로 인가되고, 제1 이퀄라이징 신호(EQI)는 로직 로우레벨로 인가되고, 제1 커플링 신호(PCPLi)는 로직 로우레벨로 인가되고, 제2 커플링 신호(PCPLj)는 커플링 전압(VCPL) 레벨의 로직 하이레벨로 인가된다. 제2 노드(SN)가 커플링 영향으로 차아지 셰어링 전압의 반에 해당하는 전압 레벨(dVBL/2) 정도로 상승된 상태에서 제1 메모리 셀(MC_L) 데이터 로직 하이에 따라 센스 앰프(220) 내 제1 노드(SN)과 제2 노드(SN)가 차아지 셰어링된다. 센싱 인에이블 신호(미도시)가 활성화되어 센싱 구동 전압(LA)이 인가되는 센싱 시점에서, 제1 분리 제어 신호(PISOi)는 접지 전압(VSS) 레벨로 인가되고, 제1 노드(FN)와 제2 노드(SN) 사이의 전압 차이가 감지 증폭되어 제1 노드(FN)은 센싱 구동 전압(LA)로, 그리고 제2 노드(SN)는 접지 전압(VSS)으로 디벨롭된다.26 and 27 are diagrams for describing an operation timing diagram of the semiconductor memory device 900 of FIG. 26. FIG. 26 is an operation timing diagram when the first memory cell MC_L data is logic high, and FIG. 27 is an operation timing diagram when the first memory cell MC data is logic low. Referring to FIG. 26, in the precharge operation, the first and second separation control signals PISOi and PISOj are applied at the boosted voltage VPP level, and the equalization selection signal EQ_SEL and the first and second equalization signals EQI and EQJ are applied at a logic high level, and the first and second coupling signals PCPLi and PCPLj are applied at a logic low level of the ground voltage VSS level. The first node FN and the second node SN are precharged to the ground voltage VSS level. In the active operation, the first word line WL_L is enabled to the boosted voltage VPP level, the second separation control signal PISOj falls to the ground voltage VSS level, and the equalization selection signal EQ_SEL is logic low level. The first equalizing signal EQI is applied at a logic low level, the first coupling signal PCPLi is applied at a logic low level, and the second coupling signal PCPLj is applied to a coupling voltage VCPL. Level is applied to the logic high level. The sense amplifier 220 according to the data logic high of the first memory cell MC_L while the second node SN is raised to a voltage level dVBL / 2 corresponding to half of the charging sharing voltage due to the coupling effect. My first node SN and second node SN are charged share. When the sensing enable signal (not shown) is activated and the sensing driving voltage LA is applied, the first separation control signal PISOi is applied at the ground voltage VSS level, and the first node FN is connected to the first node FN. The voltage difference between the second nodes SN is sensed and amplified so that the first node FN is developed into the sensing driving voltage LA and the second node SN is developed into the ground voltage VSS.

도 27을 참조하면, 도 26에서 설명한 프리차아지 동작, 액티브 동작 그리고 센싱 동작과 동일하게 제1 및 제2 분리 제어 신호들(PISOi, PISOj), 이퀄라이징 선택 신호(EQ_SEL), 제1 및 제2 이퀄라이징 신호(EQI, EQJ) 그리고 제1 및 제2 커플링 신호(PCPLi, PCPLj)가 인가된다. 프리차아지 동작시, 제1 노드(FN)와 제2 노드(SN)는 접지 전압(VSS) 레벨로 프리차아지된다. 액티브 동작시, 제1 메모리 셀(MC_L) 데이터 로직 로우에 따라 제1 노드(FN)는 접지 전압(VSS) 레벨이고 제2 노드(SN)는 커플링 영향으로 차아지 셰어링 전압의 반에 해당하는 전압 레벨(dVBL/2)이다. 센싱 시, 제1 노드(FN)와 제2 노드(SN)의 전압 차이가 감지 증폭되어 제1 노드(FN)는 접지 전압(VSS) 레벨로, 그리고 제2 노드(SN)는 센싱 구동 전압(LA) 레벨로 디벨롭된다.Referring to FIG. 27, the first and second separation control signals PISOi and PISOj, the equalization selection signal EQ_SEL, and the first and second parts may be the same as in the precharge operation, the active operation, and the sensing operation described with reference to FIG. 26. Equalizing signals EQI and EQJ and first and second coupling signals PCPLi and PCPLj are applied. In the precharge operation, the first node FN and the second node SN are precharged to the ground voltage VSS level. In the active operation, according to the data logic row of the first memory cell MC_L, the first node FN corresponds to the ground voltage VSS level and the second node SN corresponds to half of the charging sharing voltage due to the coupling effect. The voltage level is dVBL / 2. During sensing, the voltage difference between the first node FN and the second node SN is sensed and amplified so that the first node FN is at the ground voltage VSS level and the second node SN is the sensing driving voltage LA) Development level.

도 28은 본 발명의 제10 실시예에 따른 반도체 메모리 장치(1000)를 설명하는 도면이다. 도 28의 반도체 메모리 장치(1000)는 도 19의 반도체 메모리 장치(700)와 비교하여, 센스 앰프(220) 대신에 프리 센싱 기능이 추가되는 센스 앰프(1020)로 교체된다는 점에서 차이가 있다. 제1 메모리 셀 어레이 블락(210L), 제2 메모리 셀 어레이 블락(210R), 등화부(230), 제1 분리 제어부(240L) 그리고 제2 분리 제어부(240R)는 도 4에서 설명한 바와 동일하고 커플링 제어부(750)는 도 19에서 설명한 바와 동일하므로, 설명의 중복을 피하기 위하여 구체적인 설명은 생략된다.28 is a diagram illustrating a semiconductor memory device 1000 according to a tenth embodiment of the present invention. The semiconductor memory device 1000 of FIG. 28 is different from the semiconductor memory device 700 of FIG. 19 in that it is replaced by a sense amplifier 1020 to which a pre-sensing function is added instead of the sense amplifier 220. The first memory cell array block 210L, the second memory cell array block 210R, the equalizer 230, the first separation controller 240L and the second separation controller 240R are the same as described with reference to FIG. Since the ring control unit 750 is the same as described with reference to FIG. 19, a detailed description thereof will be omitted in order to avoid duplication of description.

센스 앰프(1020)는 제1 노드(FN)와 제2 노드(SN) 사이의 전압 레벨을 감지 증폭하는 P형 감지 증폭기(1021), N형 감지 증폭기(1022), 메인 센싱 제어부(1023) 그리고 프리 센싱 제어부(1024)를 포함한다. P형 감지 증폭기(1021)는 제1 노드(FN)와 제2 노드(SN) 사이에 직렬로 연결되는 제1 피모스 트랜지스터(P11)와 제2 피모스 트랜지스터를 포함한다. 제1 및 제2 피모스 트랜지스터들(P11, P12)의 소스들에는 제1 센싱 구동 전압(LA)이 연결되고, 제1 피모스 트랜지스터(P11)의 게이트에는 제2 노드(SN)가 연결되고 제2 피모스 트랜지스터(P12)의 게이트에는 제1 노드(FN)가 연결된다. 제1 피모스 트랜지스터(P11)와 제2 피모스 트랜지스터(P12)의 사이즈는 서로 다를 수 있으며, 바람직하게는 서로 동일하다.The sense amplifier 1020 includes a P-type sense amplifier 1021, an N-type sense amplifier 1022, a main sensing controller 1023, which senses and amplifies a voltage level between the first node FN and the second node SN. The pre-sensing control unit 1024 is included. The P-type sense amplifier 1021 includes a first PMOS transistor P11 and a second PMOS transistor connected in series between the first node FN and the second node SN. The first sensing driving voltage LA is connected to the sources of the first and second PMOS transistors P11 and P12, and the second node SN is connected to the gate of the first PMOS transistor P11. The first node FN is connected to the gate of the second PMOS transistor P12. The sizes of the first PMOS transistor P11 and the second PMOS transistor P12 may be different from each other, and are preferably the same.

N형 감지증폭기(222)는 제1 노드(FN)와 제2 노드(SN) 사이에 직렬로 연결되는 제1 엔모스 트랜지스터(N11)와 제2 엔모스 트랜지스터(N12)를 포함한다. 제1 및 제2 엔모스 트랜지스터들(N11, N12)의 소스들에는 제2 센싱 구동 전압(LAB)이 연결되고, 제1 엔모스 트랜지스터(N11)의 게이트에는 제2 노드(SN)가 연결되고 제2 엔모스 트랜지스터(N12)의 게이트에는 제1 노드(FN)가 연결된다. 제1 엔모스 트랜지스터(N11)와 제2 엔모스 트랜지스터(N12)의 사이즈는 서로 다를 수 있으며, 바람직하게는 서로 동일하다.The N-type sense amplifier 222 includes a first NMOS transistor N11 and a second NMOS transistor N12 connected in series between the first node FN and the second node SN. The second sensing driving voltage LAB is connected to the sources of the first and second NMOS transistors N11 and N12, and the second node SN is connected to the gate of the first NMOS transistor N11. The first node FN is connected to the gate of the second NMOS transistor N12. The sizes of the first NMOS transistor N11 and the second NMOS transistor N12 may be different from each other, and are preferably the same.

메인 센싱 제어부(1023)는 제1 센싱 구동 전압(LA)과 제1 내부 전원 전압(VINT) 사이에 연결되고 제1 센싱 인에이블 신호(LAPG)가 그 게이트에 연결되는 피모스 트랜지스터(P13)와, 제2 센싱 구동 전압(LAB)와 접지 전압(VSS) 사이에 연결되고 제2 센싱 인에이블 신호(LANG_S)가 그 게이트에 연결되는 엔모스 트랜지스터(N13)를 포함한다. 메인 센싱시, 제1 센싱 인에이블 신호(LAPG)는 로직 로우레벨로 활성화되고, 제2 센싱 인에이블 신호(LANG_S)는 로직 하이레벨로 활성화된다. 프리 센싱 제어부(1024)는 제2 센싱 구동 전압(LAB)과 제2 내부 전원 전압(VSN) 사이에 연결되고 프리 센싱 인에이블 신호(LANG_F)가 그 게이트에 연결되는 엔모스 트랜지스터(N14)로 구성된다. 프리 센싱 인에이블 신호(LANG_F)는 액티브 동작 중 인에이블되었다가 센싱 동작 이전에 디세이블된다. 제1 내부 전원 전압(VINT)과 제2 내부 전원 전압(VSN)는 반도체 메모리 장치(1000)의 전원 공급 전압이거나 또는 전원 공급 전압을 이용하여 반도체 메모리 장치(1000) 내부에서 발생되는 내부 전압일 수 있다. 제2 내부 전원 전압(VSN)은 접지 전압(VSS) 레벨에서 음(negative)의 트랜지스터 문턱 전압(Vthn) 레벨 사이의 전압 레벨을 갖는다.The main sensing controller 1023 is connected between the PMOS transistor P13 connected between the first sensing driving voltage LA and the first internal power supply voltage VINT and the first sensing enable signal LAPG is connected to the gate thereof. The NMOS transistor N13 is connected between the second sensing driving voltage LAB and the ground voltage VSS and the second sensing enable signal LANG_S is connected to the gate thereof. During main sensing, the first sensing enable signal LAPG is activated at a logic low level, and the second sensing enable signal LANG_S is activated at a logic high level. The pre-sensing control unit 1024 includes an NMOS transistor N14 connected between the second sensing driving voltage LAB and the second internal power supply voltage VSN and having the pre-sensing enable signal LANG_F connected to the gate thereof. do. The pre-sensing enable signal LANG_F is enabled during the active operation and then disabled before the sensing operation. The first internal power supply voltage VINT and the second internal power supply voltage VSN may be power supply voltages of the semiconductor memory device 1000 or internal voltages generated inside the semiconductor memory device 1000 using the power supply voltage. have. The second internal power supply voltage VSN has a voltage level between the negative transistor threshold voltage Vthn level and the ground voltage VSS level.

도 29 및 도 30은 도 28의 반도체 메모리 장치(1000)의 동작 타이밍 다이어그램을 설명하는 도면이다. 도 29는 제1 메모리 셀(MC_L) 데이터가 로직 하이일 때의 동작 타이밍 다이어그램을 나타내고, 도 30은 제1 메모리 셀(MC_L) 데이터가 로직 로우일 때의 동작 타이밍 다이어그램을 나타낸다. 도 29을 참조하면, 프리차아지 동작시, 제1 및 제2 분리 제어 신호(PISOi, PISOj)는 승압 전압(VPP) 레벨로 인가되고, 이퀄라이징 신호(PEQIJB)는 이퀄라이징 전압(VEQ) 레벨의 로직 하이레벨로 되고, 커플링 신호(PCPL)는 접지 전압(VSS) 레벨로 인가되고, 프리 센싱 인에이블 신호(LANG_F)는 로직 로우레벨로 인가되고, 제1 센싱 인에이블 신호(LAPG)는 로직 하이레벨로 인가되고, 제2 센싱 인에이블 신호(LANG_S)는 로직 로우레벨로 인가된다. 제1 노드(FN)와 제2 노드(SN)는 접지 전압(VSS) 레벨로 프리차아지된다.29 and 30 are diagrams illustrating operation timing diagrams of the semiconductor memory device 1000 of FIG. 28. FIG. 29 illustrates an operation timing diagram when the first memory cell MC_L data is logic high, and FIG. 30 illustrates an operation timing diagram when the first memory cell MC_L data is logic low. Referring to FIG. 29, in the precharge operation, the first and second separation control signals PISOi and PISOj are applied at a boosted voltage VPP level, and the equalizing signal PEQIJB is a logic having an equalizing voltage VEQ level. Becomes the high level, the coupling signal PCPL is applied at the ground voltage VSS level, the pre-sensing enable signal LANG_F is applied at the logic low level, and the first sensing enable signal LAPG is logic high. Level is applied, and the second sensing enable signal LANG_S is applied at a logic low level. The first node FN and the second node SN are precharged to the ground voltage VSS level.

액티브 동작시, 이퀄라이징 신호(PEQIJB)는 로직 로우레벨로 인가되고 제1 워드라인(WL_L)이 승압 전압(VPP) 레벨로 인에이블되면, 센스 앰프(220) 내 제1 노드(SN)과 제2 노드(SN)가 차아지 셰어링된다. 프리 센싱 인에이블 신호(LANG_F)가 로직 하이레벨로 인가된 후 커플링 신호(PCPL)가 커플링 전압(VCPL) 레벨의 로직 하이레벨로 인가되고, 제1 분리 제어 신호(PISOi)가 VPP/2 전압 레벨로 인가되면, 제1 메모리 셀(MC_L) 데이터 로직 하이에 따라 부하가 큰 제1 노드(FN)의 전압 레벨은 상승하면서 커플링 영향을 거의 받지 않고, 부하가 적은 제2 노드(SN)는 제1 노드(FN)의 전압 레벨에 턴온되는 제2 엔모스 트랜지스터(N12)와 프리 센싱 인에이블 신호(LANG_F)에 의해 턴온되는 엔모스 트랜지스터(N14)를 통하여 음(negative)의 전압 레벨로 하강하면서 커플링 영향을 거의 받지 않는다. 이 후, 프리 센싱 인에이블 신호(LANG_F)는 센싱 동작 바로 전에 로직 로우레벨로 인가됨에 따라, 제1 노드(FN)의 부하가 줄어듬에 따라 커플링 영향으로 제1 노드(FN)의 전압 레벨이 약간 하강한다. 이 때, 제1 노드(FN)와 제2 노드(SN) 사이의 전압 차이가 제2 내부 전원 전압(VSN) 정도로 나타난다.In the active operation, when the equalizing signal PEQIJB is applied at a logic low level and the first word line WL_L is enabled at the boosted voltage VPP level, the first node SN and the second node in the sense amplifier 220 are activated. Node SN is charged share. After the pre-sensing enable signal LANG_F is applied to the logic high level, the coupling signal PCPL is applied to the logic high level of the coupling voltage VCPL level, and the first separation control signal PISOi is applied to VPP / 2. When the voltage level is applied, the voltage level of the first node FN, which has a large load, increases according to the data logic high of the first memory cell MC_L, and is hardly influenced by a coupling, and the second node SN having a low load. Is a negative voltage level through the second NMOS transistor N12 turned on at the voltage level of the first node FN and the NMOS transistor N14 turned on by the pre-sensing enable signal LANG_F. As it descends, the coupling is hardly affected. After that, as the pre-sensing enable signal LANG_F is applied to the logic low level just before the sensing operation, the voltage level of the first node FN is increased due to the coupling effect as the load of the first node FN decreases. Slightly descend At this time, the voltage difference between the first node FN and the second node SN is shown as about the second internal power supply voltage VSN.

센싱 동작시, 제1 센싱 인에이블 신호(LAPG)는 로직 로우레벨로 인가되고, 제2 센싱 인에이블 신호(LANG_S)는 로직 하이레벨로 인가된다. 제1 노드(FN)와 제2 노드(SN) 사이의 전압 차이(VSN)가 감지 증폭되어 제1 노드(FN)은 제1 센싱 구동 전압(LA)로, 그리고 제2 노드(SN)는 제2 센싱 구동 접지 전압(LAB)으로 디벨롭된다.In the sensing operation, the first sensing enable signal LAPG is applied at a logic low level, and the second sensing enable signal LANG_S is applied at a logic high level. The voltage difference VSN between the first node FN and the second node SN is sensed and amplified so that the first node FN is the first sensing driving voltage LA, and the second node SN is the first node FN. It is developed to 2 sensing drive ground voltages (LAB).

도 30을 참조하면, 도 29에서 설명한 프리차아지 동작, 액티브 동작 그리고 센싱 동작과 동일하게 제1 및 제2 분리 제어 신호들(PISOi, PISOj), 이퀄라이징 신호(PEQIJB), 커플링 신호(PCPL), 프리 센싱 인에이블 신호(LANG_F) 그리고 제1 및 제2 센싱 인에이블 신호(LAPG, LANG_S)가 인가된다. 프리차아지 동작시, 제1 노드(FN)와 제2 노드(SN)는 접지 전압(VSS) 레벨로 프리차아지된다. 액티브 동작시, 로직 하이레벨의 프리 센싱 인에이블 신호(LANG_F), 로직 하이레벨의 커플링 신호(PCPL) 그리고 제1 메모리 셀(MC_L) 데이터 로직 로우에 따라 제2 노드(SN)는 커플링 영향으로 전압 레벨이 상승하고, 제1 노드(FN)는 상승되는 제2 노드(SN)에 의해 턴온되는 제1 엔모스 트랜지스터(N11)와 프리 센싱 인에이블 신호(LANG_F)에 의해 턴온되는 엔모스 트랜지스터(N14)를 통하여 음(negative)의 전압 레벨로 하강하면서 커플링 영향을 거의 받지 않는다. 제1 노드(FN)와 제2 노드(SN) 사이의 전압 차이가 제2 내부 전원 전압(VSN) 정도로 나타난다. 센싱 시, 제1 노드(FN)와 제2 노드(SN)의 전압 차이가 감지 증폭되어 제1 노드(FN)는 제2 센싱 구동 전압(LAB) 레벨로, 그리고 제2 노드(SN)는 제1 센싱 구동 전압(LA) 레벨로 디벨롭된다.Referring to FIG. 30, the first and second separation control signals PISOi and PISOj, the equalizing signal PEQIJB, and the coupling signal PCPL are the same as the precharge operation, the active operation, and the sensing operation described with reference to FIG. 29. The pre-sensing enable signal LANG_F and the first and second sensing enable signals LAPG and LANG_S are applied. In the precharge operation, the first node FN and the second node SN are precharged to the ground voltage VSS level. In the active operation, the second node SN has a coupling effect according to the logic high level pre-sensing enable signal LANG_F, the logic high level coupling signal PCPL, and the first memory cell MC_L data logic row. The voltage level rises, and the first node FN is turned on by the first NMOS transistor N11 turned on by the rising second node SN and the pre-sensing enable signal LANG_F. Through N14, the voltage is reduced to a negative voltage level, and the coupling is hardly affected. The voltage difference between the first node FN and the second node SN may be about the second internal power supply voltage VSN. When sensing, the voltage difference between the first node FN and the second node SN is sensed and amplified so that the first node FN is at the level of the second sensing driving voltage LAB, and the second node SN is the first node FN. It is developed to one sensing driving voltage LA level.

도 31은 본 발명의 제11 실시예에 따른 반도체 메모리 장치를 설명하는 도면이다. 도 31을 참조하면, 반도체 메모리 장치(1100)는 메모리 셀 어레이 블락(1110), 센스 앰프(1120), 더미 블락(1130), 등화부(1140) 그리고 커플링 제어부(1150)를 포함한다. 메모리 셀 어레이 블락(1110)은 앞서 도 1에서 설명한 바와 같이, 오픈 비트라인 방식의 메모리 셀 어레이에서 최외곽에 배치되어 메모리 셀 어레이의 비트라인들 중 반은 하나 건너 하나씩 센스 앰프들에 연결되지만 나머지 반은 더미(dummy)로 남겨지게 되는 최외곽 메모리 셀 어레이를 말한다. 메모리 셀 어레이 블락(1110)의 메모리 셀(MC)은 최외곽 메모리 셀 어레이의 더미로 남겨지는 비트라인들과 연결되는 메모리 셀을 의미한다.31 is a diagram illustrating a semiconductor memory device according to an eleventh embodiment of the present invention. Referring to FIG. 31, the semiconductor memory device 1100 includes a memory cell array block 1110, a sense amplifier 1120, a dummy block 1130, an equalizer 1140, and a coupling controller 1150. As described above with reference to FIG. 1, the memory cell array block 1110 is disposed at the outermost side of the open bit line type memory cell array so that half of the bit lines of the memory cell array are connected to sense amplifiers one by one across the other. Half refers to the outermost memory cell array that is left as a dummy. The memory cell MC of the memory cell array block 1110 refers to a memory cell connected to bit lines that remain as a dummy of the outermost memory cell array.

센스 앰프(1120)은, 도 28에서 설명된 프리 센싱 기능과 메인 센싱 기능을 갖는 센스 앰프(1020)와 거의 동일하다. 도 28의 센스 앰프(1020)는 제1 노드(FN)와 제2 노드(SN) 사이의 전압 레벨을 감지 증폭하는 것임에 대하여, 본 실시예의 센스 앰프(1120)는 비트라인(BL)과 상보 비트라인(BLB) 사이의 전압 레벨을 감지 증폭한다. 비트라인(BL)은 메모리 셀 어레이 블락(1110) 내 메모리 셀(MC)의 비트라인(BL)의 연장 선을 의미하고, 상보 비트라인(BLB)은 더미 블락(1130)과 연결된다. 센스 앰프(1120) 내 P형 감지 증폭기(1121), N형 감지 증폭기(1122), 메인 센싱 제어부(1123) 그리고 프리 센싱 제어부(1124)는 도 28에서 설명한 바와 동일하므로, 설명의 중복을 피하기 위하여 구체적인 설명은 생략된다.The sense amplifier 1120 is almost the same as the sense amplifier 1020 having the pre-sensing function and the main sensing function described with reference to FIG. 28. While the sense amplifier 1020 of FIG. 28 senses and amplifies the voltage level between the first node FN and the second node SN, the sense amplifier 1120 of the present embodiment is complementary to the bit line BL. The voltage level between the bit lines BLB is sensed and amplified. The bit line BL refers to an extension line of the bit line BL of the memory cell MC in the memory cell array block 1110, and the complementary bit line BLB is connected to the dummy block 1130. Since the P-type sense amplifier 1121, the N-type sense amplifier 1122, the main sensing controller 1123, and the pre-sensing controller 1124 in the sense amplifier 1120 are the same as those described with reference to FIG. 28, in order to avoid duplication of description. Detailed description is omitted.

더미 블락(1130)은 앞서 도 1에서 설명한 더미 블락(130)과 거의 유사하다. 도 1의 더미 블락(130)은 센스 앰프(120)의 비트라인(BL)에 연결되는 것에 대하여, 본 실시예의 더미 블락(1130)은 센스 앰프(1120)의 상보 비트라인(BLB)에 연결된다. 더미 블락(1130)은 더미 커패시터(C_DUM)와 더미 부하 신호(PDUM)에 응답하여 더미 커패시터(C_DUM)를 상보 비트라인(BLB)으로 연결시키는 더미 트랜지스터(T_DUM)를 포함한다. 더미 부하 신호(PDUM)로 인가되는 더미 전압(VDUM)의 레벨과 더미 커패시터(C_DUM)의 커패시턴스에 의해 더미 블락(1130)의 부하가 결정된다. 더미 블락(130)이 연결되는 상보 비트라인(BL)의 부하는, 메모리 셀(MC) 데이터가 로직 하이인 경우에 메모리 셀 어레이 블락(1110)의 비트라인(BL) 부하 보다 작아 보이도록 설정되고, 메모리 셀(MC) 데이터가 로직 로우인 경우에 메모리 셀 어레이 블락(1110)의 비트라인(BL) 부하보다 더 크게 보이도록 설정된다.The dummy block 1130 is almost similar to the dummy block 130 described above with reference to FIG. 1. The dummy block 130 of FIG. 1 is connected to the bit line BL of the sense amplifier 120, while the dummy block 1130 of the present embodiment is connected to the complementary bit line BLB of the sense amplifier 1120. . The dummy block 1130 includes a dummy transistor T _DUM connecting the dummy capacitor C _DUM to the complementary bit line BLB in response to the dummy capacitor C _DUM and the dummy load signal PDUM. The load of the dummy block 1130 is determined by the level of the dummy voltage VDUM applied to the dummy load signal PDUM and the capacitance of the dummy capacitor C _DUM . The load of the complementary bit line BL to which the dummy block 130 is connected is set to look smaller than the bit line BL load of the memory cell array block 1110 when the memory cell MC data is logic high. When the memory cell MC data is logic low, the memory cell MC is set to appear larger than the bit line BL load of the memory cell array block 1110.

등화부(1140)는 이퀄라이징 신호(PEQIJB)에 응답하여 비트라인(BL)과 상보 비트라인(BLB)을 접지 전압(VSS) 레벨로 등화시킨다. 등화부(1140)는 접지 전압(VSS)과 비트라인(BL) 사이에 연결되는 제1 엔모스 트랜지스터(1141), 접지 전압(VSS)과 상보 비트라인(BLB) 사이에 연결되는 제2 엔모스 트랜지스터(1142), 그리고 비트라인(BL)과 상보 비트라인(BLB) 사이에 연결되는 제3 엔모스 트랜지스터(1143)를 포함한다. 제1 내지 제3 엔모스 트랜지스터들(1141-1143)의 게이트들은 이퀄라이징 신호(PEQIJB)에 연결된다. 이퀄라이징 신호(PEQIJB)는 프리차아지 동작시 로직 하이레벨로 인가되어, 제1 내지 제3 엔모스 트랜지스터들(1141-1143)을 턴온시키고 비트라인(BL)과 상보 비트라인(BLB)을 접지 전압(VSS)으로 프리차아지시킨다. 액티브 동작 및 센싱 동작시 이퀄라이징 신호(PEQIJB)는 로직 로우레벨로 인가되어 제1 내지 제3 엔모스 트랜지스터들(1141-1143)을 턴오프시킨다.The equalizer 1140 equalizes the bit line BL and the complementary bit line BLB to the ground voltage VSS level in response to the equalizing signal PEQIJB. The equalizer 1140 is a first NMOS transistor 1141 connected between the ground voltage VSS and the bit line BL, and a second NMOS connected between the ground voltage VSS and the complementary bit line BLB. A transistor 1142 and a third NMOS transistor 1143 connected between the bit line BL and the complementary bit line BLB. Gates of the first to third NMOS transistors 1141-1143 are connected to an equalizing signal PEQIJB. The equalizing signal PEQIJB is applied at a logic high level during the precharge operation to turn on the first to third NMOS transistors 1141-1143 and ground the bit line BL and the complementary bit line BLB to a ground voltage. Precharge to (VSS). In the active operation and the sensing operation, the equalizing signal PEQIJB is applied at a logic low level to turn off the first to third NMOS transistors 1141-1143.

커플링 제어부(1150)는 커플링 신호(PCPL)에 응답하여 상보 비트라인(BLB)의 전압 레벨을 제어한다. 커플링 제어부(1150)는 커플링 신호(PCPL)가 그 게이트에 연결되고 상보 비트라인(BLB)이 그 소스와 그 드레인에 연결되는 엔모스 트랜지스터(1151)로 구성된다. 엔모스 트랜지스터(1151)는 커플링 커패시턴스(C_CPL)를 갖는 커패시터로 작용한다. 커플링 제어부(1150)는 센스 앰프(1120) 내 비트라인 센스 앰프마다 존재하지 않고, 반도체 메모리 장치(1100)의 공통 영역인 컨정션 영역(Conjunction region)에 배치되어 비트라인 센스 앰프들의 상보 비트라인들(BLB)에 연결된다.The coupling controller 1150 controls the voltage level of the complementary bit line BLB in response to the coupling signal PCPL. The coupling control unit 1150 includes an NMOS transistor 1151 having a coupling signal PCPL connected to its gate and a complementary bit line BLB connected to a source and a drain thereof. The NMOS transistor 1151 acts as a capacitor having a coupling capacitance C _CPL . The coupling controller 1150 does not exist for each bit line sense amplifier in the sense amplifier 1120, but is disposed in a junction region, which is a common region of the semiconductor memory device 1100, and complementary bit lines of the bit line sense amplifiers. To the field BLB.

도 32 및 도 33은 도 31의 반도체 메모리 장치(1100)의 동작 타이밍 다이어그램을 설명하는 도면이다. 도 32는 메모리 셀(MC) 데이터가 로직 하이일 때의 동작 타이밍 다이어그램을 나타내고, 도 33은 메모리 셀(MC) 데이터가 로직 로우일 때의 동작 타이밍 다이어그램을 나타낸다. 도 32를 참조하면, 더미 부하 신호(PDUM)는 프리차아지 동작, 액티브 동작 그리고 센싱 동작 모두 더미 전압(VDUM) 레벨로 일정하게 인가된다. 프리차아지 동작시, 이퀄라이징 신호(PEQIJB)는 이퀄라이징 전압(VEQ) 레벨의 로직 하이레벨로 되고, 커플링 신호(PCPL)는 접지 전압(VSS) 레벨로 인가되고, 프리 센싱 인에이블 신호(LANG_F)는 로직 로우레벨로 인가되고, 제1 센싱 인에이블 신호(LAPG)는 로직 하이레벨로 인가되고, 제2 센싱 인에이블 신호(LANG_S)는 로직 로우레벨로 인가된다. 제1 노드(FN)와 제2 노드(SN)는 접지 전압(VSS) 레벨로 프리차아지된다.32 and 33 illustrate an operation timing diagram of the semiconductor memory device 1100 of FIG. 31. FIG. 32 illustrates an operation timing diagram when memory cell MC data is logic high, and FIG. 33 illustrates an operation timing diagram when memory cell MC data is logic low. Referring to FIG. 32, the dummy load signal PDUM is constantly applied at the dummy voltage VDUM level in all of the precharge operation, the active operation, and the sensing operation. In the precharge operation, the equalizing signal PEQIJB becomes a logic high level of the equalizing voltage VEQ level, the coupling signal PCPL is applied to the ground voltage VSS level, and the pre-sensing enable signal LANG_F. Is applied at a logic low level, the first sensing enable signal LAPG is applied at a logic high level, and the second sensing enable signal LANG_S is applied at a logic low level. The first node FN and the second node SN are precharged to the ground voltage VSS level.

액티브 동작시, 이퀄라이징 신호(PEQIJB)는 로직 로우레벨로 인가되고, 제1 워드라인(WL_L)이 승압 전압(VPP) 레벨로 인에이블되면, 센스 앰프(220) 내 제1 노드(SN)과 제2 노드(SN)가 차아지 셰어링된다. 프리 센싱 인에이블 신호(LANG_F)가 로직 하이레벨로 인가된 후 커플링 신호(PCPL)가 커플링 전압(VCPL) 레벨의 로직 하이레벨로 인가되면, 제1 메모리 셀(MC_L) 데이터 로직 하이에 따라 부하가 큰 제1 노드(FN)의 전압 레벨은 상승하고, 부하가 적은 제2 노드(SN)는 제1 노드(FN)의 전압 레벨에 턴온되는 제2 엔모스 트랜지스터(N12)와 프리 센싱 인에이블 신호(LANG_F)에 의해 턴온되는 엔모스 트랜지스터(N14)를 통하여 음(negative)의 전압 레벨로 하강하면서 커플링 영향을 거의 받지 않는다. 이 후, 프리 센싱 인에이블 신호(LANG_F)는 센싱 동작 바로 전에 로직 로우레벨로 인가됨에 따라, 제1 노드(FN)의 부하가 줄어듬에 따라 커플링 영향으로 제1 노드(FN)의 전압 레벨이 약간 하강한다. 이 때, 제1 노드(FN)와 제2 노드(SN) 사이의 전압 차이가 제2 내부 전원 전압(VSN) 정도로 나타난다.In the active operation, when the equalizing signal PEQIJB is applied at a logic low level, and the first word line WL_L is enabled at the boosted voltage VPP level, the first node SN and the first node SN in the sense amplifier 220 are activated. Two nodes SN are charged share. When the pre-sensing enable signal LANG_F is applied to the logic high level and the coupling signal PCPL is applied to the logic high level of the coupling voltage VCPL level, according to the data logic high of the first memory cell MC_L. The voltage level of the first node FN, which has a large load, rises, and the second node SN, which has a low load, pre-senses the second NMOS transistor N12 turned on at the voltage level of the first node FN. Coupling is hardly influenced by the negative voltage level through the NMOS transistor N14 turned on by the enable signal LANG_F. After that, as the pre-sensing enable signal LANG_F is applied to the logic low level just before the sensing operation, the voltage level of the first node FN is increased due to the coupling effect as the load of the first node FN decreases. Slightly descend At this time, the voltage difference between the first node FN and the second node SN is shown as about the second internal power supply voltage VSN.

센싱 동작시, 제1 센싱 인에이블 신호(LAPG)는 로직 로우레벨로 인가되고, 제2 센싱 인에이블 신호(LANG_S)는 로직 하이레벨로 인가된다. 비트라인(BL)과 상보 비트라인(BLB) 사이의 전압 차이(VSN)가 감지 증폭되어 비트라인(BL)은 제1 센싱 구동 전압(LA)로, 그리고 상보 비트라인(BLB)은 제2 센싱 구동 접지 전압(LAB)으로 디벨롭된다.In the sensing operation, the first sensing enable signal LAPG is applied at a logic low level, and the second sensing enable signal LANG_S is applied at a logic high level. The voltage difference VSN between the bit line BL and the complementary bit line BLB is sensed and amplified so that the bit line BL is the first sensing driving voltage LA and the complementary bit line BLB is the second sensing. It is developed to the driving ground voltage LAB.

도 33을 참조하면, 도 32에서 설명한 프리차아지 동작, 액티브 동작 그리고 센싱 동작과 동일하게 더미 부하 신호(PDUM), 이퀄라이징 신호(PEQIJB), 커플링 신호(PCPL), 프리 센싱 인에이블 신호(LANG_F) 그리고 제1 및 제2 센싱 인에이블 신호(LAPG, LANG_S)가 인가된다. 프리차아지 동작시, 비트라인(BL)과 상보 비트라인(BLB)은 접지 전압(VSS) 레벨로 프리차아지된다. 액티브 동작시, 로직 하이레벨의 프리 센싱 인에이블 신호(LANG_F), 로직 하이레벨의 커플링 신호(PCPL) 그리고 메모리 셀(MC) 데이터 로직 로우에 따라 상보 비트라인(BLB)은 커플링 영향으로 전압 레벨이 상승하고, 비트라인(BL)은 상승되는 상보 비트라인(BLB)에 의해 턴온되는 제1 엔모스 트랜지스터(N11)와 프리 센싱 인에이블 신호(LANG_F)에 의해 턴온되는 엔모스 트랜지스터(N14)를 통하여 음(negative)의 전압 레벨로 하강한다. 비트라인(BL)과 상보 비트라인(BLB) 사이의 전압 차이가 제2 내부 전원 전압(VSN) 정도로 나타난다. 센싱 시, 비트라인(BL)과 상보 비트라인(BLB) 사이의 전압 차이가 감지 증폭되어 비트라인(BL)은 제2 센싱 구동 전압(LAB) 레벨로, 그리고 상보 비트라인(BLB)은 제1 센싱 구동 전압(LA) 레벨로 디벨롭된다.Referring to FIG. 33, the dummy load signal PDUM, the equalizing signal PEQIJB, the coupling signal PCPL, and the pre-sensing enable signal LANG_F are similar to the precharge operation, the active operation, and the sensing operation described with reference to FIG. 32. ) And the first and second sensing enable signals LAPG and LANG_S are applied. In the precharge operation, the bit line BL and the complementary bit line BLB are precharged to the ground voltage VSS level. In the active operation, the complementary bit line BLB becomes a voltage due to the coupling effect according to the logic high level pre-sensing enable signal LANG_F, the logic high level coupling signal PCPL, and the memory cell MC data logic low. The level rises and the bit line BL is turned on by the first NMOS transistor N11 turned on by the rising complementary bit line BLB and the pre-sensing enable signal LANG_F. Through to the negative voltage level. The voltage difference between the bit line BL and the complementary bit line BLB appears to be about the second internal power supply voltage VSN. During sensing, the voltage difference between the bit line BL and the complementary bit line BLB is sensed and amplified so that the bit line BL is at the level of the second sensing driving voltage LAB and the complementary bit line BLB is the first. It is developed to the sensing driving voltage LA level.

도 34는 본 발명의 제12 실시예에 따른 반도체 메모리 장치(1200)를 설명하는 도면이다. 도 34의 반도체 메모리 장치(1200)는, 도 4의 반도체 메모리 장치(200)와 비교하여, 전류를 빼주는 전류 밸런싱 제어부(250) 대신에 전류를 더해주는 전류 밸런싱 제어부(1250)를 구비한다는 점에서 차이가 있다. 제1 메모리 셀 어레이 블락(210L), 제2 메모리 셀 어레이 블락(210R), 센스 앰프(220), 등화부(230), 제1 분리 제어부(240L) 그리고 제2 분리 제어부(240R)는 도 4에서 설명한 바와 동일하므로, 설명의 중복을 피하기 위하여 구체적인 설명은 생략된다.34 is a diagram illustrating a semiconductor memory device 1200 according to a twelfth embodiment of the present invention. The semiconductor memory device 1200 of FIG. 34 differs from the semiconductor memory device 200 of FIG. 4 in that the semiconductor memory device 1200 includes a current balancing controller 1250 that adds current instead of the current balancing controller 250 that subtracts current. There is. The first memory cell array block 210L, the second memory cell array block 210R, the sense amplifier 220, the equalizer 230, the first separation controller 240L and the second separation controller 240R are illustrated in FIG. 4. Since it is the same as described above, in order to avoid duplication of description, a detailed description is omitted.

전류 밸런싱 제어부(1250)는 밸런싱 제어 신호(PBAL), 제1 밸런싱 신호(BALi) 및 제2 밸런싱 신호(BALj)에 응답하여 제1 노드(FN)와 제2 노드(SN)로 유입되는 전류를 제어한다. 전류 밸런싱 제어부(1250)는 센싱 구동 전압(LA)이 그 소스에 연결되고 밸런싱 제어 신호(PBAL)가 그 게이트에 연결되는 엔모스 트랜지스터(1253), 엔모스 트랜지스터(1253)의 드레인과 제1 노드(FN) 사이에 연결되고 제1 밸런싱 신호(BALi)가 그 게이트에 연결되는 제1 피모스 트랜지스터(1251)와, 엔모스 트랜지스터(1253)의 드레인과 제2 노드(SN) 사이에 연결되고 제2 밸런싱 신호(BALj)가 그 게이트에 연결되는 제2 피모스 트랜지스터(1252)를 포함한다.The current balancing control unit 1250 receives a current flowing into the first node FN and the second node SN in response to the balancing control signal PBAL, the first balancing signal BALi, and the second balancing signal BALj. To control. The current balancing control unit 1250 includes the NMOS transistor 1253, the drain of the NMOS transistor 1253, and the first node having the sensing driving voltage LA connected to the source thereof and the balancing control signal PBAL connected to the gate thereof. A first PMOS transistor 1251 connected between the FN and a first balancing signal BALi connected to a gate thereof, and connected between a drain of the NMOS transistor 1253 and a second node SN. The second balancing signal BALj includes a second PMOS transistor 1252 connected to its gate.

밸런싱 제어 신호(PBAL)는 센싱 동작 동안 외부 전압(VEXT) 레벨의 로직 하이레벨로 활성화된다. 제1 및 제2 밸런싱 신호(BALi, BALj)는 제1 및 제2 메모리 셀 어레이 블락(210L, 210R) 내 제1 및 제2 메모리 셀(MC_L, MC_R)이 선택됨에 따라 서로 반대로 활성화된다. 즉, 제1 메모리 셀(MC_L)이 선택되면 제2 밸런싱 신호(BALj)가 활성화되고, 제2 메모리 셀(MC_R)이 선택되면 제1 밸런싱 신호(BALi)가 활성화된다. 제1 및 제2 밸런싱 신호(BALi, BALj)는 프리차아지 동작시 밸런싱 제어 전압(VBAL) 레벨의 로직 하이레벨로 인가되고, 액티브 동작 및 센싱 동작시 접지 전압(VSS)의 로직 로우레벨로 활성화된다. 전류 밸런싱 제어부(1250)는 센싱 동작 동안 비선택되는 메모리 셀과 연결되는 제1 노드(FN) 또는 제2 노드(SN)로 전류를 추가적으로 공급하여, 제1 노드(FN)와 제2 노드(SN) 사이의 전류 차이를 크게 하여 센싱 효율을 높이기 위함이다.The balancing control signal PBAL is activated to a logic high level of the external voltage VEXT level during the sensing operation. The first and second balancing signals BALi and BALj are activated opposite to each other as the first and second memory cells MC_L and MC_R are selected in the first and second memory cell array blocks 210L and 210R. That is, when the first memory cell MC_L is selected, the second balancing signal BALj is activated, and when the second memory cell MC_R is selected, the first balancing signal BALi is activated. The first and second balancing signals BALi and BALj are applied at a logic high level of the balancing control voltage VBAL level during the precharge operation, and are activated at a logic low level of the ground voltage VSS during the active operation and the sensing operation. do. The current balancing control unit 1250 additionally supplies current to the first node FN or the second node SN connected to the non-selected memory cell during the sensing operation, thereby providing the first node FN and the second node SN. This is to increase sensing efficiency by increasing the current difference between.

도 35 및 도 36은 도 34의 반도체 메모리 장치(1200)의 동작 타이밍 다이어그램을 설명하는 도면들이다. 도 35는 제1 메모리 셀(MC_L) 데이터가 로직 하이일 때의 동작 타이밍 다이어그램을 나타내고, 도 36은 제1 메모리 셀(MC) 데이터가 로직 로우일 때의 동작 타이밍 다이어그램을 나타낸다. 도 35를 참조하면, 프리차아지 동작시, 제1 및 제2 분리 제어 신호(PISOi, PISOj)는 승압 전압(VPP) 레벨로 인가되고, 이퀄라이징 신호(PEQIJB)는 이퀄라이징 전압(VEQ) 레벨의 로직 하이레벨로 인가되고, 밸런싱 제어 신호(PBAL)는 접지 전압(VSS)의 로직 로우레벨로 인가되고, 제1 및 제2 밸런싱 신호(BALi, BALj)는 밸런싱 제어 전압(VBAL) 레벨의 로직 하이레벨로 인가된다. 제1 노드(FN)와 제2 노드(SN)는 접지 전압(VSS) 레벨로 프리차아지된다.35 and 36 illustrate an operation timing diagram of the semiconductor memory device 1200 of FIG. 34. FIG. 35 illustrates an operation timing diagram when the first memory cell MC_L data is logic high, and FIG. 36 illustrates an operation timing diagram when the first memory cell MC data is logic low. Referring to FIG. 35, in the precharge operation, the first and second separation control signals PISOi and PISOj are applied at a boosted voltage VPP level, and the equalizing signal PEQIJB is a logic having an equalizing voltage VEQ level. Applied at a high level, the balancing control signal PBAL is applied at a logic low level of the ground voltage VSS, and the first and second balancing signals BALi, BALj are at a logic high level at the balancing control voltage VBAL level. Is applied. The first node FN and the second node SN are precharged to the ground voltage VSS level.

액티브 동작시, 제1 메모리 셀(MC_L)을 선택하는 제1 워드라인(WL_L)이 승압 전압(VPP) 레벨로 인에이블되고, 제2 분리 제어 신호(PISOj)는 VPP/2 전압 레벨로 떨어지고, 이퀄라이징 신호(PEQIJB)는 로직 로우레벨로 인가되고, 제2 밸런싱 신호(BALi)는 로직 로우레벨로 인가된다. 제1 메모리 셀(MC_L) 데이터 로직 하이에 따라 센스 앰프(220) 내 제1 노드(SN)과 제2 노드(SN)가 차아지 셰어링된다. 센싱 인에이블 신호(미도시)가 활성화되어 센싱 구동 전압(LA)이 인가되는 센싱 시점에서, 제1 분리 제어 신호(PISOi)는 VPP/2 전압 레벨로 인가되고, 밸런싱 제어 신호(PBAL)가 로직 하이레벨로 인가되고, 제2 밸런싱 신호(BALj)는 센싱 초기 시점까지 로직 로우레벨로 유지되다가 로직 하이레벨로 인가된다. 센스 앰프(220) 내 제1 피모스 트랜지스터(P11)를 통하여 제1 노드(FN)로 공급되는 전류가 전류 밸런싱 제어부(1250) 내 엔모스 트랜지스터(1253)와 제2 피모스 트랜지스터(1252)를 통해 제2 노드(SN)로 공급되는 전류보다 크다. 이에 따라, 제1 노드(FN)와 제2 노드(SN) 사이의 전류 차이에 의한 전압 차이가 감지 증폭되어 제1 노드(FN)은 센싱 구동 전압(LA)로, 그리고 제2 노드(SN)는 접지 전압(VSS)으로 디벨롭된다.In the active operation, the first word line WL_L selecting the first memory cell MC_L is enabled to the boosted voltage VPP level, the second separation control signal PISOj falls to the VPP / 2 voltage level, The equalizing signal PEQIJB is applied at a logic low level, and the second balancing signal BALi is applied at a logic low level. According to the data logic high of the first memory cell MC_L, the first node SN and the second node SN in the sense amplifier 220 are charged and shared. When the sensing enable signal (not shown) is activated and the sensing driving voltage LA is applied, the first separation control signal PISOi is applied at the VPP / 2 voltage level, and the balancing control signal PBAL is logic. The second balancing signal BALj is maintained at a logic low level until the initial sensing time and then applied at a logic high level. The current supplied to the first node FN through the first PMOS transistor P11 in the sense amplifier 220 may be applied to the NMOS transistor 1253 and the second PMOS transistor 1252 in the current balancing controller 1250. Greater than the current supplied to the second node SN. Accordingly, the voltage difference due to the current difference between the first node FN and the second node SN is sensed and amplified so that the first node FN is the sensing driving voltage LA and the second node SN. Is developed to ground voltage VSS.

도 36을 참조하면, 도 35에서 설명한 프리차아지 동작, 액티브 동작 그리고 센싱 동작과 동일하게 제1 및 제2 분리 제어 신호들(PISOi, PISOj), 이퀄라이징 신호(PEQIJB), 밸런싱 제어 신호(PBAL), 제1 및 제2 밸런싱 신호들(BALi, BALj)이 인가된다. 프리차아지 동작시, 제1 노드(FN)와 제2 노드(SN)는 접지 전압(VSS) 레벨로 프리차아지된다. 액티브 동작시, 제1 메모리 셀(MC_L) 데이터 로직 로우에 따라 제1 노드(FN)와 제2 노드(SN)는 접지 전압(VSS)이다. 즉, 액티브 시점에서 제1 워드라인(WL_L)이 승압 전압(VPP) 레벨로 인에이블되더라도 센스 앰프(220) 내 제1 노드(FN)와 제2 노드(SN)는 차아지 셰어링되지 않는다. 센싱 시, 밸런싱 제어 신호(PBAL)가 로직 하이레벨이되고 제2 밸런싱 신호(BALj)가 로직 하이레벨에서 로직 로우레벨로 떨어질 때까지, 엔모스 트랜지스터(1253)와 제2 피모스 트랜지스터(252)를 통해 공급되는 전류에 의해 제2 노드(SN)의 전압 레벨이 상승하게 되고, 제1 노드(FN)는 접지 전압(VSS) 레벨로 변화가 없다. 제1 노드(FN)와 제2 노드(SN)의 전압 차이가 감지 증폭되어 제1 노드(FN)는 접지 전압(VSS) 레벨로, 그리고 제2 노드(SN)는 센싱 구동 전압(LA) 레벨로 디벨롭된다.Referring to FIG. 36, the first and second separation control signals PISOi and PISOj, the equalizing signal PEQIJB, and the balancing control signal PBAL are the same as the precharge operation, the active operation, and the sensing operation described with reference to FIG. 35. , First and second balancing signals BALi and BALj are applied. In the precharge operation, the first node FN and the second node SN are precharged to the ground voltage VSS level. In the active operation, the first node FN and the second node SN are the ground voltage VSS according to the data logic row of the first memory cell MC_L. That is, even when the first word line WL_L is enabled at the boosted voltage VPP level at the active time, the first node FN and the second node SN in the sense amplifier 220 are not charged-sharing. When sensing, the NMOS transistor 1253 and the second PMOS transistor 252 until the balancing control signal PBAL becomes a logic high level and the second balancing signal BALj falls from a logic high level to a logic low level. The voltage level of the second node SN is increased by the current supplied through the first node, and the first node FN is not changed to the ground voltage VSS level. The voltage difference between the first node FN and the second node SN is sensed and amplified so that the first node FN is at the ground voltage VSS level and the second node SN is at the sensing driving voltage LA level. To be developed.

도 37은 본 발명의 반도체 메모리 장치를 포함하는 메모리 칩들을 갖는 메모리 모듈을 설명하는 도면이다. 도 37의 메모리 모듈(3700)은 도 1, 도 4, 도 7, 도 10, 도 13, 도 16, 도 19, 도 22, 도 25, 도 28, 도 31 또는 도 34의 반도체 메모리 장치들(100, 200, 300, 400, 500, 600, 700, 800, 900, 1000, 1100, 1200)을 포함하는 메모리 칩들(370-378)을 포함한다. 메모리 모듈(3700)은 인쇄 회로 기판(Printed Circuit Board: PCB, 3701)의 한 면에 배열된 9개의 메모리 칩들(370-378)을 갖는 SIMM (Single in line memory module)이다. SIMM 내 이러한 메모리 칩들의 수는 전형적으로 3 내지 9 정도로 다양하다. 인쇄 회로 기판(3701)은 한쪽 길이 에지를 따라 컴퓨터 마더 보드 상의 메모리 소켓에 꽂히도록 에지 컨넥터(3702)를 갖는다. 도시되지는 않았지만, 와이어링 패턴(wiring pattern)이 인쇄 회로 기판(3701) 상에 형성되어 있으며 에지 컨넥터(3702)를 구성하는 터미널들 또는 리드들이 메모리 칩들(370-378)과 연결된다.FIG. 37 is a diagram illustrating a memory module having memory chips including the semiconductor memory device of the present invention. The memory module 3700 of FIG. 37 may include the semiconductor memory devices of FIGS. 1, 4, 7, 10, 13, 16, 19, 22, 25, 28, 31, or 34. Memory chips 370-378 including 100, 200, 300, 400, 500, 600, 700, 800, 900, 1000, 1100, 1200. The memory module 3700 is a single in line memory module (SIMM) having nine memory chips 370-378 arranged on one side of a printed circuit board (PCB) 3701. The number of such memory chips in the SIMM typically varies from three to nine. Printed circuit board 3701 has an edge connector 3702 to plug into a memory socket on a computer motherboard along one length edge. Although not shown, a wiring pattern is formed on the printed circuit board 3701, and terminals or leads constituting the edge connector 3702 are connected to the memory chips 370-378.

도 38은 본 발명의 반도체 메모리 장치로 구현되는 RAM(3812)을 사용하는 프로세서 기반의 시스템을 설명하는 블락 다이어그램이다. 즉, RAM(3812)은 도 1 내지 도 36과 연관하여 설명된 비트라인 센스 앰프의 센싱 마진, 센싱 속도 및 센싱 성능을 향상시킨다. 프로세서 기반의 시스템은 컴퓨터 시스템, 프로세서 제어 시스템 또는 프로세서와 연관된 메모리를 채용하는 다른 시스템일 수 있다. 시스템(3804)은 버스(3811) 상으로 RAM(3812)와 I/O 장치들(3808, 3810)과 통신하는 마이크로 프로세서와 같은 CPU(3805)를 포함한다. 시스템(3804)은 ROM(3814)을 포함하고, 버스(3811) 상으로 CPU(3805)와 통신하는 CD 롬 드라이버(3809) 등의 주변 장치들을 포함한다.FIG. 38 is a block diagram illustrating a processor based system using a RAM 3812 implemented with a semiconductor memory device of the present invention. That is, the RAM 3812 improves the sensing margin, sensing speed, and sensing performance of the bit line sense amplifier described in connection with FIGS. 1 through 36. The processor based system may be a computer system, a processor control system or another system employing a memory associated with the processor. System 3804 includes a CPU 3805, such as a microprocessor, that communicates with RAM 3812 and I / O devices 3808, 3810 over bus 3811. System 3804 includes ROM 3814 and includes peripheral devices such as CD ROM driver 3809 in communication with CPU 3805 over bus 3811.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.Although the present invention has been described with reference to the embodiments shown in the drawings, this is merely exemplary, and it will be understood by those skilled in the art that various modifications and equivalent other embodiments are possible. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

MC, MC_L, MC_R : 메모리 셀 WL, WL_L, WL_R : 워드라인
BL, BL_L, BL_R : 비트라인 BLB : 상보 비트라인
FN : 제1 노드 SN : 제2 노드
T_DUM : 더미 트랜지스터 C_DUM : 더미 커패시터
PDUM : 더미 부하 신호 PIOSi, PISOj : 분리 제어 신호
PEQIJB, PEQ, PEQB, EQI, EQJ : 이퀄라이징 신호
EQ_SEL : 이퀄라이징 선택 신호 BALi, BALj : 밸런싱 신호
PCPL, PCPLi, PCPLj : 커플링 신호 LA, LAB : 센싱 구동 전압
LAPG, LANG_S : 센싱 인에이블 신호 LANG_F : 프리 센싱 인에이블 신호
100, 200, 300, 400, 500, 600, 700, 800, 900, 1000, 1100, 1200 :
반도체 메모리 장치
110, 210L, 210R, 1110: 메모리 셀 어레이 블락 130, 1130 : 더미 블락
120, 220, 420, 1020, 1120 : 센스 앰프
111 : P형 감지 증폭기 112 : N형 감지 증폭기
230, 1140 : 등화부 240L, 240R, 430 : 분리 제어부
250. 350, 450, 550, 650, 1250 : 밸런싱 제어부
750, 850L, 850R : 커플링 제어부 950 : 이퀄라이징 및 커플링 제어부MC, MC_L, MC_R: memory cells WL, WL_L, WL_R: word lines
BL, BL_L, BL_R: Bitline BLB: Complementary Bitline
FN: first node SN: second node
T _DUM : Dummy Transistor C _DUM : Dummy Capacitor
PDUM: Dummy load signal PIOSi, PISOj: Separate control signal
Equalizing signal: PEQIJB, PEQ, PEQB, EQI, EQJ
EQ_SEL: Equalization selection signal BALi, BALj: Balancing signal
PCPL, PCPLi, PCPLj: coupling signal LA, LAB: sensing drive voltage
LAPG, LANG_S: Sensing Enable Signal LANG_F: Free Sensing Enable Signal
100, 200, 300, 400, 500, 600, 700, 800, 900, 1000, 1100, 1200:
Semiconductor memory device
110, 210L, 210R, 1110: memory cell array block 130, 1130: dummy block
120, 220, 420, 1020, 1120: sense amplifier
111: P-type sense amplifier 112: N-type sense amplifier
230, 1140: equalization unit 240L, 240R, 430: separation control unit
250. 350, 450, 550, 650, 1250: Balancing control unit
750, 850L, 850R: Coupling Control Unit 950: Equalizing and Coupling Control Unit

Claims

A memory cell array block including a plurality of memory cells connected to intersections of the plurality of word lines and the plurality of bit lines;
A sense amplifier connected to half bit lines of the plurality of bit lines, respectively, and configured to sense and amplify a voltage level between the bit line and the complementary bit line; And
And a dummy block connected to the bit lines of the half of the memory cell array block and controlling the load of the memory cell array block and the load of the dummy block differently in response to a dummy load signal. Device.

The method of claim 1, wherein the dummy block is
Dummy capacitors; And
And a dummy transistor coupling the dummy capacitor to the half bit lines of the memory cell array block in response to the dummy load signal.

The method of claim 1, wherein the dummy block is
And at least half of the bit lines of the memory cell array block.

A first memory cell array block comprising at least one first memory cell coupled to an intersection between at least one first bitline and at least one first wordline;
A second memory cell array block comprising at least one second memory cell coupled to an intersection between at least one second bit line and at least one second word line;
A first separation controller configured to connect the first bit line and the first node of the first memory cell array block in response to a first separation control signal;
A second separation controller configured to connect the second bit line and the second node of the second memory cell array block in response to a second separation control signal;
An equalizer for equalizing the first node and the second node to a ground voltage level in response to an equalizing signal;
A sense amplifier for sensing and amplifying a voltage level between the first node and the second node; And
And a balancing controller configured to control voltage levels of the first node and the second node.

The method of claim 4, wherein the first and second separation control signals
And the load of the first bit line transferred to the first node and the load of the second bit line transferred to the second node are controlled to be different from each other.

The method of claim 4, wherein the balancing control unit
And a current balancing controller configured to control a current flowing into the first node and the second node in response to a first balancing signal and a second balancing signal.

The method of claim 6, wherein the current balancing control unit
A first NMOS transistor connected between a ground voltage and the first node and the first balancing signal connected to a gate of the first NMOS transistor; And
And a second NMOS transistor connected between the ground voltage and the second node and the second balancing signal connected to a gate thereof.

The method of claim 4, wherein the balancing control unit
And a voltage balancing controller configured to control voltage levels of the first node and the second node in response to a first balancing signal and a second balancing signal.

The method of claim 8, wherein the voltage balancing control unit
A first NMOS transistor connected between a balancing voltage and the first node and the first balancing signal connected to a gate of the first NMOS transistor; And
And a second NMOS transistor connected between the balancing voltage and the second node and the second balancing signal connected to a gate thereof.

The method of claim 4, wherein the balancing control unit
And a current balancing controller configured to control a current flowing into the first node and the second node in response to a balancing control signal, a first balancing signal, and a second balancing signal.

The method of claim 10, wherein the current balancing control unit
An NMOS transistor connected with a sensing driving voltage to a source thereof, and the balancing control signal connected to a gate thereof;
A first PMOS transistor connected between the drain of the NMOS transistor and the first node, and the first balancing signal connected to a gate of the NMOS transistor; And
And a second PMOS transistor connected between the drain of the NMOS transistor and the second node, and the second balancing signal connected to a gate thereof.

A memory cell array block including a plurality of memory cells connected to intersections of the plurality of word lines and the plurality of bit lines;
A separation controller for connecting each of the half bit lines of the plurality of bit lines with each of the first nodes in response to the separation control signal;
A sense amplifier for sensing and amplifying a voltage level between the first node and a second node; And
And a balancing controller configured to control voltage levels of the first node and the second node.

The method of claim 12, wherein the separation control unit
And an NMOS transistor connected between the bit line and the first node and the separation control signal connected to a gate thereof.

The method of claim 12, wherein the balancing control unit
And controlling voltage levels of the first node and the second node in response to an equalizing signal.

The method of claim 14, wherein the balancing control unit
A first NMOS transistor connected between a ground voltage and the first node and the equalizing signal connected to a gate of the first NMOS transistor; And
And a second NMOS transistor coupled between a balancing voltage and the second node and the equalizing signal connected to a gate thereof.

The method of claim 12, wherein the balancing control unit
And controlling voltage levels of the first node and the second node in response to first and second equalizing signals.

The method of claim 16, wherein the balancing control unit
An NMOS transistor connected between a ground voltage and the first node, and the first equalizing signal connected to a gate thereof; And
And a PMOS transistor connected between the ground voltage and the second node and the second equalizing signal connected to a gate thereof.

A memory cell array block including a plurality of memory cells connected to intersections of the plurality of word lines and the plurality of bit lines;
A sense amplifier for sensing and amplifying a voltage level between each of the half bit lines and the complementary bit lines of the plurality of bit lines;
A first balancing controller controlling a voltage level of the bit line and the complementary bit line in response to an equalizing signal; And
And a second balancing controller configured to control a current flowing into the complementary bit line in response to a balancing signal.

19. The method of claim 18, wherein the first balancing control unit
A first NMOS transistor connected between a ground voltage and the bit line and the equalizing signal connected to a gate thereof; And
And a second NMOS transistor connected between a balancing voltage and the complementary bit line, and the equalizing signal connected to a gate thereof.

The method of claim 19, wherein the semiconductor memory device
And wherein the first node and the second node have a voltage difference corresponding to half of the charge sharing voltage level during the precharge operation and the charge sharing operation.

19. The method of claim 18, wherein the second balancing control unit
And an NMOS transistor connected between a balancing voltage and the complementary bit line, and the balancing signal connected to a gate thereof.

The semiconductor memory device of claim 21, wherein the semiconductor memory device comprises:
And subtracting the current flowing into the complementary bit line into the current path through the balancing voltage according to the operation of the sense amplifier from the precharge operation to the initial sensing operation.

A first memory cell array block comprising at least one first memory cell coupled to an intersection between at least one first bitline and at least one first wordline;
A second memory cell array block comprising at least one second memory cell coupled to an intersection between at least one second bit line and at least one second word line;
A first separation controller configured to connect the first bit line and the first node of the first memory cell array block in response to a first separation control signal;
A second separation controller configured to connect the second bit line and the second node of the second memory cell array block in response to a second separation control signal;
An equalizer for equalizing the first node and the second node to a ground voltage level in response to an equalizing signal;
A sense amplifier for sensing and amplifying a voltage level between the first node and the second node; And
And a coupling controller for controlling a voltage level of the first node and the second node by using a coupling effect.

The method of claim 23, wherein the coupling control unit
And controlling a voltage level of the first node and the second node in response to a coupling signal.

The method of claim 24, wherein the coupling control unit
A first NMOS transistor having the coupling signal connected to its gate and the first node connected to a source and a drain thereof; And
And a second NMOS transistor having the coupling signal connected to a gate thereof, and the second node connected to a source thereof and a drain thereof.

The method of claim 23, wherein the coupling control unit
A first coupling controller controlling a voltage level of the first node in response to a first coupling signal; And
And a second coupling controller configured to control the voltage level of the second node in response to a second coupling signal.

The method of claim 26, wherein the first coupling control unit
And an NMOS transistor having the first coupling signal connected to a gate thereof, and the first node connected to a source thereof and a drain thereof.

The method of claim 26, wherein the second coupling control unit
And an NMOS transistor having the second coupling signal connected to a gate thereof, and the second node connected to a source thereof and a drain thereof.

27. The method of claim 26, wherein the first and second coupling signals are
And vice versa as the first and second memory cells in the first and second memory cell array blocks are selected.

27. The semiconductor memory device of claim 26, wherein the semiconductor memory device is
In the active operation, when the first memory cell is selected, the second node is raised to a voltage level corresponding to half of the charge sharing voltage due to the coupling effect.

The method of claim 23, wherein the coupling control unit
And an equalization and coupling controller for controlling voltage levels of the first node and the second node in response to an equalization selection signal, first and second equalization signals, and first and second coupling signals. A semiconductor memory device.

32. The apparatus of claim 31, wherein the equalizing and coupling controller
A first NMOS transistor connected at a gate thereof to the first equalizing signal, and at a drain thereof to the first node;
A second NMOS transistor connected at a gate thereof to the first coupling signal, and at a source thereof to a source of the first NMOS transistor;
A third NMOS transistor coupled to the equalization select signal at a gate thereof, a source of the first NMOS transistor coupled to a drain thereof, and a ground voltage connected to the source thereof;
A fourth NMOS transistor having the second equalizing signal connected to a gate thereof and the second node connected to a drain thereof;
A fifth NMOS transistor having a second coupling signal connected to a gate thereof, and a source of the fourth NMOS transistor connected to a source thereof and a drain thereof; And
And a sixth NMOS transistor connected to the gate of the equalizing select signal, a source of the fourth NMOS transistor connected to the drain thereof, and a ground voltage connected to the source thereof.

A first memory cell array block comprising at least one first memory cell coupled to an intersection between at least one first bitline and at least one first wordline;
A second memory cell array block comprising at least one second memory cell coupled to an intersection between at least one second bit line and at least one second word line;
A first separation controller configured to connect the first bit line and the first node of the first memory cell array block in response to a first separation control signal;
A second separation controller configured to connect the second bit line and the second node of the second memory cell array block in response to a second separation control signal;
An equalizer for equalizing the first node and the second node to a ground voltage level in response to an equalizing signal;
A sense amplifier configured to sense and amplify a voltage level between the first node and the second node in response to a pre-sensing enable signal and first and second sensing enable signals; And
And a coupling controller configured to control voltage levels of the first node and the second node in response to a coupling signal.

The method of claim 33, wherein the sense amplifier
A first type sense amplifier driven by a first sensing driving voltage and configured to sense and amplify a voltage level between the first node and the second node;
A second type sense amplifier driven by a second sensing driving voltage and configured to sense and amplify a voltage level between the first node and the second node;
A main sensing supplying a first internal power supply voltage to the first sensing driving voltage in response to the first sensing enable signal and supplying a ground voltage to the second sensing driving voltage in response to the second sensing enable signal Control unit; And
And a pre-sensing controller configured to supply a second internal power supply voltage to the second sensing driving voltage in response to the pre-sensing enable signal.

35. The method of claim 34, wherein the pre-sensing enable signal is
And enabled during an active operation and then disabled before a sensing operation.

The method of claim 34, wherein the main sensing control unit
A PMOS transistor connected between the first sensing driving voltage and the first internal power supply voltage and having the first sensing enable signal connected to a gate thereof; And
And an NMOS transistor connected between the second sensing driving voltage and the ground voltage and the second sensing enable signal connected to a gate thereof.

The method of claim 34, wherein the pre-sensing control unit
And an NMOS transistor connected between the second sensing driving voltage and the second internal power supply voltage and the pre-sensing enable signal is connected to a gate thereof.

A memory cell array block including a plurality of memory cells connected to intersections of the plurality of word lines and the plurality of bit lines;
A sense connected to each of the half bit lines of the plurality of bit lines, and sensing and amplifying a voltage level between the bit line and the complementary bit line in response to a pre-sensing enable signal and a first and second sensing enable signal. Amplifier;
The dummy block connected to the complementary bit lines of the sense amplifier and controlling a load of the memory cell array block and a load of the dummy block differently in response to a dummy load signal;
An equalizer for equalizing the bit line and the complementary bit line to a ground voltage level in response to an equalizing signal; And
And a coupling controller for controlling the voltage level of the complementary bit line in response to a coupling signal.