KR20110092808A

KR20110092808A - 주파수 튜닝 민감도를 개선한 가중 튜닝가능 바랙터 회로 및 차동 전압 제어 발진기

Info

Publication number: KR20110092808A
Application number: KR1020100012440A
Authority: KR
Inventors: 김규석; 강신재; 문요섭
Original assignee: 삼성전기주식회사
Priority date: 2010-02-10
Filing date: 2010-02-10
Publication date: 2011-08-18
Also published as: KR101101520B1

Abstract

본 발명은 주파수 튜닝 민감도를 개선한 가중 튜닝가능 바랙터 회로 및 차동 전압 제어 발진기에 관한 것으로, 본 발명의 가중 튜닝가능 바랙터 회로는, 기 설정된 메인 튜닝 구역(MTR)내에서, 상기 튜닝전압(VT)에 따라 가변되는 커패시턴스를 제공하는 메인 튜닝 구역 바랙터 유니트(410); 및 상기 메인 튜닝 구역 바랙터 유니트(410)에 병렬로 연결되고, 기 설정된 제1 내지 제n 튜닝 구역(MTR) 각각내에서, 상기 튜닝전압(VT) 및 스위칭 신호에 따라 가변되는 커패시턴스를 제공하는 제1 내지 제n 튜닝 구역 바랙터 유니트(400-1~400-n)를 포함하며,
이러한 가중 튜닝가능 바랙터 회로를 포함하는 전압 제어 발진기를 제안한다.

Description

주파수 튜닝 민감도를 개선한 가중 튜닝가능 바랙터 회로 및 차동 전압 제어 발진기{WEIGHTED TUNABLE VARACTOR CIRCUIT WITH IMPROVED FREQUENCY TUNING SENSITIVITY AND DIFFERENTIAL VOLTAGE CONTROLLED OSCILLATOR}

본 발명은 무선 통신 시스템에 적용될 수 있는 전압 제어 발진기에 관한 것으로, 특히 바랙터 회로의 전체 가변 영역을 복수의 구역으로 분할하고, 분할된 복수의 구역별로 용량을 가변하도록 제어함으로서, 주파수 튜닝 민감도(Kvco)를 효율적으로 개선할 수 있는 주파수 튜닝 민감도를 개선한 가중 튜닝가능 바랙터 회로 및 차동 전압 제어 발진기에 관한 것이다.

일반적으로, 무선통신 시스템은 특정 주파수 대역을 가지고 정보를 전달하게 되는데, 특정 주파수 대역을 외부에서 인가된 전압으로 원하는 발진 주파수를 출력을 해주는 전압제어발진기(VCO : Voltage Control Oscillator)가 필요하다.

이러한 전압제어발진기(VCO)의 성능을 대표하는 특성지표는 위상잡음(phase noise), 주파수 튜닝 구역(frequency tuning range), 주파수 튜닝 민감도(Kvco : VCO's gain)로 한정할 수 있다.

이때, 주파수 튜닝 민감도인 Kvco 특성은 입력되는 전압변화량과 출력 주파수의 변화량에 대한 비율을 의미하기 때문에 광대역 시스템에서는 특히 위상잡음(phase noise), 주파수 튜닝 구역(frequency tuning range) 특성과 트레이드 오프(trade-off) 관계에 있게 된다. 또한 PLL 시스템 측면에서 주파수 튜닝 민감도 인자(Kvco factor)는 루프 이득(Loop Gain)과 루프 대역폭(Loop Bandwidth)에 직접적인 영향을 주기 때문에 주파수 튜닝 민감도(Kvco) 특성을 최적화하는 방안이 지속적으로 요구되고 있다.

종래 차동 구조의 전압제어 발진기는, 인덕터 회로와 커패시터 회로를 포함하는 공진부와, 상기 공진부에 부성저항을 제공하여 발진조건을 형성하는 발진부와, 상기 공진부 및 발진부에 일정한 전류를 공급하기 위한 전류원(Current Source)으로 이루질 수 있다.

이러한 전압제어 발진기가 협대역 시스템에 적용되는 경우에는, 상기 커패시터 회로는 바랙터 커패시터를 포함하는 바랙터 회로로 구현될 수 있고, 이 경우, 바랙터 회로의 튜닝 구역은 바랙터 커패시터(Varactor Capacitor) (Cvar)의 튜닝 전압에 의해 결정된다.

그런데, 전압제어발진기가 광대역 시스템에 적용되는 경우에는, 주파수 튜닝 구역이 충분히 넓어야 하기 때문에, 상기 커패시터 회로는, 상기 바랙터 회로와, 서로 병렬로 연결된 복수의 커패시터를 포함하는 복수의 커패시터 유니트를 스위치로 선택할 수 있도록 이루어진 커패시터 뱅크회로를 포함한다.

이러한 커패시터 뱅크회로에서는, 스위치 온/오프에 따라 2진(binary) 형태로 커패시턴스값을 선택하여 보다 넓은 간격으로 주파수 튜닝이 가능하고(Coarse tuning), 각각의 구간 사이는 상기 바랙터 회로에 공급하는 튜닝 전압으로 미세한 튜닝(Fine tuning)을 하여, 전체적으로 넓은 출력 주파수 범위를 얻을 수 있다.

그런데, 이와 같은 종래 차동 구조의 전압제어 발진기(VCO)에서, 주의해야 할 사항으로는, 커패시터 뱅크회로의 커패시터 유니트의 커패시턴스값을 너무 크게 선택하게 되면, 전체 주파수 튜닝 구역은 늘어나지만, 그 만큼 부하(Load)가 증가하기 때문에 발진기(VCO)가 발진 자체를 하지 못하는 경우가 발생 할 수 있는 문제점이 있다.

이러한 문제점을 해소하기 위해서, 커패시터 유니트의 커패시턴스값을 키우게 되면 발진 조건을 만족하기 위해서는 네가티브 전달컨덕턴스(Negative Gm)를 증가시켜야 하기 때문에 전류의 양을 증가시키거나, MOSFET의 사이즈를 크게 해야만 하는 문제점이 있다.

먼저, MOSFET의 사이즈를 크게 할 경우에는 그 기생 커패시턴스의 증가로 직접적으로 발진 주파수에 영향을 주게 되어 출력 주파수는 낮아지게 되며, 반대로 커패시터 유니트의 커패시턴스값을 너무 작게 선택할 경우에는, 바랙터 커패시터(Varactor Capacitor: Cvar)의 주파수 튜닝 민감도(frequency tuning sensitivity)(Kvco)가 증가하게 되어 그 만큼 위상 잡음(phase noise) 특성을 저하시킬 뿐 아니라, 최악의 경우에는 커패시터 뱅크회로의 2진 형태의 스위치드 커패시터 어레이(Switched Capacitor array)의 각 구간 사이를 바랙터 커패시터(Cvar) 의 튜닝 구역(tuning range)으로 커버하지 못하는 경우가 발생할 수도 있다.

한편, 시스템에서 요구되는 주파수 범위 구간을 정확하게 일치시키는 것이 발진기(VCO)의 전체적인 특성을 최적화 할 수 있는 방법이긴 하지만, 발진기(VCO)의 출력노드에는 인덕터(Inductor), MOSFET, 커패시터 어레이(Capacitor array), 버퍼(Buffer) 등의 여러 소자들과 그 기생성분들이 연결되어 있어 주파수 튜닝 구역을 정확하게 예측하기가 쉽지 않으며, 발진기(VCO)의 동작주파수가 높아질수록 그 영향은 더욱 커지게 되며, 또한 공정, 온도, 전원전압의 변화에도 요구되는 주파수 범위를 만족해야 하기 때문에 충분한 마진(margin) 또한 고려해야만 한다.

본 발명의 과제는 상기한 종래 기술의 문제점을 해결하기 위한 것으로써, 본 발명은, 바랙터 회로의 전체 가변 영역을 복수의 구역으로 분할하고, 분할된 복수의 구역별로 용량을 가변하도록 제어함으로서, 주파수 튜닝 민감도(Kvco)를 효율적으로 개선할 수 있는 주파수 튜닝 민감도를 개선한 가중 튜닝가능 바랙터 회로 및 차동 전압 제어 발진기를 제공한다.

상기한 본 발명의 과제를 해결하기 위한 본 발명의 제1 기술적인 측면은, 전압 제어 발진기에 적용될 수 있는 가중 튜닝가능 바랙터 회로에 있어서, 기 설정된 메인 튜닝 구역내에서, 상기 튜닝전압에 따라 가변되는 커패시턴스를 제공하는 메인 튜닝 구역 바랙터 유니트; 및 상기 메인 튜닝 구역 바랙터 유니트에 병렬로 연결되고, 기 설정된 제1 내지 제n 튜닝 구역 각각내에서, 상기 튜닝전압 및 스위칭 신호에 따라 가변되는 커패시턴스를 제공하는 제1 내지 제n 튜닝 구역 바랙터 유니트를 포함하는 가중 튜닝가능 바랙터 회로를 제안한다.

또한, 본 발명의 제2 기술적인 측면은, 제1 및 제2 출력단 사이에서, 게이트-드레인 교차 결합된 차동 구조의 MOS 트랜지스터에 의해, 부성저항을 제공하는 발진 회로부; 상기 제1 및 제2 출력단 사이에 형성되어 인덕턴스를 제공하는 인덕터 회로부; 상기 인덕터 회로부에 병렬로 연결된 복수의 커패시터 유니트를 포함하고, 상기 복수의 커패시터 유니트의 선택에 따라 가변되는 커패시턴스를 제공하는 커패시터 뱅크부; 상기 인덕터 회로부에 병렬로 연결되고, 서로 다르게 복수의 튜닝 구역별로 구분되고, 상기 복수의 튜닝 구역별로 튜닝전압에 따라 가변되는 커패시턴스를 제공하는 가중 튜닝가능 바랙터 회로; 및 상기 제1 및 제2 출력단 사이에 형성된 회로부에 일정한 전류를 공급하는 전류원을 포함하는 차동 전압 제어 발진기를 제안한다.

본 발명의 제2 기술적인 측면에서, 상기 가중 튜닝가능 바랙터 회로는, 상기 인덕터 회로부에 병렬로 연결되고, 기 설정된 메인 튜닝 구역내에서, 상기 튜닝전압에 따라 가변되는 커패시턴스를 제공하는 메인 튜닝 구역 바랙터 유니트; 및 상기 메인 튜닝 구역 바랙터 유니트에 병렬로 연결되고, 기 설정된 제1 내지 제n 튜닝 구역 각각내에서, 상기 튜닝전압 및 스위칭 신호에 따라 가변되는 커패시턴스를 제공하는 제1 내지 제n 튜닝 구역 바랙터 유니트를 포함하는 것을 특징으로 한다./

본 발명의 제1 및 제2 기술적인 측면에서, 상기 메인 튜닝 구역 바랙터 유니트는, 상기 인덕터 회로부에 병렬로 연결되고, 서로 직렬로 캐소드끼리 연결되며, 상기 공통 캐소드에는 기 설정된 바이어스 전압단이 연결된 한쌍의 제1 및 제2 바랙터 커패시터를 갖는 메인 가변용량 회로부를 포함하고, 상기 메인 가변용량 회로부의 제1 및 제2 바랙터 커패시터의 애노드에는 튜닝전압단이 연결되어 이루어진 것을 특징으로 한다.

상기 제1 튜닝 구역 바랙터 유니트는, 상기 인덕터 회로부에 병렬로 연결되고, 서로 직렬로 캐소드끼리 연결되며, 상기 공통 캐소드에는 기 설정된 제1 바이어스 전압단이 연결된 한쌍의 제1 및 제2 바랙터 커패시터를 갖는 제1 가변용량 회로부; 및 상기 제1 가변용량 회로부의 제1 및 제2 바랙터 커패시터의 애노드에는 상기 튜닝전압단과 기 설정된 고정 전압단중 하나를 제1 및 제2 스위칭 신호에 따라 선택하여 연결하는 제1 스위치 회로를 포함하는 것을 특징으로 한다.

상기 제n 튜닝 구역 바랙터 유니트는, 상기 인덕터 회로부에 병렬로 연결되고, 서로 직렬로 캐소드끼리 연결되며, 상기 공통 캐소드에는 기 설정된 제n 바이어스 전압단이 연결된 한쌍의 제1 및 제2 바랙터 커패시터를 갖는 제n 가변용량 회로부; 및 상기 제n 가변용량 회로부의 제1 및 제2 바랙터 커패시터의 애노드에는 상기 튜닝전압단과 기 설정된 고정 전압단중 하나를 제1 및 제2 스위칭 신호에 따라 선택하여 연결하는 제n 스위치 회로 를 포함하는 것을 특징으로 한다.

상기 바이어스 전압, 상기 제1 내지 n 바이어스 전압 각각은, 서로 다른 전압으로 설정된 것을 특징으로 한다.

일 예로, 상기 바이어스 전압은, 상기 제1 내지 n 바이어스 전압보다 작은 전압으로 설정되고, 상기 제1 내지 n 바이어스 전압은, 상기 제1 바이어스 전압에서 상기 제n 바이어스 전압으로 기 설정된 전압 스텝으로 점차 높은 전압으로 설정될 수 있다.

다른 일 예로, 상기 바이어스 전압은, 상기 제1 내지 n 바이어스 전압보다 높은 전압으로 설정되고, 상기 제1 내지 n 바이어스 전압은, 상기 제1 바이어스 전압에서 상기 제n 바이어스 전압으로 기 설정된 전압 스텝으로 점차 낮은 전압으로 설정될 수 있다.

상기 제1 스위치 회로는, 상기 고정 전압단에 연결된 소오스, 상기 제1 스위칭 신호의 반전 신호인 제1 반전 스위칭 신호단에 연결된 게이트, 그리고 저항을 통해 상기 제1 가변용량 회로부의 제1 바랙터 커패시터의 애노드에 연결됨과 동시에 저항을 통해 상기 제1 가변용량 회로부의 제2 바랙터 커패시터의 애노드에 연결된 드레인을 갖는 제1 PMOS 트랜지스터;

상기 튜닝 전압단에 연결된 소오스, 상기 제1 스위칭 신호단에 연결된 게이트, 그리고 저항을 통해 상기 제1 가변용량 회로부의 제1 바랙터 커패시터의 애노드에 연결됨과 동시에 저항을 통해 상기 제1 가변용량 회로부의 제2 바랙터 커패시터의 애노드에 연결된 드레인을 갖는 제2 PMOS 트랜지스터; 및

상기 튜닝 전압단에 연결된 드레인, 상기 제1 반전 스위칭 신호단에 연결된 게이트, 그리고 저항을 통해 상기 제1 가변용량 회로부의 제1 바랙터 커패시터의 애노드에 연결됨과 동시에 저항을 통해 상기 제1 가변용량 회로부의 제2 바랙터 커패시터의 애노드에 연결된 소오스를 갖는 제1 NMOS 트랜지스터를 포함하는 것을 특징으로 한다.

상기 제n 스위치 회로는, 상기 고정 전압단에 연결된 소오스, 상기 제1 스위칭 신호의 반전 신호인 제1 반전 스위칭 신호단에 연결된 게이트, 그리고 저항을 통해 상기 제n 가변용량 회로부의 제1 바랙터 커패시터의 애노드에 연결됨과 동시에 저항을 통해 상기 제n 가변용량 회로부의 제2 바랙터 커패시터의 애노드에 연결된 드레인을 갖는 제1 PMOS 트랜지스터;

상기 튜닝 전압단에 연결된 소오스, 상기 제1 스위칭 신호단에 연결된 게이트, 그리고 저항을 통해 상기 제n 가변용량 회로부의 제1 바랙터 커패시터의 애노드에 연결됨과 동시에 저항을 통해 상기 제n 가변용량 회로부의 제2 바랙터 커패시터의 애노드에 연결된 드레인을 갖는 제2 PMOS 트랜지스터; 및

상기 튜닝 전압단에 연결된 드레인, 상기 제1 반전 스위칭 신호단에 연결된 게이트, 그리고 저항을 통해 상기 제n 가변용량 회로부의 제1 바랙터 커패시터의 애노드에 연결됨과 동시에 저항을 통해 상기 제n 가변용량 회로부의 제2 바랙터 커패시터의 애노드에 연결된 소오스를 갖는 제1 NMOS 트랜지스터를 포함하는 것을 특징으로 한다.

본 발명에 의하면, 바랙터 회로의 전체 가변 영역을 복수의 구역으로 분할하고, 분할된 복수의 구역별로 용량을 가변하도록 제어함으로서, 주파수 튜닝 민감도(Kvco)를 효율적으로 개선할 수 있는 효과가 있다.

도 1은 본 발명에 따른 차동 전압 제어 발진기의 회로 블럭도.
도 2는 본 발명에 따른 가중 튜닝가능 바랙터 회로의 블록도.
도 3은 본 발명에 따른 메인 튜닝 구역, 제1 내지 제n 튜닝 구역을 보이는 바랙터 커패시터의 튜닝 특성도.
도 4의 (a),(b)는 본 발명에 따른 주파수-튜닝 특성 및 주파수-주파수 튜닝 민감도 특성도.
도 5의 (a),(b)는 본 발명에 따른 주파수-튜닝 특성 및 주파수-주파수 튜닝 민감도 특성도.

이하, 본 발명의 실시 예를 첨부한 도면을 참조하여 설명한다.

본 발명은 설명되는 실시 예에 한정되지 않으며, 본 발명의 실시 예는 본 발명의 기술적 사상에 대한 이해를 돕기 위해서 사용된다. 본 발명에 참조된 도면에서 실질적으로 동일한 구성과 기능을 가진 구성요소들은 동일한 부호를 사용할 것이다.

도 1은 본 발명에 따른 차동 전압 제어 발진기의 회로 블록도이다.

도 1을 참조하면, 본 발명에 따른 차동 전압 제어 발진기는, 제1 및 제2 출력단(OUT1,OUT2) 사이에서, 게이트-드레인 교차 결합된 차동 구조의 MOS 트랜지스터에 의해, 부성저항을 제공하는 발진 회로부(100)와, 상기 제1 및 제2 출력단(OUT1,OUT2) 사이에 형성되어 인덕턴스를 제공하는 인덕터 회로부(200)와, 상기 인덕터 회로부(200)에 병렬로 연결된 복수의 커패시터 유니트를 포함하고, 상기 복수의 커패시터 유니트의 선택에 따라 가변되는 커패시턴스를 제공하는 커패시터 뱅크부(300)와, 상기 인덕터 회로부(200)에 병렬로 연결되고, 서로 다르게 복수의 튜닝 구역(MTR,TR1~TRn)별로 구분되고, 상기 복수의 튜닝 구역(MTR,TR1~TRn)별로 튜닝전압(VT)에 따라 가변되는 커패시턴스를 제공하는 가중 튜닝가능 바랙터 회로(400)와, 상기 제1 및 제2 출력단(OUT1,OUT2) 사이에 형성된 회로부에 일정한 전류를 공급하는 전류원(500)을 포함할 수 있다.

도 2는 본 발명에 따른 가중 튜닝가능 바랙터 회로의 블록도이다.

도 2를 참조하면, 본 발명에 따른 가중 튜닝가능 바랙터 회로(400)는, 상기 인덕터 회로부(200)에 병렬로 연결되고, 기 설정된 메인 튜닝 구역(MTR)내에서, 상기 튜닝전압(VT)에 따라 가변되는 커패시턴스를 제공하는 메인 튜닝 구역 바랙터 유니트(410)와, 상기 메인 튜닝 구역 바랙터 유니트(410)에 병렬로 연결되고, 기 설정된 제1 내지 제n 튜닝 구역(MTR) 각각내에서, 상기 튜닝전압(VT) 및 스위칭 신호에 따라 가변되는 커패시턴스를 제공하는 제1 내지 제n 튜닝 구역 바랙터 유니트(400-1~400-n)를 포함할 수 있다.

도 3은 본 발명에 따른 메인 튜닝 구역, 제1 내지 제n 튜닝 구역을 보이는 바랙터 커패시터의 튜닝 특성도이다.

도 3의 그래프는 바랙터 커패시터의 튜닝전압에 따라 가변되는 용량 변화 그래프로서, MTR은 메인 튜닝 구역, TR1 내지 TRn은 제1 내지 제n 튜닝 구역을 보이고 있다. 이와 같이 튜닝 구역을 나누는 이유는 튜닝 구역내에서는 튜닝전압의 변화에 대해 용량이 가변되는 민감도가 낮기 때문에, 균일한 튜닝을 수행할 수 있는 장점이 있다.

도 1 내지 도 3을 참조하면, 상기 메인 튜닝 구역 바랙터 유니트(410)는, 상기 인덕터 회로부(200)에 병렬로 연결되고, 서로 직렬로 캐소드끼리 연결되며, 상기 공통 캐소드에는 기 설정된 바이어스 전압(Vb)단이 연결된 한쌍의 제1 및 제2 바랙터 커패시터(VDa,VDb)를 갖는 메인 가변용량 회로부(411)를 포함한다.

여기서, 상기 메인 가변용량 회로부(411)의 제1 및 제2 바랙터 커패시터(VDa,VDb)의 애노드에는 튜닝전압(VT)단이 연결되어 이루어질 수 있다.

상기 제1 튜닝 구역 바랙터 유니트(400-1)는, 상기 인덕터 회로부(200)에 병렬로 연결되고, 서로 직렬로 캐소드끼리 연결되며, 상기 공통 캐소드에는 기 설정된 제1 바이어스 전압(Vb1)단이 연결된 한쌍의 제1 및 제2 바랙터 커패시터(VD1a,VD1b)를 갖는 제1 가변용량 회로부(VD1)와, 상기 제1 가변용량 회로부(VD1)의 제1 및 제2 바랙터 커패시터(VD1a,VD1b)의 애노드에는 상기 튜닝전압(VT)단과 기 설정된 고정 전압단(Vdd/2)중 하나를 제1 및 제2 스위칭 신호(SW1,SW2)에 따라 선택하여 연결하는 제1 스위치 회로(SC1)를 포함할 수 있다.

상기 제n 튜닝 구역 바랙터 유니트(400-n)는, 상기 인덕터 회로부(200)에 병렬로 연결되고, 서로 직렬로 캐소드끼리 연결되며, 상기 공통 캐소드에는 기 설정된 제n 바이어스 전압(Vbn)단이 연결된 한쌍의 제1 및 제2 바랙터 커패시터(VDna,VDnb)를 갖는 제n 가변용량 회로부(VDn)와, 상기 제n 가변용량 회로부(VDn)의 제1 및 제2 바랙터 커패시터(VDna,VDnb)의 애노드에는 상기 튜닝전압(VT)단과 기 설정된 고정 전압단(Vdd/2)중 하나를 제1 및 제2 스위칭 신호(SW1,SW2)에 따라 선택하여 연결하는 제n 스위치 회로(SCn)를 포함할 수 있다.

상기 바이어스 전압(Vb), 상기 제1 내지 n 바이어스 전압(Vb1~Vbn) 각각은, 서로 다른 전압으로 설정될 수 있다.

구체적으로, 일 예를 들면, 상기 바이어스 전압(Vb)은, 상기 제1 내지 n 바이어스 전압(Vb1~Vbn)보다 작은 전압으로 설정되고, 상기 제1 내지 n 바이어스 전압(Vb1~Vbn)은, 상기 제1 바이어스 전압(Vb1)에서 상기 제n 바이어스 전압(Vbn)으로 기 설정된 전압 스텝으로 점차 높은 전압으로 설정될 수 있다.

다른 일 예를 들면, 상기 바이어스 전압(Vb)은, 상기 제1 내지 n 바이어스 전압(Vb1~Vbn)보다 높은 전압으로 설정되고, 상기 제1 내지 n 바이어스 전압(Vb1~Vbn)은, 상기 제1 바이어스 전압(Vb1)에서 상기 제n 바이어스 전압(Vbn)으로 기 설정된 전압 스텝으로 점차 낮은 전압으로 설정될 수 있다.

상기 제1 스위치 회로(SC1)는, 상기 고정 전압단(Vdd/2)에 연결된 소오스, 상기 제1 스위칭 신호(SW1)의 반전 신호인 제1 반전 스위칭 신호(SW1b)단에 연결된 게이트, 그리고 저항(R1a)을 통해 상기 제1 가변용량 회로부(VD1)의 제1 바랙터 커패시터(VD1a)의 애노드에 연결됨과 동시에 저항(R1b)을 통해 상기 제1 가변용량 회로부(VD1)의 제2 바랙터 커패시터(VD1b)의 애노드에 연결된 드레인을 갖는 제1 PMOS 트랜지스터(PM1a)를 포함한다.

또한, 상기 제1 스위치 회로(SC1)는, 상기 튜닝 전압단(VT)에 연결된 소오스, 상기 제1 스위칭 신호(SW1)단에 연결된 게이트, 그리고 저항(R1a)을 통해 상기 제1 가변용량 회로부(VD1)의 제1 바랙터 커패시터(VD1a)의 애노드에 연결됨과 동시에 저항(R1b)을 통해 상기 제1 가변용량 회로부(VD1)의 제2 바랙터 커패시터(VD1b)의 애노드에 연결된 드레인을 갖는 제2 PMOS 트랜지스터(PM1b)를 포함한다.

그리고, 상기 제1 스위치 회로(SC1)는, 상기 튜닝 전압단(VT)에 연결된 드레인, 상기 제1 반전 스위칭 신호(SW1b)단에 연결된 게이트, 그리고 저항(R1a)을 통해 상기 제1 가변용량 회로부(VD1)의 제1 바랙터 커패시터(VD1a)의 애노드에 연결됨과 동시에 저항(R1b)을 통해 상기 제1 가변용량 회로부(VD1)의 제2 바랙터 커패시터(VD1b)의 애노드에 연결된 소오스를 갖는 제1 NMOS 트랜지스터(NM1)를 포함한다.

상기 제n 스위치 회로(SCn)는, 상기 고정 전압단(Vdd/2)에 연결된 소오스, 상기 제1 스위칭 신호(SW1)의 반전 신호인 제1 반전 스위칭 신호(SW1b)단에 연결된 게이트, 그리고 저항(Rna)을 통해 상기 제n 가변용량 회로부(VDn)의 제1 바랙터 커패시터(VD1a)의 애노드에 연결됨과 동시에 저항(Rnb)을 통해 상기 제n 가변용량 회로부(VDn)의 제2 바랙터 커패시터(VDnb)의 애노드에 연결된 드레인을 갖는 제1 PMOS 트랜지스터(PMna)를 포함한다.

또한, 상기 제n 스위치 회로(SCn)는, 상기 튜닝 전압단(VT)에 연결된 소오스, 상기 제1 스위칭 신호(SW1)단에 연결된 게이트, 그리고 저항(Rna)을 통해 상기 제n 가변용량 회로부(VDn)의 제1 바랙터 커패시터(VDna)의 애노드에 연결됨과 동시에 저항(Rnb)을 통해 상기 제n 가변용량 회로부(VDn)의 제2 바랙터 커패시터(VDnb)의 애노드에 연결된 드레인을 갖는 제2 PMOS 트랜지스터(PMnb)를 포함한다.

그리고, 상기 제n 스위치 회로(SCn)는, 상기 튜닝 전압단(VT)에 연결된 드레인, 상기 제1 반전 스위칭 신호(SW1b)단에 연결된 게이트, 그리고 저항(Rna)을 통해 상기 제n 가변용량 회로부(VDn)의 제1 바랙터 커패시터(VDna)의 애노드에 연결됨과 동시에 저항(Rnb)을 통해 상기 제n 가변용량 회로부(VDn)의 제2 바랙터 커패시터(VD1b)의 애노드에 연결된 소오스를 갖는 제1 NMOS 트랜지스터(NMn)를 포함할 수 있다.

도 4의 (a),(b)는 본 발명에 따른 주파수-튜닝 특성 및 주파수-주파수 튜닝 민감도 특성도이다.

도 4의 (a),(b)에 도시된 특성 그래프는, 제1 및 제2 바랙터 커패시터의 공통 노드(common node) 전압을 Vdd/2로 고정한 상태에서, 도 4의 (a)는 한 구간내에서의 바랙터(Varactor)의 최대, 최소 주파수 범위를 나타내며, 도 4의 (b)는 선택된 바랙터의 튜닝전압(VT)에 따른 Kvco 변화율을 나타내는 그래프이다.

도 5의 (a),(b)는 본 발명에 따른 주파수-튜닝 특성 및 주파수-주파수 튜닝 민감도 특성도이다.

도 5의 (a),(b)에 도시된 특성 그래프는, 제1 및 제2 바랙터 커패시터를 동작시켜 제1 및 제2 바랙터 커패시터의 공통 노드 전압을 조절하여 한 구간내에서 바랙터 커패시터의 튜닝전압에 따른 Kvco의 변화율을 최소화시킨 실험 결과이다.

이하, 본 발명의 작용 및 효과를 첨부한 도면에 의거하여 상세히 설명한다.

도 1 내지 도 5를 참조하여 본 발명에 따른 가중 튜닝가능 바랙터 회로(400) 및 차동 전압 제어 발진기에 대해 설명하면, 먼저 도 1에서, 본 발명의 차동 전압 제어 발진기는, 발진 회로부(100), 인덕터 회로부(200), 커패시터 뱅크부(300), 가중 튜닝가능 바랙터 회로(400) 및 전류원(500)을 포함할 수 있다.

상기 인덕터 회로부(200)에 의한 인덕턴스와, 상기 커패시터 뱅크부(300) 및 가능 튜닝가능 바랙터 회로(400)에 의한 커패시턴스에 의해 공진주파수가 결정되고, 이러한 공진주파수를 갖는 공진신호를 발진시키기 위해서, 상기 발진 회로부(100)가 발진을 위한 부성저항을 제공한다. 또한 상기 전류원(500)은 상기 회로들에 일정한 전류를 공급한다.

이때, 본 발명의 차동 전압 제어 발진기의 발진주파수는 상기 커패시터 뱅크부(300) 또는 가중 튜닝가능 바랙터 회로(400)에 의해 가변될 수 있다.

여기서, 상기 커패시터 뱅크부(300)는, 상기 인덕터 회로부(200)에 병렬로 연결된 복수의 커패시터 유니트를 포함하고, 상기 복수의 커패시터 유니트의 선택에 따라 가변되는 커패시턴스를 제공할 수 있다. 상기 복수의 커패시터 유니트 각각은 복수의 커패시터와 이들 커패시터를 선택하기 위한 스위치들로 이루어질 수 있다.

다음, 상기 가중 튜닝가능 바랙터 회로(400)에 대해 설명하면, 가중 튜닝가능 바랙터 회로(400)는, 상기 인덕터 회로부(200)에 병렬로 연결되고, 서로 다르게 복수의 튜닝 구역(MTR,TR1~TRn)별로 구분되고, 상기 복수의 튜닝 구역(MTR,TR1~TRn)별로 튜닝전압(VT)에 따라 가변되는 커패시턴스를 제공할 수 있다.

도 2 및 도 3을 참조하면, 본 발명에 따른 가중 튜닝가능 바랙터 회로(400)는, 메인 튜닝 구역 바랙터 유니트(410)와, 복수의 제1 내지 제n 튜닝 구역 바랙터 유니트(400-1~400-n)를 포함할 수 있다.

이때, 상기 메인 튜닝 구역 바랙터 유니트(410)는, 도 3에 도시된 메인 튜닝 구역(MTR)내에서, 상기 튜닝전압(VT)에 따라 가변되는 커패시턴스를 제공한다.

또한, 상기 복수의 제1 내지 제n 튜닝 구역 바랙터 유니트(400-1~400-n) 각각은, 기 설정된 제1 내지 제n 튜닝 구역(MTR) 각각내에서, 상기 튜닝전압(VT) 및 스위칭 신호에 따라 가변되는 커패시턴스를 제공한다.

이와 같이 튜닝 구역을 나누는 이유는 튜닝 구역내에서는 튜닝전압의 변화에 대해 용량이 가변되는 민감도가 낮기 때문에, 전체 튜닝 영역에서 튜닝전압에 따라 용량을 가변시키는 것에 비해, 상대적으로 보다 균일한 튜닝을 수행할 수 있는 장점이 있다.

도 1 내지 도 3을 참조하면, 상기 메인 튜닝 구역 바랙터 유니트(410)의 메인 가변용량 회로부(411)는 한쌍의 제1 및 제2 바랙터 커패시터(VDa,VDb)를 포함한다.

상기 한쌍의 제1 및 제2 바랙터 커패시터(VDa,VDb)의 공통 캐소드에는 바이어스 전압(Vb)이 공급되고, 상기 제1 및 제2 바랙터 커패시터(VDa,VDb) 각각의 애노드에는 튜닝전압(VT)이 공급되므로, 상기 튜닝전압(VT)과 바이어스 전압(Vb)의 전압차에 따라 상기 제1 및 제2 바랙터 커패시터(VDa,VDb)의 커패시턴스값이 결정된다.

이때, 상기 튜닝전압(VT)을 가변하게 되면, 상기 메인 튜닝 구역 바랙터 유니트(410)는 도 3에 도시된 메인 튜닝 구역(MTR)에서 가변되는 커패시턴스를 제공할 수 있다.

또한, 도 1 내지 도 3을 참조하면, 상기 제1 튜닝 구역 바랙터 유니트(400-1)는 제1 가변용량 회로부(VD1)와 제1 스위치 회로(SC1)를 포함한다.

상기 제1 가변용량 회로부(VD1)는 한쌍의 제1 및 제2 바랙터 커패시터(VD1a,VD1b)를 포함하고, 상기 제1 및 제2 바랙터 커패시터(VD1a,VD1b)의 공통 캐소드에는 제1 바이어스 전압(Vb1)이 공급되고, 상기 제1 및 제2 바랙터 커패시터(VD1a,VD1b)의 애노드에는 상기 튜닝전압(VT)과 기 설정된 고정 전압단(Vdd/2)중 하나의 전압이 상기 제1 스위치 회로(SC1)에 의해 선택되어 공급된다.

이에 따라, 상기 선택된 전압과 제1 바이어스 전압(Vb1)의 전압차에 따라 상기 제1 및 제2 바랙터 커패시터(VD1a,VD1b)의 커패시턴스값이 결정된다.

이때, 상기 튜닝전압(VT)을 가변하게 되면, 상기 제1 튜닝 구역 바랙터 유니트(VD1)는 도 3에 도시된 제1 튜닝 구역(TR1)에서 가변되는 커패시턴스를 제공할 수 있다.

이어서, 도 2 및 도 3에 도시된 상세한 회로를 참조하여, 상기 제1 스위치 회로(SC1)의 구체적인 동작을 설명하면, 제1 스위칭 신호(SW1)가 하이레벨이면, 제1 반전 스위칭 신호(SW1b)는 로우레벨이므로, 상기 제1 스위칭 신호(SW1)에 의해서 제2 PMOS 트랜지스터(PM1b)는 턴오프되고, 상기 제1 반전 스위칭 신호(SW1b)에 의해서 제1 PMOS 트랜지스터(PM1a)는 턴온되고, 제1 NMOS 트랜지스터(NM1)는 턴오프되어, 결국 상기 제1 PMOS 트랜지스터(PM1a)를 통해 고정 전압(Vdd/2)이 상기 제1 및 제2 바랙터 커패시터(VD1a,VD1b)의 애노드에 공급된다.

이와 반대로, 상기 제1 스위칭 신호(SW1)가 로우레벨이면, 제1 반전 스위칭 신호(SW1b)는 하이레벨이므로, 상기 제1 스위칭 신호(SW1)에 의해서 제2 PMOS 트랜지스터(PM1b)는 턴온되고, 상기 제1 반전 스위칭 신호(SW1b)에 의해서 제1 PMOS 트랜지스터(PM1a)는 턴오프되고, 제1 NMOS 트랜지스터(NM1)는 턴온되어, 결국 상기 제2 PMOS 트랜지스터(PM1b) 및 제1 NMOS 트랜지스터(NM1)를 통해 튜닝전압(VT)이 상기 제1 및 제2 바랙터 커패시터(VD1a,VD1b)의 애노드에 공급된다.

그리고, 도 1 내지 도 3을 참조하면, 상기 제n 튜닝 구역 바랙터 유니트(400-n)는 제n 가변용량 회로부(VDn)와 제n 스위치 회로(SCn)를 포함한다.

상기 제n 가변용량 회로부(VDn)는 한쌍의 제1 및 제2 바랙터 커패시터(VDna,VDnb)를 포함하고, 상기 제1 및 제2 바랙터 커패시터(VDna,VDnb)의 공통 캐소드에는 제n 바이어스 전압(Vbn)이 공급되고, 상기 제1 및 제2 바랙터 커패시터(VDna,VDnb)의 애노드에는 상기 튜닝전압(VT)과 기 설정된 고정 전압단(Vdd/2)중 하나의 전압이 상기 제n 스위치 회로(SCn)에 의해 선택되어 공급된다.

이에 따라, 상기 선택된 전압과 제n 바이어스 전압(Vbn)의 전압차에 따라 상기 제1 및 제2 바랙터 커패시터(VDna,VDnb)의 커패시턴스값이 결정된다.

이때, 상기 튜닝전압(VT)을 가변하게 되면, 상기 제n 튜닝 구역 바랙터 유니트(VDn)는 도 3에 도시된 제n 튜닝 구역(TRn)에서 가변되는 커패시턴스를 제공할 수 있다.

이어서, 도 2 및 도 3에 도시된 상세한 회로를 참조하여, 상기 제n 스위치 회로(SCn)의 구체적인 동작을 설명하면, 제1 스위칭 신호(SW1)가 하이레벨이면, 제1 반전 스위칭 신호(SW1b)는 로우레벨이므로, 상기 제1 스위칭 신호(SW1)에 의해서 제2 PMOS 트랜지스터(PMnb)는 턴오프되고, 상기 제1 반전 스위칭 신호(SW1b)에 의해서 제1 PMOS 트랜지스터(PMna)는 턴온되고, 제1 NMOS 트랜지스터(NMn)는 턴오프되어, 결국 상기 제1 PMOS 트랜지스터(PMna)를 통해 고정 전압(Vdd/2)이 상기 제1 및 제2 바랙터 커패시터(VDna,VDnb)의 애노드에 공급된다.

이와 반대로, 상기 제1 스위칭 신호(SW1)가 로우레벨이면, 제1 반전 스위칭 신호(SW1b)는 하이레벨이므로, 상기 제1 스위칭 신호(SW1)에 의해서 제2 PMOS 트랜지스터(PMnb)는 턴온되고, 상기 제1 반전 스위칭 신호(SW1b)에 의해서 제1 PMOS 트랜지스터(PMna)는 턴오프되고, 제1 NMOS 트랜지스터(NMn)는 턴온되어, 결국 상기 제2 PMOS 트랜지스터(PMnb) 및 제1 NMOS 트랜지스터(NMn)를 통해 튜닝전압(VT)이 상기 제1 및 제2 바랙터 커패시터(VDna,VDnb)의 애노드에 공급된다.

한편, 상기 바이어스 전압(Vb), 상기 제1 내지 n 바이어스 전압(Vb1~Vbn) 각각은, 서로 다른 전압으로 설정될 수 있다.

상기 바이어스 전압(Vb)은, 상기 제1 내지 n 바이어스 전압(Vb1~Vbn)보다 작은 전압으로 설정되고, 상기 제1 내지 n 바이어스 전압(Vb1~Vbn)은, 상기 제1 바이어스 전압(Vb1)에서 상기 제n 바이어스 전압(Vbn)으로 기 설정된 전압 스텝으로 점차 높은 전압으로 설정될 수 있다.

여기서, 실제 구현시에, 메인 튜닝 구역 바랙터 유니트(410)와, 상기 제1 및 2 튜닝 구역 바랙터 유니트(400-1,400-2)로 이루어지는 경우, 상기 바이어스 전압(Vb)과, 제1 및 제2 바이어스 전압(Vb1,Vb2) 각각을 0V, 0.9V 및 1.8V로 설정할 수 있다.

전술한 바와 달리, 상기 바이어스 전압(Vb)은, 상기 제1 내지 n 바이어스 전압(Vb1~Vbn)보다 높은 전압으로 설정되고, 상기 제1 내지 n 바이어스 전압(Vb1~Vbn)은, 상기 제1 바이어스 전압(Vb1)에서 상기 제n 바이어스 전압(Vbn)으로 기 설정된 전압 스텝으로 점차 낮은 전압으로 설정될 수 있다.

도 4 및 도 5를 참조하면, 같은 주파수 구간에서 바랙터 커패시터의 공통노드 전압을 조절한 도 5의 Kvco 변화율이 바랙터 커패시터를 동작시키지 않은 경우와 비교하였을 때 1/5수준 이상 줄어들며 설계된 구조에서는 그 값이 20MHz/V 이상 낮아지는 것을 확인 할 수 있다.

전술한 바와 같은 본 발명에서, 광대역시스템에 적합한 차동 전압 제어 발진기에 가중 튜닝가능 바랙터 회로(Weighted Tunable Varactor circuit)를 적용하여 종래의 발진기 대비 1/2 수준으로 Kvco를 줄일 수 있으며, 2진 형태의 커패시터 뱅크부의 각 구간 사이를 최적의 주파수 범위로 선택할 수 있게 된다.

특히 제1 및 제2 바랙터 커패시터의 공통노드 전압을 제어하는 목적은 정상 동작 조건에서 기생 성분에 의한 주파수 튜닝 민감도(Kvco)가 최적화되지 못하는 첫번째 요인과 공정, 온도, 전원전압의 변화에서 주파수 튜닝 민감도(Kvco)값이 각 5% 이상 변화하는 두번째 요인까지 보상하여 커패시터 뱅크부의 각 구간 사이에서 주파수 튜닝 민감도(Kvco)의 변화율은 2/3 수준으로 더 낮추며 최적화가 가능하게 된다.

100 : 발진 회로부 200 : 인덕터 회로부
300 : 커패시터 뱅크부 400 : 가중 튜닝가능 바랙터 회로
500 : 전류원 410 : 메인 튜닝 구역 바랙터 유니트
411 : 메인 가변용량 회로부
400-1~400-n : 제1 내지 제n 튜닝 구역 바랙터 유니트
OUT1,OUT2 : 제1 및 제2 출력단 VD1~VDn : 제1 ~ 제n 가변용량 회로부
SW1~SWn : 제1 ~ 제n 스위치 회로 Vb : 바이어스 전압
Vb1~Vbn : 제1 내지 n 바이어스 전압 VD1a~VDna : 제1 바랙터 커패시터
VD1b~VDnb : 제2 바랙터 커패시터 PM1a~PMna : 제1 PMOS 트랜지스터
PM1b~PMnb : 제2 PMOS 트랜지스터 NM1~NMn : 제1 NMOS 트랜지스터

Claims

전압 제어 발진기에 적용될 수 있는 가중 튜닝가능 바랙터 회로에 있어서,
기 설정된 메인 튜닝 구역내에서, 상기 튜닝전압에 따라 가변되는 커패시턴스를 제공하는 메인 튜닝 구역 바랙터 유니트; 및
상기 메인 튜닝 구역 바랙터 유니트에 병렬로 연결되고, 기 설정된 제1 내지 제n 튜닝 구역 각각내에서, 상기 튜닝전압 및 스위칭 신호에 따라 가변되는 커패시턴스를 제공하는 제1 내지 제n 튜닝 구역 바랙터 유니트
를 포함하는 가중 튜닝가능 바랙터 회로.
제1항에 있어서, 상기 메인 튜닝 구역 바랙터 유니트는,
상기 인덕터 회로부에 병렬로 연결되고, 서로 직렬로 캐소드끼리 연결되며, 상기 공통 캐소드에는 기 설정된 바이어스 전압단이 연결된 한쌍의 제1 및 제2 바랙터 커패시터를 갖는 메인 가변용량 회로부를 포함하고,
상기 메인 가변용량 회로부의 제1 및 제2 바랙터 커패시터의 애노드에는 튜닝전압단이 연결되어 이루어진 것
을 특징으로 하는 가중 튜닝가능 바랙터 회로.
제2항에 있어서, 상기 제1 튜닝 구역 바랙터 유니트는,
상기 인덕터 회로부에 병렬로 연결되고, 서로 직렬로 캐소드끼리 연결되며, 상기 공통 캐소드에는 기 설정된 제1 바이어스 전압단이 연결된 한쌍의 제1 및 제2 바랙터 커패시터를 갖는 제1 가변용량 회로부; 및
상기 제1 가변용량 회로부의 제1 및 제2 바랙터 커패시터의 애노드에는 상기 튜닝전압단과 기 설정된 고정 전압단중 하나를 제1 및 제2 스위칭 신호에 따라 선택하여 연결하는 제1 스위치 회로
를 포함하는 것을 특징으로 하는 가중 튜닝가능 바랙터 회로.
제3항에 있어서, 상기 제n 튜닝 구역 바랙터 유니트는,
상기 인덕터 회로부에 병렬로 연결되고, 서로 직렬로 캐소드끼리 연결되며, 상기 공통 캐소드에는 기 설정된 제n 바이어스 전압단이 연결된 한쌍의 제1 및 제2 바랙터 커패시터를 갖는 제n 가변용량 회로부; 및
상기 제n 가변용량 회로부의 제1 및 제2 바랙터 커패시터의 애노드에는 상기 튜닝전압단과 기 설정된 고정 전압단중 하나를 제1 및 제2 스위칭 신호에 따라 선택하여 연결하는 제n 스위치 회로
를 포함하는 것을 특징으로 하는 가중 튜닝가능 바랙터 회로.
제4항에 있어서, 상기 바이어스 전압, 상기 제1 내지 n 바이어스 전압 각각은,
서로 다른 전압으로 설정된 것을 특징으로 하는 가중 튜닝가능 바랙터 회로.
제5항에 있어서, 상기 바이어스 전압은,
상기 제1 내지 n 바이어스 전압보다 작은 전압으로 설정되고,
상기 제1 내지 n 바이어스 전압은,
상기 제1 바이어스 전압에서 상기 제n 바이어스 전압으로 기 설정된 전압 스텝으로 점차 높은 전압으로 설정되는 것을 특징으로 하는 가중 튜닝가능 바랙터 회로.
제5항에 있어서, 상기 바이어스 전압은,
상기 제1 내지 n 바이어스 전압보다 높은 전압으로 설정되고,
상기 제1 내지 n 바이어스 전압은,
상기 제1 바이어스 전압에서 상기 제n 바이어스 전압으로 기 설정된 전압 스텝으로 점차 낮은 전압으로 설정되는 것을 특징으로 하는 가중 튜닝가능 바랙터 회로.
제5항에 있어서, 상기 제1 스위치 회로는,
상기 고정 전압단에 연결된 소오스, 상기 제1 스위칭 신호의 반전 신호인 제1 반전 스위칭 신호단에 연결된 게이트, 그리고 저항을 통해 상기 제1 가변용량 회로부의 제1 바랙터 커패시터의 애노드에 연결됨과 동시에 저항을 통해 상기 제1 가변용량 회로부의 제2 바랙터 커패시터의 애노드에 연결된 드레인을 갖는 제1 PMOS 트랜지스터;
상기 튜닝 전압단에 연결된 소오스, 상기 제1 스위칭 신호단에 연결된 게이트, 그리고 저항을 통해 상기 제1 가변용량 회로부의 제1 바랙터 커패시터의 애노드에 연결됨과 동시에 저항을 통해 상기 제1 가변용량 회로부의 제2 바랙터 커패시터의 애노드에 연결된 드레인을 갖는 제2 PMOS 트랜지스터; 및
상기 튜닝 전압단에 연결된 드레인, 상기 제1 반전 스위칭 신호단에 연결된 게이트, 그리고 저항을 통해 상기 제1 가변용량 회로부의 제1 바랙터 커패시터의 애노드에 연결됨과 동시에 저항을 통해 상기 제1 가변용량 회로부의 제2 바랙터 커패시터의 애노드에 연결된 소오스를 갖는 제1 NMOS 트랜지스터
를 포함하는 것을 특징으로 하는 가중 튜닝가능 바랙터 회로.
제5항에 있어서, 상기 제n 스위치 회로는,
상기 고정 전압단에 연결된 소오스, 상기 제1 스위칭 신호의 반전 신호인 제1 반전 스위칭 신호단에 연결된 게이트, 그리고 저항을 통해 상기 제n 가변용량 회로부의 제1 바랙터 커패시터의 애노드에 연결됨과 동시에 저항을 통해 상기 제n 가변용량 회로부의 제2 바랙터 커패시터의 애노드에 연결된 드레인을 갖는 제1 PMOS 트랜지스터;
상기 튜닝 전압단에 연결된 소오스, 상기 제1 스위칭 신호단에 연결된 게이트, 그리고 저항을 통해 상기 제n 가변용량 회로부의 제1 바랙터 커패시터의 애노드에 연결됨과 동시에 저항을 통해 상기 제n 가변용량 회로부의 제2 바랙터 커패시터의 애노드에 연결된 드레인을 갖는 제2 PMOS 트랜지스터; 및
상기 튜닝 전압단에 연결된 드레인, 상기 제1 반전 스위칭 신호단에 연결된 게이트, 그리고 저항을 통해 상기 제n 가변용량 회로부의 제1 바랙터 커패시터의 애노드에 연결됨과 동시에 저항을 통해 상기 제n 가변용량 회로부의 제2 바랙터 커패시터의 애노드에 연결된 소오스를 갖는 제1 NMOS 트랜지스터
를 포함하는 것을 특징으로 하는 가중 튜닝가능 바랙터 회로.
제1 및 제2 출력단 사이에서, 게이트-드레인 교차 결합된 차동 구조의 MOS 트랜지스터에 의해, 부성저항을 제공하는 발진 회로부;
상기 제1 및 제2 출력단 사이에 형성되어 인덕턴스를 제공하는 인덕터 회로부;
상기 인덕터 회로부에 병렬로 연결된 복수의 커패시터 유니트를 포함하고, 상기 복수의 커패시터 유니트의 선택에 따라 가변되는 커패시턴스를 제공하는 커패시터 뱅크부;
상기 인덕터 회로부에 병렬로 연결되고, 서로 다르게 복수의 튜닝 구역별로 구분되고, 상기 복수의 튜닝 구역별로 튜닝전압에 따라 가변되는 커패시턴스를 제공하는 가중 튜닝가능 바랙터 회로; 및
상기 제1 및 제2 출력단 사이에 형성된 회로부에 일정한 전류를 공급하는 전류원
를 포함하는 차동 전압 제어 발진기.
제10항에 있어서, 상기 가중 튜닝가능 바랙터 회로는,
상기 인덕터 회로부에 병렬로 연결되고, 기 설정된 메인 튜닝 구역내에서, 상기 튜닝전압에 따라 가변되는 커패시턴스를 제공하는 메인 튜닝 구역 바랙터 유니트; 및
상기 메인 튜닝 구역 바랙터 유니트에 병렬로 연결되고, 기 설정된 제1 내지 제n 튜닝 구역 각각내에서, 상기 튜닝전압 및 스위칭 신호에 따라 가변되는 커패시턴스를 제공하는 제1 내지 제n 튜닝 구역 바랙터 유니트
를 포함하는 것을 특징으로 하는 차동 전압 제어 발진기.
제10항에 있어서, 상기 메인 튜닝 구역 바랙터 유니트는,
상기 인덕터 회로부에 병렬로 연결되고, 서로 직렬로 캐소드끼리 연결되며, 상기 공통 캐소드에는 기 설정된 바이어스 전압단이 연결된 한쌍의 제1 및 제2 바랙터 커패시터를 갖는 메인 가변용량 회로부를 포함하고,
상기 메인 가변용량 회로부의 제1 및 제2 바랙터 커패시터의 애노드에는 튜닝전압단이 연결되어 이루어진 것
을 특징으로 하는 차동 전압 제어 발진기.
제12항에 있어서, 상기 제1 튜닝 구역 바랙터 유니트는,
상기 인덕터 회로부에 병렬로 연결되고, 서로 직렬로 캐소드끼리 연결되며, 상기 공통 캐소드에는 기 설정된 제1 바이어스 전압단이 연결된 한쌍의 제1 및 제2 바랙터 커패시터를 갖는 제1 가변용량 회로부; 및
상기 제1 가변용량 회로부의 제1 및 제2 바랙터 커패시터의 애노드에는 상기 튜닝전압단과 기 설정된 고정 전압단중 하나를 제1 및 제2 스위칭 신호에 따라 선택하여 연결하는 제1 스위치 회로
를 포함하는 것을 특징으로 하는 차동 전압 제어 발진기.
제13항에 있어서, 상기 제n 튜닝 구역 바랙터 유니트는,
상기 인덕터 회로부에 병렬로 연결되고, 서로 직렬로 캐소드끼리 연결되며, 상기 공통 캐소드에는 기 설정된 제n 바이어스 전압단이 연결된 한쌍의 제1 및 제2 바랙터 커패시터를 갖는 제n 가변용량 회로부; 및
상기 제n 가변용량 회로부의 제1 및 제2 바랙터 커패시터의 애노드에는 상기 튜닝전압단과 기 설정된 고정 전압단중 하나를 제1 및 제2 스위칭 신호에 따라 선택하여 연결하는 제n 스위치 회로
를 포함하는 것을 특징으로 하는 차동 전압 제어 발진기.
제14항에 있어서, 상기 바이어스 전압, 상기 제1 내지 n 바이어스 전압 각각은,
서로 다른 전압으로 설정된 것을 특징으로 하는 차동 전압 제어 발진기.
제15항에 있어서, 상기 바이어스 전압은,
상기 제1 내지 n 바이어스 전압보다 작은 전압으로 설정되고,
상기 제1 내지 n 바이어스 전압은,
상기 제1 바이어스 전압에서 상기 제n 바이어스 전압으로 기 설정된 전압 스텝으로 점차 높은 전압으로 설정되는 것을 특징으로 하는 차동 전압 제어 발진기.
제15항에 있어서, 상기 바이어스 전압은,
상기 제1 내지 n 바이어스 전압보다 높은 전압으로 설정되고,
상기 제1 내지 n 바이어스 전압은,
상기 제1 바이어스 전압에서 상기 제n 바이어스 전압으로 기 설정된 전압 스텝으로 점차 낮은 전압으로 설정되는 것을 특징으로 하는 차동 전압 제어 발진기.
제15항에 있어서, 상기 제1 스위치 회로는,
상기 고정 전압단에 연결된 소오스, 상기 제1 스위칭 신호의 반전 신호인 제1 반전 스위칭 신호단에 연결된 게이트, 그리고 저항을 통해 상기 제1 가변용량 회로부의 제1 바랙터 커패시터의 애노드에 연결됨과 동시에 저항을 통해 상기 제1 가변용량 회로부의 제2 바랙터 커패시터의 애노드에 연결된 드레인을 갖는 제1 PMOS 트랜지스터;
상기 튜닝 전압단에 연결된 소오스, 상기 제1 스위칭 신호단에 연결된 게이트, 그리고 저항을 통해 상기 제1 가변용량 회로부의 제1 바랙터 커패시터의 애노드에 연결됨과 동시에 저항을 통해 상기 제1 가변용량 회로부의 제2 바랙터 커패시터의 애노드에 연결된 드레인을 갖는 제2 PMOS 트랜지스터; 및
상기 튜닝 전압단에 연결된 드레인, 상기 제1 반전 스위칭 신호단에 연결된 게이트, 그리고 저항을 통해 상기 제1 가변용량 회로부의 제1 바랙터 커패시터의 애노드에 연결됨과 동시에 저항을 통해 상기 제1 가변용량 회로부의 제2 바랙터 커패시터의 애노드에 연결된 소오스를 갖는 제1 NMOS 트랜지스터
를 포함하는 것을 특징으로 하는 차동 전압 제어 발진기.
제15항에 있어서, 상기 제n 스위치 회로는,
상기 고정 전압단에 연결된 소오스, 상기 제1 스위칭 신호의 반전 신호인 제1 반전 스위칭 신호단에 연결된 게이트, 그리고 저항을 통해 상기 제n 가변용량 회로부의 제1 바랙터 커패시터의 애노드에 연결됨과 동시에 저항을 통해 상기 제n 가변용량 회로부의 제2 바랙터 커패시터의 애노드에 연결된 드레인을 갖는 제1 PMOS 트랜지스터;
상기 튜닝 전압단에 연결된 소오스, 상기 제1 스위칭 신호단에 연결된 게이트, 그리고 저항을 통해 상기 제n 가변용량 회로부의 제1 바랙터 커패시터의 애노드에 연결됨과 동시에 저항을 통해 상기 제n 가변용량 회로부의 제2 바랙터 커패시터의 애노드에 연결된 드레인을 갖는 제2 PMOS 트랜지스터; 및
상기 튜닝 전압단에 연결된 드레인, 상기 제1 반전 스위칭 신호단에 연결된 게이트, 그리고 저항을 통해 상기 제n 가변용량 회로부의 제1 바랙터 커패시터의 애노드에 연결됨과 동시에 저항을 통해 상기 제n 가변용량 회로부의 제2 바랙터 커패시터의 애노드에 연결된 소오스를 갖는 제1 NMOS 트랜지스터
를 포함하는 것을 특징으로 하는 차동 전압 제어 발진기.