KR20110089003A - Semiconductor memory device - Google Patents

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KR20110089003A KR1020100008784A KR20100008784A KR20110089003A KR 20110089003 A KR20110089003 A KR 20110089003A KR 1020100008784 A KR1020100008784 A KR 1020100008784A KR 20100008784 A KR20100008784 A KR 20100008784A KR 20110089003 A KR20110089003 A KR 20110089003A
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Abstract

PURPOSE: A semiconductor device is provided to settle pin capacitance component to spec. CONSTITUTION: An input circuit part(20) transfers a signal inputted through a pad(10) to a core circuit. A first wiring is connected between the input circuit part and the pad. An option capacitor part(40) comprises an option capacitor which is selectively connected for adjustment of the capacitance applied in the pad. An option pad provides set voltage to one side of the option capacitor.

Description

반도체 장치{SEMICONDUCTOR MEMORY DEVICE}Semiconductor device {SEMICONDUCTOR MEMORY DEVICE}

본 발명은 반도체 장치에 관한 것으로, 보다 자세하게는 반도체 장치의 핀 캐패시턴스를 효과적으로 만족시킬 수 있는 반도체 장치에 관한 것이다.
TECHNICAL FIELD The present invention relates to a semiconductor device, and more particularly, to a semiconductor device capable of effectively satisfying the pin capacitance of a semiconductor device.

반도체 장치는 크게 코어 회로와 입출력회로로 구분될 수 있다. 코어회로는 내부에 예정된 동작을 수행하기 위한 것이다. 입출력회로는 외부에서 제공되는 신호를 코어회로에 핀을 통해 출력하고, 코어회로에서 출력되는 신호를 입력받아 코어회로에 제공한다. 외부에서 제공되는 신호의 크기는 상대적으로 매우 크고, 코어회로에서 제공되는 신호는 상대적으로 매우 작다. 따라서 입출력회로는 외부의 신호가 코어회로에 잘 전달될 수 있도록 신호의 크기를 조절해야하고, 코어회로에서 제공되는 신호를 증폭시켜서 외부로 전달해야 한다. 이를 위해서 입출력회로의 핀 캐패시턴스의 크기는 신호가 입출력되는 데 적절하게 조절되어야 한다.The semiconductor device can be largely divided into a core circuit and an input / output circuit. The core circuit is for performing a predetermined operation therein. The input / output circuit outputs an externally provided signal through the pin to the core circuit, and receives the signal output from the core circuit and provides the signal to the core circuit. The magnitude of the signal provided from the outside is relatively large, and the signal provided from the core circuit is relatively small. Therefore, the input / output circuit should adjust the magnitude of the signal so that the external signal can be transmitted to the core circuit well, and amplify the signal provided from the core circuit and transmit it to the outside. For this purpose, the magnitude of the pin capacitance of the input / output circuit must be appropriately adjusted to input and output the signal.

종래의 모바일 제품용으로 개발되는 반도체 장치는 하나의 칩으로 4가지 종류의 패키지 타입으로 개발된다. 즉, 일반적인 메모리 제품과 같이 하나의 제품을 핀 캐패시턴스 스펙만 다양하게 개발하는 것이다. 이때 핀 캐패시턴스는 실리콘 칩에 의해 생기는 부분과 패키지 공정에 의해 생기는 부분으로 구성된다. 기술이 발달함으로서 실리콘 칩의 회로집적도가 증가되면서, 실리콘 칩에 이해 생기는 부분이 점점 감소하고 있다. 그러나, 입출력회로의 핀 캐패시턴스의 스펙은 이전과 동일하고, 패키지 공정에 의해 생기는 캐패시턴스 성분도 크게 변동이 없기 때문에, 점점 더 핀 캐패시터스의 스펙을 맞추는데 어려워지고 있다.A semiconductor device developed for a conventional mobile product is developed in four kinds of package types with one chip. In other words, like a general memory product, a single product has various pin capacitance specifications. In this case, the pin capacitance is composed of a portion generated by the silicon chip and a portion generated by the package process. As technology advances, the circuit density of silicon chips increases, and the parts of the silicon chips become less and less common. However, the specification of the pin capacitance of the input / output circuit is the same as before, and the capacitance component produced by the packaging process is also not greatly changed, making it increasingly difficult to meet the specification of the pin capacitance.

특히, DDR 제품에서는 스펙을 맞추는데 상대적으로 용이하나, 칩 사이즈가 더 작고, 핀 캐패시턴스의 스펙이 더 큰 SDR 제품에서는 패키지 공정에 의해 생기는 캐패시터스의 성분만으로는 핀 캐패시턴스의 스펙을 맞추기가 어렵다. 결론적으로 실리콘 칩에 의해 생기는 핀 캐패시턴스 성분을 변경하겨 스펙에서 요구하는 핀캐패시턴스 값을 맞추기가 너무 어려운 것이다.
In particular, in DDR products, it is relatively easy to meet the specifications, but in SDR products where the chip size is smaller and the pin capacitance is larger, it is difficult to meet the pin capacitance specification only by the component of the capacitance generated by the packaging process. In conclusion, it is too difficult to change the pin capacitance component caused by silicon chips to match the pin capacitance value required by the specification.

본 발명은 핀캐패시턴스 성분을 효과적으로 스펙에 용이하게 맞출 수 있는 반도체 장치를 제공한다.
The present invention provides a semiconductor device capable of easily matching pin capacitance components to specifications.

본 발명은 패드; 상기 패드를 통해 입력되는 신호를 코어회로에 전달하기 위한 입력회로부; 상기 패드와 상기 입력회로의 사이에 연결되는 제1 배선에 연결되며, 패드에 인가되는 캐패시턴스의 조절을 위해 선택적으로 연결되는 옵션 캐패시터를 구비한 옵션 캐패시터부; 및 예정된 전압을 상기 옵션 캐패시터의 일측에 제공하기 위한 상기 옵션 패드를 포함하는 반도체 장치를 제공한다.The present invention pad; An input circuit unit for transmitting a signal input through the pad to a core circuit; An optional capacitor unit connected to a first wiring connected between the pad and the input circuit and having an optional capacitor selectively connected to adjust a capacitance applied to the pad; And the option pad for providing a predetermined voltage to one side of the option capacitor.

또한, 상기 패드와 상기 입력회로부의 사이에 배치되어 정전기 전류를 방전하기 위한 CDM 회로부를 더 포함하는 것을 특징으로 한다.The apparatus may further include a CDM circuit unit disposed between the pad and the input circuit unit to discharge an electrostatic current.

또한, 상기 CDM 회로부는 상기 패드와 상기 입력회로의 사이에 연결되는 배선과 전원전압 공급단에 일측과 타측이 각각 연결되며, 벌크 및 게이트가 접지전압 공급단에 연결된 제1 모스트랜지스터; 및 상기 패드와 상기 입력회로의 사이에 연결되는 배선과 접지전압 공급단에 일측과 타측이 각각 연결되며, 벌크 및 게이트가 접지전압 공급단에 연결된 제2 모스트랜지스터를 포함하는 것을 특징으로 한다.The CDM circuit unit may further include: a first MOS transistor having one side and the other side connected to a wire and a power voltage supply terminal connected between the pad and the input circuit, respectively, and a bulk and a gate connected to a ground voltage supply terminal; And a second MOS transistor having one side and the other side connected to the wiring and the ground voltage supply terminal connected between the pad and the input circuit, respectively, and the bulk and gate connected to the ground voltage supply terminal.

또한, 상기 옵션 캐패시터부는 제1 반도체 타입의 제1 웰; 상기 제1 웰의 안에 배치된 제2 반도체 타입의 제1 및 제2 정션; 상기 제1 배선에 연결되며, 상기 제1 및 제2 정션의 사이 영역상에 배치된 게이트 패턴; 및 상기 제1 및 제2 정션과 상기 옵션패드를 연결하기 위한 제2 배선을 더 포함하는 것을 특징으로 한다.The option capacitor unit may further include: a first well of a first semiconductor type; First and second junctions of a second semiconductor type disposed in the first well; A gate pattern connected to the first wiring and disposed on an area between the first and second junctions; And a second wire for connecting the first and second junctions to the option pad.

또한, 상기 옵션 캐패시터부는 상기 제1 및 제2 정션의 이웃하여 배치된 상기 제1 반도체 타입의 제3 및 제4 정션를 더 포함하며, 상기 제3 및 제4 정션은 상기 제2 배선에 의해 사이 옵션패드에 연결되는 것을 특징으로 한다.The option capacitor unit may further include third and fourth junctions of the first semiconductor type disposed adjacent to the first and second junctions, and the third and fourth junctions may be interposed by the second wiring. It is characterized in that connected to the pad.

또한, 상기 제2 반도체 타입의 상기 제2 웰을 더 포함하고, 상기 제1 웰은 상기 제2 웰의 안쪽 영역에 배치된 것을 특징으로 한다.
The method may further include the second well of the second semiconductor type, wherein the first well is disposed in an inner region of the second well.

본 발명에 의해 제공되는 반도체 장히는 핀캐패시턴스 성분을 효과적으로 스펙에 용이하게 맞출 수 있다.
The semiconductor device provided by the present invention can effectively match the pin capacitance component to the specification.

도1은 반도체 메모리 장치의 캐패시턴스 스펙을 나타내는 그래프.
도2는 본 발명의 바람직한 실시예에 따른 반도체 장치의 회로도.
도3은 본 발명에 의한 본딩 옵션을 사용하지 않았을때를 나타내는 공정단면도.
도4는 본 발명에 의한 본딩 옵션을 사용했을 때를 나타내는 공정단면도.
도5는 웰 면적 당　정션 캐패시턴스의 시뮬레이션 결과를 나타내는 그래프.
* 도면의 주요부분에 대한 부호의 설명 *
T1,T2; 모스 트랜지스터 10: 패드
20: 입력버퍼1 is a graph showing capacitance specifications of a semiconductor memory device.
2 is a circuit diagram of a semiconductor device according to a preferred embodiment of the present invention.
Figure 3 is a process cross-sectional view showing when the bonding option according to the present invention is not used.
Fig. 4 is a process cross section showing when the bonding option according to the present invention is used.
5 is a graph showing simulation results of junction capacitance per well area.
Explanation of symbols on the main parts of the drawings
T1, T2; MOS transistor 10: pad
20: Input buffer

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, in order to facilitate a person skilled in the art to easily carry out the technical idea of the present invention. do.

본 발명에서는 패키지 타입별 실리콘 칩의 캐패시턴스 값을 수정하지 않고 각각 패키지별로 다르게 가져가기 위해서, 옵션 캐패시터부를 구성하여 패키지의 파워 또는 접지전압 전달 핀에 연결하여, 옵션 캐패시터부를 선택적으로 사용하도록 함으로서, 패키지 타입별 실리콘 칩의 핀 캐패시턴스 성분을 다르게 조절할 수 있다.In the present invention, in order to take a different value for each package without modifying the capacitance value of the silicon chip for each package type, by configuring an optional capacitor unit and connecting to the power or ground voltage transfer pin of the package, the optional capacitor unit is selectively used, The pin capacitance component of each type of silicon chip can be adjusted differently.

도1은 반도체 메모리 장치의 캐패시턴스 스펙을 나타내는 그래프이다. 특히, 실리콘 칩에 의해 생성되는 핀 캐패시턴스 값을 보여주고 있다.1 is a graph showing capacitance specifications of a semiconductor memory device. In particular, it shows the pin capacitance value produced by the silicon chip.

도1에는 실리콘 칩(silicon ship)의 핀 캐패시턴스 성분과, DDR 제품 핀 캐패시턴스 성분의 최고값(Max)과 최저값(Min Spec)과, SDR 제품의 캐패시턴스 성분의 최고값(Max)과 최저값(Min Spec)이 도시되어 있다.1 shows the maximum capacitance (Max) and minimum (Min Spec) of the pin capacitance component of the silicon chip, the pin capacitance component of the DDR product, and the maximum value (Max) and the minimum value (Min Spec) of the capacitance component of the SDR product. ) Is shown.

도2는 본 발명의 바람직한 실시예에 따른 반도체 장치의 회로도이다.2 is a circuit diagram of a semiconductor device according to a preferred embodiment of the present invention.

도2에 도시된 바와 같이, 본 실시예에 따른 반도체 장치는 저항(R), 패드(10)와, 저항(R), 입력회로부(20), CDM 회로부(30), 옵션 캐패시터부(40)를 포함한다. 저항(R)은 정전기 전류를 감소시키기 위한 것이다. 패드(10)는 외부에서 제공되는 신호를 전달하기 위한 것이다. 입력회로부(20)는 패드(10)을 통해 제공되는 신호를 반도체 장치의 코어회로에 전달하기 위한 것이다. CDM 회로부(30)는 정전기 모델중 CDM(Charged Device Model)이 발생하였을 경우에 정전기 전류를 방전하기 위한 것이다. CDM 회로부(30)는 모스 트랜지스터(T1, T2)를 포함한다. 전술한 CDM 회로부(30)에 구비된 모스 트랜지스터(T1,T2)는 CDM이 발생하였을 경우 정전기 전류를 방전하시키도 하지만, 또한 패드(10)의 핀 캐패시턴스 값도 증가시킨다. As shown in FIG. 2, the semiconductor device according to the present embodiment includes a resistor R, a pad 10, a resistor R, an input circuit unit 20, a CDM circuit unit 30, and an optional capacitor unit 40. It includes. The resistor R is for reducing the electrostatic current. The pad 10 is for transmitting a signal provided from the outside. The input circuit unit 20 is for transmitting a signal provided through the pad 10 to the core circuit of the semiconductor device. The CDM circuit unit 30 is for discharging an electrostatic current when a charged device model (CDM) is generated among the electrostatic models. The CDM circuit unit 30 includes MOS transistors T1 and T2. The MOS transistors T1 and T2 provided in the CDM circuit unit 30 described above discharge the electrostatic current when the CDM occurs, but also increase the pin capacitance value of the pad 10.

옵션 캐패시터부(40)는 핀 캐패시턴스의 값을 높이기 위해 구비된 것으로, 모스 트랜지스터로 구현된 캐패시터(C)를 구비한다. The optional capacitor unit 40 is provided to increase the value of the pin capacitance, and has a capacitor C implemented by a MOS transistor.

옵션 캐패시터부(40)에 구비된 캐패시터(C)는 일측이 입력회로부(20)에 연결되고, 타측은 옵션 패드(50)에 연결된다. 옵션 패드와 캐패시터(C)는 옵션 라인을 통해 연결된다. 옵션 패드가 패키지 타입별로 파워 또는 그라운드 패드로 연결되거나 연결되지 않음으로서 캐패시터(C)가 선택적으로 동작하게 된다.
One side of the capacitor C provided in the option capacitor unit 40 is connected to the input circuit unit 20, and the other side thereof is connected to the option pad 50. The option pads and the capacitor C are connected via option lines. Capacitor C is selectively operated as the option pad is connected or not connected to the power or ground pad for each package type.

도3과 도4에는 본 발명에 의한 옵션 캐패시터부를 제조했을 때의 공정 단면도가 도시되어 있다. 도3은 본 발명에 의한 본딩 옵션을 사용하지 않았을 때를 나타내는 공정단면도이다. 도4는 본 발명에 의한 본딩 옵션을 사용했을 때를 나타내는 공정단면도이다. 도5는 웰 면적 당　정션 캐패시턴스의 시뮬레이션 결과를 나타내는 그래프이다.3 and 4 show cross sectional views of the process of manufacturing the optional capacitor unit according to the present invention. Fig. 3 is a process sectional view showing when the bonding option according to the present invention is not used. 4 is a cross-sectional view showing the process when using the bonding option according to the present invention. 5 is a graph showing simulation results of well junction capacitance per well area.

도3을 참조하여 살펴보면, 본 실시예에 따른 모스 트랜지스터의 캐패시터의 구조는 앤월(N-well)에 형성되고, 그 안에 피웰(P-well)이 구성되고, 그 안에 앤모스 트랜지스터가 형성된다.Referring to Fig. 3, the structure of the capacitor of the MOS transistor according to the present embodiment is formed in an N-well, a P-well is formed therein, and the NMOS transistor is formed therein.

이때 옵션 패드(50)의 연결 유/무에 따라서 모스 트랜지스터의 캐패시턴스 값이 변화하게 된다. 옵션 캐패시터(C)가 연결되지 않으면 도3과 같이 캐패시터(C1)와 캐패시터(C2)가 직렬로 연결된다. 캐패시터(C1)와 캐패시터(C2)는 옵션 캐패시터(C)를 구현하기 위해 제조되는 모스 트랜지스터의 구조상 생기는 캐패시터들이다.At this time, the capacitance value of the MOS transistor changes depending on whether the option pad 50 is connected or not. If the option capacitor C is not connected, the capacitor C1 and the capacitor C2 are connected in series as shown in FIG. 3. Capacitor C1 and capacitor C2 are capacitors that occur in the structure of the MOS transistor manufactured to implement the option capacitor C.

예를 들어 모스 트랜지스터의 게이트 면적을 12um x 6um 으로 사용했을때 캐패시터(C1)는 1pF 을 가지고 캐패시터(C2)는 0.068pF 을 가진다(정션면적에 대한 캐패시터 값은 CAD 시뮬레이션에 의해 계산되어 졌으며 각 면적당 시뮬레이션 결과는 도5에 도시되어 있다. 1.8V로 동작하는 경우에 면적당 캐패시터는 10um^2 : 1.3e-15F, 100um^2 : 1.6e-15 이다, 이때 135um^2 일때의 정션 캐패시턴스 값은 6.83e-14F 이다.). 이때의 직렬 캐패시터의 캐패시턴스 값은 0.063pF 으로 상대적으로 작은 캐패시턴스 값을 가진다. 따라서 옵션 캐패시터부를 사용하지 않을 때는 옵션 캐패시터부의 캐패시터에 대한 핀캐패시턴스 값에 대한 영양은 매우 미미하다.For example, when the gate area of the MOS transistor is 12um x 6um, the capacitor C1 has 1pF and the capacitor C2 has 0.068pF (the capacitor value for the junction area was calculated by CAD simulation and was calculated for each area. The simulation results are shown in Figure 5. The capacitors per area when operating at 1.8V are 10um ^ 2: 1.3e-15F, 100um ^ 2: 1.6e-15, where the junction capacitance value at 135um ^ 2 is 6.83 e-14F). At this time, the capacitance value of the series capacitor is 0.063pF and has a relatively small capacitance value. Therefore, when the option capacitor portion is not used, the nutrition of the pin capacitance value for the capacitor of the option capacitor portion is very small.

만약 옵션 캐패시터부(40)에 본딩이 되어 캐패시터가 적용되면, 도4와 같다.이때는 캐패시터(C1)과 캐패시터(C2)가 병렬로 연결되며 캐패시턴스 값은 Ctot=C1+C2 이고 약 1.068pF 으로 매우 큰 값을 가지게 된다. 따라서 반도체 장치가 도1에 도시된 옵션 캐패시터부를 사용하게 되면, 1개의 실리콘 칩으로 2가지 핀 캐패시턴스 값을 가지는 것이 가능하다.If the capacitor is applied by bonding to the optional capacitor unit 40, as shown in Fig. 4. In this case, the capacitor C1 and the capacitor C2 are connected in parallel, and the capacitance value is Ctot = C1 + C2 and is very about 1.068pF. It will have a large value. Therefore, when the semiconductor device uses the option capacitor shown in Fig. 1, it is possible to have two pin capacitance values with one silicon chip.

모스 트랜지스터로 구현된 캐패시터가 가드링 없이 구성되다면, 피모스 트랜지스터의 경우 앤웰안에 구성되며 앤모스 트랜지스터의 경우 피웰 안에 구성된다. 이때에는 단순히 캐패시터(C1)의 값만 보이게 되므로 본딩 옵션을 사용할때는 1pF 의 캐패시터값이 보이며, 사용하지 않을 때에는 모스 트랜지스터 타입의 게이트 캐패시터 값은 보이지 않게 된다. If a capacitor implemented with a MOS transistor is configured without a guard ring, the PMOS transistor is configured in an well and the NMOS transistor is configured in a pewell. In this case, since only the value of the capacitor C1 is shown, the capacitor value of 1 pF is seen when the bonding option is used, and the gate capacitor value of the MOS transistor type is not visible when the bonding option is not used.

앤모스 트랜지스터 타입의 캐패시터를 본딩 캐패시터로 사용하는 경우에는 그라운드 옵션 라인을 사용하여 그라운드 옵션 패드(Ground option pad)에 옵션 캐패시터를 연결하고 피모스 트랜지스터 타입의 캐패시터인 경우에는 파워 옵션 라인(POWER option line)을 사용하여 파워 옵션 패드(Power option PAD)에 옵션 캐패시터에 연결할 수 있다. When the NMOS transistor type capacitor is used as the bonding capacitor, the option capacitor is connected to the ground option pad using the ground option line, and in the case of the PMOS transistor type capacitor, the power option line ) Can be used to connect an option capacitor to the Power option PAD.

본 발명의한 옵션 캐패시터부를 반도체 장치에 적용하게 되면, 여러종류의 핀 캐패시턴스 스펙을 가지는 제품에 대해서 각각 서로 다른 실리콘 칩을 사용하지 않고, 하나의 실리콘 칩을 사용할 수 있다. 이는 옵션 캐패시터부에 구비된 옵션 캐패시터의 연견을 선택적으로 함으로서, 하나의 실리콘 칩을 이용하여 다양한 핀 캐패시터스 스펙을 만족시킬수 있기 때문이다. 그러므로, 패키지 타입에 따라 실리콘 칩을 다르게 구성하지 않아도 되므로 제조 비용면에서 매우 이득이 되며, 제품별로 패키지 디자인에 있어서도 매우 도움이 된다.When the optional capacitor unit of the present invention is applied to a semiconductor device, one silicon chip can be used for a product having various kinds of pin capacitance specifications without using different silicon chips. This is because by selectively selecting the linkage of the option capacitor provided in the option capacitor unit, it is possible to satisfy a variety of pin capacitor specifications using a single silicon chip. Therefore, the silicon chip does not have to be configured differently according to the package type, which is very advantageous in terms of manufacturing cost, and also helps in package design for each product.

이상에서 대표적인 실시예를 통하여 본 발명에 대하여 상세하게 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 상술한 실시예에 대하여 본 발명의 범주에서 벗어나지 않는 한도 내에서 다양한 변형이 가능함을 이해할 것이다. 그러므로 본 발명의 권리범위는 설명된 실시예에 국한되어 정해져서는 안되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
Although the present invention has been described in detail with reference to exemplary embodiments above, those skilled in the art to which the present invention pertains can make various modifications to the above-described embodiments without departing from the scope of the present invention. Will understand. Therefore, the scope of the present invention should not be limited to the described embodiments, but should be defined by the claims below and equivalents thereof.

T1,T2; 모스 트랜지스터 10: 패드
20: 입력버퍼T1, T2; MOS transistor 10: pad
20: Input buffer

Claims (6)

패드;
상기 패드를 통해 입력되는 신호를 코어회로에 전달하기 위한 입력회로부;
상기 패드와 상기 입력회로의 사이에 연결되는 제1 배선에 연결되며, 패드에 인가되는 캐패시턴스의 조절을 위해 선택적으로 연결되는 옵션 캐패시터를 구비한 옵션 캐패시터부; 및
예정된 전압을 상기 옵션 캐패시터의 일측에 제공하기 위한 상기 옵션 패드
를 포함하는 반도체 장치.
pad;
An input circuit unit for transmitting a signal input through the pad to a core circuit;
An optional capacitor unit connected to a first wiring connected between the pad and the input circuit and having an optional capacitor selectively connected to adjust a capacitance applied to the pad; And
The option pad for providing a predetermined voltage to one side of the option capacitor
.
제 1 항에 있어서,
상기 패드와 상기 입력회로부의 사이에 배치되어 정전기 전류를 방전하기 위한 CDM 회로부를 더 포함하는 것을 특징으로 하는 반도체 장치.
The method of claim 1,
And a CDM circuit portion disposed between the pad and the input circuit portion to discharge an electrostatic current.
제 1 항에 있어서,
상기 CDM 회로부는
상기 패드와 상기 입력회로의 사이에 연결되는 배선과 전원전압 공급단에 일측과 타측이 각각 연결되며, 벌크 및 게이트가 접지전압 공급단에 연결된 제1 모스트랜지스터; 및
상기 패드와 상기 입력회로의 사이에 연결되는 배선과 접지전압 공급단에 일측과 타측이 각각 연결되며, 벌크 및 게이트가 접지전압 공급단에 연결된 제2 모스트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치.
The method of claim 1,
The CDM circuit part
A first MOS transistor having one side and the other side connected to a wire and a power voltage supply terminal connected between the pad and the input circuit, respectively, and a bulk and a gate connected to a ground voltage supply terminal; And
And a second MOS transistor having one side and the other side connected to the wiring and the ground voltage supply terminal connected between the pad and the input circuit, respectively, and the bulk and gate connected to the ground voltage supply terminal.
제 1 항에 있어서,
상기 옵션 캐패시터부는
제1 반도체 타입의 제1 웰;
상기 제1 웰의 안에 배치된 제2 반도체 타입의 제1 및 제2 정션;
상기 제1 배선에 연결되며, 상기 제1 및 제2 정션의 사이 영역상에 배치된 게이트 패턴; 및
상기 제1 및 제2 정션과 상기 옵션패드를 연결하기 위한 제2 배선을 더 포함하는 것을 특징으로 하는 반도체 장치.
The method of claim 1,
The optional capacitor unit
A first well of a first semiconductor type;
First and second junctions of a second semiconductor type disposed in the first well;
A gate pattern connected to the first wiring and disposed on an area between the first and second junctions; And
And a second wiring for connecting the first and second junctions to the option pad.
제 4 항에 있어서,
상기 옵션 캐패시터부는
상기 제1 및 제2 정션의 이웃하여 배치된 상기 제1 반도체 타입의 제3 및 제4 정션를 더 포함하며, 상기 제3 및 제4 정션은 상기 제2 배선에 의해 사이 옵션패드에 연결되는 것을 특징으로 하는 반도체 장치.
The method of claim 4, wherein
The optional capacitor unit
And third and fourth junctions of the first semiconductor type disposed adjacent to the first and second junctions, wherein the third and fourth junctions are connected to the option pads by the second wiring. A semiconductor device.
제 5 항에 있어서,
상기 제2 반도체 타입의 상기 제2 웰을 더 포함하고, 상기 제1 웰은 상기 제2 웰의 안쪽 영역에 배치된 것을 특징으로 하는 반도체 장치.The method of claim 5, wherein
And said second well of said second semiconductor type, said first well disposed in an inner region of said second well.
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