KR20110088918A - Semiconductor memory apparatus - Google Patents

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Abstract

PURPOSE: A semiconductor memory device is provided to prevent the collision of signals by making a package repair control signal prior to a wafer repair control signal and a normal control signal when an electrical fuse cutting signal is activated. CONSTITUTION: In a semiconductor memory device, a priority determining unit(10) activates one of a package repair control signal, a wafer control signal, and a normal control signal. A priority enable part(400) outputs first and the second enable signals. A first priority unit(100) activates a package repair control signal. A second priority unit(200) activates a wafer repair control signal. A third priority unit(300) activates a normal control signal.

Description

반도체 메모리 장치{Semiconductor Memory Apparatus}Semiconductor Memory Apparatus

본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 패키지 레벨에서의 전기적 리페어 장치를 구비하는 반도체 메모리 장치에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a semiconductor memory device having an electrical repair device at the package level.

반도체 메모리 장치 제조 시 하나 이상의 셀에 결함에 생기면 메모리로서의 기능을 수행하지 못하므로 해당 메모리 장치는 불량 처리된다. 반도체 메모리 장치가 고집적화됨에 따라 공정상에 발생할 수 있는 결함이 있는 셀들이 더욱 증가하게 되었다. 그러나 메모리 내부의 일부 셀에만 결함이 있음에도 불구하고 해당 반도체 메모리 장치 전체를 불량으로 처리하는 것은 수율(yield) 및 원가 절감에 불리한 요소로 작용된다. 이러한 불량이 발생한 반도체 메모리 장치를 양품으로 사용하기 위하여 결함이 있는 셀을 대체할 여분의 셀을 미리 설계하는데 이러한 회로들을 리던던시 회로라고 한다. 또한 이러한 불량이 발생한 반도체 메모리 장치를 양품으로 전환시킬 수 있는 과정을 리페어(repair) 과정이라 한다. If a defect occurs in one or more cells in the manufacture of a semiconductor memory device, the memory device may fail to function as a memory. As semiconductor memory devices are highly integrated, there are an increasing number of defective cells that may occur in the process. However, even though only some cells in the memory are defective, treating the entire semiconductor memory device as a failure is a disadvantage in yield and cost reduction. In order to use a defective semiconductor memory device as a good product, an extra cell is designed in advance to replace a defective cell. Such circuits are called redundancy circuits. In addition, a process of converting a semiconductor memory device having such a defect into a good product is called a repair process.

일반적으로 반도체 메모리 장치의 상기 리페어 과정은 복수 개의 퓨즈 블록을 블로윙(blowing)을 통해 프로그램함으로써 결함이 있는 셀으로의 접근을 할 경우 이를 대체된 정상 셀로 접근할 수 있도록 한다. 상기 결함이 있는 셀 어드레스 정보 및 리던던시 블록의 정보 기록을 위해 퓨즈(fuse)가 사용된다. 상기 퓨즈들은 레이저를 조사하여 블로윙되는 레이저 퓨즈 및 과전압 또는 과전류를 인가하여 블로윙되는 전기적 퓨즈 (electrical fuse)를 포함한다. In general, the repair process of the semiconductor memory device may program a plurality of fuse blocks through blowing to allow access to a defective cell when the defective cell is accessed. A fuse is used for recording the defective cell address information and information of the redundancy block. The fuses include a laser fuse blown by irradiating a laser and an electrical fuse blown by applying an overvoltage or an overcurrent.

일반적으로 반도체 메모리 장치의 제작 공정 중 웨이퍼 레벨에서는 공정이 단순하고 신뢰성이 높은 상기 레이저 퓨즈를 사용한다. 반도체 메모리 장치의 제작 공정 중 패키지 공정 이후, 패키지 레벨 혹은 모듈 레벨에서는 레이저의 조사가 불가능하므로 상기 레이저 퓨즈를 사용할 수가 없고 전기적 퓨즈(electrical fuse)가 사용된다.Generally, at the wafer level during the fabrication process of the semiconductor memory device, the laser fuse is simple and highly reliable. Since the laser irradiation is impossible at the package level or the module level after the package process during the fabrication process of the semiconductor memory device, the laser fuse cannot be used and an electrical fuse is used.

상기 리페어 과정은 위에서 설명한 것처럼 웨이퍼 레벨에서 또는 패키지 레벨에서 또는 모듈 레벨에서 가능한데 각 단계에서 리페어되어 기록된 퓨즈의 어드레스 정보가 동일 한 경우, 각 단계에서 발생한 두 신호가 충돌을 일으키게 된다. 메모리 칩들을 적층하여 패키지화시키는 메모리 장치(Multi-Layered Memory Apparatus)의 경우 이러한 현상이 더욱 심하다.As described above, the repair process may be performed at the wafer level, at the package level, or at the module level. If the address information of the repaired and recorded fuses is the same at each stage, the two signals generated at each stage may collide. This phenomenon is more severe in the case of a memory device (Multi-Layered Memory Apparatus) for stacking and packaging memory chips.

본 발명은 상술한 문제점을 해결하기 위해 인출된 것으로서, 패키지 레벨에서의 퓨즈 어드레스 정보와 웨이퍼 레벨에서의 퓨즈 어드레스 정보가 동일할 때 각 단계에서 발생하는 신호들의 충돌을 막는 반도체 메모리 장치를 제공하는데 그 기술적 과제가 있다.SUMMARY OF THE INVENTION The present invention has been drawn to solve the above-described problem, and provides a semiconductor memory device that prevents collisions of signals generated at each step when fuse address information at the package level and fuse address information at the wafer level are the same. There is a technical problem.

상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 장치는 패키지 공정 전 단계에서 활성화 여부가 결정되는 일반적 퓨즈 커팅 신호 및 패키지 공정 후 단계에서 활성화 여부가 결정 되는 전기적 퓨즈 커팅 신호를 입력 받는 반도체 메모리 장치로서, 상기 전기적 퓨즈 커팅 신호 및 상기 일반적 퓨즈 커팅 신호를 입력받아 패키지 리페어 제어 신호, 웨이퍼 리페어 제어 신호, 및 노멀 제어 신호 중 하나를 선택적으로 활성화하여 출력하는 우선순위 판단부를 포함한다. The semiconductor memory device according to an embodiment of the present invention for achieving the above-described technical problem is a general fuse cutting signal is determined whether the activation in the pre-packaging step and the electrical fuse cutting signal is determined in the activation after the package process An input semiconductor memory device, comprising: a priority determiner configured to receive the electrical fuse cutting signal and the general fuse cutting signal and selectively activate and output one of a package repair control signal, a wafer repair control signal, and a normal control signal; .

상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 장치는 패키지 공정 전 단계에서 활성화 여부가 결정되는 일반적 퓨즈 커팅 신호 및 패키지 공정 후 단계에서 활성화 여부가 결정 되는 전기적 퓨즈 커팅 신호를 입력 받는 반도체 메모리 장치로서, 상기 전기적 퓨즈 커팅 신호가 활성화되면 스트로브 신호에 따라 패키지 리페어 제어 신호를 활성화하여 출력하는 제 1 순위부 상기 전기적 퓨즈 커팅 신호가 비활성화되고 상기 일반적 퓨즈 커팅 신호가 활성화되면 상기 스트로브 신호에 따라 웨이퍼 리페어 제어 신호를 활성화하여 출력하는 제 2 순위부 및 상기 전기적 퓨즈 커팅 신호가 비활성화되고 상기 일반적 퓨즈 커팅 신호가 비활성화되면 상기 스트로브 신호에 따라 노멀 제어 신호를 활성화하여 출력하는 제 3 순위부를 포함한다.The semiconductor memory device according to an embodiment of the present invention for achieving the above-described technical problem is a general fuse cutting signal is determined whether the activation in the pre-packaging step and the electrical fuse cutting signal is determined in the activation after the package process A semiconductor memory device receiving an input, wherein the first rank unit which activates and outputs a package repair control signal according to a strobe signal when the electrical fuse cutting signal is activated, when the electrical fuse cutting signal is deactivated and the general fuse cutting signal is activated, the strobe A second priority unit that activates and outputs a wafer repair control signal according to the signal, and a third order of activating and outputting a normal control signal according to the strobe signal when the electrical fuse cutting signal is deactivated and the general fuse cutting signal is deactivated. It includes parts.

본 발명의 반도체 메모리 장치는 전기적 퓨즈 커팅 신호 활성화 시 웨이퍼 리페어 제어 신호 및 노멀 제어 신호 보다 패키지 리페어 제어 신호를 우선시 함으로써 패키지 레벨에서의 퓨즈 어드레스 정보와 웨이퍼 레벨에서의 퓨즈 어드레스 정보가 동일할 때 각 단계에서 발생하는 신호들의 충돌을 방지하는 효과를 창출한다.The semiconductor memory device of the present invention prioritizes the package repair control signal over the wafer repair control signal and the normal control signal when the electric fuse cutting signal is activated, so that the fuse address information at the package level and the fuse address information at the wafer level are the same. This creates an effect that prevents collisions of signals from

도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치가 해당 어드레스에 대한 상기 노멀 제어 신호(YI), 웨이퍼 리페어 제어 신호(SY) 및 패키지 리페어 제어 신호(EY)에 대한 우선순위를 선정하는 기준에 대한 파형도,
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도,
도 3은 도 3에서 제시된 반도체 메모리 장치의 일 실시예에 따른 상세한 회로도,
도 4는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 블록도,
도 5는 도 4에서 제시된 제 2 순위부의 더 상세한 블록도,
도 6은 도 4에서 제시된 제 3 순위부의 더 상세한 블록도,
도 7은 도 4, 도 5 및 도 6에서 제시된 반도체 메모리 장치의 일 실시예에 따른 상세한 회로도이다.1 is a reference for a semiconductor memory device according to an embodiment of the present invention to select priorities of the normal control signal YI, the wafer repair control signal SY, and a package repair control signal EY for a corresponding address; Waveform diagram,
2 is a block diagram of a semiconductor memory device according to an embodiment of the present invention;
3 is a detailed circuit diagram illustrating a semiconductor memory device shown in FIG. 3;
4 is a block diagram of a semiconductor memory device according to another embodiment of the present invention;
5 is a more detailed block diagram of the second ranking unit shown in FIG. 4;
6 is a more detailed block diagram of the third ranker shown in FIG. 4;
FIG. 7 is a detailed circuit diagram of the semiconductor memory device shown in FIGS. 4, 5, and 6.

본 발명을 설명하기 위해 노멀 제어 신호(YI), 웨이퍼 리페어 제어 신호(SY) 및 패키지 리페어 제어 신호(EY)라는 용어를 설명한다. The terms normal control signal YI, wafer repair control signal SY, and package repair control signal EY are described to illustrate the present invention.

제어 신호란 입출력 라인에 인가된 신호를 다음 단계로 인가하기 위해 활성화되는 신호이다. 예를 들어 Write/Read 동작 시 세그먼트 입출력 라인(SIO) 과 비트 라인 사이의 신호 전달 에서, Write 시 세그먼트 입출력 라인(SIO)에 인가되어 있는 신호를 제어 신호(YI)가 활성화되면 비트 라인으로 전달하게 된다. 반대로 Read 시 비트 라인에 인가되어있는 신호를 노멀 제어 신호(YI)가 활성화되면 세그먼트 입출력 라인(SIO)으로 전달하게 되며 일반적인 칼럼 선택신호(Column Selection Signal)가 이에 해당된다. The control signal is a signal that is activated to apply a signal applied to an input / output line to a next step. For example, in the signal transfer between the segment input / output line (SIO) and the bit line during the write / read operation, the signal applied to the segment input / output line (SIO) during the write is transferred to the bit line when the control signal (YI) is activated. do. On the contrary, when the normal control signal YI is activated, the signal applied to the bit line during reading is transferred to the segment input / output line SIO, and a general column selection signal corresponds to this.

결함이 발생하지 않은 노멀 셀에 대한 Write/Read 동작 시 상기 노멀 셀에 대한 제어 신호가 활성화되어야 하는데 이 때의 제어 신호를 노멀 제어 신호(YI)라고 한다. 결함이 발생한 셀을 웨이퍼 레벨에서 리페어 하였을 때 웨이퍼 레벨에서 대체된 셀에 대한 제어 신호가 활성화되어야 하는데 이 때의 제어 신호를 웨이퍼 리페어 제어 신호(SY)라고 한다. 결함이 발생한 셀을 패키지 레벨에서 리페어 하였을 때 패키지 레벨에서 대체된 셀에 대한 제어 신호가 활성화되어야 하는데 이 때의 제어 신호를 패키지 리페어 제어 신호(EY)라고 한다.The control signal for the normal cell should be activated during the write / read operation on the normal cell in which the defect does not occur. The control signal at this time is called a normal control signal YI. When the defective cell is repaired at the wafer level, the control signal for the cell replaced at the wafer level should be activated. The control signal at this time is called a wafer repair control signal SY. When a defective cell is repaired at the package level, a control signal for a cell replaced at the package level should be activated. The control signal at this time is called a package repair control signal EY.

앞에서 언급한 것처럼 웨이퍼 레벨에서 또는 패키지 레벨에서 리페어되어 기록된 퓨즈의 어드레스 정보가 동일한 경우 각 단계에서 발생한 두 신호가 충돌을 일으키게 된다. 웨이퍼 레벨에서 리페어되어서 발생되는 웨이퍼 리페어 제어 신호(SY) 및 패키지 레벨에서 리페어되어서 발생되는 패키지 리페어 제어 신호(EY)가 동시에 발생되게 되어 각 제어 신에 따른 데이터들이 충돌 하게 된다. 예를 들어 반도체 메모리 장치 제작 중에 웨이퍼 레벨의 테스트 공정에서 어드레스 A가 결함이 있음이 발견되어 레이저 리페어를 통해 어드레스 B로 대체되었다. 이후 패키지 레벨의 테스트 공정에서 어드레스 A (웨이퍼 레벨에서 B로 대체되었기 때문에 실제로는 B)가 결함이 있음이 발견되어 C라는 어드레스로 대체되었다. 이후 어드레스 A에 대한 Write & Read 동작 시 어드레스 B와 어드레스 C의 데이터가 서로 동시에 입출력 되어 충돌을 일으키게 된다. As mentioned above, if the address information of the fuses that are repaired and written at the wafer level or at the package level is the same, the two signals generated at each step will collide. The wafer repair control signal SY generated by the repair at the wafer level and the package repair control signal EY generated by the repair at the package level are generated at the same time so that data according to each control scene is collided. For example, during fabrication of a semiconductor memory device, a defect was found in address A during a wafer-level test process and replaced by address B through laser repair. Subsequently, in the package level test process, address A (actually B because it was replaced by B at the wafer level) was found to be defective and replaced by the address C. Subsequently, during Write & Read operation on Address A, data of Address B and Address C are inputted and outputted simultaneously to cause a collision.

본 발명에 따른 반도체 메모리 장치는 이러한 패키지 전후에서 발생한 리페어 제어 신호들에 대한 우선권을 정함으로써 발생될 수 있는 신호들의 충돌을 방지한다. The semiconductor memory device according to the present invention prevents collisions of signals that may be generated by prioritizing repair control signals generated before and after such a package.

도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치에서 Write/Read 동작 시 어드레스로 접근이 들어왔을 때 해당 어드레스에 대한 상기 노멀 제어 신호(YI), 상기 웨이퍼 리페어 제어 신호(SY) 및 상기 패키지 리페어 제어 신호(EY)에 대한 우선순위를 선정하는 기준에 대한 파형도이다. FIG. 1 illustrates the normal control signal YI, the wafer repair control signal SY, and the package for a corresponding address when an access is made to an address during a write / read operation in a semiconductor memory device according to an embodiment of the present invention. This is a waveform diagram of a reference for prioritizing the repair control signal EY.

상기 본 발명의 일 실시예 따른 반도체 메모리 장치는 전기적 퓨즈 커팅 신호(EfuseB), 일반적 퓨즈 커팅 신호(NfuseB)를 입력 받아 스트로브 신호(Strobe)에 따라 상기 노멀 제어 신호(YI), 상기 웨이퍼 리페어 제어 신호(SY) 및 상기 패키지 리페어 제어 신호(EY) 중 하나를 활성화하여 출력한다. The semiconductor memory device according to an embodiment of the present invention receives an electrical fuse cutting signal (EfuseB) and a general fuse cutting signal (NfuseB) in response to the strobe signal (Strobe), the normal control signal (YI), the wafer repair control signal One of SY and the package repair control signal EY is activated and output.

상기 전기적 퓨즈 커팅 신호(EfuseB)는 해당 어드레스가 전기적 퓨즈의 리페어 활성화 여부 정보가 들어있는 신호로서, 해당 어드레스가 패키지 레벨 리페어 시 전기적 퓨즈로 리페어되었으면 활성화되는 신호이고 로우 활성화(Low Active) 신호로 설정하였다. 상기 일반적 퓨즈 커팅 신호(NfuseB)는 일반적 퓨즈의 리페어 활성화 여부 정보가 들어있는 신호로서, 해당 어드레스가 웨이퍼 레벨 리페어 시 레이저 퓨즈로 리페어되었으면 활성화되는 신호이고 로우 활성화(Low Active) 신호로 설정하였다. 상기 스트로브 신호(Strobe)는 Write/Read 명령 시 활성화되는 신호로서, 상기 반도체 메모리 장치에서 출력되는 제어 신호들(New_Strobe), 즉 상기 노멀 제어 신호(YI), 상기 웨이퍼 리페어 제어 신호(SY) 및 상기 패키지 리페어 제어 신호(EY)의 소스(source)가 되는 신호이다. The electrical fuse cutting signal (EfuseB) is a signal that contains information on whether to enable repair of an electrical fuse. The address is activated when the corresponding address is repaired by an electrical fuse during package level repair, and is set as a low active signal. It was. The general fuse cutting signal NfuseB is a signal containing repair activation information of the general fuse. The fuse is activated when the corresponding address is repaired by the laser fuse during wafer level repair and is set as a low active signal. The strobe signal Strobe is a signal activated during a write / read command, and control signals New_Strobe output from the semiconductor memory device, that is, the normal control signal YI, the wafer repair control signal SY, and the This signal is a source of the package repair control signal EY.

상기 해당 어드레스가 패키지 레벨에서 리페어 되었다면 해당 어드레스에 대한 Write/Read 동작 시 웨이퍼 레벨에서의 리페어 여부에 상관 없이 패키지 레벨에서 리페어된 어드레스로 접근되어야 한다. 즉, 상기 전기적 퓨즈 커팅 신호(EfuseB)가 활성화되면 상기 일반적 퓨즈 커팅 신호(NfuseB)에 상관없이 상기 스트로브 신호(Strobe)에 따라 상기 패키지 리페어 제어 신호(EY)를 활성화시킨다. (도 1의 (a))If the corresponding address is repaired at the package level, the address that is repaired at the package level should be accessed regardless of whether the repair is performed at the wafer level during the write / read operation of the address. That is, when the electrical fuse cutting signal EfuseB is activated, the package repair control signal EY is activated according to the strobe signal Strobe regardless of the general fuse cutting signal NfuseB. (FIG. 1A)

상기 해당 어드레스가 패키지 레벨에서 리페어 되지 않았고 웨이퍼 레벨에서 리페어가 되었다면 웨이퍼 레벨에서 리페어된 어드레스로 접근되어야 한다. 즉, 상기 전기적 퓨즈 커팅 신호(EfuseB)가 비활성화되고 상기 일반적 퓨즈 커팅 신호(NfuseB)가 활성화되면 상기 스트로브 신호(Strobe)에 따라 상기 웨이퍼 리페어 제어 신호(SY)를 활성화시킨다. (도 1의 (b))If the corresponding address has not been repaired at the package level and has been repaired at the wafer level, it must be accessed to the repaired address at the wafer level. That is, when the electrical fuse cutting signal EfuseB is deactivated and the general fuse cutting signal NfuseB is activated, the wafer repair control signal SY is activated according to the strobe signal Strobe. (FIG. 1B)

상기 해당 어드레스가 패키지 레벨에서 리페어되지 않았고 웨이퍼 레벨에서도 리페어되지 않았다면 상기 해당 어드레스로 직접 접근되어야 한다. 즉, 상기 전기적 퓨즈 커팅 신호(EfuseB)가 비활성화되고 상기 일반적 퓨즈 커팅 신호(NfuseB)도 비활성화되면 상기 스트로브 신호(Strobe)에 따라 노멀 제어 신호(YI)를 활성화시킨다. (도 1의 (c))If the address is not repaired at the package level and not at the wafer level, it must be accessed directly. That is, when the electrical fuse cutting signal EfuseB is deactivated and the general fuse cutting signal NfuseB is also deactivated, the normal control signal YI is activated according to the strobe signal Strobe. ((C) of FIG. 1)

이처럼 상기 본 발명의 일 실시예에 따른 반도체 메모리 장치는 상기 패키지 리페어 제어 신호(EY), 상기 웨이퍼 리페어 제어 신호(SY) 및 상기 노멀 제어 신호(YI) 중 하나를 우선순위대로 선택하여 활성화함으로써 상기 제어 신호들이 둘 이상 활성화되어 충돌하는 것을 방지한다. As such, the semiconductor memory device according to an embodiment of the present invention selects and activates one of the package repair control signal EY, the wafer repair control signal SY, and the normal control signal YI in order of priority. More than one control signal is active to prevent collision.

도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도이다. 2 is a block diagram of a semiconductor memory device according to an embodiment of the present invention.

도시한 것처럼 본 발명의 일 실시예에 따른 반도체 메모리 장치는 상기 전기적 퓨즈 커팅 신호(EfuseB), 상기 일반적 퓨즈 커팅 신호(NfuseB) 및 상기 스트로브 신호(Strobe)를 입력받아 상기 웨이퍼 리페어 제어 신호(SY), 상기 노멀 제어 신호(YI) 및 상기 패키지 리페어 제어 신호(EY)를 출력하는 우선순위 판단부(10)를 포함한다. As illustrated, the semiconductor memory device according to an embodiment of the present invention receives the electrical fuse cutting signal EfuseB, the general fuse cutting signal NfuseB, and the strobe signal Strobe, and the wafer repair control signal SY. And a priority determining unit 10 for outputting the normal control signal YI and the package repair control signal EY.

상기 우선순위 판단부(10)는 상기 전기적 퓨즈 커팅 신호(EfuseB) 및 상기 일반적 퓨즈 커팅 신호(NfuseB)에 따라 우선순위를 설정하여 상기 스트로브 신호(Strobe)에 따라 상기 웨이퍼 리페어 제어 신호(SY), 상기 노멀 제어 신호(YI) 및 상기 패키지 리페어 제어 신호(EY) 중 하나를 선택하여 활성화한다.The priority determining unit 10 sets a priority according to the electrical fuse cutting signal EfuseB and the general fuse cutting signal NfuseB, and according to the strobe signal Strobe, the wafer repair control signal SY, One of the normal control signal YI and the package repair control signal EY is selected and activated.

상기 우선순위 판단부(10)는 제 1 우선부(100), 제 2 우선부(200), 제 3 우선부(300) 및 우선부 인에이블부(400)를 포함한다. The priority determining unit 10 includes a first priority unit 100, a second priority unit 200, a third priority unit 300, and a priority enable unit 400.

상기 우선부 인에이블부(400)는 상기 전기적 퓨즈 커팅 신호(EfuseB) 및 상기 일반적 퓨즈 커팅 신호(NfuseB)를 입력받아 논리 연산하여 제 1 인에이블 신호(SYenB) 및 제 2 인에이블 신호(YIen)를 출력한다. 상기 제 1 인에이블 신호(SYenB)는 상기 제 2 우선부(200)를 활성화 또는 비활성화할 수 있는 신호이고 상기 제 2 인에이블 신호(YIen)는 상기 제 3 우선부(300)를 활성화 또는 비활성화할 수 있는 신호이다. 상기 우선부 인에이블부(400)는 상기 전기적 퓨즈 커팅 신호(EfuseB)가 활성화되면 상기 일반적 퓨즈 커팅 신호(NfuseB)에 상관 없이 상기 제 1 인에이블 신호(SYenB) 및 상기 제 2 인에이블 신호(YIen)를 비활성화하여 출력한다. 그리고 상기 우선부 인에이블부(400)는 상기 전기적 퓨즈 커팅 신호(EfuseB)가 비활성화되고 상기 일반적 퓨즈 커팅 신호(NfuseB)가 활성화되면 상기 제 1 인에이블 신호(SYenB)를 활성화하여 출력한다. 그리고 상기 우선부 인에이블부(400)는 상기 전기적 퓨즈 커팅 신호(EfuseB)가 비활성화되고 상기 일반적 퓨즈 커팅 신호(NfuseB)가 비활성화되면 상기 제 2 인에이블 신호(YIen)를 활성화하여 출력한다. The priority enable unit 400 receives the electrical fuse cutting signal (EfuseB) and the general fuse cutting signal (NfuseB) and performs a logic operation to perform a first enable signal (SYenB) and a second enable signal (YIen). Outputs The first enable signal SYenB is a signal for activating or deactivating the second priority unit 200 and the second enable signal YIen is for activating or deactivating the third priority unit 300. It is a signal that can be. When the electrical fuse cutting signal (EfuseB) is activated, the priority enable unit 400 may be the first enable signal (SYenB) and the second enable signal (YIen) regardless of the general fuse cutting signal (NfuseB). ) To disable the output. The priority enable unit 400 activates and outputs the first enable signal SYENB when the electrical fuse cutting signal EfuseB is deactivated and the general fuse cutting signal NfuseB is activated. When the electrical fuse cutting signal EfuseB is inactivated and the general fuse cutting signal NfuseB is inactivated, the priority enable unit 400 activates and outputs the second enable signal YIen.

상기 제 1 우선부(100)는 상기 전기적 퓨즈 커팅 신호(EfuseB)와 상기 스트로브 신호(Strobe)를 입력 받고 상기 패키지 리페어 제어 신호(EY)를 출력한다. 상기 전기적 퓨즈 커팅 신호(EfuseB)가 활성화되면 상기 스트로브 신호(Strobe)에 따라 상기 패키지 리페어 제어 신호(EY)를 활성화하여 출력한다. The first priority unit 100 receives the electrical fuse cutting signal EfuseB and the strobe signal Strobe and outputs the package repair control signal EY. When the electrical fuse cutting signal EfuseB is activated, the package repair control signal EY is activated and output according to the strobe signal Strobe.

상기 제 2 우선부(200)는 상기 제 1 인에이블 신호(SYenB) 및 스트로브 신호(Strobe)를 입력받고 상기 웨이퍼 리페어 제어 신호(SY)를 출력한다. 상기 제 1 인에이블 신호(SYenB)가 활성화되면 상기 스트로브 신호(Strobe)에 따라 상기 웨이퍼 리페어 제어 신호(SY)를 활성화하여 출력한다. The second priority unit 200 receives the first enable signal SYENB and the strobe signal Strobe and outputs the wafer repair control signal SY. When the first enable signal SYENB is activated, the wafer repair control signal SY is activated and output according to the strobe signal Strobe.

상기 제 3 우선부(300)는 상기 제 2 인에이블 신호(YIen) 및 상기 스트로브 신호(Strobe)를 입력받고 상기 노멀 제어 신호(YI)를 출력한다. 상기 제 2 인에이블 신호(YIen)가 활성화되면 상기 스트로브 신호(Strobe)에 따라 상기 노멀 제어 신호(YI)를 활성화여 출력한다. The third priority unit 300 receives the second enable signal YIen and the strobe signal Strobe and outputs the normal control signal YI. When the second enable signal YIen is activated, the normal control signal YI is activated and output according to the strobe signal Strobe.

상기 제 1 우선부(100), 상기 제 2 우선부(200), 상기 제 3 우선부(300) 및 상기 우선부 인에이블부(400)를 포함하는 상기 우선순위 판단부(10)는 도 1에서 제시된 파형도처럼 상기 전기적 퓨즈 커팅 신호(EfuseB) 및 상기 일반적 퓨즈 커팅 신호(NfuseB)의 활성화 여부에 따라 상기 제 1 우선부(100), 상기 제 2 우선부(200) 및 상기 제 3 우선부(300) 중 하나를 활성화함으로써 상기 제어 신호들이 둘 이상 활성화되어 충돌하는 것을 방지한다. The priority determining unit 10 including the first priority unit 100, the second priority unit 200, the third priority unit 300, and the priority enable unit 400 is illustrated in FIG. 1. The first priority part 100, the second priority part 200 and the third priority part according to whether the electrical fuse cutting signal EfuseB and the general fuse cutting signal NfuseB are activated as shown in the waveform diagram shown in FIG. By activating one of the 300, the two or more control signals are activated to prevent collision.

도 3은 도 2에 제시된 본 발명의 일 실시예에 따른 반도체 메모리 장치의 상세한 회로도이다. 도 3에서 제시된 상기 반도체 메모리 장치는, 도 2와 같이 상기 전기적 퓨즈 커팅 신호(EfuseB), 상기 일반적 퓨즈 커팅 신호(NfuseB) 및 상기 스트로브 신호(Strobe)를 입력받아 상기 웨이퍼 리페어 제어 신호(SY), 상기 노멀 제어 신호(YI) 및 상기 패키지 리페어 제어 신호(EY)를 출력하는 우선순위 판단부(10)를 포함한다. 3 is a detailed circuit diagram of a semiconductor memory device according to an embodiment of the present invention shown in FIG. 2. The semiconductor memory device shown in FIG. 3 receives the electrical fuse cutting signal EfuseB, the general fuse cutting signal NfuseB, and the strobe signal Strobe as shown in FIG. 2, and the wafer repair control signal SY, And a priority determiner 10 for outputting the normal control signal YI and the package repair control signal EY.

상기 우선순위 판단부(10)는 제 1 우선부(100), 제 2 우선부(200), 제 3 우선부(300) 및 우선부 인에이블부(400)를 포함한다. The priority determining unit 10 includes a first priority unit 100, a second priority unit 200, a third priority unit 300, and a priority enable unit 400.

상기 우선부 인에이블부(400)는 제 2 낸드 게이트(ND2), 제 3 낸드 게이트(ND3), 제 4 인버터(IV4) 및 제 5 인버터(IV5)를 포함한다. 상기 우선부 인에이블부(400)는 상기 전기적 퓨즈 커팅 신호(EfuseB) 및 상기 일반적 퓨즈 커팅 신호(NfuseB)를 상기 제 3 낸드 게이트(ND3)로 입력받아 낸드 연산하고 상기 제 5 인버터(IV5)를 통해 반전하여 내부 로직 신호인 상기 제 2 인에이블 신호(YIen)를 출력한다. 또 상기 제 2 낸드 게이트(ND2)는 상기 제 2 인에이블 신호(YIen)를 상기 제 4 인버터(IV4)를 통해 반전하여 입력받고 상기 전기적 퓨즈 커팅 신호(EfuseB)와 낸드 연산하여 상기 제 1 인에이블 신호(SYenB)를 출력한다.The priority enable unit 400 includes a second NAND gate ND2, a third NAND gate ND3, a fourth inverter IV4, and a fifth inverter IV5. The priority enable unit 400 receives the electrical fuse cutting signal (EfuseB) and the general fuse cutting signal (NfuseB) from the third NAND gate (ND3), and performs the NAND operation on the fifth inverter (IV5). Inverts the second enable signal YIen as an internal logic signal. The second NAND gate ND2 inverts the second enable signal YIen through the fourth inverter IV4, receives the second NAND gate ND2, and NAND-operates the electrical fuse cutting signal EfuseB. Output the signal SYenB.

상기 제 1 인에이블 신호(SYenB)는 상기 제 2 우선부(200)를 활성화 또는 비활성화할 수 있는 신호이고 상기 제 2 인에이블 신호(YIen)는 상기 제 3 우선부(300)를 활성화 또는 비활성화할 수 있는 신호이다.The first enable signal SYenB is a signal for activating or deactivating the second priority unit 200 and the second enable signal YIen is for activating or deactivating the third priority unit 300. It is a signal that can be.

상기 우선부 인에이블부(400)는 도 2처럼 상기 전기적 퓨즈 커팅 신호(EfuseB)가 활성화되면 상기 일반적 퓨즈 커팅 신호(NfuseB)에 상관없이 상기 제 1 인에이블 신호(SYenB) 및 상기 제 2 인에이블 신호(YIen)를 비활성화하여 출력한다. 그리고 상기 우선부 인에이블부(400)는 상기 전기적 퓨즈 커팅 신호(EfuseB)가 비활성화되고 상기 일반적 퓨즈 커팅 신호(NfuseB)가 활성화되면 상기 제 1 인에이블 신호(SYenB)를 활성화하여 출력한다. 그리고 상기 우선부 인에이블부(400)는 상기 전기적 퓨즈 커팅 신호(EfuseB)가 비활성화되고 상기 일반적 퓨즈 커팅 신호(NfuseB)가 비활성화되면 상기 제 2 인에이블 신호(YIen)를 활성화하여 출력한다.When the electrical fuse cutting signal EfuseB is activated as shown in FIG. 2, the priority enable unit 400 may enable the first enable signal SYenB and the second enable regardless of the general fuse cutting signal NfuseB. Deactivate the signal YIen and output it. The priority enable unit 400 activates and outputs the first enable signal SYENB when the electrical fuse cutting signal EfuseB is deactivated and the general fuse cutting signal NfuseB is activated. When the electrical fuse cutting signal EfuseB is inactivated and the general fuse cutting signal NfuseB is inactivated, the priority enable unit 400 activates and outputs the second enable signal YIen.

상기 제 1 우선부(100)는 제 1 노어 게이트(NR1) 및 제 1 인버터(IV1)를 포함한다. 상기 제 1 우선부(100)는 상기 스트로브 신호(Strobe)를 상기 제 1 인버터(IV1)를 통해 반전하고, 반전된 값과 상기 전기적 퓨즈 커팅 신호(EfuseB)를 상기 제 1 노어 게이트(NR1)를 통해 논리 연산하여 상기 패키지 리페어 제어 신호(EY)를 출력한다. 상기 전기적 퓨즈 커팅 신호(EfuseB)가 비활성화되면 상기 스트로브 신호(Strobe)에 상관없이 상기 패키지 리페어 제어 신호(EY)를 비활성화하여 출력하고 상기 전기적 퓨즈 커팅 신호(EfuseB)가 활성화되면 상기 스트로브 신호(Strobe)에 따라 상기 패키지 리페어 제어 신호(EY)를 활성화하여 출력한다. The first priority part 100 includes a first NOR gate NR1 and a first inverter IV1. The first priority unit 100 inverts the strobe signal Strobe through the first inverter IV1 and converts the inverted value and the electrical fuse cutting signal EfuseB into the first NOR gate NR1. The package repair control signal EY is output through a logical operation. When the electrical fuse cutting signal EfuseB is deactivated, the package repair control signal EY is deactivated and output regardless of the strobe signal Strobe. When the electrical fuse cutting signal EfuseB is activated, the strobe signal Strobe is deactivated. As a result, the package repair control signal EY is activated and output.

상기 제 2 우선부(200)는 제 2 인버터(IV2) 및 제 2 노어 게이트(NR2)를 포함한다. 상기 제 2 인버터(IV2)는 상기 스트로브 신호(Strobe)를 반전하여 상기 제 2 노어 게이트(NR2)에 입력한다. 상기 제 2 노어 게이트(NR2)는 상기 제 1 인에이블 신호(SYenB)와 상기 제 2 인버터(IV2)로부터 출력된 상기 스트로브 신호(Strobe)의 반전된 값을 노어 연산하여 상기 웨이퍼 리페어 제어 신호(SY)를 출력한다. The second priority unit 200 includes a second inverter IV2 and a second NOR gate NR2. The second inverter IV2 inverts the strobe signal Strobe and inputs the strobe signal Strobe to the second NOR gate NR2. The second NOR gate NR2 performs a NOR operation on the inverted values of the first enable signal SYenB and the strobe signal Strobe output from the second inverter IV2 to perform the wafer repair control signal SY. )

상기 제 2 우선부(200)는 상기 제 1 인에이블 신호(SYenB)가 비활성화되면 상기 스트로브 신호(Strobe)에 상관 없이 상기 웨이퍼 리페어 제어 신호(SY)를 비활성화하여 출력한다. 반대로 상기 제 1 인에이블 신호(SYenB)가 활성화되면 상기 스트로브 신호(Strobe)에 따라 상기 웨이퍼 리페어 제어 신호(SY)를 활성화하여 출력한다. The second priority unit 200 deactivates and outputs the wafer repair control signal SY regardless of the strobe signal Strobe when the first enable signal SYenB is inactivated. In contrast, when the first enable signal SYENB is activated, the wafer repair control signal SY is activated and output according to the strobe signal Strobe.

상기 제 3 우선부(300)는 제 1 낸드 게이트(ND1) 및 제 3 인버터(IV3)를 포함한다. 상기 제 3 인버터(IV3)는 상기 스트로브 신호(Strobe)를 반전하여 상기 제 1 낸드 게이트(ND1)로 출력한다. 상기 제 1 낸드 게이트 (ND1)는 상기 제 3 인버터(IV3)로부터 출력된 상기 스트로브 신호(Strobe)의 반전된 값과 제 2 인에이블 신호(YIen)를 입력 받아 낸드 연산하여 상기 노멀 제어 신호(YI)를 출력한다. The third priority part 300 includes a first NAND gate ND1 and a third inverter IV3. The third inverter IV3 inverts the strobe signal Strobe and outputs the inverted strobe signal to the first NAND gate ND1. The first NAND gate ND1 receives an inverted value of the strobe signal Strobe output from the third inverter IV3 and a second enable signal YIen to perform an NAND operation on the normal control signal YI. )

상기 제 3 우선부(300)는 상기 제 2 인에이블 신호(YIen)가 비활성화되면 상기 스트로브 신호(Strobe)에 상관 없이 상기 노멀 제어 신호(YI)를 비활성화하여 출력한다. 반대로 상기 제 2 인에이블 신호(YIen)가 활성화되면 상기 스트로브 신호(Strobe)에 따라 상기 노멀 제어 신호(YI)를 활성화하여 출력한다. When the second enable signal YIen is deactivated, the third priority unit 300 deactivates and outputs the normal control signal YI regardless of the strobe signal Strobe. On the contrary, when the second enable signal YIen is activated, the normal control signal YI is activated and output according to the strobe signal Strobe.

상기 제 1 우선부(100), 상기 제 2 우선부(200), 상기 제 3 우선부(300) 및 상기 우선부 인에이블부(400)를 포함하는 상기 우선순위 판단부(10)는 도 1에서 제시된 파형도처럼 상기 전기적 퓨즈 커팅 신호(EfuseB) 및 상기 일반적 퓨즈 커팅 신호(NfuseB)의 활성화 여부에 따라 상기 제 1 우선부(100), 상기 제 2 우선부(200) 및 상기 제 3 우선부(300) 중 하나를 활성화함으로써 상기 제어 신호들이 둘 이상 활성화되어 충돌하는 것을 방지한다. The priority determining unit 10 including the first priority unit 100, the second priority unit 200, the third priority unit 300, and the priority enable unit 400 is illustrated in FIG. 1. The first priority part 100, the second priority part 200 and the third priority part according to whether the electrical fuse cutting signal EfuseB and the general fuse cutting signal NfuseB are activated as shown in the waveform diagram shown in FIG. By activating one of the 300, the two or more control signals are activated to prevent collision.

도 4는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 블록도이다.4 is a block diagram of a semiconductor memory device according to another embodiment of the present invention.

도시한 것처럼 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 상기 전기적 퓨즈 커팅 신호(EfuseB) 및 상기 스트로브 신호(Strobe)를 입력받아 상기 패키지 리페어 제어 신호(EY)를 출력하는 제 1 순위부(500), 상기 전기적 퓨즈 커팅 신호(EfuseB), 상기 일반적 퓨즈 커팅 신호(NfuseB) 및 상기 스트로브 신호(Strobe)를 입력받아 상기 웨이퍼 리페어 제어 신호(SY)를 출력하는 제 2 순위부(600), 상기 전기적 퓨즈 커팅 신호(EfuseB), 상기 일반적 퓨즈 커팅 신호(NfuseB) 및 상기 스트로브 신호(Strobe)를 입력받아 상기 노멀 제어 신호(YI)를 출력하는 제 3 순위부(700)를 포함한다. As shown, the semiconductor memory device according to another embodiment of the present invention receives the electrical fuse cutting signal EfuseB and the strobe signal Strobe and outputs the package repair control signal EY. ), A second ranker 600 receiving the electrical fuse cutting signal EfuseB, the general fuse cutting signal NfuseB, and the strobe signal Strobe, and outputting the wafer repair control signal SY, and the electrical And a third ranker 700 that receives the fuse cutting signal EfuseB, the general fuse cutting signal NfuseB, and the strobe signal Strobe, and outputs the normal control signal YI.

상기 제 1 순위부(500)는 상기 전기적 퓨즈 커팅 신호(EfuseB)가 활성화되면 상기 일반적 퓨즈 커팅 신호(NfuseB)에 상관없이 상기 스트로브 신호(Strobe)에 따라 상기 패키지 리페어 제어 신호(EY)를 활성화하여 출력한다.When the electrical fuse cutting signal EfuseB is activated, the first ranker 500 activates the package repair control signal EY according to the strobe signal Strobe regardless of the general fuse cutting signal NfuseB. Output

상기 제 2 순위부(600)는 상기 전기적 퓨즈 커팅 신호(EfuseB)가 비활성화되고 상기 일반적 퓨즈 커팅 신호(NfuseB)가 활성화되면 상기 스트로브 신호(Strobe)에 따라 상기 웨이퍼 리페어 제어 신호(SY)를 활성화하여 출력한다.When the electrical fuse cutting signal EfuseB is deactivated and the general fuse cutting signal NfuseB is activated, the second ranker 600 activates the wafer repair control signal SY according to the strobe signal Strobe. Output

상기 제 3 순위부(700)는 상기 전기적 퓨즈 커팅 신호(EfuseB)가 비활성화되고 상기 일반적 퓨즈 커팅 신호(NfuseB)가 비활성화되면 상기 스트로브 신호(Strobe)에 따라 상기 노멀 제어 신호(YI)를 활성화하여 출력한다.When the electrical fuse cutting signal EfuseB is deactivated and the general fuse cutting signal NfuseB is deactivated, the third ranker 700 activates and outputs the normal control signal YI according to the strobe signal Strobe. do.

도 4에서 제시된 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 상기 전기적 퓨즈 커팅 신호(EfuseB) 및 상기 일반적 퓨즈 커팅 신호(NfuseB)에 따라 상기 제 1 순위부(500), 상기 제 2 순위부(600) 및 상기 제 3 순위부(700) 중 하나를 선택하여 활성화함으로써 상기 제어 신호들이 둘 이상 활성화되어 충돌하는 것을 방지한다.In the semiconductor memory device according to another embodiment of the present invention illustrated in FIG. 4, the first ranker 500 and the second ranker may be based on the electrical fuse cutting signal EfuseB and the general fuse cutting signal NfuseB. 600 and one of the third ranker 700 are selected and activated to prevent two or more of the control signals from being activated and collided with each other.

도 5는 도 4에서 제시된 상기 제 2 순위부(600)의 더 자세한 블록도이다.FIG. 5 is a more detailed block diagram of the second ranking unit 600 shown in FIG. 4.

상기 제 2 순위부(600)는 상기 전기적 퓨즈 커팅 신호(EfuseB) 및 상기 일반적 퓨즈 커팅 신호(NfuseB)를 입력받아 제 1 인에이블 신호(SYenB)를 출력하는 제 1 인에이블부(610) 및 상기 제 1 인에이블 신호(SYenB) 및 상기 스트로브 신호(Strobe)를 입력받아 상기 웨이퍼 리페어 제어 신호(SY)를 출력하는 제 1 패스부(620)를 포함한다. The second ranking unit 600 receives the electrical fuse cutting signal (EfuseB) and the general fuse cutting signal (NfuseB) and outputs a first enable signal (SYenB) and the first enable unit (610). And a first pass part 620 that receives a first enable signal SYNB and the strobe signal Strobe and outputs the wafer repair control signal SY.

상기 제 1 인에이블부(610)는 상기 전기적 퓨즈 커팅 신호(EfuseB)가 비활성화되고 상기 일반적 퓨즈 커팅 신호(NfuseB)가 활성화되면 상기 제 1 인에이블 신호(SYenB)를 활성화하여 출력한다. The first enable unit 610 activates and outputs the first enable signal SYenB when the electrical fuse cutting signal EfuseB is deactivated and the general fuse cutting signal NfuseB is activated.

상기 제 1 인에이블 신호(SYenB)는 상기 제 1 패스부(620)를 활성화 또는 비활성화 시킬 수 있다. The first enable signal SYenB may activate or deactivate the first pass unit 620.

상기 제 1 패스부(620)는 상기 제 1 인에이블 신호(SYenB)를 입력받아 상기 제 1 인에이블 신호(SYenB)가 활성화되면 상기 스트로브 신호(Strobe)에 따라 상기 웨이퍼 리페어 제어 신호(SY)를 활성화하여 출력한다. The first pass unit 620 receives the first enable signal SYenB and receives the wafer repair control signal SY according to the strobe signal Strobe when the first enable signal SYenB is activated. Enable it and print it out.

도 6는 도 4에서 제시된 상기 제 3 순위부(700)의 더 자세한 블록도이다.FIG. 6 is a more detailed block diagram of the third ranker 700 shown in FIG. 4.

상기 제 3 순위부(700)는 상기 전기적 퓨즈 커팅 신호(EfuseB) 및 상기 일반적 퓨즈 커팅 신호(NfuseB)를 입력받아 제 2 인에이블 신호(YIen)를 출력하는 제 2 인에이블부(710) 및 상기 제 2 인에이블 신호(YIen) 및 상기 스트로브 신호(Strobe)를 입력받아 상기 노멀 제어 신호(YI)를 출력하는 제 2 패스부(720)를 포함한다. The third ranking unit 700 receives the electrical fuse cutting signal (EfuseB) and the general fuse cutting signal (NfuseB) and outputs a second enable unit (710) and a second enable signal (YIen). And a second pass unit 720 which receives a second enable signal YIen and the strobe signal Strobe and outputs the normal control signal YI.

상기 제 2 인에이블부(710)는 상기 전기적 퓨즈 커팅 신호(EfuseB)가 비활성화되고 상기 일반적 퓨즈 커팅 신호(NfuseB)가 비활성화되면 상기 제 2 인에이블 신호(YIen)를 활성화하여 출력한다. The second enable unit 710 activates and outputs the second enable signal YIen when the electrical fuse cutting signal EfuseB is deactivated and the general fuse cutting signal NfuseB is deactivated.

상기 제 2 인에이블 신호(YIen)는 상기 제 2 패스부(720)를 활성화 또는 비활성화 시킬 수 있다. The second enable signal YIen may activate or deactivate the second pass unit 720.

상기 제 2 패스부(720)는 상기 제 2 인에이블 신호(YIen)를 입력받아 상기 제 2 인에이블 신호(YIen)가 활성화되면 상기 스트로브 신호(Strobe)에 따라 상기 노멀 제어 신호(YI)를 활성화하여 출력한다.The second pass unit 720 receives the second enable signal YIen and activates the normal control signal YI according to the strobe signal Strobe when the second enable signal YIen is activated. To print.

도 7은 도 4, 도 5 및 도 6에서 제시된 본 발명의 일 실시예에 따른 반도체 메모리 장치의 상세한 회로도이다. 7 is a detailed circuit diagram of a semiconductor memory device according to an embodiment of the present invention shown in FIGS. 4, 5, and 6.

상기 반도체 메모리 장치는 도 4, 도 5 및 도 6에서 도시한 것처럼 상기 제 1 순위부(500), 상기 제 1 인에이블부(610)와 상기 제 1 패스부(620)를 포함하는 상기 제 2 순위부(600) 및 상기 제 2 인에이블부(710)와 상기 제 2 패스부(720)를 포함하는 상기 제 3 순위부(700)를 포함한다. The semiconductor memory device may include the first rank part 500, the first enable part 610, and the first pass part 620, as shown in FIGS. 4, 5, and 6. And a third ranking part 700 including a ranking part 600, the second enable part 710, and the second pass part 720.

상기 제 1 순위부(500)는 상기 스트로브 신호(Strobe)를 반전하여 제 1 노어 게이트(NR1)에 출력하는 제 1 인버터(IV1) 및 상기 전기적 퓨즈 커팅 신호(EfuseB) 및 상기 제 1 인버터(IV)로부터 출력된 상기 스트로브 신호(Strobe)의 반전된 값을 노어 연산하여 상기 패키지 리페어 제어 신호(EY)를 출력하는 상기 제 1 노어 게이트(NR1)를 포함한다. The first ranker 500 inverts the strobe signal Strobe and outputs the first inverter IV1, the electrical fuse cutting signal EfuseB, and the first inverter IV to the first NOR gate NR1. The first NOR gate NR1 outputs the package repair control signal EY by performing a NOR operation on the inverted value of the strobe signal Strobe.

상기 제 1 순위부(500)에서, 상기 전기적 퓨즈 커팅 신호(EfuseB)가 활성화되면 상기 제 1 노어 게이트(NR1)는 인버터처럼 동작하게 된다. 그러므로 상기 제 1 순위부(500)는 상기 전기적 퓨즈 커팅 신호(EfuseB)가 활성화되면 상기 스트로브 신호(Strobe)에 따라 상기 패키지 리페어 제어 신호(EY)를 활성화하여 출력한다. In the first ranker 500, when the electrical fuse cutting signal EfuseB is activated, the first NOR gate NR1 operates like an inverter. Therefore, when the electrical fuse cutting signal EfuseB is activated, the first ranker 500 activates and outputs the package repair control signal EY according to the strobe signal Strobe.

상기 제 1 인에이블부(610)는 상기 일반적 퓨즈 커팅 신호(NfuseB)를 반전하는 제 2 인버터(IV2) 및 상기 제 2 인버터(IV)로부터 출력된 상기 일반적 퓨즈 커팅 신호(NfuseB)의 반전된 값과 상기 전기적 퓨즈 커팅 신호(EfuseB)를 낸드 연산하여 제 1 인에이블 신호(SYenB)를 출력하는 제 1 낸드 게이트(ND1)를 포함한다. The first enable unit 610 is an inverted value of the second fuse IV2 inverting the general fuse cutting signal NfuseB and the general fuse cutting signal NfuseB output from the second inverter IV. And a first NAND gate ND1 for performing a NAND operation on the electrical fuse cutting signal EfuseB to output a first enable signal SYenB.

상기 제 1 인에이블부(610)에서, 상기 전기적 퓨즈 커팅 신호(EfuseB)가 비활성화되면 상기 제 1 낸드 게이트(ND1)는 인버터처럼 동작하게 된다. 그러므로 상기 제 1 인에이블부(610)는 상기 전기적 퓨즈 커팅 신호(EfuseB)가 비활성화되고 상기 일반적 퓨즈 커팅 신호(NfuseB)가 활성화되면 상기 제 1 인에이블 신호(SYenB)를 활성화하여 출력한다. In the first enable unit 610, when the electrical fuse cutting signal EfuseB is inactivated, the first NAND gate ND1 operates like an inverter. Therefore, when the electrical fuse cutting signal EfuseB is inactivated and the general fuse cutting signal NfuseB is activated, the first enable unit 610 activates and outputs the first enable signal SYenB.

상기 제 1 패스부(620)는 상기 스트로브 신호(Strobe)를 반전하는 제 3 인버터(IV3) 및 상기 제 1 인에이블 신호(SYenB)와 상기 제 3 인버터(IV3)로부터 출력된 상기 스트로브 신호(Strobe)의 반전된 값과 상기 제 1 인에이블 신호(SYenB)를 노어 연산하여 출력하는 제 2 노어 게이트(NR2)를 포함한다. The first pass unit 620 may include a third inverter IV3 for inverting the strobe signal Strobe and the strobe signal Strobe output from the first enable signal SYENB and the third inverter IV3. And a second NOR gate NR2 that performs a NOR operation on the inverted value of the signal and the first enable signal SYENB.

상기 제 1 패스부(620)에서, 상기 제 1 인에이블 신호(SYenB)가 활성화되면 상기 제 2 노어 게이트(NR2)는 인버터처럼 동작된다. 그러므로 상기 제 1 패스부(620)는 상기 제 1 인에이블 신호(SYenB)가 활성화되면 상기 스트로브 신호(Strobe)에 따라 상기 웨이퍼 리페어 제어 신호(SY)를 활성화하여 출력한다. In the first pass unit 620, when the first enable signal SYenB is activated, the second NOR gate NR2 operates like an inverter. Therefore, when the first enable signal SYenB is activated, the first pass unit 620 activates and outputs the wafer repair control signal SY according to the strobe signal Strobe.

상기 제 1 인에이블부(610) 및 상기 제 1 패스부(620)를 통해 상기 제 2 순위부(600)는 상기 전기적 퓨즈 커팅 신호(EfuseB)가 비활성화되고 상기 일반적 퓨즈 커팅 신호(NfuseB)가 활성화되면 상기 스트로브 신호(Strobe)에 따라 웨이퍼 리페어 제어 신호(SY)를 활성화하여 출력한다.Through the first enable unit 610 and the first pass unit 620, the second rank unit 600 deactivates the electrical fuse cutting signal EfuseB and activates the general fuse cutting signal NfuseB. In response to the strobe signal Strobe, the wafer repair control signal SY is activated and output.

상기 제 2 인에이블부(710)는 상기 전기적 퓨즈 커팅 신호(EfuseB)와 상기 일반적 퓨즈 커팅 신호(NfuseB)를 낸드 연산하여 출력하는 제 2 낸드 게이트(ND2) 및 상기 제 2 낸드 게이트(ND2)로부터 출력된 값을 반전하여 상기 제 2 인에이블 신호(YIen)를 출력하는 제 4 인버터(IV4)를 포함한다. The second enable unit 710 may perform a NAND operation on the electrical fuse cutting signal EfuseB and the general fuse cutting signal NfuseB to output the NAND gate ND2 and the second NAND gate ND2. And a fourth inverter IV4 for inverting the output value and outputting the second enable signal YIen.

상기 제 2 인에이블부(710)는 상기 전기적 퓨즈 커팅 신호(EfuseB)가 비활성화되고 상기 일반적 퓨즈 커팅 신호(NfuseB)가 비활성화되면 상기 제 2 인에이블 신호(YIen)를 활성화하여 출력한다. The second enable unit 710 activates and outputs the second enable signal YIen when the electrical fuse cutting signal EfuseB is deactivated and the general fuse cutting signal NfuseB is deactivated.

상기 제 2 패스부(720)는 상기 스트로브 신호(Strobe)를 반전하는 제 5 인버터(IV5) 및 상기 제 2 인에이블 신호(YIen)와 상기 제 5 인버터(IV5)로부터 출력된 상기 스트로브 신호(Strobe)의 반전된 값과 상기 제 2 인에이블 신호(YIen)를 낸드 연산하여 출력하는 제 3 낸드 게이트(ND3)를 포함한다. The second pass unit 720 may include a fifth inverter IV5 for inverting the strobe signal Strobe and the strobe signal Strobe output from the second enable signal YIen and the fifth inverter IV5. And a third NAND gate ND3 for performing a NAND operation on the inverted value of the signal and the second enable signal YIen.

상기 제 2 패스부(720)에서, 상기 제 2 인에이블 신호(YIen)가 활성화되면 상기 제 3 낸드 게이트(ND3)는 인버터처럼 동작된다. 그러므로 상기 제 2 패스부(720)는 상기 제 2 인에이블 신호(YIen)가 활성화되면 상기 스트로브 신호(Strobe)에 따라 상기 노멀 제어 신호(YI)를 활성화하여 출력한다.In the second pass unit 720, when the second enable signal YIen is activated, the third NAND gate ND3 is operated like an inverter. Therefore, when the second enable signal YIen is activated, the second pass unit 720 activates and outputs the normal control signal YI according to the strobe signal Strobe.

상기 제 2 인에이블부(710) 및 상기 제 2 패스부(720)를 통해 상기 제 3 순위부(700)는 상기 전기적 퓨즈 커팅 신호(EfuseB)가 비활성화되고 상기 일반적 퓨즈 커팅 신호(NfuseB)가 비활성화되면 상기 스트로브 신호(Strobe)에 따라 노멀 제어 신호(YI)를 활성화하여 출력한다.Through the second enable unit 710 and the second pass unit 720, the third rank unit 700 deactivates the electrical fuse cutting signal EfuseB and deactivates the general fuse cutting signal NfuseB. In response to the strobe signal Strobe, the normal control signal YI is activated and output.

위에서 설명한 것처럼 웨이퍼 레벨에서 또는 패키지 레벨, 각 단계에서 리페어되어 기록된 퓨즈의 어드레스 정보가 동일 한 경우, 각 단계에서 발생한 두 신호가 충돌을 일으키게 된다. 이러한 현상들은 메모리 칩들을 적층하여 패키지화시키는 메모리 장치(Multi-Layered Memory Apparatus)의 경우 이러한 현상이 더욱 심하다. 본 발명은 웨이퍼 레벨에서 또는 패키지 레벨, 각 단계에서 리페어되어 기록된 퓨즈의 어드레스 정보가 동일 한 경우 발생할 수 있는 복수개의 제어 신호 중 하나를 선택하여 활성화시킴으로써, 상기 제어 신호에서 발생되는 데이터들의 충돌을 방지한다.As described above, if the address information of the fuse repaired and written at the wafer level or at the package level is the same, the two signals generated at each step cause a collision. These phenomena are more severe in a memory device (Multi-Layered Memory Apparatus) that stacks and packages the memory chips. The present invention selects and activates one of a plurality of control signals that may occur when the address information of the fuses repaired and recorded at the wafer level or at the package level is the same, thereby preventing collision of data generated in the control signals. prevent.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.As those skilled in the art to which the present invention pertains may implement the present invention in other specific forms without changing the technical spirit or essential features, the embodiments described above should be understood as illustrative and not restrictive in all aspects. Should be. The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. do.

10: 우선순위 판단부 100: 제 1 우선부
200: 제 2 우선부 300: 제 3 우선부
400: 우선부 인에이블부 500: 제 1 순위부
600: 제 2 순위부 610: 제 1 인에이블부
620: 제 1 패스부 710: 제 2 인에이블부
720: 제 2 패스부10: priority determination unit 100: first priority unit
200: second priority part 300: third priority part
400: priority part enable part 500: first rank part
600: second ranking part 610: first enabling part
620: First pass part 710: Second enable part
720: second pass part

Claims (15)

패키지 공정 전 단계에서 활성화 여부가 결정되는 일반적 퓨즈 커팅 신호 및 패키지 공정 후 단계에서 활성화 여부가 결정되는 전기적 퓨즈 커팅 신호를 입력받는 반도체 메모리 장치로서,
상기 전기적 퓨즈 커팅 신호 및 상기 일반적 퓨즈 커팅 신호를 입력받아 패키지 리페어 제어 신호, 웨이퍼 리페어 제어 신호, 및 노멀 제어 신호 중 하나를 선택적으로 활성화하여 출력하는 우선순위 판단부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.A semiconductor memory device that receives a general fuse cutting signal that is activated in a pre-packaging process and an electrical fuse cutting signal that is activated in a post-packaging process.
And a priority determiner configured to receive the electrical fuse cutting signal and the general fuse cutting signal and selectively activate and output one of a package repair control signal, a wafer repair control signal, and a normal control signal. . 제 1 항에 있어서,
상기 우선순위 판단부는 상기 전기적 퓨즈 커팅 신호와 상기 일반적 퓨즈 커팅 신호를 입력받아 제 1 인에이블 신호 및 제 2 인에이블 신호를 출력하는 우선부 인에이블부;
상기 전기적 퓨즈 커팅 신호와 스트로브 신호를 입력 받아 상기 패키지 리페어 제어 신호를 활성화하여 출력하는 제 1 우선부;
상기 제 1 인에이블 신호 및 상기 스트로브 신호를 입력 받아 상기 웨이퍼 리페어 제어 신호를 활성화하여 출력하는 제 2 우선부; 및
상기 제 2 인에이블 신호 및 상기 스트로브 신호를 입력 받아 상기 노멀 제어 신호를 활성화하여 출력하는 제 3 우선부를 포함하는 반도체 메모리 장치.The method of claim 1,
The priority determiner may include a priority enabler configured to receive the electrical fuse cutting signal and the general fuse cutting signal and output a first enable signal and a second enable signal;
A first priority unit configured to receive the electrical fuse cutting signal and the strobe signal and to activate and output the package repair control signal;
A second priority unit configured to receive the first enable signal and the strobe signal and to activate and output the wafer repair control signal; And
And a third priority unit configured to receive the second enable signal and the strobe signal and to activate and output the normal control signal. 제 2 항에 있어서,
상기 제 1 인에이블 신호 및 상기 제 2 인에이블 신호는 각각 상기 제 2 우선부 및 상기 제 3 우선부를 활성화 또는 비활성화 시킬 수 있는 것을 특징으로 하는 반도체 메모리 장치.The method of claim 2,
And the first enable signal and the second enable signal may activate or deactivate the second priority part and the third priority part, respectively. 제 2 항에 있어서,
상기 우선부 인에이블부는 상기 전기적 퓨즈 커팅 신호가 활성화되면 상기 일반적 퓨즈 커팅 신호에 상관없이 상기 제 1 인에이블 신호 및 상기 제 2 인에이블 신호를 비활성화하여 출력하는 것을 특징으로 하는 반도체 메모리 장치.The method of claim 2,
And when the electrical fuse cutting signal is activated, the priority enable unit deactivates and outputs the first enable signal and the second enable signal regardless of the general fuse cutting signal. 제 2 항에 있어서,
상기 우선부 인에이블부는 상기 전기적 퓨즈 커팅 신호가 비활성화되고 상기 일반적 퓨즈 커팅 신호가 활성화되면 상기 제 1 인에이블 신호를 활성화하여 출력하는 것을 특징으로 하는 반도체 메모리 장치.The method of claim 2,
And the priority enable part activates and outputs the first enable signal when the electrical fuse cutting signal is inactivated and the general fuse cutting signal is activated. 제 2 항에 있어서,
상기 우선부 인에이블부는 상기 전기적 퓨즈 커팅 신호가 비활성화되고 상기 일반적 퓨즈 커팅 신호가 비활성화되면 상기 제 2 인에이블 신호를 활성화하여 출력하는 것을 특징으로 하는 반도체 메모리 장치.The method of claim 2,
And the priority enable unit activates and outputs the second enable signal when the electrical fuse cutting signal is inactivated and the general fuse cutting signal is inactivated. 제 2 항에 있어서,
상기 제 1 우선부는 상기 전기적 퓨즈 커팅 신호가 활성화되면 상기 일반적 퓨즈 커팅 신호에 상관없이 상기 스트로브 신호에 따라 상기 패키지 리페어 제어 신호를 활성화하여 출력하는 것을 특징으로 하는 반도체 메모리 장치.The method of claim 2,
And the first priority unit activates and outputs the package repair control signal according to the strobe signal when the electrical fuse cutting signal is activated. 제 2 항에 있어서,
상기 제 2 우선부는 상기 제 1 인에이블 신호가 활성화되면 상기 스트로브 신호에 따라 상기 웨이퍼 리페어 제어 신호를 활성화하여 출력하는 것을 특징으로 하는 반도체 메모리 장치.The method of claim 2,
And the second priority unit activates and outputs the wafer repair control signal according to the strobe signal when the first enable signal is activated. 제 2 항에 있어서,
상기 제 3 우선부는 상기 제 2 인에이블 신호가 활성화되면 상기 스트로브 신호에 따라 상기 노멀 제어 신호를 활성화하여 출력하는 것을 특징으로 하는 반도체 메모리 장치.The method of claim 2,
And the third priority unit activates and outputs the normal control signal according to the strobe signal when the second enable signal is activated. 패키지 공정 전 단계에서 활성화 여부가 결정되는 일반적 퓨즈 커팅 신호 및 패키지 공정 후 단계에서 활성화 여부가 결정 되는 전기적 퓨즈 커팅 신호를 입력 받는 반도체 메모리 장치로서,
상기 전기적 퓨즈 커팅 신호가 활성화되면 스트로브 신호에 따라 패키지 리페어 제어 신호를 활성화하여 출력하는 제 1 순위부;
상기 전기적 퓨즈 커팅 신호가 비활성화되고 상기 일반적 퓨즈 커팅 신호가 활성화되면 상기 스트로브 신호에 따라 웨이퍼 리페어 제어 신호를 활성화하여 출력하는 제 2 순위부; 및
상기 전기적 퓨즈 커팅 신호가 비활성화되고 상기 일반적 퓨즈 커팅 신호가 비활성화되면 상기 스트로브 신호에 따라 노멀 제어 신호를 활성화하여 출력하는 제 3 순위부를 포함하는 반도체 메모리 장치.A semiconductor memory device that receives a general fuse cutting signal that is activated in a pre-packaging process and an electrical fuse cutting signal that is activated in a post-packaging process.
A first ranker configured to activate and output a package repair control signal according to the strobe signal when the electrical fuse cutting signal is activated;
A second ranker configured to activate and output a wafer repair control signal according to the strobe signal when the electrical fuse cutting signal is deactivated and the general fuse cutting signal is activated; And
And a third ranker configured to activate and output a normal control signal according to the strobe signal when the electrical fuse cutting signal is deactivated and the general fuse cutting signal is deactivated. 제 10 항에 있어서,
상기 제 1 순위부는 상기 전기적 퓨즈 커팅 신호가 활성화되면 상기 일반적 퓨즈 커팅 신호에 상관없이 상기 스트로브 신호에 따라 상기 패키지 리페어 제어 신호를 활성화하여 출력하는 것을 특징으로 하는 반도체 메모리 장치.The method of claim 10,
And when the electrical fuse cutting signal is activated, the first ranker activates and outputs the package repair control signal according to the strobe signal regardless of the general fuse cutting signal. 제 10항에 있어서,
상기 제 2 순위부는 상기 전기적 퓨즈 커팅 신호가 비활성화되고 상기 일반적 퓨즈커팅 신호가 활성화되면 제 1 인에이블 신호를 활성화하여 출력하는 제 1 인에이블 부; 및
상기 제 1 인에이블 신호를 입력받아 상기 제 1 인에이블 신호가 활성화되면 상기 스트로브 신호에 따라 상기 웨이퍼 리페어 제어 신호를 활성화하여 출력하는 제 1 패스부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.The method of claim 10,
The second ranking unit may include a first enable unit configured to activate and output a first enable signal when the electrical fuse cutting signal is inactivated and the general fuse cutting signal is activated; And
And a first pass unit configured to receive the first enable signal and activate and output the wafer repair control signal according to the strobe signal when the first enable signal is activated. 제 12항에 있어서,
상기 제 1 인에이블 신호는 상기 제 1 패스부를 활성화 또는 비활성화시킬 수 있는 것을 특징으로 하는 반도체 메모리 장치.The method of claim 12,
And the first enable signal can activate or deactivate the first pass part. 제 10항에 있어서,
상기 제 3 순위부는 상기 전기적 퓨즈 커팅 신호가 비활성화되고 상기 일반적 퓨즈커팅 신호가 비활성화되면 제 2 인에이블 신호를 활성화하여 출력하는 제 2 인에이블 부; 및
상기 제 2 인에이블 신호를 입력받아 상기 제 2 인에이블 신호가 활성화되면 상기 스트로브 신호에 따라 상기 노멀 제어 신호를 활성화하여 출력하는 제 2 패스부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.The method of claim 10,
The third ranker may include a second enable unit configured to activate and output a second enable signal when the electrical fuse cutting signal is inactivated and the general fuse cutting signal is inactivated; And
And a second pass unit configured to receive the second enable signal and activate and output the normal control signal according to the strobe signal when the second enable signal is activated. 제 14항에 있어서,
상기 제 2 인에이블 신호는 상기 제 2 패스부를 활성화 또는 비활성화시킬 수 있는 것을 특징으로 하는 반도체 메모리 장치.The method of claim 14,
And the second enable signal can activate or deactivate the second pass unit.
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