KR20110076550A - Method for manufacturing semiconductor device - Google Patents

Method for manufacturing semiconductor device Download PDF

Info

Publication number
KR20110076550A
KR20110076550A KR1020090133294A KR20090133294A KR20110076550A KR 20110076550 A KR20110076550 A KR 20110076550A KR 1020090133294 A KR1020090133294 A KR 1020090133294A KR 20090133294 A KR20090133294 A KR 20090133294A KR 20110076550 A KR20110076550 A KR 20110076550A
Authority
KR
South Korea
Prior art keywords
metal wiring
film
insulating film
forming
layer
Prior art date
Application number
KR1020090133294A
Other languages
Korean (ko)
Inventor
강명일
신은종
Original Assignee
주식회사 동부하이텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 동부하이텍 filed Critical 주식회사 동부하이텍
Priority to KR1020090133294A priority Critical patent/KR20110076550A/en
Publication of KR20110076550A publication Critical patent/KR20110076550A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

PURPOSE: A method for manufacturing a semiconductor device is provided to pattern a metal-insulator-metal capacitor by causing morphology difference through a chemical mechanical polishing process and using a photo-sensitive pattern formed by the morphology difference. CONSTITUTION: A metal wiring(112) is formed in an insulating film. The insulating film is selectively recessed to protrude a part of the upper side of the metal wiring and cause morphology difference between the insulating film and the metal wiring. A first conductive film, a dielectric film, and a second conductive film are formed on the insulating film containing the metal wiring. The second conductive film, the dielectric film, and the first conductive film are etched to form a capacitor.

Description

반도체 소자의 제조방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}Manufacturing method of semiconductor device {METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 제조방법에 관한 것으로, 상세하게는 반도체 소자의 엠아이엠(MIM, Metal Insulator Metal)(이하, MIM이라 함) 캐패시터의 제조방법, 더욱 상세하게는 별도의 포토 마스크 공정과 식각공정(패터닝 공정)을 추가하지 않고서도 MIM 캐패시터 패턴 정렬이 가능한 반도체 소자의 MIM 캐패시터 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a MIM (Metal Insulator Metal) (MIM) capacitor of a semiconductor device, and more particularly, a separate photo mask process and etching. The present invention relates to a method for manufacturing a MIM capacitor of a semiconductor device capable of aligning a MIM capacitor pattern without adding a step (patterning step).

최근 반도체 소자의 고집적화 기술에 의해 아날로그 캐패시터(capacitor)가 로직회로와 함께 집적화된 반도체 소자가 연구 개발되어 제품으로 사용되고 있다. CMOS(Complementary Metal Oxide Silicon) 로직에서 사용되는 아날로그 캐패시터는 피아이피(PIP, Polysilicon Insulator Polysilicon) 또는 MIM 형태가 주로 사용된다. 특히, CMOS 기반의 RF, 이미지 센서, 로직 등의 아날로그 성분이 포함되어 있는 SOC(System On Chip)에서는 캐패시터 형성을 위해 MIM 구조가 범용화 되어 있는 상황이다. Recently, due to the high integration technology of semiconductor devices, semiconductor devices in which analog capacitors are integrated with logic circuits have been researched and developed and used as products. Analog capacitors used in Complementary Metal Oxide Silicon (CMOS) logic are mainly in the form of PIP (Polysilicon Insulator Polysilicon) or MIM. In particular, in the SOC (System On Chip) that includes analog components such as CMOS-based RF, image sensor, and logic, the MIM structure is widely used to form a capacitor.

도 1a 내지 도 1g는 종래기술에 따른 반도체 소자의 제조방법을 도시한 공정 단면도이다. 1A to 1G are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.

도 1a를 참조하면, 다마신(damascene) 공정을 실시하여 절연막(10) 내에 구리배선(12)을 형성한다. Referring to FIG. 1A, a copper wiring 12 is formed in the insulating film 10 by performing a damascene process.

도 1b를 참조하면, 구리배선(12)을 포함하는 절연막(10) 상에 실리콘질화막(14)을 형성한 후 그 상부에 감광막 패턴(16)을 형성한다. 이때, 실리콘질화막(14)은 후속 공정을 통해 식각되어 MIM 형성공정시 정렬을 위한 정렬키로 사용된다. Referring to FIG. 1B, after the silicon nitride film 14 is formed on the insulating film 10 including the copper wiring 12, a photoresist film pattern 16 is formed on the silicon nitride film 14. At this time, the silicon nitride film 14 is etched through a subsequent process and used as an alignment key for alignment during the MIM formation process.

이어서, 도시되지는 않았지만, 감광막 패턴(16)을 식각 마스크로 이용한 식각공정을 별도로 실시하여 실리콘질화막(14)을 식각한다. 이로써, MIM 정렬키가 형성된다. Subsequently, although not shown, an etching process using the photosensitive film pattern 16 as an etching mask is separately performed to etch the silicon nitride film 14. Thus, the MIM alignment key is formed.

도 1c를 참조하면, 감광막 패턴(16)과 실리콘질화막(14)을 제거한 후 구리배선(12)을 보호하기 위하여 구리배선(12)을 포함하는 절연막(10) 상에 실리콘질화막(18)을 형성한다. Referring to FIG. 1C, after the photoresist pattern 16 and the silicon nitride layer 14 are removed, the silicon nitride layer 18 is formed on the insulating layer 10 including the copper line 12 to protect the copper line 12. do.

도 1d를 참조하면, 실리콘질화막(18) 상에 식각 장벽층으로 티타늄질화막(20)을 형성한 후 그 상부에 순차적으로 티타늄막(22), 유전막(24) 및 티타늄막(26)을 형성한다. Referring to FIG. 1D, after forming the titanium nitride layer 20 as an etch barrier layer on the silicon nitride layer 18, the titanium layer 22, the dielectric layer 24, and the titanium layer 26 are sequentially formed thereon. .

도 1e를 참조하면, 티타늄막(26) 상에 감광막 패턴(28)을 형성한 후, 이를 식각 마스크로 티타늄막(26)을 식각하여 MIM 캐패시터의 상부전극(26a)을 형성한다. Referring to FIG. 1E, after the photoresist pattern 28 is formed on the titanium film 26, the titanium film 26 is etched using the etching mask to form the upper electrode 26a of the MIM capacitor.

도 1f에 도시된 바와 같이, 감광막 패턴(28)을 제거한 후, 상부전극(26a)을 덮도록 절연막(24) 상에 실리콘질화막(30)을 형성한다. As shown in FIG. 1F, after the photosensitive film pattern 28 is removed, the silicon nitride film 30 is formed on the insulating film 24 to cover the upper electrode 26a.

도 1g에 도시된 바와 같이, 도시되지는 않았지만 실리콘질화막(30) 상에 감광막 패턴을 추가로 형성한 후, 실리콘질화막(30), 유전막(24), 티타늄막(22), 티타늄질화막(20)을 순차적으로 식각하여 MIM 캐패시터의 유전막(24a), 하부전극(22a)을 형성한다. 이때, 실리콘질화막 패턴(30a)과 티타늄질화막 패턴(20a)이 형성된다. Although not shown in FIG. 1G, after the photoresist pattern is further formed on the silicon nitride film 30, the silicon nitride film 30, the dielectric film 24, the titanium film 22, and the titanium nitride film 20 are formed. Are sequentially etched to form the dielectric film 24a and the lower electrode 22a of the MIM capacitor. At this time, the silicon nitride film pattern 30a and the titanium nitride film pattern 20a are formed.

그러나, 이러한 종래기술에 따른 MIM 캐패시터 제조방법에서는 다음과 같은 문제가 발생된다. 싱글(single) 또는 듀얼(dual) 다마신 공정을 이용한 내부 배선공정을 기반으로 하는 깊은 미세(deep submicron) CMOS 소자에 있어서 평탄화된 구리배선 상에 MIM 구조의 캐패시터를 형성하기 위해서는 추가로 별도의 포토 마스크를 이용한 포토정렬공정을 진행해야 하기 때문에 관련 마스크 공정에 대한 마스크 비용 및 패터닝을 위한 관련 공정비용이 추가적으로 발생하게 되는 문제가 발생된다.However, the following problem occurs in the MIM capacitor manufacturing method according to the prior art. In deep submicron CMOS devices based on internal wiring using a single or dual damascene process, an additional separate photo is required to form a capacitor with a MIM structure on the planarized copper wiring. Since a photo alignment process using a mask is to be performed, a problem arises in that a mask cost for a related mask process and an associated process cost for patterning are additionally generated.

따라서, 본 발명은 종래기술에 따른 문제점을 해결하기 위해 제안된 것으로서, 별도의 포토 마스크 공정과 식각공정(패터닝 공정)을 추가하지 않고서도 MIM 캐패시터 패턴 정렬이 가능한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다. Accordingly, the present invention is proposed to solve the problems according to the prior art, and provides a method of manufacturing a semiconductor device capable of aligning a MIM capacitor pattern without adding a separate photo mask process and an etching process (patterning process). There is a purpose.

상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은 절연막 내에 금속배선을 형성하는 단계와, 상기 절연막을 선택적으로 리세스시켜 상기 금속배선의 상부 일부를 돌출시키고, 이를 통해 상기 절연막과 상기 금속배선 간의 모폴로지 차이를 유발시키는 단계와, 상기 금속배선을 포함하는 상기 절연막 상에 제1 도전막, 유전막 및 제2 도전막을 형성하는 단계와, 상기 모폴로지 차이를 이용한 포토 정렬을 통해 형성된 감광막 패턴을 이용하여 상기 제2 도전막, 상기 유전막 및 상기 제1 도전막을 식각하여 캐패시터를 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.According to an aspect of the present invention, there is provided a method of forming a metal wiring in an insulating film, selectively recessing the insulating film to protrude an upper portion of the metal wiring, and thereby the insulating film and the metal wiring. Causing a difference in morphology between the electrodes, forming a first conductive film, a dielectric film, and a second conductive film on the insulating film including the metal wiring, and using a photoresist pattern formed by photo alignment using the morphology difference. And forming a capacitor by etching the second conductive layer, the dielectric layer, and the first conductive layer.

상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은 절연막 내에 금속배선을 형성하는 단계와, 상기 절연막을 선택적으로 리세스시켜 상기 금속배선의 상부 일부를 돌출시키고, 이를 통해 상기 절연막과 상기 금속배선 간의 모폴로지 차이를 유발시키는 단계와, 상기 금속배선을 포함하는 상기 절연막 상에 제1 보호막을 형성하는 단계와, 상기 제1 보호막 상에 식각 장벽층을 형성하는 단계와, 상기 식각 장벽층 상에 제1 도전막, 유전막 및 제2 도전막을 형성하는 단계와, 상기 모폴로지 차이를 이용한 포토 정렬을 통해 형성된 제1 감광막 패턴을 이용하여 제2 도전막을 식각하는 단계와, 상기 식각된 제2 도전막을 포함하는 상기 유전막 상에 제2 보호막을 형성하는 단계와, 상기 모폴로지 차이를 이용한 포토 정렬을 통해 형성된 제2 감광막 패턴을 이용하여 상기 제2 보호막, 상기 유전막, 상기 제1 도전막 및 상기 식각 장벽층을 식각하여 캐패시터를 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.According to an aspect of the present invention, there is provided a method of forming a metal wiring in an insulating film, selectively recessing the insulating film to protrude an upper portion of the metal wiring, and thereby the insulating film and the metal wiring. Causing a morphology difference therebetween, forming a first passivation layer on the insulating film including the metal interconnection, forming an etch barrier layer on the first passivation layer, and forming a etch barrier layer on the etch barrier layer. Forming a first conductive film, a dielectric film, and a second conductive film, etching a second conductive film using a first photosensitive film pattern formed through photo alignment using the morphology difference, and including the etched second conductive film. Forming a second passivation layer on the dielectric layer; and forming a second photoresist pattern formed through photo alignment using the morphology difference. Using the second protective film, there is provided a method for producing the dielectric film, a semiconductor device including forming a first conductive film and a capacitor by etching the etch barrier layer.

상기 절연막과 상기 금속배선 간의 모폴로지 차이를 유발시키는 단계는 상기 절연막과 상기 금속배선 간의 연마 선택비를 갖는 슬러리를 이용한 CMP(Chemical Mechanical Polishing) 공정으로 실시할 수 있다. Inducing the morphology difference between the insulating film and the metal wiring may be performed by a chemical mechanical polishing (CMP) process using a slurry having a polishing selectivity between the insulating film and the metal wiring.

상기 슬러리는 상기 절연막과 상기 금속배선 간의 연마 선택비가 2~100:1(절연막:금속배선)일 수 있다. The slurry may have a polishing selectivity between 2 and 100: 1 (insulation film: metal wiring) between the insulating film and the metal wiring.

상기 절연막 내에 금속배선을 형성하는 단계는 CMP(Chemical Mechanical Polishing) 공정을 포함하는 싱글 또는 듀얼 다마신 공정으로 실시할 수 있다. The forming of the metal wiring in the insulating layer may be performed by a single or dual damascene process including a chemical mechanical polishing (CMP) process.

상기 절연막과 상기 금속배선 간의 모폴로지 차이를 유발시키는 단계는 상기 절연막 내에 금속배선을 형성하는 단계에서 사용된 CMP 장비를 이용하여 CMP(Chemical Mechanical Polishing) 공정을 인-시튜(in-situ)로 실시할 수 있다. Inducing a morphology difference between the insulating film and the metal wiring may include performing a chemical mechanical polishing (CMP) process in-situ using the CMP equipment used in forming the metal wiring in the insulating film. Can be.

상기 CMP 공정은 서로 다른 연마 선택비를 갖는 슬러리를 이용하여 2-단계로 실시할 수 있다. The CMP process may be performed in two steps using slurries having different polishing selectivities.

본 발명에 의하면, 전(前) 공정에서 실시된 CMP(Chemical Mechanical Polishing) 장비를 그대로 이용한 CMP 공정을 실시하여 포토정렬을 위한 모폴로지(morphology) 차이를 유발시키고, 이 모폴로지 차이를 통해 형성된 감광막 패턴을 이용하여 MIM 캐패시터를 패터닝함으로써 종래기술과 비교하여 별도의 포토 마스크 공정 및 식각공정(패터닝)이 필요하지 않아 공정을 단순화시켜 제조비용을 감소시킬 수 있다. According to the present invention, the CMP process using the CMP (Chemical Mechanical Polishing) equipment carried out in the previous process as it is to cause a morphology (morphology) difference for photo alignment, and the photoresist pattern formed through the morphology difference By patterning the MIM capacitors, a separate photo mask process and etching process (patterning) are not required as compared with the prior art, thereby simplifying the process and reducing the manufacturing cost.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다. Advantages and features of the present invention, and methods for achieving them will be apparent with reference to the embodiments described below in detail in conjunction with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms different from each other, and only the present embodiment makes the disclosure of the present invention complete, and has ordinary skill in the art to which the present invention belongs. It is provided to fully inform the scope of the invention, and the invention is defined only by the scope of the claims. Thus, in some embodiments, well known process steps, well known device structures and well known techniques are not described in detail in order to avoid obscuring the present invention.

명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 그리고, 공간적으로 상대적인 용어인 하부(below, beneath, lower), 상부(상)(above, upper) 등은 도면에 도시되어 있는 바와 같이 하나의 구성 요소들과 다른 구성 요소들과의 상관 관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적 인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 구성 요소의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 구성 요소를 뒤집을 경우, 다른 구성 요소의 하부(below, beneath)로 기술된 구성 요소는 다른 구성 요소의 상(above, upper)에 놓여질 수 있다. 따라서, 예시적인 용어인 하부는 하부와 상부의 방향을 모두 포함할 수 있다. 구성 요소는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다. Like reference numerals refer to like elements throughout. In addition, spatially relative terms (below, beneath, lower), upper (above, upper), etc., as shown in the figure, facilitates the correlation between one component and the other components. It can be used to describe. The spatially relative terms are to be understood as terms that include different directions of components in use or operation in addition to the directions shown in the figures. For example, when inverting the components shown in the figures, components described as beneath of other components may be placed on top of other components. Thus, the exemplary term bottom may include both bottom and top directions. The components can be oriented in other directions as well, so that spatially relative terms can be interpreted according to the orientation.

본 명세서에서 사용된(언급된) 용어들은 실시예를 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 그리고, 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'으로 언급된 구성 요소, 단계 및/또는 동작은 하나 이상의 다른 구성요소, 단계 및/또는 동작의 존재 또는 추가를 배제하지 않는다.The terminology used (discussed) herein is for the purpose of describing particular embodiments only and is not intended to be limiting of the invention. In the present specification, the singular also includes the plural unless specifically stated in the text. As used herein, components, steps, and / or actions referred to as 'comprises' and / or 'comprising' exclude the presence or addition of one or more other components, steps, and / or actions. I never do that.

본 명세서에서 기술하는 실시예는 본 발명의 이상적인 예시도인 단면도들을 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예는 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 증착 또는 식각영역은 라운드(round)지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양(높이, 두께, 폭)은 설명의 편의를 위해 해당 구성요소의 영역의 특정 형태를 예시하기 위한 것이며, 발명의 범주를 제한하기 위한 것이 아니다.Embodiments described herein will be described with reference to cross-sectional views that are ideal illustrations of the invention. Accordingly, shapes of the exemplary views may be modified by manufacturing techniques and / or tolerances. Accordingly, embodiments of the present invention are not limited to the specific forms shown, but also include variations in forms produced by the manufacturing process. For example, the deposition or etching regions shown at right angles may be rounded or have a predetermined curvature. Accordingly, the regions illustrated in the figures have schematic attributes, and the shape (height, thickness, width) of the regions illustrated in the figures is for illustration of specific forms of regions of the corresponding components for convenience of description, and It is not intended to limit the category.

이하, 본 발명의 실시예에 따른 반도체 소자의 제조방법을 도 2a 내지 도 2g를 참조하여 설명한다. Hereinafter, a method of manufacturing a semiconductor device according to an embodiment of the present invention will be described with reference to FIGS. 2A to 2G.

도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 도시한 공정 단면도이다. 2A to 2H are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 2a를 참조하면, 반도체 기판(도시되지 않음) 상에 절연막(110)을 형성한다. 이때, 절연막(110)은 층간 절연막 또는 금속간 절연막으로서 단층으로 형성하거나, 또는 2층 이상이 적층된 적층 구조로 형성할 수 있다. 예를 들면, 절연막(110)은 FSG(Flourine-Doped-Silicate Glass), USG(Undoped Silicate Glass), TEOS(Tetra Ethyl Ortho Silicate), BPSG(BoroPhosphorus Silicate Glass), PSG(Phosphorus Silicate Glass) 중 선택된 어느 하나의 절연막으로 형성할 수 있다. Referring to FIG. 2A, an insulating film 110 is formed on a semiconductor substrate (not shown). In this case, the insulating film 110 may be formed as a single layer as an interlayer insulating film or an intermetallic insulating film, or may be formed as a laminated structure in which two or more layers are stacked. For example, the insulating layer 110 may be any one selected from FSG (Flourine-Doped-Silicate Glass), USG (Undoped Silicate Glass), TEOS (Tetra Ethyl Ortho Silicate), BPSG (BoroPhosphorus Silicate Glass), PSG (Phosphorus Silicate Glass) It can be formed with one insulating film.

이어서, 싱글 또는 듀얼 다마신 공정을 실시하여 절연막(110) 내에 금속배선(112)을 형성한다. 이때, 금속배선(112)은 구리배선으로 형성하는 것이 바람직하다. 이외에도, 금속배선(112)은 다른 금속, 예를 들면, 알루미늄, 텅스텐, 백금등으로 형성할 수 있다. Subsequently, a single or dual damascene process is performed to form the metal wiring 112 in the insulating film 110. At this time, the metal wiring 112 is preferably formed of a copper wiring. In addition, the metal wire 112 may be formed of another metal, for example, aluminum, tungsten, platinum, or the like.

금속배선(112)을 형성하기 위한 다마신 공정시, CMP 공정은 2단계로 실시할 수 있다. In the damascene process for forming the metallization 112, the CMP process may be performed in two steps.

예를 들면, 절연막(110)이 산화막으로 형성되고, 금속배선(112)이 구리배선 으로 형성된 경우에 대해 설명하면 다음과 같다. 먼저, 1-단계는 산화막과 구리의 선택비가 1:100(산화막:구리)인 슬러리를 이용하여 산화막이 노출될 때까지 실시한다. 2-단계는 산화막과 구리의 선택비가 1:1(산화막:구리)인 슬러리를 이용하여 실시한다. For example, a case in which the insulating film 110 is formed of an oxide film and the metal wiring 112 is formed of a copper wiring will be described. First, the 1-step is performed until the oxide film is exposed using a slurry in which the selectivity of oxide film and copper is 1: 100 (oxide film: copper). The 2-step is carried out using a slurry in which the selectivity of oxide film and copper is 1: 1 (oxide film: copper).

즉, 1-단계에서는 산화막에 비해 구리금속의 연마율을 100배 정도 증대시켜 연마공정을 진행하여 상대적으로 구리금속을 많이 연마하고, 2-단계에서는 산화막과 구리금속의 연마율을 동일하게 진행하여 산화막과 구리금속 간의 평탄화를 구현한다.That is, in the first step, the polishing rate of the copper metal is increased by about 100 times compared to the oxide film, and the polishing process is performed relatively to polish the copper metal. In the second step, the polishing rate of the oxide film and the copper metal is the same. Planarization between the oxide film and the copper metal is realized.

도 2b를 참조하면, 도 2a에서 금속배선(112)을 형성하기 위한 다마신 공정시 최종 공정인 CMP 공정 후 동일 CMP 장비 내에서 인-시튜(in-situ)로 절연막(110)과 금속배선(112) 간의 연마 선택비를 갖는 슬러리를 이용하여 절연막(110)을 선택적으로 리세스(recess)시킨다. 이로써, 금속배선(112)의 상부 일부분이 리세스된 절연막(110a)으로부터 돌출되고, 이렇게 돌출된 부위가 후속 MIM 캐패시터를 형성하기 위한 정렬키로 기능하게 된다. 즉, 금속배선(112)의 돌출된 부위는 정렬키의 모폴로지(morphology)를 형성하고, 이를 통해 후속 CTM(Capacitor Top Metal) 및 CBM(Capacitor Bottom Metal) 패터닝을 진행한다. Referring to FIG. 2B, the insulating film 110 and the metal wiring (in-situ) in-situ in the same CMP equipment after the CMP process, which is the final process in the damascene process for forming the metal wiring 112 in FIG. The insulating film 110 is selectively recessed using a slurry having a polishing selectivity between 112. As a result, an upper portion of the metal wire 112 protrudes from the recessed insulating layer 110a, and the protruded portion functions as an alignment key for forming a subsequent MIM capacitor. That is, the protruding portion of the metallization 112 forms a morphology of the alignment key, and then performs subsequent CTM (Capacitor Top Metal) and CBM (Capacitor Bottom Metal) patterning.

예를 들면, 절연막(110)을 선택적으로 리세스시키는 공정은 산화막과 구리의 선택비가 2:1(산화막:구리) 이상, 바람직하게는 2~100:1(산화막:구리)인 슬러리를 이용하여 산화막을 선택적으로 제거한다. 이로써, 정렬키 영역의 모폴로지가 형성된다. For example, the step of selectively recessing the insulating film 110 may be performed using a slurry in which the selectivity of the oxide film and copper is 2: 1 (oxide film: copper) or more, preferably 2 to 100: 1 (oxide film: copper). The oxide film is selectively removed. As a result, the morphology of the alignment key region is formed.

도 2c를 참조하면, 금속배선(112)을 포함하는 리세스된 절연막(110a) 상에 금속배선(112)을 보호하기 위한 재1 보호막(114)을 형성한다. 이때, 제1 보호막(114)은 절연막들 중 선택된 어느 하나로 형성할 수 있다. 예를 들면, 실리콘질화막으로 형성한다.Referring to FIG. 2C, a first protective layer 114 for protecting the metal line 112 is formed on the recessed insulating layer 110a including the metal line 112. In this case, the first passivation layer 114 may be formed of any one selected from among the insulating layers. For example, it is formed of a silicon nitride film.

도 2d를 참조하면, 제1 보호막(114) 상에 식각 장벽층(116)을 형성한다. 이때, 식각 장벽층(116)은 티타늄질화막, 탄탈륨질화막, 텅스텐질화막 등과 같은 금속질화물로 형성할 수 있다. 바람직하게는 티타늄질화막으로 형성한다.Referring to FIG. 2D, an etch barrier layer 116 is formed on the first passivation layer 114. In this case, the etching barrier layer 116 may be formed of a metal nitride such as a titanium nitride film, a tantalum nitride film, or a tungsten nitride film. Preferably, it is formed of a titanium nitride film.

도 2e를 참조하면, 식각 장벽층(116) 상에 캐패시터의 하부전극용 제1 도전막(118), 유전막(120) 및 상부전극용 제2 도전막(122)을 순차적으로 형성한다. 이때, 제1 및 제2 도전막(118, 122)은 각각 전이금속들 중 선택된 어느 하나의 금속으로 형성할 수 있다. 바람직하게는 티타늄 금속으로 형성한다. 유전막(120)은 절연막들 중 선택된 어느 하나의 막으로 형성할 수 있다. 바람직하게는 실리콘질화막으로 형성한다. Referring to FIG. 2E, the first conductive layer 118 for the lower electrode, the dielectric layer 120, and the second conductive layer 122 for the upper electrode of the capacitor are sequentially formed on the etch barrier layer 116. In this case, each of the first and second conductive layers 118 and 122 may be formed of any one metal selected from transition metals. Preferably it is formed of titanium metal. The dielectric layer 120 may be formed of any one selected from among insulating layers. Preferably, the silicon nitride film is formed.

도 2f를 참조하면, 제2 도전막(122) 상에 감광막 패턴(124)을 형성한다. 이때, 감광막 패턴(124)은 도 2b에서 형성된 정렬키 영역의 모폴로지를 이용하여 형성한다. Referring to FIG. 2F, a photosensitive film pattern 124 is formed on the second conductive film 122. In this case, the photoresist pattern 124 is formed using the morphology of the alignment key region formed in FIG. 2B.

이어서, 감광막 패턴(124)을 식각 마스크로 이용한 식각공정을 실시하여 제2 도전막(122)을 일정한 크기의 패턴을 갖도록 식각한다. 이로써, 상부전극(122a)이 형성된다. Subsequently, an etching process using the photoresist pattern 124 as an etching mask is performed to etch the second conductive layer 122 to have a pattern having a predetermined size. As a result, the upper electrode 122a is formed.

도 2g를 참조하면, 상부전극(122a)을 포함하는 유전막(120) 상에 제2 보호 막(124)을 형성한다. 이때, 제2 보호막(124)은 절연막, 바람직하게는 실리콘질화막으로 형성한다. Referring to FIG. 2G, a second passivation layer 124 is formed on the dielectric layer 120 including the upper electrode 122a. At this time, the second protective film 124 is formed of an insulating film, preferably a silicon nitride film.

도 2h를 참조하면, 도시되지는 않았지만, 제2 보호막(124) 상에 감광막 패턴을 형성한 후 상기 감광막 패턴을 식각 마스크로 이용한 식각공정을 실시하여 제2 보호막(26), 유전막(120), 제1 도전막(118), 식각 장벽층(116)을 순차적으로 식각한다. 이때, 식각공정은 제1 보호막(114)이 노출될 때까지 실시하며, 이로써, 제2 보호막 패턴(26a), 유전막 패턴(120a), 하부전극(118a), 식각 장벽층 패턴(116a)이 형성된다. Referring to FIG. 2H, although not shown, after forming a photoresist pattern on the second passivation layer 124, an etching process using the photoresist pattern as an etching mask is performed to form the second passivation layer 26, the dielectric layer 120, The first conductive layer 118 and the etching barrier layer 116 are sequentially etched. In this case, the etching process is performed until the first passivation layer 114 is exposed, thereby forming the second passivation layer pattern 26a, the dielectric layer pattern 120a, the lower electrode 118a, and the etching barrier layer pattern 116a. do.

이상에서 설명한 바와 같이, 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 이처럼 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.As described above, although the technical spirit of the present invention has been described in detail in the preferred embodiments, it should be noted that the above-described embodiments are for the purpose of description and not for the purpose of limitation. As such, those skilled in the art may understand that various embodiments are possible within the scope of the technical idea of the present invention.

도 1a 내지 도 1g는 종래기술에 따른 반도체 소자의 제조방법을 도시한 공정 단면도이다.1A to 1G are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.

도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 도시한 공정 단면도이다. 2A to 2H are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

110 : 절연막 110a : 리세스된 절연막110 insulating film 110a recessed insulating film

112 : 금속배선 114 : 제1 보호막112: metal wiring 114: first protective film

116 : 식각 장벽층 118 : 제1 도전막116: etching barrier layer 118: first conductive film

120 : 유전막 122 : 제2 도전막120 dielectric film 122 second conductive film

124 : 감광막 패턴 122a : 상부전극124: photosensitive film pattern 122a: upper electrode

126 : 제2 보호막 120a : 유전막 패턴126: second protective film 120a: dielectric film pattern

118a : 하부전극 116a : 식각 장벽층 패턴118a: lower electrode 116a: etching barrier layer pattern

Claims (5)

절연막 내에 금속배선을 형성하는 단계;Forming a metal wiring in the insulating film; 상기 절연막을 선택적으로 리세스시켜 상기 금속배선의 상부 일부를 돌출시키고, 이를 통해 상기 절연막과 상기 금속배선 간의 모폴로지(morphology) 차이를 유발시키는 단계;Selectively recessing the insulating film to protrude an upper portion of the metal wiring, thereby causing a morphology difference between the insulating film and the metal wiring; 상기 금속배선을 포함하는 상기 절연막 상에 제1 도전막, 유전막 및 제2 도전막을 형성하는 단계; 및Forming a first conductive film, a dielectric film, and a second conductive film on the insulating film including the metal wiring; And 상기 모폴로지 차이를 이용한 포토 정렬을 통해 형성된 감광막 패턴을 이용하여 상기 제2 도전막, 상기 유전막 및 상기 제1 도전막을 식각하여 캐패시터를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.And forming a capacitor by etching the second conductive film, the dielectric film, and the first conductive film by using a photosensitive film pattern formed through photo alignment using the morphology difference. 절연막 내에 금속배선을 형성하는 단계;Forming a metal wiring in the insulating film; 상기 절연막을 선택적으로 리세스시켜 상기 금속배선의 상부 일부를 돌출시키고, 이를 통해 상기 절연막과 상기 금속배선 간의 모폴로지 차이를 유발시키는 단계;Selectively recessing the insulating film to protrude an upper portion of the metal wiring, thereby causing a morphology difference between the insulating film and the metal wiring; 상기 금속배선을 포함하는 상기 절연막 상에 제1 보호막을 형성하는 단계;Forming a first passivation layer on the insulating layer including the metal wiring; 상기 제1 보호막 상에 식각 장벽층을 형성하는 단계;Forming an etch barrier layer on the first passivation layer; 상기 식각 장벽층 상에 제1 도전막, 유전막 및 제2 도전막을 형성하는 단계;Forming a first conductive layer, a dielectric layer, and a second conductive layer on the etch barrier layer; 상기 모폴로지 차이를 이용한 포토 정렬을 통해 형성된 제1 감광막 패턴을 이용하여 제2 도전막을 식각하는 단계;Etching the second conductive layer using the first photoresist pattern formed through photo alignment using the morphology difference; 상기 식각된 제2 도전막을 포함하는 상기 유전막 상에 제2 보호막을 형성하는 단계;Forming a second passivation layer on the dielectric layer including the etched second conductive layer; 상기 모폴로지 차이를 이용한 포토 정렬을 통해 형성된 제2 감광막 패턴을 이용하여 상기 제2 보호막, 상기 유전막, 상기 제1 도전막 및 상기 식각 장벽층을 식각하여 캐패시터를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.Forming a capacitor by etching the second passivation layer, the dielectric layer, the first conductive layer, and the etch barrier layer using a second photoresist pattern formed through photo alignment using the morphology difference. A method of manufacturing a semiconductor device. 제 1 항 또는 제 2 항에 있어서, The method according to claim 1 or 2, 상기 절연막과 상기 금속배선 간의 모폴로지 차이를 유발시키는 단계는 상기 절연막과 상기 금속배선 간의 연마 선택비를 갖는 슬러리를 이용한 CMP(Chemical Mechanical Polishing) 공정으로 실시하며,Inducing a morphology difference between the insulating film and the metal wiring is performed by a chemical mechanical polishing (CMP) process using a slurry having a polishing selectivity between the insulating film and the metal wiring. 상기 슬러리는 상기 절연막과 상기 금속배선 간의 연마 선택비가 2~100:1(절연막:금속배선)인 것을 특징으로 하는 반도체 소자의 제조방법.The slurry is a method of manufacturing a semiconductor device, characterized in that the polishing selectivity between the insulating film and the metal wiring is 2 to 100: 1 (insulation film: metal wiring). 제 1 항에 있어서, The method of claim 1, 상기 절연막 내에 금속배선을 형성하는 단계는 CMP(Chemical Mechanical Polishing) 공정을 포함하는 싱글 또는 듀얼 다마신 공정으로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.Forming the metal wiring in the insulating film is a semiconductor device manufacturing method, characterized in that performed in a single or dual damascene process including a chemical mechanical polishing (CMP) process. 제 4항에 있어서, The method of claim 4, wherein 상기 절연막과 상기 금속배선 간의 모폴로지 차이를 유발시키는 단계는 상기 절연막 내에 금속배선을 형성하는 단계에서 사용된 CMP 장비를 이용하여 CMP(Chemical Mechanical Polishing) 공정을 인-시튜(in-situ)로 실시하며,Inducing the morphology difference between the insulating film and the metal wiring may be performed in-situ by using a CMP (Chemical Mechanical Polishing) process using the CMP equipment used in forming the metal wiring in the insulating film. , 상기 CMP 공정은 서로 다른 연마 선택비를 갖는 슬러리를 이용하여 2-단계로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.The CMP process is a semiconductor device manufacturing method, characterized in that carried out in two steps using a slurry having a different polishing selectivity.
KR1020090133294A 2009-12-29 2009-12-29 Method for manufacturing semiconductor device KR20110076550A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020090133294A KR20110076550A (en) 2009-12-29 2009-12-29 Method for manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090133294A KR20110076550A (en) 2009-12-29 2009-12-29 Method for manufacturing semiconductor device

Publications (1)

Publication Number Publication Date
KR20110076550A true KR20110076550A (en) 2011-07-06

Family

ID=44916435

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090133294A KR20110076550A (en) 2009-12-29 2009-12-29 Method for manufacturing semiconductor device

Country Status (1)

Country Link
KR (1) KR20110076550A (en)

Similar Documents

Publication Publication Date Title
US7332764B2 (en) Metal-insulator-metal (MIM) capacitor and method of fabricating the same
US10102972B2 (en) Method of forming capacitor structure
US9006074B2 (en) High voltage hybrid polymeric-ceramic dielectric capacitor
US7160772B2 (en) Structure and method for integrating MIM capacitor in BEOL wiring levels
US7633112B2 (en) Metal-insulator-metal capacitor and method of manufacturing the same
US20100164062A1 (en) Method of manufacturing through-silicon-via and through-silicon-via structure
KR100902581B1 (en) Stack capacitor in semiconductor device and the Method for forming the same
US9818689B1 (en) Metal-insulator-metal capacitor and methods of fabrication
US9831171B2 (en) Capacitors with barrier dielectric layers, and methods of formation thereof
US20160218062A1 (en) Thin film resistor integration in copper damascene metallization
US8728936B1 (en) Copper etching integration scheme
TW202038383A (en) Semiconductor device and method of forming same
KR100564626B1 (en) Metal-insulator-metal capacitors having high capacitance and method for manufacturing the same
EP1182708A2 (en) High capacitance damascene capacitor
US6638830B1 (en) Method for fabricating a high-density capacitor
US20210020737A1 (en) Capacitor and method for producing the same
US8735278B2 (en) Copper etch scheme for copper interconnect structure
KR20190024540A (en) Etching to reduce line wiggling
US10615249B2 (en) Capacitor structures and methods for fabricating the same
KR100678638B1 (en) Method for fabricating semiconductor device
US20050087838A1 (en) Method of forming metal-insulator-metal (MIM) capacitors at copper process
CN107579037B (en) Capacitor structure and manufacturing method thereof
US6924208B2 (en) Dual mask capacitor for integrated circuits
US9281263B2 (en) Interconnect structure including a continuous conductive body
CN116314120A (en) Semiconductor device and method of forming the same

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid