KR20110060722A - Method for fabricating partial silicon on insulator - Google Patents

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KR20110060722A
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Abstract

PURPOSE: A method for manufacturing a partial SOI substrate is provided to prevent a single layer by optimizing an epitaxial process through the control of a process condition and time before a silicon layer is formed. CONSTITUTION: A pretreatment process is performed on a first silicon layer using hydrogen. A sacrificial layer and a second silicon layer are laminated on the first silicon layer. The second silicon layer and the sacrificial layer are patterned. A third silicon layer is formed on the first silicon layer exposed by the patterning and the patterned second silicon layer. A trench is formed by etching the third silicon layer, the second silicon layer, and the sacrificial layer.

Description

부분 에스오아이 기판 제조 방법{METHOD FOR FABRICATING PARTIAL SILICON ON INSULATOR}Partial S.O.I.substrate manufacturing method {METHOD FOR FABRICATING PARTIAL SILICON ON INSULATOR}

본 발명은 반도체 제조 기술에 관한 것으로, 특히 부분 에스오아이 기판 제조 방법에 관한 것이다.TECHNICAL FIELD The present invention relates to semiconductor manufacturing technology, and more particularly, to a method of manufacturing a partial SOH eye substrate.

차세대 반도체 소자의 축소화가 진행됨에 따라 공정측면에서 패터닝(Patterning) 구현, 공정 스텝(Step) 수의 증가 등의 많은 문제점들이 발생하고 있으며, 이런 문제점들을 해결하기 위한 신공정 또는 신물질들이 더욱 개발되고 있는 상황이다. 이런 상황에서 소자의 누설전류(Leakage)를 개선시키고, 최종적으로 소자의 데이터 보유시간(tREF;Data Retention Time)을 향상시키려는 목적으로 부분 에스오아이(Partial SOI(silicon on insulator)) 공정이 개발되고 있다.As miniaturization of next-generation semiconductor devices proceeds, many problems occur in terms of process patterning and increase in the number of process steps, and new processes or new materials are being developed to solve these problems. to be. In this situation, a partial silicon on insulator (SOI) process is being developed to improve the device's leakage current and finally improve the device's data retention time (tREF). .

도 1a 내지 도 1f는 종래 기술에 따른 부분 에스오아이 기판 제조 방법을 설명하기 위한 공정 단면도이다.1A to 1F are cross-sectional views illustrating a method of manufacturing a partial SOH eye substrate according to the prior art.

도 1a에 도시된 바와 같이, 실리콘 기판(Si wafer, 10) 상에 실리콘 저마늄 막(SiGe, 11)과 제 1 실리콘막(Si, 12)을 적층한다. As shown in FIG. 1A, a silicon germanium film SiGe 11 and a first silicon film Si 12 are stacked on a silicon substrate Si wafer 10.

도 1b에 도시된 바와 같이, 사진 식각 공정으로 제 1 실리콘막(12)과 실리콘저마늄막(11)을 패터닝한다.As shown in FIG. 1B, the first silicon layer 12 and the silicon germanium layer 11 are patterned by a photolithography process.

도 1c에 도시된 바와 같이, 전면에 제 2 실리콘막(Si, 13)을 형성한다. As shown in Fig. 1C, second silicon films Si and 13 are formed on the entire surface.

상기 제 2 실리콘막(13)은, 패터닝된 제 1 실리콘막(12) 및 실리콘 저마늄막(11) 사이의 공간을 채우고 제 1 실리콘막(12) 위에 일정 두께로 쌓이도록, 형성된다.The second silicon film 13 is formed to fill a space between the patterned first silicon film 12 and the silicon germanium film 11 and to be stacked on the first silicon film 12 to a predetermined thickness.

도 1d에 도시된 바와 같이, 소자분리 영역을 정의하기 위하여 제 2, 제 1 실리콘막(13, 12) 및 실리콘 웨이퍼(10)를 일부 식각하여 소자분리 트렌치(14)를 형성한다.As shown in FIG. 1D, the device isolation trench 14 is formed by partially etching the second and first silicon layers 13 and 12 and the silicon wafer 10 to define the device isolation region.

도 1e에 도시된 바와 같이, 실리콘(Si)과 실리콘 저마늄(SiGe)간 식각 선택비 차이를 이용한 습식 식각 공정으로 실리콘 저마늄막(11)을 제거하여 갭(15)을 형성한다. As illustrated in FIG. 1E, the gap 15 is formed by removing the silicon germanium layer 11 by a wet etching process using a difference in etching selectivity between silicon (Si) and silicon germanium (SiGe).

도 1f에 도시된 바와 같이, 소자분리 트렌치(14) 및 갭(15)에 절연막을 매립하여 SOI 절연막(16A) 및 소자분리막(16B)을 형성한다. As shown in FIG. 1F, an SOI insulating film 16A and a device isolation film 16B are formed by filling an insulating film in the device isolation trench 14 and the gap 15.

위와 같이, 종래 기술은 부분 에스오아이 기판을 형성하여, 소자의 누설전류를 개선시키고 최종적으로 소자의 데이타 보유 시간(Data Retention Time(tREF))를 향상시킬 수 있다. As described above, the prior art can form a partial SOH substrate to improve the leakage current of the device and finally improve the data retention time (tREF) of the device.

그러나, 부분 에스오아이 기판 형성을 위한 실리콘층 성장시 결정성 결점(Defect)이 발생되는 문제점이 있다.However, there is a problem in that a crystalline defect occurs when the silicon layer is grown to form a partial SOH substrate.

도 2는 종래 기술에 따른 부분 에스오아이 기판 형성시 문제점을 설명하기 위한 TEM사진이다.2 is a TEM photograph for explaining a problem in forming a partial S-OI substrate according to the prior art.

도 2를 참조하면, 부분 에스오아이 기판 형성을 위한 절연막 부근에서 결정성 결점인 단층(Dislocation)이 발생하는 것을 알 수 있다.Referring to FIG. 2, it can be seen that a dislocation, which is a crystalline defect, occurs in the vicinity of an insulating layer for forming a partial S-OI substrate.

위와 같이, 부분 에스오아이 기판에 단층이 발생하면 그렇지 않은 소자보다 10배 이상의 누설전류 특성이 열화되며, tREF 역시 그에 비례하여 열화되는 문제점이 있다. As described above, when a single layer is formed on the partial SOH eye substrate, the leakage current characteristics of 10 times or more are deteriorated than that of the non-elemental element, and the tREF also deteriorates in proportion thereto.

따라서, 부분 에스오아이 기판 형성시 단층의 발생을 방지할 필요성이 있다.Therefore, there is a need to prevent the occurrence of a monolayer in forming a partial SOH substrate.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 부분 에스오아이 기판 형성시 결정성 결점인 단층의 발생을 방지할 수 있는 부분 에스오아이 기판 제조 방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above-described problems of the prior art, and an object thereof is to provide a method for manufacturing a partial ESO substrate capable of preventing occurrence of a monolayer, which is a crystalline defect, when forming the partial ESO substrate.

상기 목적을 달성하기 위한 본 발명의 부분 에스오아이 기판 제조 방법은 제1실리콘층 상에 수소를 이용한 전처리 공정을 진행하는 단계; 상기 제1실리콘층 상에 희생층 및 제2실리콘층을 적층하는 단계; 상기 제2실리콘층 및 희생층을 패터닝하는 단계; 상기 패터닝된 제2실리콘층 및 상기 패터닝에 의해 노출된 제1실리콘층 상에 제3실리콘층을 형성하는 단계; 상기 제3실리콘층, 제2실리콘층 및 희생층을 식각하여 트렌치를 형성하는 단계; 상기 트렌치에 의해 노출된 상기 희생층을 제거하는 단계; 상기 트렌치를 매립하는 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 한다.Partial SOH substrate manufacturing method of the present invention for achieving the above object comprises the steps of performing a pretreatment process using hydrogen on the first silicon layer; Stacking a sacrificial layer and a second silicon layer on the first silicon layer; Patterning the second silicon layer and the sacrificial layer; Forming a third silicon layer on the patterned second silicon layer and the first silicon layer exposed by the patterning; Etching the third silicon layer, the second silicon layer, and the sacrificial layer to form a trench; Removing the sacrificial layer exposed by the trench; And forming an isolation layer to fill the trench.

특히, 상기 수소를 이용한 전처리 공정은, 습식, 건식 또는 습식 및 건식세정을 차례로 진행하되, 700℃∼1500℃의 온도에서 진행하는 것을 특징으로 한다.In particular, the pre-treatment process using hydrogen, wet, dry or wet and dry washing in sequence, characterized in that at a temperature of 700 ℃ to 1500 ℃.

또한, 상기 희생층은 실리콘저마늄(SiGe), 실리콘탄화저마늄(SiGeC) 및 탄화실리콘(SiC)으로 이루어진 그룹 중에서 선택된 어느 하나로 형성하되, 상기 희생층은 100Å∼700Å의 두께로 형성하는 것을 특징으로 한다.In addition, the sacrificial layer is formed of any one selected from the group consisting of silicon germanium (SiGe), silicon germanium carbide (SiGeC) and silicon carbide (SiC), the sacrificial layer is formed to a thickness of 100 ~ 700Å It is done.

또한, 상기 희생층, 제2 및 제3실리콘층은 에피택셜 공정으로 형성하는 것을 특징으로 하며, 상기 제2실리콘층은 50Å∼500Å의 두께로 형성하는 것을 특징으로 한다.In addition, the sacrificial layer, the second and the third silicon layer is characterized in that it is formed by an epitaxial process, the second silicon layer is characterized in that formed to a thickness of 50 ~ 500Å.

또한, 상기 제3실리콘층을 형성하는 단계 전에, 전처리 공정을 진행하는 단계를 더 포함하되, 상기 전처리 공정은 습식, 건식 또는 습식 및 건식세정을 차례로 진행하고, 이때, 상기 습식세정은 HF를 이용하여 진행하되, 50초∼500초 동안 진행하는 것을 특징으로 한다.In addition, before the step of forming the third silicon layer, further comprising the step of performing a pre-treatment process, the pre-treatment process proceeds wet, dry or wet and dry cleaning in sequence, wherein the wet cleaning using HF To proceed, characterized in that for 50 seconds to 500 seconds to proceed.

또한, 상기 제3실리콘층은, LPCVD(Low Pressure CVD), VLPCVD(Very Low Pressure CVD), PE-CVD(Plasma Enhanced-CVD), HVCVD(Ultrahigh Vacuum CVD), RTCVD(Rapid Thermal CVD) 및 APCVD(Atmosphere Pressure CVD)로 이루어진 그룹 중에서 선택된 어느 하나의 장비에서 형성하되, 1000Å∼5000Å의 두께로 형성하고, 1Torr∼300Torr의 압력에서 형성하는 것을 특징으로 한다.In addition, the third silicon layer may include low pressure CVD (LPCVD), very low pressure CVD (VLPCVD), plasma enhanced-CVD (PE-CVD), ultrahigh vacuum CVD (HVCVD), rapid thermal CVD (RTCVD), and APCVD (APCVD). Atmosphere Pressure CVD) is formed in any one selected from the group consisting of, the thickness of 1000 Pa ~ 5000 Pa, characterized in that formed at a pressure of 1 Torr to 300 Torr.

상술한 본 발명의 부분 에스오아이 기판 제조 방법은 각각의 실리콘층 형성전에 전처리 공정을 진행하되 공정 조건 및 시간을 조절하여 에피택셜 공정을 최적화 함으로써 결정성 결점인 단층의 형성을 방지하는 효과가 있으며, 따라서 누설전류 및 tREF를 개선하는 효과가 있다.The method of manufacturing a partial S-OI substrate of the present invention described above has an effect of preventing the formation of a single layer, which is a crystalline defect, by performing a pretreatment process prior to forming each silicon layer, but optimizing the epitaxial process by adjusting process conditions and time. Therefore, there is an effect of improving the leakage current and tREF.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings in order to facilitate a person skilled in the art to easily carry out the technical idea of the present invention. .

도 3a 내지 도 3h는 본 발명의 실시예에 따른 부분 에스오아이 기판 제조 방법을 설명하기 위한 공정 단면도이다.3A to 3H are cross-sectional views illustrating a method of manufacturing a partial SOH substrate in accordance with an embodiment of the present invention.

도 3a에 도시된 바와 같이, 제1실리콘층(20)의 표면에 전처리 공정을 진행한다. 제1실리콘층(20)은 기판일 수 있다. As shown in FIG. 3A, a pretreatment process is performed on the surface of the first silicon layer 20. The first silicon layer 20 may be a substrate.

전처리 공정은 후속 에피택셜 공정을 진행하기 전에 제1실리콘층(20) 표면의 유기오염물 및 자연 산화막 등의 불순물을 제거함으로써 후속 성장되는 실리콘층의 질(Quality)을 개선시키기 위한 것으로, 수소를 이용한 세정공정을 진행할 수 있다. 수소를 이용한 세정공정은 습식, 건식 또는 습식 및 건식세정의 차례로 진행할 수 있고, 인시튜(In-Situ) 또는 엑시튜(Ex-Situ)로 모두 진행가능하다. 특히, 세정공정은 700℃∼1500℃의 온도에서 진행하는 것이 바람직하다. The pretreatment process is to improve the quality of the silicon layer that is subsequently grown by removing impurities such as organic contaminants and natural oxides on the surface of the first silicon layer 20 before proceeding to the subsequent epitaxial process. The cleaning process can proceed. The washing process using hydrogen may proceed in the order of wet, dry or wet and dry cleaning, and may proceed in either In-Situ or Ex-Situ. In particular, the washing step is preferably performed at a temperature of 700 ° C to 1500 ° C.

위와 같이, 전처리 공정을 진행함으로써 기판 외곽에 다발하는 결정성 슬립 결점(Slip Defect)을 개선할 수 있다.As described above, by performing the pretreatment process, it is possible to improve the crystalline slip defects bundled in the outer periphery of the substrate.

도 3b에 도시된 바와 같이, 제1실리콘층(20) 상에 희생층(21)을 형성한다. 희생층(21)은 후속 부분 에스오아이(Silicon On Insulator)를 형성하기 위한 것으로, 제1실리콘층(20) 및 후속 제2실리콘층(22)에 대해 습식식각속도가 빠른 물질로 형성하는 것이 바람직하다. As shown in FIG. 3B, the sacrificial layer 21 is formed on the first silicon layer 20. The sacrificial layer 21 is to form a subsequent portion of the silicon on insulator (SiO), it is preferable to form a material having a high wet etching rate with respect to the first silicon layer 20 and the subsequent second silicon layer 22. Do.

예컨대, 희생층(21)은 실리콘저마늄(SiGe), 실리콘탄화저마늄(SiGeC) 및 탄 화실리콘(SiC)으로 이루어진 그룹 중에서 선택된 어느 하나로 형성할 수 있으며, 희생층(21)은 에피택셜 공정을 통해 형성할 수 있다. 이때, 희생층(21)은 100Å∼700Å의 두께로 형성하는 것이 바람직하다.For example, the sacrificial layer 21 may be formed of any one selected from the group consisting of silicon germanium (SiGe), silicon germanium carbide (SiGeC), and silicon carbide (SiC), and the sacrificial layer 21 may be epitaxial. It can be formed through. At this time, the sacrificial layer 21 is preferably formed to a thickness of 100 kPa to 700 kPa.

이어서, 희생층(21) 상에 제2실리콘층(22)을 형성한다. 제2실리콘층(22)은 에피택셜 공정을 통해 형성할 수 있으며, 이때 제2실리콘층(22)은 50Å∼500Å의 두께로 형성할 수 있다. Subsequently, the second silicon layer 22 is formed on the sacrificial layer 21. The second silicon layer 22 may be formed through an epitaxial process. In this case, the second silicon layer 22 may be formed to have a thickness of 50 kPa to 500 kPa.

특히, 희생층(21)과 제2실리콘층(22)은 동일 챔버에서 인시튜(In-Situ)로 형성하는 것이 바람직하다.In particular, the sacrificial layer 21 and the second silicon layer 22 are preferably formed in-situ in the same chamber.

도 3c에 도시된 바와 같이, 패터닝을 진행하여 희생패턴(21A) 및 제2실리콘패턴(22A)을 형성한다. 이를 위해, 도시되지는 않았으나, 제2실리콘층(22, 도 3b 참조) 상에 감광막 패턴을 형성하고, 이를 식각장벽으로 제2실리콘층(22, 도 3b 참조) 및 희생층(21, 도 3b 참조)을 식각한다. As shown in FIG. 3C, patterning is performed to form the sacrificial pattern 21A and the second silicon pattern 22A. To this end, although not shown, a photoresist pattern is formed on the second silicon layer 22 (see FIG. 3B), and the second silicon layer 22 (see FIG. 3B) and the sacrificial layer 21 and FIG. 3B are used as etch barriers. Etch).

이때, 패터닝에 의해 형성된 희생패턴(21A) 및 제2실리콘패턴(22A)은 부분 에스오아이 영역이 정의된 라인형 또는 필라형으로 패터닝된다.In this case, the sacrificial pattern 21A and the second silicon pattern 22A formed by the patterning may be patterned into a line shape or a pillar shape in which a partial SOH area is defined.

도 3d에 도시된 바와 같이, 전처리 공정을 진행한다. 전처리 공정은 후속 제3실리콘층을 형성하기 전에 제1실리콘층(20) 및 제2실리콘패턴(22A) 표면의 유기오염물 및 자연 산화막 등의 불순물을 제거함으로써 후속 성장되는 실리콘층의 질(Quality)을 개선시키기 위한 것이다. As shown in FIG. 3D, the pretreatment process is performed. The pretreatment process removes impurities such as organic contaminants and natural oxide films on the surfaces of the first silicon layer 20 and the second silicon pattern 22A before forming the subsequent third silicon layer, thereby improving the quality of the silicon layer. To improve.

전처리 공정은 습식, 건식 또는 습식 및 건식을 차례로 진행할 수 있으며, HF를 이용한 습식세정으로 진행하는 것이 바람직하다. HF라스트 세정(HF-last clean)은, HF계 세정을 가장 나중에 진행하는 것으로, 예를 들어 HF-last 세정으로는 RNO[R(H2SO4 + H2O2) + N(NH4OH + H2O2) + O(HF계열 BOE)], RNF[R(H2SO4 + H2O2) + N(NH4OH + H2O2) + HF], RO, NO, RF 세정을 이용한다. 여기서, R은 SPM이라고도 한다. 특히, 전처리 공정은 50초∼500초 동안 진행하는 것이 바람직하다.The pretreatment process may proceed in a wet, dry or wet and dry order, and it is preferable to proceed with wet cleaning using HF. HF-last clean is the last to perform HF-based cleaning, for example, HF-last cleaning, RNO [R (H 2 SO 4 + H 2 O 2 ) + N (NH 4 OH + H 2 O 2 ) + O (HF series BOE)], RNF [R (H 2 SO 4 + H 2 O 2 ) + N (NH 4 OH + H 2 O 2 ) + HF], RO, NO, RF cleaning. Here, R is also called SPM. In particular, the pretreatment process is preferably carried out for 50 seconds to 500 seconds.

도 3e에 도시된 바와 같이, 제1실리콘층(20) 및 제2실리콘패턴(22A) 상에 제3실리콘층(23)을 형성한다. 제3실리콘층(23)은 LPCVD(Low Pressure CVD), VLPCVD(Very Low Pressure CVD), PE-CVD(Plasma Enhanced-CVD), HVCVD(Ultrahigh Vacuum CVD), RTCVD(Rapid Thermal CVD) 및 APCVD(Atmosphere Pressure CVD)로 이루어진 그룹 중에서 선택된 어느 하나의 장비에서 형성할 수 있다. As shown in FIG. 3E, a third silicon layer 23 is formed on the first silicon layer 20 and the second silicon pattern 22A. The third silicon layer 23 includes low pressure CVD (LPCVD), very low pressure CVD (VLPCVD), plasma enhanced-CVD (PE-CVD), ultrahigh vacuum CVD (HVCVD), rapid thermal CVD (RTCVD), and atmosphere (APCVD). Pressure CVD) may be formed in any one device selected from the group consisting of.

특히, 제3실리콘층(23) 형성을 위한 에피택셜 성장시 공정 압력은 1Torr∼300Torr로 인가하며, 제3실리콘층(23)은 제2실리콘패턴(22A)의 표면으로부터 1000Å∼5000Å의 두께로 형성하는 것이 바람직하다.Particularly, when the epitaxial growth for forming the third silicon layer 23 is applied, the process pressure is 1 Torr to 300 Torr, and the third silicon layer 23 has a thickness of 1000 kPa to 5000 kPa from the surface of the second silicon pattern 22A. It is preferable to form.

위와 같이, 제3실리콘층(23) 형성 전에 전처리 공정을 진행하고, 공정 압력을 1Torr∼300Torr로 인가하여 제3실리콘층(23)을 형성하기 위한 에피택셜 공정을 진행하면, 제3실리콘층(23)의 질이 개선되고, 성장 공정이 최적화되어 기판 전면에 발생하는 결정성 결점이 개선되는 장점이 있다.As described above, when the pretreatment process is performed before the third silicon layer 23 is formed, and the epitaxial process for forming the third silicon layer 23 is performed by applying a process pressure of 1 Torr to 300 Torr, the third silicon layer ( The quality of 23) is improved, and the growth process is optimized to improve the crystal defects occurring on the entire surface of the substrate.

또한, 제3실리콘층(23)의 두께를 1000Å∼5000Å로 성장시킴으로써, 제3실리콘층(23)의 두께 균일도 및 질을 향상시키는 장점이 있다.In addition, there is an advantage of improving the thickness uniformity and quality of the third silicon layer 23 by growing the thickness of the third silicon layer 23 to 1000 kPa to 5000 kPa.

도 3f에 도시된 바와 같이, 제3실리콘층(23, 도 3e 참조), 제2실리콘패 턴(22A, 도 3e 참조) 및 희생패턴(21A, 도 3e 참조)을 선택적으로 식각하여 트렌치(24)를 형성한다. 이때, 제1실리콘층(20)도 일부 두께 식각될 수 있다.As shown in FIG. 3F, the trench 24 may be selectively etched by selectively etching the third silicon layer 23 (see FIG. 3E), the second silicon pattern 22A (see FIG. 3E), and the sacrificial pattern 21A (see FIG. 3E). ). In this case, the first silicon layer 20 may also be partially etched.

도면부호 22B는 식각된 제2실리콘패턴(22B)이며, 21B는 식각된 희생패턴(21B)이고, 23A는 식각된 제3실리콘층(23A)이다.Reference numeral 22B is an etched second silicon pattern 22B, 21B is an etched sacrificial pattern 21B, and 23A is an etched third silicon layer 23A.

도 3g에 도시된 바와 같이, 트렌치(24)에 의해 노출된 희생패턴(21B, 도 3f 참조)을 제거한다. 희생패턴(21B, 도 3f 참조)은 습식식각공정으로 제거할 수 있으며, 실리콘(Si)과 실리콘 저마늄(SiGe)간 식각속도 차이를 이용하여 희생패턴(21B, 도 3f 참조)만을 선택적으로 제거한다. As shown in FIG. 3G, the sacrificial pattern 21B (see FIG. 3F) exposed by the trench 24 is removed. The sacrificial pattern 21B (see FIG. 3F) may be removed by a wet etching process, and only the sacrificial pattern 21B (see FIG. 3F) may be selectively removed by using an etching rate difference between silicon (Si) and silicon germanium (SiGe). do.

희생패턴(21B, 도 3f 참조)이 제거됨으로써, 희생패턴(21B, 도 3f 참조)이 있던 부분은 공간(25, Space)으로 남는다.By removing the sacrificial pattern 21B (see FIG. 3F), the portion where the sacrificial pattern 21B (see FIG. 3F) has been left remains as a space 25.

도 3h에 도시된 바와 같이, 트렌치(24)의 단차를 따라 공간(25)을 매립하는 보호막(26A)을 형성하며, 보호막(26A) 상에 절연막을 매립하여 소자분리막(26B)을 형성한다. 이때, 보호막(26A)은 측벽산화막(Wall Oxidation) 및 라이너 질화막(Liner Nitride)의 적층구조로 형성할 수 있다.As shown in FIG. 3H, a protective film 26A filling the space 25 is formed along the step of the trench 24, and an isolation film 26B is formed by filling an insulating film on the protective film 26A. In this case, the passivation layer 26A may be formed as a laminated structure of a wall oxide layer and a liner nitride.

따라서, 제1실리콘층(20), 제2실리콘패턴(22B) 및 제3실리콘층(23A)과 공간(25)에 매립된 보호막(26A)으로 이루어진 부분 에스오아이 기판 구조가 형성된다. Thus, a partial S-OI substrate structure is formed of the first silicon layer 20, the second silicon pattern 22B, the third silicon layer 23A, and a protective film 26A embedded in the space 25.

특히, 도 3a에서 희생층(21)의 형성 전에 수소를 이용한 전처리 공정을 진행하고, 도 3d에서 제3실리콘층(23)의 형성 전에 전처리 공정을 진행하되, 전처리 공정 조건 및 시간을 조절하여 에피택셜 공정을 최적화 함으로써, 결점없는 실리콘층 의 형성이 가능하며 따라서, 보호막(26A) 부근에 결정성 결점인 단층의 형성을 방지할 수 있다.In particular, before the formation of the sacrificial layer 21 in FIG. 3a, a pretreatment process using hydrogen is performed, and the pretreatment process is performed before the formation of the third silicon layer 23 in FIG. 3d. By optimizing the tactical process, it is possible to form a defect-free silicon layer, thus preventing formation of a single layer, which is a crystalline defect, in the vicinity of the protective film 26A.

도 4는 본 발명의 실시예에 따른 부분 에스오아이 기판을 나타내는 TEM사진이다.Figure 4 is a TEM photograph showing a partial SOH substrate in accordance with an embodiment of the present invention.

도 4에 도시된 바와 같이, 본 실시예 따른 부분 에스오아이 기판은 종래 기술에 따른 부분 에스오아이 기판이 도시된 도 2와 비교하여 결정성 결점이 존재하지 않는 것을 확인할 수 있다.As shown in FIG. 4, it can be seen that the partial SOH eye substrate according to the present embodiment does not have a crystalline defect compared to FIG. 2 where the partial SOH eye substrate according to the prior art is shown.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

도 1a 내지 도 1f는 종래 기술에 따른 부분 에스오아이 기판 제조 방법을 설명하기 위한 공정 단면도,1A to 1F are cross-sectional views illustrating a method of manufacturing a partial SOH eye substrate according to the prior art;

도 2는 종래 기술에 따른 부분 에스오아이 기판 형성시 문제점을 설명하기 위한 TEM사진,2 is a TEM photograph for explaining a problem in forming a partial S-OI substrate according to the prior art;

도 3a 내지 도 3h는 본 발명의 실시예에 따른 부분 에스오아이 기판 제조 방법을 설명하기 위한 공정 단면도,3A to 3H are cross-sectional views illustrating a method of manufacturing a partial SOH substrate in accordance with an embodiment of the present invention;

도 4는 본 발명의 실시예에 따른 부분 에스오아이 기판을 나타내는 TEM사진.Figure 4 is a TEM photograph showing a partial ESO substrate according to an embodiment of the present invention.

*도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

20 : 제1실리콘층 21 : 희생층20: first silicon layer 21: sacrificial layer

22 : 제2실리콘층 23 : 제3실리콘층22: second silicon layer 23: third silicon layer

24 : 트렌치 25 : 공간24: trench 25: space

26A : 보호막 26B : 소자분리막26A: protective film 26B: device isolation film

Claims (14)

제1실리콘층 상에 수소를 이용한 전처리 공정을 진행하는 단계;Performing a pretreatment process using hydrogen on the first silicon layer; 상기 제1실리콘층 상에 희생층 및 제2실리콘층을 적층하는 단계;Stacking a sacrificial layer and a second silicon layer on the first silicon layer; 상기 제2실리콘층 및 희생층을 패터닝하는 단계;Patterning the second silicon layer and the sacrificial layer; 상기 패터닝된 제2실리콘층 및 상기 패터닝에 의해 노출된 상기 제1실리콘층 상에 제3실리콘층을 형성하는 단계;Forming a third silicon layer on the patterned second silicon layer and the first silicon layer exposed by the patterning; 상기 제3실리콘층, 제2실리콘층 및 희생층을 식각하여 트렌치를 형성하는 단계;Etching the third silicon layer, the second silicon layer, and the sacrificial layer to form a trench; 상기 트렌치에 의해 노출된 상기 희생층을 제거하는 단계; 및Removing the sacrificial layer exposed by the trench; And 상기 트렌치를 매립하는 소자분리막을 형성하는 단계Forming an isolation layer filling the trench 를 포함하는 부분 에스오아이 기판 제조 방법.Partial SOH substrate manufacturing method comprising a. 제1항에 있어서,The method of claim 1, 상기 수소를 이용한 전처리 공정은,The pretreatment process using the hydrogen, 습식, 건식 또는 습식 및 건식세정을 차례로 진행하는 부분 에스오아이 기판 제조 방법.A method of manufacturing a partial S.O.sub.I substrate which proceeds wet, dry or wet and dry cleaning in sequence. 제1항에 있어서,The method of claim 1, 상기 수소를 이용한 전처리 공정은,The pretreatment process using the hydrogen, 700℃∼1500℃의 온도에서 진행하는 부분 에스오아이 기판 제조 방법.The method of manufacturing a partial SOH eye substrate which advances at the temperature of 700 to 1500 degreeC. 제1항에 있어서,The method of claim 1, 상기 희생층은 실리콘저마늄(SiGe), 실리콘탄화저마늄(SiGeC) 및 탄화실리콘(SiC)으로 이루어진 그룹 중에서 선택된 어느 하나인 부분 에스오아이 기판 제조 방법.The sacrificial layer is any one selected from the group consisting of silicon germanium (SiGe), silicon germanium carbide (SiGeC) and silicon carbide (SiC). 제1항에 있어서,The method of claim 1, 상기 희생층은 100Å∼700Å의 두께로 형성하는 부분 에스오아이 기판 제조 방법.And said sacrificial layer is formed to a thickness of 100 kPa to 700 kPa. 제1항에 있어서,The method of claim 1, 상기 희생층 및 제2실리콘층을 적층하는 단계 및 상기 제3실리콘층을 형성하는 단계는 에피택셜 공정으로 형성하는 부분 에스오아이 기판 제조 방법.Stacking the sacrificial layer and the second silicon layer and forming the third silicon layer are formed by an epitaxial process. 제1항에 있어서,The method of claim 1, 상기 제2실리콘층은 50Å∼500Å의 두께로 형성하는 부분 에스오아이 기판 제조 방법.And the second silicon layer is formed to a thickness of 50 kPa to 500 kPa. 제1항에 있어서,The method of claim 1, 상기 제3실리콘층을 형성하는 단계 전에,Before forming the third silicon layer, 전처리 공정을 진행하는 단계를 더 포함하는 부분 에스오아이 기판 제조 방법.The method of manufacturing a partial S-OI substrate further comprising the step of performing a pretreatment process. 제8항에 있어서,The method of claim 8, 상기 전처리 공정은 습식, 건식 또는 습식 및 건식세정을 차례로 진행하는 부분 에스오아이 기판 제조 방법.The pretreatment step is a wet, dry or wet and dry cleaning step is a partial SOH substrate manufacturing method. 제9항에 있어서,10. The method of claim 9, 상기 습식세정은 HF를 이용하여 진행하는 부분 에스오아이 기판 제조 방법.The wet cleaning is a partial S-OI substrate manufacturing method that proceeds using HF. 제10항에 있어서,The method of claim 10, 상기 습식세정은 50초∼500초 동안 진행하는 부분 에스오아이 기판 제조 방법.The wet cleaning is a partial S-OI substrate manufacturing method that proceeds for 50 seconds to 500 seconds. 제6항에 있어서,The method of claim 6, 상기 제3실리콘층은,The third silicon layer, LPCVD(Low Pressure CVD), VLPCVD(Very Low Pressure CVD), PE-CVD(Plasma Enhanced-CVD), HVCVD(Ultrahigh Vacuum CVD), RTCVD(Rapid Thermal CVD) 및 APCVD(Atmosphere Pressure CVD)로 이루어진 그룹 중에서 선택된 어느 하나의 장비에서 형성하는 부분 에스오아이 기판 제조 방법.Low Pressure CVD (LPCVD), Very Low Pressure CVD (VLPCVD), Plasma Enhanced-CVD (PE-CVD), Ultrahigh Vacuum CVD (HVCVD), Rapid Thermal CVD (RTCVD), and Atmosphere Pressure CVD (APCVD) A method of manufacturing a partial S.O.I. substrate formed from any one device. 제1항에 있어서,The method of claim 1, 상기 제3실리콘층은 1000Å∼5000Å의 두께로 형성하는 부분 에스오아이 기판 제조 방법.And the third silicon layer is formed to a thickness of 1000 kPa to 5000 kPa. 제12항에 있어서,The method of claim 12, 상기 제3실리콘층은,The third silicon layer, 1Torr∼300Torr의 압력에서 형성하는 부분 에스오아이 기판 형성방법.A method of forming a partial SOH eye substrate formed at a pressure of 1 Torr to 300 Torr.
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