KR20110052975A - Semiconductor memory device - Google Patents

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KR20110052975A
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김종민
유재현
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주식회사 동부하이텍
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Abstract

PURPOSE: A semiconductor memory device is provided to reduce a voltage drop effect on a floating P+ region by using a diode with a smaller resistance than the resistance of the PMOS. CONSTITUTION: A second conductive well(110) is formed on the upper side of a first conductive substrate(100). A gate(172) is formed on the first conductive substrate. A first conductive well(130) is formed on the upper side of the second conductive well on one side of the gate. A first conducive ion implantation region(150) is formed on the upper side of the first conductive well on one side of the gate. A second conducive ion implantation region is formed on the upper side of the first conductive well.

Description

반도체 메모리 소자{Semiconductor memory device}Semiconductor memory device

실시예는 반도체 메모리 소자에 관한 것이다.Embodiments relate to semiconductor memory devices.

도 1은 일반적인 반도체 메모리 소자의 구조를 도시한 측단면도이다.1 is a side sectional view showing a structure of a general semiconductor memory device.

가령 EPROM(Erasable Programmable Read Only Memory)과 같은 반도체 메모리 소자는 도 1과 같이 두개의 PMOS를 연결시킨 구조로 사용된다.For example, a semiconductor memory device such as erasable programmable read only memory (EPROM) is used as a structure in which two PMOSs are connected as shown in FIG. 1.

이와 같은 반도체 메모리 소자는 첫째, PMOS의 높은 저항으로 인하여 P+ 영역에 전압 강하 현상이 발생되고, 둘째, 다수의 마스크 사용으로 인하여 공정이 복잡하여지며, 셋째, 셀 어레이의 면적이 증가되는 문제점이 있다.In the semiconductor memory device, first, a voltage drop occurs in the P + region due to the high resistance of the PMOS, and second, the process is complicated by using a plurality of masks, and third, an area of the cell array is increased. .

특히, 도 1과 같은 구조는 개발된지 오래된 고전적인 구조로서, 라이센스 비용도 중요한 문제점으로 인식되고 있다.In particular, the structure as shown in Figure 1 is a classic structure that has been developed for a long time, the license cost is also recognized as an important problem.

실시예는 소스/드레인 영역의 전압강하 현상을 억제하고, 셀 어레이 면적을 최소화하여 고집적화가 가능한 반도체 메모리 소자를 제공한다.The embodiment provides a semiconductor memory device capable of suppressing a voltage drop in a source / drain region and minimizing a cell array area to achieve high integration.

실시예에 따른 반도체 메모리 소자는 제1 도전형 기판 상부에 형성된 제2 도전형 웰; 상기 제1 도전형 기판 위에 형성된 게이트; 상기 게이트 일측의 상기 제2 도전형 웰 상부에 형성된 제1 도전형 웰; 상기 게이트 일측의 상기 제1 도전형 웰 상부에 형성된 제1 도전형 제1이온주입영역; 상기 제1 도전형 제1이온주입영역 일측의 상기 제1 도전형 웰 상부에 형성된 제2 도전형 이온주입영역; 및 상기 게이트 타측의 상기 제2 도전형 웰 상부에 형성된 제1 도전형 제2이온주입영역을 포함한다.In an embodiment, a semiconductor memory device may include a second conductivity type well formed on an upper surface of a first conductivity type substrate; A gate formed on the first conductivity type substrate; A first conductivity type well formed on the second conductivity type well on one side of the gate; A first conductivity type first ion implantation region formed over the first conductivity type well on one side of the gate; A second conductivity type ion implantation region formed on the first conductivity type well at one side of the first conductivity type first ion implantation region; And a first conductivity type second ion implantation region formed on the second conductivity type well on the other side of the gate.

실시예에 의하면, 다음과 같은 효과가 있다.According to the embodiment, the following effects are obtained.

첫째, PMOS보다 작은 저항을 갖는 다이오드를 사용함으로써 플로팅(Floating) P+ 영역의 전압 강하 효과를 줄일 수 있다.First, it is possible to reduce the voltage drop effect in the floating P + region by using a diode having a smaller resistance than the PMOS.

둘째, 셀렉트 기능을 가지는 다이오드를 플로팅 PMOS의 폭(width) 방향으로 구현할 수 있으므로 셀 어레이 면적을 최소화하고, 반도체 소자를 집적화할 수 있다.Second, since the diode having the select function can be implemented in the width direction of the floating PMOS, the cell array area can be minimized and the semiconductor device can be integrated.

첨부된 도면을 참조하여, 실시예에 따른 반도체 메모리 소자에 대하여 상세히 설명한다.Referring to the accompanying drawings, a semiconductor memory device according to an embodiment will be described in detail.

이하, 실시예를 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명은 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되므로 본 발명의 기술적 사상과 직접적인 관련이 있는 핵심적인 구성부만을 언급하기로 한다.Hereinafter, in describing the embodiments, detailed descriptions of related well-known functions or configurations are deemed to unnecessarily obscure the subject matter of the present invention, and thus only the essential components directly related to the technical spirit of the present invention will be referred to. .

본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.In the description of an embodiment according to the present invention, each layer (film), region, pattern or structure may be "on" or "under" the substrate, each layer (film), region, pad or pattern. "On" and "under" include both "directly" or "indirectly" formed through another layer, as described in do. Also, the criteria for top, bottom, or bottom of each layer will be described with reference to the drawings.

도 2는 실시예에 따른 반도체 메모리 소자의 단위셀을 도시한 상면도이고, 도 3은 실시예에 따른 반도체 메모리 소자의 단위셀을 도시한 측단면도인데, 도 3은 도 2의 표시선 A-A'을 기준으로 한 반도체 메모리 소자의 측단면도이다.2 is a top view illustrating a unit cell of a semiconductor memory device according to an embodiment, and FIG. 3 is a side cross-sectional view illustrating a unit cell of a semiconductor memory device according to an embodiment, and FIG. 3 is a display line A-A of FIG. 2. A side cross-sectional view of a semiconductor memory device based on '.

도 2 및 도 3을 참조하면, 제1 도전형 기판(100)의 상부에 제2 도전형 웰(110)이 형성되고, 상기 제2 도전형 웰(110)에는 소자분리영역(120)이 형성되어 액티브 영역을 정의한다.2 and 3, a second conductivity type well 110 is formed on the first conductivity type substrate 100, and a device isolation region 120 is formed on the second conductivity type well 110. To define the active region.

상기 소자분리영역(120) 사이의 상기 제1 도전형 기판(100) 위에 게이트 절연막(171), 게이트(172)가 순서대로 형성되고, 상기 게이트(172) 일측의 상기 제2 도전형 웰(110) 상부에 제1 도전형 웰(130)이 형성된다.A gate insulating layer 171 and a gate 172 are sequentially formed on the first conductive substrate 100 between the device isolation regions 120, and the second conductive well 110 on one side of the gate 172 is formed. The first conductivity type well 130 is formed at the top.

또한, 상기 게이트(172) 일측의 상기 제1 도전형 웰(130) 상부에 제1 도전형 제1이온주입영역(150)이 형성되고, 그 옆으로 제2 도전형 이온주입영역(140)이 형성된다.In addition, a first conductivity type first ion implantation region 150 is formed on the first conductivity type well 130 on one side of the gate 172, and a second conductivity type ion implantation region 140 is formed next to the first conductivity type well implant region 140. Is formed.

또한, 상기 게이트(172) 타측의 상기 제2 도전형 웰(110) 상부에 제1 도전형 제2이온주입영역(160)이 형성된다.In addition, a first conductivity type second ion implantation region 160 is formed on the second conductivity type well 110 on the other side of the gate 172.

상기 제1 도전형 제1이온주입영역(150)과 상기 제1 도전형 제2이온주입영역(160)은 각각 드레인 및 소스로 기능될 수 있다.The first conductivity type first ion implantation region 150 and the first conductivity type second ion implantation region 160 may function as drains and sources, respectively.

상기 게이트(172) 위에는 살리사이드 블럭층(Salicide block layer)(180)이 형성된다.A salicide block layer 180 is formed on the gate 172.

실시예에서,제1 도전형은 P 타입을 의미하고 제2 도전형은 N 타입을 의미하는 것으로 하였으나, 각 반도체 영역은 그 반대의 도전 타입으로 이루어질 수도 있다.In an embodiment, the first conductivity type means a P type and the second conductivity type means an N type, but each semiconductor region may be formed of a reverse conductivity type.

이와 같은 실시예에 따른 반도체 메모리 소자는 첫째, 싱글 폴리(Single Poly) EPROM으로 이용될 수 있고, 둘째, 셀렉트 트랜지스터를 다이오드로 대체하였으며, 셋째, 다이오드와 함께 플로팅 PMOS 트랜지스터가 이용되며, 원타임 프로그램(one time progrma) 방식이 이용된다.The semiconductor memory device according to this embodiment may be used firstly as a single poly EPROM, secondly, a select transistor is replaced by a diode, and thirdly, a floating PMOS transistor is used together with the diode, and a one-time program ( One time progrma method is used.

상기 제2 도전형 웰(110)은 고전압 웰이며, 상기 제1 도전형 웰(130)은 저전압 웰로서, 상기 제1 도전형 웰(130)과 상기 제2 도전형 이온주입영역(140)은 PN 다이오드 구조를 이룬다.The second conductivity type well 110 is a high voltage well, and the first conductivity type well 130 is a low voltage well, and the first conductivity type well 130 and the second conductivity type ion implantation region 140 are It forms a PN diode structure.

상기 제1 도전형 제1이온주입영역(150), 상기 게이트(172), 상기 제1 도전형 제2이온주입영역(160)은 플로팅 PMOS 트랜지스터로 기능된다.The first conductivity type first ion implantation region 150, the gate 172, and the first conductivity type second ion implantation region 160 function as floating PMOS transistors.

즉, 상기 드레인으로 기능되는 제1 도전형 제1이온주입영역(150)은 플로팅(floating) 상태로서 상기 다이오드 영역과 상기 트랜지스터 영역의 연결 영역으로 기능된다.That is, the first conductivity type first ion implantation region 150 functioning as the drain serves as a floating region and serves as a connection region between the diode region and the transistor region.

따라서, 상기 다이오드 영역과 상기 트랜지스터 영역은 직렬로 연결된 구조를 이룬다.Thus, the diode region and the transistor region form a structure connected in series.

이와 같은 실시예에 따른 반도체 메모리 소자는 상기 PN 다이오드의 온/오프 특성에 기반하여 동작된다.The semiconductor memory device according to the embodiment may be operated based on on / off characteristics of the PN diode.

실시예에 따른 반도체 메모리 소자가 셀 어레이를 이루는 경우, 상기 제2 도전형 이온주입영역(140)은 워드 라인(WL; Word Line)과 연결되고, 상기 제1 도전형 제2이온주입영역(160)은 비트 라인(BL; Bit Line)과 연결된다.When the semiconductor memory device according to the embodiment forms a cell array, the second conductivity type ion implantation region 140 is connected to a word line (WL) and the first conductivity type second ion implantation region 160. ) Is connected to a bit line (BL).

이하, 실시예에 따른 반도체 메모리 소자가 쓰기(program)/읽기(read)로 동작되는 경우에 대하여 설명한다.Hereinafter, a case in which the semiconductor memory device according to the embodiment is operated by programming / reading will be described.

첫째, 실시예에 따른 반도체 메모리 소자를 쓰기 동작시키는 경우, 상기 제1 도전형 제2이온주입영역(160), 즉 비트 라인과 상기 제2 도전형 웰(110)에 각각 양전위의 제1 전압(가령, 약 7.0V)을 인가하고, 상기 제2 도전형 이온주입영역(140), 즉 워드 라인에 음전위의 제2 전압(가령, 약 -1.0V)을 인가한다.First, in a write operation of a semiconductor memory device according to an embodiment, a first voltage having a positive potential in each of the first conductivity type second ion implantation region 160, that is, the bit line and the second conductivity type well 110, respectively. (For example, about 7.0 V), and a second negative voltage (eg, about −1.0 V) is applied to the second conductivity type ion implantation region 140, that is, the word line.

이와 같은 바이어스 조건에서, 커패시터 커플링(Capacitive Coupling)에 의하여 상기 게이트(172)에 소정의 음전위 전압(가령, 약 -5.6V)이 유기되고, 트랜지스터는 턴온된다.Under such a bias condition, a predetermined negative potential voltage (eg, about −5.6 V) is induced at the gate 172 by capacitive coupling, and the transistor is turned on.

상기 다이오드도 워드 라인에 인가된 전압에 의하여 턴온되고, 전류는 비트 라인 측에서 워드 라인 측으로 흐른다.The diode is also turned on by the voltage applied to the word line, and current flows from the bit line side to the word line side.

상기 트랜지스터와 다이오드가 함께 턴온되는 경우, 상기 트랜지스터의 채널 영역에서 CHEI(Channel Hot Electron Injection) 현상이 발생되고, 상기 게이트(172)에 전자가 주입된다.When the transistor and the diode are turned on together, a channel hot electron injection (CHEI) phenomenon occurs in the channel region of the transistor, and electrons are injected into the gate 172.

이로 인하여, 상기 트랜지스터의 문턱전압(Threshold Voltage)이 낮아지게 되고 트랜지스터는 더욱 강하게 턴온되어 CHEI 현상을 지속시킨다.As a result, the threshold voltage of the transistor is lowered and the transistor is turned on more strongly to maintain the CHEI phenomenon.

따라서, 프로그램 시간을 지속시킬수록 상기 트랜지스터의 문턱 전압은 낮아진다.Therefore, as the program time is continued, the threshold voltage of the transistor is lowered.

둘째, 실시예에 따른 반도체 메모리 소자를 읽기 동작시키는 경우, 상기 제1 도전형 제2이온주입영역(160), 즉 비트 라인에 그라운드를 인가하고, 상기 제2 도전형 이온주입영역(140), 즉 워드 라인에 음전위의 제2 전압(가령, 약 -1.0V)을 인가한다.Second, when the semiconductor memory device according to the embodiment is read, the ground is applied to the first conductivity type second ion implantation region 160, that is, the bit line, and the second conductivity type ion implantation region 140, That is, a second voltage of negative potential (eg, about −1.0 V) is applied to the word line.

이와 같은 바이어스 조건에서, 커패시터 커플링에 의하여 상기 제1 도전형 제1이온주입영역(150)을 통하여 상기 게이트(172)에 소정의 음전위 전압이 유기된다. 이때의 음전위 전압의 절대값은 상기 문턱 전압보다 작게 된다.Under such a bias condition, a predetermined negative potential voltage is induced in the gate 172 through the first conductivity type first ion implantation region 150 by capacitor coupling. The absolute value of the negative potential voltage at this time is smaller than the threshold voltage.

만일, 트랜지스터가 프로그램된 상태, 즉 상기 게이트(172)에 전자가 주입되어 있는 경우면 전술한 바와 같이 트랜지스터의 문턱 전압이 매우 낮은 상태에서 턴온되고, 워드 라인에 인가된 전압에 의하여 다이오드도 턴온된다. 따라서, 비트 라인 측으로부터 흐르는 전류를 워드 라인을 통하여 읽고 프로그램된 상태("1" 상 태)를 알 수 있다.When the transistor is programmed, that is, when electrons are injected into the gate 172, the threshold voltage of the transistor is turned on as described above, and the diode is turned on by the voltage applied to the word line. . Therefore, the current flowing from the bit line side is read through the word line to know the programmed state (“1” state).

반면, 트랜지스터가 프로그램되지 않은 상태, 즉 상기 게이트(172)에 전자가 주입되어 있지 않은 경우면 트랜지스터의 문턱 전압이 높은 상태에서 턴오프되고, 워드 라인은 전류를 감지할 수 없다. 따라서 프로그램되지 않은 상태("0" 상태)를 알 수 있다.On the other hand, when the transistor is not programmed, that is, when no electron is injected into the gate 172, the transistor is turned off when the threshold voltage is high, and the word line cannot sense current. Thus, the unprogrammed state ("0" state) can be seen.

도 4는 실시예에 따른 반도체 메모리 소자의 셀 어레이를 개략적으로 도시한 상면도이고, 도 5는 실시예에 따른 반도체 메모리 소자가 셀 어레이를 이루는 경우의 등가 회로를 도시한 회로도이다.4 is a top view schematically illustrating a cell array of a semiconductor memory device according to an embodiment, and FIG. 5 is a circuit diagram illustrating an equivalent circuit when the semiconductor memory device according to an embodiment forms a cell array.

도 4를 참조하면, "B"로 표시된 점선 영역이 도 2 및 도 3에 도시된 반도체 메모리 소자의 단위셀에 해당되는 영역으로서, 도 4의 셀 어레이는 단위셀을 2×2 행렬의 4비트 구조로 배치한 것이다.Referring to FIG. 4, a dotted line region indicated by “B” corresponds to a unit cell of the semiconductor memory device illustrated in FIGS. 2 and 3, and the cell array of FIG. 4 includes four bits of a unit cell in a 2 × 2 matrix. It is arranged in a structure.

가운데 영역을 기준으로 각 단위셀의 트랜지스터 영역은 x축 상에서 대칭으로 위치되고, 각 트랜지스터 영역은 비트 라인과 연결되는 상기 제1 도전형 제2이온주입영역(160)을 공유한다.The transistor region of each unit cell is symmetrically positioned on the x-axis with respect to the center region, and each transistor region shares the first conductivity type second ion implantation region 160 connected to the bit line.

또한, 가운데 영역을 기준으로 각 단위셀의 다이오드 영역은 y축 상에서 대칭으로 위치되고, 각 다이오드 영역은 상기 제1 도전형 제1이온주입영역(150)을 공유한다. 상기 제1 도전형 제1이온주입영역(150)은 플로팅 상태이고, 상기 제2 도전형 이온주입영역(140)은 워드 라인과 연결된다.In addition, the diode region of each unit cell is symmetrically positioned on the y axis with respect to the center region, and each diode region shares the first conductivity type first ion implantation region 150. The first conductivity type first ion implantation region 150 is in a floating state, and the second conductivity type ion implantation region 140 is connected to a word line.

도 5를 참조하면, y축 방향 즉 워드 라인 축상에 존재하는 상기 다이오드들의 상기 제2 도전형 이온주입영역(140)(캐쏘드에 해당됨)은 각각 제1 워드 라인(WL_0) 및 제2 워드 라인(WL_1)과 연결되고, x축 방향 즉 비트 라인 축상에 존재하는 상기 트랜지스터들의 상기 제1 도전형 제2이온주입영역(160)(소스 영역)은 각각 제1 비트 라인(BL_0) 및 제2 비트 라인(BL_1)과 연결된다.Referring to FIG. 5, the second conductivity type ion implantation region 140 (corresponding to a cathode) of the diodes present in the y-axis direction, that is, the word line axis, respectively, has a first word line WL_0 and a second word line. The first conductivity type second ion implantation region 160 (source region) of the transistors connected to WL_1 and present on the x-axis direction, that is, the bit line axis, has a first bit line BL_0 and a second bit, respectively. It is connected to the line BL_1.

이와 같은 셀 어레이 중 점선 영역의 "A" 셀을 선택하여 프로그램시키는 경우, 상기 제1 워드 라인(WL_0)에 음전위의 제2 전압을 인가하고, 상기 제2 워드 라인(WL_1)에 양전위의 제1 전압을 인가한다.In the case of selecting and programming a cell "A" in the dotted line region of the cell array, a second negative voltage is applied to the first word line WL_0, and a positive potential zero is applied to the second word line WL_1. 1 Apply voltage.

그리고, 상기 제1 비트 라인(BL_0) 및 상기 제2 도전형 웰(110)에 양전위의 제1 전압을 인가하고, 상기 제2 비트 라인(BL_1)에 0V를 인가한다.In addition, a first positive voltage is applied to the first bit line BL_0 and the second conductivity type well 110, and 0V is applied to the second bit line BL_1.

따라서, 앞서 단위셀을 예로 설명한 것처럼, 선택된 단위셀 "A"의 트랜지스터와 다이오드가 모두 턴온되어 프로그램될 수 있다.Therefore, as described above, the unit cell as an example, both the transistor and the diode of the selected unit cell "A" can be turned on and programmed.

비선택 셀인 "B" 셀, "C" 셀, "D" 셀의 경우 다이오드에 역전위가 걸리고, 바디 이펙트(body effect) 효과로 인하여 턴오프되므로 프로그램 동작이 일어나지 않는다.The unselected cells "B" cell, "C" cell, and "D" cell have a reverse potential on the diode and are turned off due to the body effect, so that no program operation occurs.

한편, "A" 셀을 선택하여 읽는 경우, 상기 제1 워드 라인(WL_0)에 음전위의 제2 전압을 인가하고, 상기 제2 워드 라인(WL_1)에 0V를 인가한다.On the other hand, when a cell "A" is selected and read, a second voltage having a negative potential is applied to the first word line WL_0 and 0V is applied to the second word line WL_1.

그리고, 상기 제1 비트 라인(BL_0) 및 상기 제2 도전형 웰(110)에 0V를 인가하고, 상기 제2 비트 라인(BL_1)에 음전위의 제2 전압을 인가한다.In addition, 0V is applied to the first bit line BL_0 and the second conductive well 110, and a second voltage having a negative potential is applied to the second bit line BL_1.

따라서, 앞서 단위셀을 예로 설명한 것처럼, 선택된 단위셀 "A"의 프로그램 상태를 읽을 수 있다.Therefore, as described above, the unit cell can be read as a program state of the selected unit cell "A".

참고로, 읽기 동작을 위하여 선택된 단위셀 "A"의 트랜지스터의 온/오프 선 택비는 상기 제2 도전형 웰(110)의 바이어스 전압으로 조정할 수 있다.For reference, the on / off selection ratio of the transistor of the unit cell “A” selected for the read operation may be adjusted by the bias voltage of the second conductivity type well 110.

비선택 셀인 "B" 셀, "C" 셀, "D" 셀의 경우 플로팅 상태인 드레인, 즉 상기 제1 도전형 제1이온주입영역(150)의 전압이 소스, 즉 상기 제1 도전형 제2이온주입영역(160)보다 같거나 작아지게 되어 전류가 흐를 수 없고 읽기 동작이 수행되지 않는다.In the case of the "B" cell, the "C" cell, and the "D" cell which are non-selection cells, the floating drain, that is, the voltage of the first conductivity type first ion implantation region 150 is the source, that is, the first conductivity type agent. The current may not flow and the read operation may not be performed since it is equal to or smaller than the two ion implantation region 160.

이상에서 본 발명에 대하여 그 바람직한 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, but, on the contrary, It will be understood that various modifications and applications other than those described above are possible. For example, each component specifically shown in the embodiments of the present invention can be modified and implemented. And differences relating to such modifications and applications will have to be construed as being included in the scope of the invention defined in the appended claims.

도 1은 일반적인 반도체 메모리 소자의 구조를 도시한 측단면도.1 is a side cross-sectional view showing the structure of a typical semiconductor memory device.

도 2는 실시예에 따른 반도체 메모리 소자의 단위셀을 도시한 상면도.2 is a top view illustrating a unit cell of a semiconductor memory device according to an embodiment.

도 3은 실시예에 따른 반도체 메모리 소자의 단위셀을 도시한 측단면도.3 is a side sectional view showing a unit cell of a semiconductor memory device according to an embodiment;

도 4는 실시예에 따른 반도체 메모리 소자의 셀 어레이를 개략적으로 도시한 상면도.4 is a top view schematically illustrating a cell array of a semiconductor memory device according to an embodiment.

도 5는 실시예에 따른 반도체 메모리 소자가 셀 어레이를 이루는 경우의 등가 회로를 도시한 회로도.5 is a circuit diagram showing an equivalent circuit in the case where the semiconductor memory device according to the embodiment forms a cell array.

Claims (12)

제1 도전형 기판 상부에 형성된 제2 도전형 웰;A second conductive well formed on the first conductive substrate; 상기 제1 도전형 기판 위에 형성된 게이트;A gate formed on the first conductivity type substrate; 상기 게이트 일측의 상기 제2 도전형 웰 상부에 형성된 제1 도전형 웰;A first conductivity type well formed on the second conductivity type well on one side of the gate; 상기 게이트 일측의 상기 제1 도전형 웰 상부에 형성된 제1 도전형 제1이온주입영역;A first conductivity type first ion implantation region formed over the first conductivity type well on one side of the gate; 상기 제1 도전형 제1이온주입영역 일측의 상기 제1 도전형 웰 상부에 형성된 제2 도전형 이온주입영역; 및A second conductivity type ion implantation region formed on the first conductivity type well at one side of the first conductivity type first ion implantation region; And 상기 게이트 타측의 상기 제2 도전형 웰 상부에 형성된 제1 도전형 제2이온주입영역을 포함하는 반도체 메모리 소자.And a first conductivity type second ion implantation region formed over the second conductivity type well on the other side of the gate. 제1항에 있어서,The method of claim 1, 상기 제2 도전형 웰에 형성되어 액티브 영역을 정의하는 소자분리영역; 및An isolation region formed in the second conductivity type well to define an active region; And 상기 게이트 및 상기 제2 도전형 웰 사이에 형성된 게이트 절연막을 포함하는 반도체 메모리 소자.And a gate insulating film formed between the gate and the second conductivity type well. 제1항에 있어서,The method of claim 1, 상기 게이트 위에 형성된 살리사이드 블럭층을 포함하는 반도체 메모리 소자.And a salicide block layer formed on the gate. 제1항에 있어서,The method of claim 1, 상기 제1 도전형 제1 이온주입영역 및 상기 제1 도전형 제2이온주입영역은 각각 드레인 및 소스로 기능되고, 상기 게이트와 함께 플로팅 트랜지스터 영역을 이루며,The first conductivity type first ion implantation region and the first conductivity type second ion implantation region each function as a drain and a source, and together with the gate form a floating transistor region, 상기 제2 도전형 웰은 고전압 웰이고, 상기 제1 도전형 웰은 저전압 웰로서, 상기 제1 도전형 웰 및 상기 제2 도전형 이온주입영역은 셀렉트 다이오드 영역을 이루는 것을 특징으로 하는 반도체 메모리 소자.The second conductive well is a high voltage well, the first conductive well is a low voltage well, and the first conductive well and the second conductive ion implantation region form a select diode region. . 제4항에 있어서, 상기 제1 도전형 제1이온주입영역은The method of claim 4, wherein the first conductivity type first ion implantation region 플로팅(floating) 상태로서 상기 다이오드 영역과 상기 트랜지스터 영역의 연결 영역으로 기능되는 것을 특징으로 하는 반도체 메모리 소자.And a floating state functioning as a connection region between the diode region and the transistor region. 제4항에 있어서,The method of claim 4, wherein 상기 반도체 메모리 소자는 단위셀로서 다수개가 연결되어 셀 어레이를 이루고, 상기 제2 도전형 이온주입영역은 워드 라인과 연결되고, 상기 제1 도전형 제2 이온주입영역은 비트 라인과 연결되며,A plurality of semiconductor memory devices are connected as a unit cell to form a cell array, the second conductivity type ion implantation region is connected to a word line, and the first conductivity type second ion implantation region is connected to a bit line, 가운데 영역을 기준으로 상기 각 단위셀의 트랜지스터 영역은 x축 상에서 대칭으로 위치되고, 상기 제1 도전형 제2이온주입영역을 공유하며,Transistor regions of the unit cells are symmetrically positioned on the x-axis with respect to the center region, and share the first conductivity type second ion implantation region. 가운데 영역을 기준으로 상기 각 단위셀의 다이오드 영역은 y축 상에서 대칭 으로 위치되고, 상기 제1 도전형 제1이온주입영역을 공유하는 것을 특징으로 하는 반도체 메모리 소자.The diode region of each unit cell is positioned symmetrically on the y axis with respect to the center region, and shares the first conductivity type first ion implantation region. 제1항에 있어서,The method of claim 1, 상기 반도체 메모리 소자가 쓰기로 동작되는 경우, 상기 제1 도전형 제2이온주입영역 및 상기 제2 도전형 웰에 각각 양전위의 제1 전압이 인가되고, 상기 제2 도전형 이온주입영역에 음전위의 제2 전압이 인가되는 것을 특징으로 하는 반도체 메모리 소자.When the semiconductor memory device is operated by writing, a first voltage having a positive potential is applied to the first conductive second ion implantation region and the second conductive well, and a negative potential is applied to the second conductive ion implantation region. And a second voltage of is applied. 제1항에 있어서,The method of claim 1, 상기 반도체 메모리 소자가 읽기로 동작되는 경우, 상기 제1 도전형 제2이온주입영역에 그라운드가 인가되고, 상기 제2 도전형 이온주입영역에 음전위의 제2 전압이 인가되는 것을 특징으로 하는 반도체 메모리 소자.When the semiconductor memory device is operated as a read operation, a ground is applied to the first conductivity type second ion implantation region, and a second voltage of negative potential is applied to the second conductivity type ion implantation region. device. 제6항에 있어서, 상기 셀 어레이 중 어느 하나의 셀을 선택하여 쓰기로 동작시키는 경우,The method of claim 6, wherein when any one cell of the cell array is selected and written to, 선택 셀의 워드 라인에 음전위의 제2 전압을 인가하고, 비선택 셀의 워드 라인에 양전위의 제1 전압을 인가하며,Applying a second negative voltage to a word line of a selected cell, applying a first positive voltage to a word line of an unselected cell, 선택 셀의 비트 라인에 양전위의 제1 전압을 인가하고, 비선택 셀의 비트 라인에 0V를 인가하여, 모든 셀의 상기 제2 도전형 웰에 양전위의 제1 전압을 인가하 는 것을 특징으로 하는 반도체 메모리 소자.A first positive voltage is applied to the bit lines of the selected cells and 0 V is applied to the bit lines of the non-selected cells, thereby applying a first positive voltage to the second conductivity type wells of all cells. A semiconductor memory device. 제6항에 있어서, 상기 셀 어레이 중 어느 하나의 셀을 선택하여 읽기로 동작시키는 경우,The method of claim 6, wherein when any one of the cell arrays is selected and read, 선택 셀의 워드 라인에 음전위의 제2 전압을 인가하고, 비선택 셀의 워드 라인에 0V를 인가하며,Applying a second negative voltage to the word line of the selected cell, applying 0 V to the word line of the unselected cell, 선택 셀의 비트 라인에 0V를 인가하고, 비선택 셀의 비트 라인에 음전위의 제2 전압을 인가하며, 모든 셀의 상기 제2 도전형 웰에 0V를 인가하는 것을 특징으로 하는 반도체 메모리 소자.And applying 0 V to the bit lines of the selected cells, applying a second negative voltage to the bit lines of the non-selected cells, and applying 0 V to the second conductive wells of all cells. 제7항 또는 제9항에 있어서,The method according to claim 7 or 9, 상기 제1 전압의 절대값은 상기 제2 전압의 절대값보다 큰 것을 특징으로 하는 반도체 메모리 소자.The absolute value of the first voltage is greater than the absolute value of the second voltage. 제6항에 있어서, 상기 셀 어레이 중 어느 하나의 셀을 선택하여 동작시키는 경우,The method of claim 6, wherein when one cell of the cell array is selected and operated, 선택 셀의 상기 트랜지스터 영역의 온/오프 선택비는 상기 제2 도전형 웰의 바이어스 전압으로 조정되는 것을 특징으로 하는 반도체 메모리 소자.And the on / off selectivity of the transistor region of the selected cell is adjusted to the bias voltage of the second conductivity type well.
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