KR20110049940A - Semi-conductor package and method for fabricating the same - Google Patents

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Abstract

PURPOSE: A semi-conductor package and a method for fabricating the same are provided to implement sufficient structural rigidity by forming a middle frame supporting an insulating mold to be dipped into an insulated mold. CONSTITUTION: In a semi-conductor package and a method for fabricating the same, a plurality of bonding pads(11) are formed in the top side of a semiconductor chip(10). A plurality of leads(20) is arranged around the semiconductor chip. A barrier is arranged around the lead to seal up the semiconductor chip. The clean area and surrounding region of a middle frame(30) is filled with the insulating mold. A transparent cover is formed in the upper part of the wall.

Description

반도체 패키지 및 그의 제조방법{SEMI-CONDUCTOR PACKAGE AND METHOD FOR FABRICATING THE SAME}Semiconductor package and manufacturing method therefor {SEMI-CONDUCTOR PACKAGE AND METHOD FOR FABRICATING THE SAME}

본 발명은 이미지 센서용 반도체 패키지 및 그의 제조방법에 관한 것이다.The present invention relates to a semiconductor package for an image sensor and a method of manufacturing the same.

디지털 카메라, 휴대 단말기, 스캐너, 컴퓨터, 자동차 등 다양한 분야에서 사용되는 이미지 센서는 외부에서 받아들인 빛을 전기적 신호로 변환하는 기능을 갖는다. 이미지 센서는 크게, 빛을 전하로 변환하여 화상을 얻어내는 Charge-Coupled Device(CCD)와, 상보성 금속 산화막 반도체(相補性 金屬 酸化膜 半導體, Complementary Metal Oxide Semiconductor;CMOS)를 이용한 이미지 센서로 나뉜다.Image sensors used in various fields such as digital cameras, portable terminals, scanners, computers, and automobiles have a function of converting externally received light into electrical signals. The image sensor is largely classified into a charge-coupled device (CCD) which converts light into electric charge and obtains an image, and an image sensor using a complementary metal oxide semiconductor (CMOS).

이 중 CMOS 이미지 센서는 범용 반도체 제조 장치가 이용될 수 있게 됨에 따라 CCD 이미지 센서보다 저렴한 가격으로 제조가 가능해졌다. 그렇기 때문에 CMOS 이미지 센서는 저가형의 디지털 카메라나 디지털 비디오 카메라, 느린 프레임의 텔레비전 카메라, 또는 비디오 채팅에 사용되는 웹 카메라 등의 대부분에 탑재되고 있는 상황이다. Among these, CMOS image sensors can be manufactured at a lower price than CCD image sensors due to the availability of general-purpose semiconductor manufacturing apparatus. That's why CMOS image sensors are found in most low-cost digital cameras, digital video cameras, slow-frame television cameras, and web cameras used for video chat.

나아가, CMOS 이미지 센서는 큰 크기로 설계가 가능한 점, 낮은 제조 비용, 대폭 향상된 화질로 인해 디지털 일안 반사식 카메라과 같이 고화질을 요구하는 고 가 제품에도 많이 사용되고 있다. Furthermore, CMOS image sensors are widely used in high-priced products such as digital single-lens reflex cameras because of their large size, low manufacturing cost, and greatly improved image quality.

장치의 소형화에 따라 CMOS 이미지 센서는 칩사이즈의 크기를 갖는 패키지(Chip Size Package; CSP) 형태로 제조되어 취급되는 경우(예: 컴팩트 카메라 모듈(Compact Camera Module; CCM))도 늘고 있다. 이러한 CSP는 리드 프레임을 사용하는 전통적인 방법에 의하여 저가(low cost)를 달성하는데 가장 유용한 것으로 알려져 있다. With the miniaturization of devices, CMOS image sensors are increasingly being manufactured and handled as chip size packages (CSPs) (eg, compact camera modules (CCMs)). Such CSPs are known to be most useful for achieving low cost by traditional methods using lead frames.

이미지센서를 탑재하는 반도체 패키지는 메모리와 같은 다른 반도체 패키지에 비하여 기본적으로 빛을 수광하기 위한 투광성 커버를 갖는다는 점에서 차이가 있다.The semiconductor package equipped with the image sensor is different in that it has a translucent cover for receiving light basically compared to other semiconductor packages such as a memory.

리드 프레임을 사용하는 이미지 센서용의 반도체 패키지는 저가(low cost)를 실현할 수 있도록 가장 경제적으로 재료를 사용하면서도, 패키지가 작고 얇아짐에 따라 발생할 수 있는 구조적 강성의 저하를 얼마나 효과적으로 보완할 수 있는지도 중요한 관건이 된다.Semiconductor packages for image sensors using lead frames use the most economical material to achieve low cost, but how effectively they can compensate for the degradation in structural stiffness that can occur as the package becomes smaller and thinner. It is an important issue.

국제공개특허 WO07/075007에 의하면, 반도체 패키지를 이루는 리드의 높이가 반도체칩보다 높게 형성된 것을 개시하고 있다. 그러나, 이와 같은 방법에 의하면 도전성 금속으로 된 리드의 두께가 증가되므로 제조비용의 절감에는 한계가 있다.According to International Publication WO07 / 075007, the height of the lead constituting the semiconductor package is higher than that of the semiconductor chip. However, according to this method, since the thickness of the lead made of the conductive metal is increased, the manufacturing cost is limited.

본 발명은 상기한 점을 감안하여 안출된 것으로, 이미지센서용 반도체칩을 패키지로 구성하는 경우, 반도체칩과 연결되는 리드 프레임을 적절히 개선시킴으로써 작고 얇으면서도 저렴하게 구현될 수 있도록 하는데 그 목적이 있다. SUMMARY OF THE INVENTION The present invention has been made in view of the above, and when the semiconductor chip for an image sensor is configured as a package, an object of the present invention is to provide a small, thin and low cost by appropriately improving the lead frame connected to the semiconductor chip. .

본 발명의 다른 목적은, 반도체칩을 지지하는 리드 프레임과 절연몰드에 의한 구조적 강성의 저하를 최소화시키는데 있다.Another object of the present invention is to minimize the degradation of the structural rigidity caused by the lead frame and the insulating mold for supporting the semiconductor chip.

상기한 과제를 해결하기 위하여, 본 발명과 관련된 반도체 패키지는, 상면에 복수의 본딩패드가 형성된 반도체칩; 상기 반도체 칩의 주위에 배치되는 복수의 리드; 상기 각 본딩패드와 각 리드를 연결하는 복수의 본딩와이어; 상기 반도체칩의 상부에 배치되는 투광성 커버; 상기 반도체칩의 하면이 부착되기 위한 면을 제공할 수 있게 형성되며, 가장자리 쪽에 상기 복수의 리드가 노출된 상태로 고정될 수 있게 상기 복수의 리드 사이의 공간에 채워진 절연몰드; 및 그 상면은 상기 절연몰드에 의하여 잠겨지며, 그 하면은 상기 절연몰드로부터 노출되도록 배치되는 중간 프레임(embedded frame)을 포함한다.In order to solve the above problems, a semiconductor package according to the present invention, a semiconductor chip having a plurality of bonding pads formed on the upper surface; A plurality of leads disposed around the semiconductor chip; A plurality of bonding wires connecting the bonding pads to the leads; A translucent cover disposed on the semiconductor chip; An insulating mold formed to provide a surface for attaching a bottom surface of the semiconductor chip, and filled in a space between the plurality of leads so as to be fixed to an edge thereof in an exposed state; And an upper surface of the upper surface is locked by the insulating mold, and a lower surface of the lower surface includes an intermediate frame disposed to be exposed from the insulating mold.

본 발명과 관련된 일 예로서, 상기 중간 프레임의 일정 영역은 제거되어 있고, 상기 제거영역에 상기 절연몰드가 채워지도록 형성될 수 있다.As an example related to the present invention, a predetermined region of the intermediate frame is removed, and the insulating mold may be formed to fill the removal region.

본 발명과 관련된 일 예로서, 상기 절연몰드의 상면은 균일한(uniform) 높이를 갖도록 형성될 수 있다.As an example related to the present invention, an upper surface of the insulating mold may be formed to have a uniform height.

본 발명과 관련된 일 예로서, 상기 절연몰드의 상면은 상기 중간 프레임보다 높지 않게 형성될 수 있다.As an example related to the present invention, an upper surface of the insulating mold may be formed no higher than the intermediate frame.

본 발명과 관련된 일 예로서, 상기 반도체칩은 상기 절연몰드의 상면에 접착제에 의하여 접착될 수 있다.As an example related to the present invention, the semiconductor chip may be adhered to the upper surface of the insulating mold by an adhesive.

본 발명과 관련된 일 예로서, 상기 리드의 상면은 상기 반도체칩의 상면보다 낮게 형성될 수 있다.As an example related to the present invention, an upper surface of the lead may be formed lower than an upper surface of the semiconductor chip.

본 발명과 관련된 일 예로서, 상기 복수의 리드의 가장자리의 상부에는 벽부(wall)가 형성되며, 상기 벽부의 상단에 상기 투광성 커버가 부착될 수 있다.As an example related to the present invention, a wall is formed on an upper edge of the plurality of leads, and the translucent cover may be attached to an upper end of the wall.

본 발명과 관련된 일 예로서, 상기 절연몰드 및 벽부는 일체형으로 이루어질 수 있다.As an example related to the present invention, the insulating mold and the wall portion may be integrally formed.

본 발명과 관련된 일 예로서, 상기 중간 프레임은 상기 리드보다 얇은 두께를 갖도록 형성될 수 있다.As an example related to the present invention, the intermediate frame may be formed to have a thickness thinner than that of the lead.

본 발명과 관련된 일 예로서, 상기 복수의 리드의 상면과 하면 및 상기 중간 프레임의 하면은 도금층이 각각 형성될 수 있다.As an example related to the present invention, a plating layer may be formed on the top and bottom surfaces of the plurality of leads and the bottom surface of the intermediate frame, respectively.

본 발명과 관련된 일 예로서, 상기 투광성 커버를 둘러쌀 수 있게 형성되는 홀더가 더 구비될 수 있다.As an example related to the present invention, a holder formed to surround the translucent cover may be further provided.

본 발명과 관련된 일 예로서, 상기 중간 프레임은, 중심부위가 제거된 루프형 패드; 및 상기 루프형 패드의 모서리 부분에서 상기 절연몰드의 모서리 쪽으로 연장된 타이 패드를 포함할 수 있다.As an example related to the present invention, the intermediate frame may include a loop pad having a center portion removed; And a tie pad extending from an edge portion of the roof pad to an edge of the insulating mold.

본 발명과 관련된 일 예로서, 상기 타이 패드는, 상기 루프형 패드의 모서리 부분에서 상기 절연몰드의 엣지쪽으로 직접(straight) 연장된 수평 연장부; 및 상기 수평 연장부에 상기 절연몰드이 모서리 쪽으로 연장된 수직 연장부를 포함할 수 있다.As an example related to the present invention, the tie pad may include: a horizontal extension extending straight from an edge portion of the roof pad to an edge of the insulating mold; And a vertical extension part in which the insulating mold extends toward the corner.

본 발명과 관련된 일 예로서, 상기 복수의 본딩 와이어는 상기 절연몰드의 대향되는 두 쌍의 엣지들 중 어느 한 쌍의 엣지에만 배치될 수 있다.As an example related to the present invention, the plurality of bonding wires may be disposed only at one pair of edges of two pairs of opposite edges of the insulating mold.

또한, 본 발명과 관련된 반도체 패키지의 제조방법은, 격자형태로 배치되는 복수의 타이바와, 상기 타이바에 연결되는 복수의 리드들과 중간 프레임을 갖도록 리드 프레임을 형성하는 단계; 상기 리드 프레임에 절연몰드를 성형하는 단계; 상기 절연몰드가 형성된 리드 프레임에 이미지 센서용 반도체칩을 부착하고 와이어본딩하는 단계; 및 상기 반도체칩의 상부에 투광성 커버를 부착하고 실링하는 단계를 포함하고, 상기 절연몰드를 성형하는 단계는, 가장자리 쪽에 상기 복수의 리드가 노출된 상태로 고정될 수 있게 상기 복수의 리드 사이의 공간에 채워지도록 하되, 상기 중간 프레임의 상면은 상기 절연몰드에 의하여 잠겨지도록 하고, 상기 중간 프레임의 하면은 상기 절연몰드로부터 노출되도록 배치시키는 단계를 포함한다.In addition, a method of manufacturing a semiconductor package according to the present invention may include forming a lead frame having a plurality of tie bars arranged in a lattice shape, a plurality of leads connected to the tie bars, and an intermediate frame; Molding an insulating mold on the lead frame; Attaching and wire-bonding an image sensor semiconductor chip to the lead frame on which the insulation mold is formed; And attaching and sealing a translucent cover on the upper portion of the semiconductor chip, and the forming of the insulating mold includes: a space between the plurality of leads so that the plurality of leads may be fixed in an exposed state at an edge side thereof; Wherein the upper surface of the intermediate frame is locked by the insulating mold, and the lower surface of the intermediate frame is disposed to be exposed from the insulating mold.

이 경우, 상기 절연몰드를 성형하는 단계는, 상기 절연몰드의 상면이 균일한(uniform) 높이를 갖도록 기계가공하는 단계를 더 포함할 수 있다.In this case, the forming of the insulating mold may further include machining the upper surface of the insulating mold to have a uniform height.

본 발명과 관련된 일 예로서, 상기 절연몰드를 성형하는 단계는, 상기 절연몰드의 상면이 상기 중간 프레임보다 높지 않게 형성시킬 수 있다.As an example related to the present invention, the forming of the insulating mold may include forming an upper surface of the insulating mold not higher than the intermediate frame.

본 발명과 관련된 일 예로서, 상기 리드 프레임을 형성하는 단계에서는, 상기 중간프레임이, 중심부위가 제거된 루프형 패드; 및 상기 루프형 패드의 모서리 부분에서 상기 절연몰드의 모서리 쪽으로 연장된 타이 패드를 포함하도록 형성시킬 수 있다.As an example related to the present invention, in the forming of the lead frame, the intermediate frame may include: a loop pad having a center portion removed; And a tie pad extending from an edge portion of the roof pad to the edge portion of the insulating mold.

본 발명과 관련된 일 예로서, 상기 타이 패드는, 상기 루프형 패드의 모서리 부분에서 상기 절연몰드의 엣지쪽으로 직접(straight) 연장된 수평 연장부; 및 상기 수평 연장부에 상기 절연몰드이 모서리 쪽으로 연장된 수직 연장부를 포함하도록 형성시킬 수 있다.As an example related to the present invention, the tie pad may include: a horizontal extension extending straight from an edge portion of the roof pad to an edge of the insulating mold; And a vertical extension part in which the insulating mold extends toward the corner.

본 발명과 관련된 일 예로서, 상기 리드프레임에 절연몰드를 형성한 후, 상기 복수의 리드의 상면과 하면 및 상기 중간 프레임의 노출된 하면에 도금층을 형성하는 단계를 더 포함할 수 있다.As an example related to the present disclosure, after forming an insulation mold in the lead frame, the method may further include forming a plating layer on upper and lower surfaces of the plurality of leads and exposed lower surfaces of the intermediate frame.

본 발명과 관련된 반도체 패키지에 의하면, 반도체칩을 지지하는 부분이 균일한 가공이 용이한 절연몰드의 상면이 되므로 반도체칩을 정확하게 부착시킬 수 있으며, 이에 따라 제품의 불량률을 현저히 줄일 수 있다. According to the semiconductor package according to the present invention, since the portion supporting the semiconductor chip becomes the upper surface of the insulating mold that is easy to process uniformly, the semiconductor chip can be attached accurately, and thus the defective rate of the product can be significantly reduced.

또한, 절연몰드를 지지하는 중간 프레임을 절연몰드에 잠겨지도록 형성시킨 것이므로 중간 프레임을 형성하기 위한 재료를 적게 사용하면서도 충분한 구조적 강성을 제공할 수 있게 된다. 이러한 중간 프레임의 구조와 배치는 반도체 패키지의 제조비용을 낮추는데 대단히 유용하다.In addition, since the intermediate frame for supporting the insulating mold is formed to be immersed in the insulating mold, it is possible to provide sufficient structural rigidity while using less material for forming the intermediate frame. The structure and arrangement of this intermediate frame is very useful for lowering the manufacturing cost of semiconductor packages.

이하, 본 발명과 관련된 반도체 패키지 및 그의 제조방법을 첨부한 도면을 참조로 하여 상세히 설명한다. 아래의 설명에서 포함되는 '상면' 또는 '상부'는 반 도체칩에서 빛에 반응하도록 되어 있는 부분이 있는 쪽을 말하며, '하면' 또는 '하부'는 반도체칩의 바닥쪽을 말한다. Hereinafter, a semiconductor package and a manufacturing method thereof according to the present invention will be described in detail with reference to the accompanying drawings. In the description below, the 'top' or 'top' refers to the side where the semiconductor chip is supposed to react to light, and the 'bottom' or 'bottom' refers to the bottom side of the semiconductor chip.

도 1은 본 발명과 관련된 반도체 패키지의 단면도이고, 도 2는 도 1의 반도체 패키지의 평면도이며, 도 3은 도 1의 반도체 패키지의 저면도이다.1 is a cross-sectional view of a semiconductor package according to the present invention, FIG. 2 is a plan view of the semiconductor package of FIG. 1, and FIG. 3 is a bottom view of the semiconductor package of FIG. 1.

이들 도면에 도시된 것과 같이, 반도체 패키지(1)는 빛을 받아 전기적 신호로 변환할 수 있는 반도체칩(10)이 적절한 지지수단에 탑재된 형태로 되어 있으며, 반도체칩(10)은 주변에 배치된 복수의 리드(20)에 본딩 와이어(12)에 의하여 전기적으로 연결되어 있다. 반도체칩(10)은 상보성 금속 산화막 반도체(CMOS)인 것이 사용될 수 있으나, 본 발명과 관련된 구조는 CCD소자를 이용한 패키지에도 적용이 가능하다.As shown in these figures, the semiconductor package 1 has a form in which a semiconductor chip 10 capable of receiving light and converting it into an electrical signal is mounted on an appropriate supporting means, and the semiconductor chip 10 is disposed at the periphery. The plurality of leads 20 are electrically connected to each other by a bonding wire 12. The semiconductor chip 10 may be a complementary metal oxide semiconductor (CMOS), but the structure related to the present invention may be applied to a package using a CCD device.

반도체칩(10)은 그가 사용될 리드 프레임에 따라 적절한 크기로 형성될 수 있으며, 상면에는 각 리드(20)와의 전기적 연결을 위한 복수의 본딩패드(11)가 형성된다. The semiconductor chip 10 may be formed in an appropriate size according to the lead frame in which the semiconductor chip 10 is to be used, and a plurality of bonding pads 11 are formed on the upper surface thereof for electrical connection with each lead 20.

공간적으로 반도체칩(10)은 복수의 리드(20)를 고정하는 절연몰드(40) 상에 얹혀져 있는 형태를 취하고 있다. 절연몰드(40)는 예를 들어, 에폭시 몰드 컴파운드(Epoxy Mold Compound; EMC)와 같은 물질로 형성되는 것이 가능하다. 이러한 수지재의 컴파운드의 표면, 특히 상면은 후술하는 바와 같이 에칭에 의하여 표면의 형상이 결정되는 리드 프레임과 달리 적절한 기계적 가공에 의하여 평활(uniform)한 면을 구현할 수 있는 장점이 있다. 따라서, 반도체칩(10)은 평평도가 보장될 수 있는 절연몰드(40) 상에 접착제(15)에 의하여 견고하게 부착될 수 있으며, 설치과 정에서 설치각이나 위치가 틀어질 수 있는 문제점을 야기하지 않는다. The semiconductor chip 10 is spatially mounted on an insulating mold 40 for fixing a plurality of leads 20. The insulating mold 40 may be formed of a material such as, for example, an epoxy mold compound (EMC). The surface of the compound, particularly the upper surface of such a resin material, has a merit of realizing a uniform surface by appropriate mechanical processing, unlike a lead frame in which the shape of the surface is determined by etching as described below. Accordingly, the semiconductor chip 10 may be firmly attached to the insulating mold 40 by which the flatness can be ensured by the adhesive 15, and does not cause a problem that the installation angle or position may be changed during the installation process. Do not.

절연몰드(40)는 그 내부에 중간 프레임(30)을 포함하고 있다. 도 1에 의하면, 중간 프레임(30)의 하면은 절연몰드(40)로부터 노출되어 있으나, 그 상면은 중간 프레임(30)의 상면으로부터 잠겨져 있는 형태이다. 이러한 중간 프레임(30)은 리드 프레임 상태에 있을 때에는 복수의 리드(20)와 일체적으로 이루어져 있는 것이나, 도 3과 같이, 싱귤레이션 공정을 통하여 복수의 리드(20)와 전기적으로 차단된 상태를 이루고 있다. 중간 프레임(30)은 구리로 이루어지는 리드 프레임의 일부분으로서 절연몰드(40)의 형성과정에서 베이스재로 작용하며, 절연몰드(40)의 강성을 증대시키는 역할을 한다.The insulating mold 40 includes an intermediate frame 30 therein. According to FIG. 1, the lower surface of the intermediate frame 30 is exposed from the insulating mold 40, but the upper surface of the intermediate frame 30 is locked from the upper surface of the intermediate frame 30. When the intermediate frame 30 is in a lead frame state, the intermediate frame 30 is integrally formed with the plurality of leads 20, but as shown in FIG. 3, the intermediate frame 30 is electrically disconnected from the plurality of leads 20 through a singulation process. It is coming true. The intermediate frame 30 serves as a base material in the process of forming the insulating mold 40 as a part of the lead frame made of copper, and serves to increase the rigidity of the insulating mold 40.

도 3을 참조하면, 중간 프레임(30)은 전체적으로 중간에 구리가 제거된 영역(34)을 포함하고 있으며, 네 개의 모서리 방향으로 연장하고 있는 형태를 취하고 있다. 보다 구체적으로, 중간 프레임(30)은 루프형 패드(32)와 타이패드(33)를 포함하고 있다고 설명될 수 있다. 중간 프레임(30)은 중심부위가 제거된 형태로 형성되어 있으며, 타이패드(33)는 루프형 패드(32)의 모서리 부분에서 절연몰드(40)의 모서리 쪽으로 연장한다.Referring to FIG. 3, the intermediate frame 30 generally includes a region 34 in which copper is removed from the middle, and extends in four corner directions. More specifically, it can be described that the intermediate frame 30 includes a looped pad 32 and a tie pad 33. The intermediate frame 30 is formed in a shape in which the upper portion is removed, and the tie pad 33 extends from the corner portion of the roof pad 32 toward the edge of the insulating mold 40.

중간 프레임(30)의 제거영역(34) 및 중간 프레임(30)의 주변영역은 절연몰드(40)가 채워진다. 그 결과, 재료의 양에 있어서 구리의 양을 줄이면서도 중간 프레임(30)의 강성이 저하되지 않는다. 이는 특히, 후술하는 바와 같이, 절연몰드(40)의 형성후 절연몰드(40)로부터 노출되어 있는 리드 프레임에 금도금을 행하는 경우 리드(20)뿐만 아니라 중간 프레임(30)의 노출된 부분도 도금되는 것이므 로, 패키지에서 전기적으로는 불필요한 중간 프레임(30)의 도금 영역도 줄일 수 있는 효과가 있다. 도금 영역의 절약은 값비싼 재료인 금의 사용을 줄이고 저렴하게 제조할 수 있다는 것을 뜻한다.The insulating mold 40 is filled in the removal region 34 of the intermediate frame 30 and the peripheral region of the intermediate frame 30. As a result, the rigidity of the intermediate frame 30 does not decrease while reducing the amount of copper in the amount of material. In particular, as described later, when gold plating is performed on the lead frame exposed from the insulating mold 40 after the formation of the insulating mold 40, not only the lead 20 but also the exposed portion of the intermediate frame 30 are plated. Therefore, the plating area of the intermediate frame 30, which is electrically unnecessary in the package, may be reduced. Saving plating area means less expensive use of gold, an expensive material.

또한, 중간 프레임(30)은 리드 프레임의 형성시 리드(20)보다도 얇은 두께이며, 절연몰드(40)의 상면보다 잠길 수 있는 높이를 갖는 것이므로, 중간 프레임(30)을 형성하기 위한 재료를 실질적으로 절약할 수 있다.In addition, since the intermediate frame 30 is thinner than the lead 20 at the time of forming the lead frame and has a height that can be submerged than the upper surface of the insulating mold 40, the material for forming the intermediate frame 30 may be substantially reduced. You can save.

리드(20)의 주위에는 반도체칩(10)을 밀봉하기 위한 벽부(50)가 형성되어 있다. 벽부(50)의 하단은 리드(20)의 사이에 채워져 있는 절연몰드(40)와 일체형으로 형성될 수 있으며, 상단은 적어도 반도체칩(10)과 본딩 와이어(12)가 제약을 받지 않고 수용될 수 있을 정도의 높이를 갖는다. 벽부(50)의 상단에는 투광성 커버(60)가 접착제(17)에 의하여 부착된다. A wall portion 50 for sealing the semiconductor chip 10 is formed around the lid 20. The lower end of the wall portion 50 may be integrally formed with the insulating mold 40 filled between the leads 20, and the upper end may receive at least the semiconductor chip 10 and the bonding wire 12 without restriction. It is high enough. A translucent cover 60 is attached to the top of the wall 50 by the adhesive 17.

투광성 커버(60)는 빛이 반도체칩(10) 쪽으로 투과될 수 있도록 하면서도 먼지와 같은 이물이 민감한 반도체칩(10)이 설치된 내부공간(18)으로 들어가지 않도록 벽부(50)의 상단에 견고하게 밀착된다. 필요에 따라, 투광성 커버(60)는 광필터(예: 적외선 필터)를 포함할 수 있다.The transparent cover 60 allows light to penetrate toward the semiconductor chip 10, but firmly at the top of the wall 50 so that foreign substances such as dust do not enter the internal space 18 in which the sensitive semiconductor chip 10 is installed. Close contact. If necessary, the transparent cover 60 may include an optical filter (eg, an infrared filter).

투광성커버(60), 리드(20), 및 벽부(50)는 싱귤레이션 공정을 통하여 소잉되는 결과로 각 에지면은 동일한 절단면을 형성할 수 있다.As a result, the transparent cover 60, the lid 20, and the wall 50 are sawed through the singulation process, so that each edge surface may form the same cut surface.

각 리드(20)의 상면은 본딩 와이어(12)의 연결시 접속저항을 줄일 수 있도록 금이나 은에 의한 도금층(21)이 포함된다. 마찬가지로 각 리드(20)의 하면 및 중간 프레임(30)의 하면은 패키지(1)가 장착될 기판에 예를 들어, 표면실장기술(SMT)과 같은 방법에 의하여 용이하게 결합될 수 있도록 도금층(22,31)이 형성될 수 있다.The upper surface of each lead 20 includes a plating layer 21 made of gold or silver so as to reduce connection resistance when the bonding wire 12 is connected. Likewise, the lower surface of each lead 20 and the lower surface of the intermediate frame 30 may be easily bonded to the substrate on which the package 1 is to be mounted by, for example, a surface mounting technique (SMT). 31 may be formed.

도 4 내지 도 6은 본 발명과 관련된 반도체 패키지를 제조하는 과정을 보인것들이다.4 to 6 illustrate a process of manufacturing a semiconductor package according to the present invention.

우선, 도 4 및 도 5a에 의하면, 구리로 형성된 리드 프레임(70)은 한꺼번에 다량의 패키지를 생산할 수 있도록 복수의 유닛셀(70')이 격자 형태로 배열되어 있다. 이러한 리드 프레임(70)은 구리판에 마스킹을 한 후 에칭 작업에 의하여 원하는 패턴을 얻을 수 있다. First, according to FIGS. 4 and 5A, in the lead frame 70 made of copper, a plurality of unit cells 70 ′ are arranged in a lattice form so as to produce a large amount of packages at one time. The lead frame 70 may obtain a desired pattern by etching after masking the copper plate.

각 유닛셀(70')은 인접 유닛셀(70')과 타이바(81)에 의하여 나뉘어진다. 타이바(81)의 양쪽으로는 복수의 리드(20)가 돌출되도록 형성되어 있다. 이러한 복수의 리드(20)는 싱귤레이션 공정을 거쳐 타이바(81)가 제거됨으로써 상호간 분리된다. Each unit cell 70 ′ is divided by an adjacent unit cell 70 ′ and a tie bar 81. A plurality of leads 20 are formed to protrude from both sides of the tie bar 81. The plurality of leads 20 are separated from each other by the tie bar 81 being removed through a singulation process.

각 유닛셀(70')의 내측 공간은 중간 프레임(30)이 형성된다. 중간 프레임(30)은 앞에서 설명한 바와 같이, 중심부위가 제거된 루프형 패드(32)와 루프형 패드(32)의 모서리 부분에서 타이바(81)들이 만나는 모서리 쪽으로 연장된 타이 패드(33)를 포함한다.An intermediate frame 30 is formed in the inner space of each unit cell 70 '. The intermediate frame 30 has a tie pad 33 extending toward the corner where the tie bars 81 meet at the corners of the looped pad 32 and the looped pad 32 from which the upper portion is removed as described above. Include.

도 5a에 의하면, 리드 프레임(70)의 한쪽 면은 에칭작업 등이 행하여지지 않으며, 동일한 평면을 이루고 있다. 에칭 작업을 통하여 얻어지는 리드 프레임(70)의 두께는 부위마다 다를 수 있다. 즉, 리드(20)의 두께()는 중간 프레임(30)은 보다 얇은 두께()로 형성되어 있다. 그러한 일 예로서, 리드(20)의 두께()는 0.2 내지 0.3mm인 반면, 중간 프레임(30)은 0.07 내지 0.15mm로 상대적으로 얇게 형성될 수 있다. 이에 따라, 중간 프레임(30)은 리드(20)보다 낮은 높이로 형성된다. 이러한 얇은 중간 프레임(30)은 후술하는 바와 같이 반도체칩(10)이 직접적으로 중간 프레임(30)에 부착되지 않고 중간 프레임(30)을 둘러싸며 리드(20)와 중간 프레임(30)을 고정하는 절연몰드(40)에 부착되는데 유용하다.According to FIG. 5A, one side of the lead frame 70 is not subjected to etching or the like, and forms the same plane. The thickness of the lead frame 70 obtained through the etching operation may vary from site to site. That is, the thickness 20 of the lead 20 is formed in the thickness 30 of the intermediate frame 30. As one example, the thickness 20 of the lid 20 may be 0.2 to 0.3 mm, while the intermediate frame 30 may be relatively thin, for example, 0.07 to 0.15 mm. Accordingly, the intermediate frame 30 is formed at a height lower than that of the lead 20. The thin intermediate frame 30 is a semiconductor chip 10 as described below to be attached directly to the intermediate frame 30 without surrounding the intermediate frame 30 to fix the lead 20 and the intermediate frame 30 It is useful for attaching to the insulating mold 40.

리드 프레임(70)의 타이바(81)가 위치된 부위에는 절단작업에 의하여 패키지들을 분리하고자 할 때 절단저항을 줄일 수 있도록 그루브(83)가 형성될 수 있다. 그루브(83)를 형성시킨 결과, 타이바(81)의 두께는 주위의 리드(20)의 두께보다 얇아지게 되어 리드(20)의 분리 작업을 돕는다.A groove 83 may be formed at a portion where the tie bar 81 of the lead frame 70 is positioned to reduce the cutting resistance when the packages are to be separated by the cutting operation. As a result of the formation of the grooves 83, the thickness of the tie bar 81 becomes thinner than the thickness of the peripheral lead 20, thereby helping to separate the lead 20.

도 5b에 도시된 것과 같이, 리드 프레임(70)이 형성된 후에는 리드(20)의 상면과 하면 사이에 예를 들어 EMC로 이루어진 절연몰드(40)를 충전한다. 절연몰드(40)와 함께 리드(20)의 상면의 가장자리 부분에는 반도체칩(10)을 수용하기 위한 벽부(50)가 절연몰드(40)와 일체적으로 형성되어 있다.As shown in FIG. 5B, after the lead frame 70 is formed, an insulating mold 40 made of, for example, EMC is filled between the upper and lower surfaces of the lead 20. A wall portion 50 for accommodating the semiconductor chip 10 is formed integrally with the insulating mold 40 at the edge portion of the upper surface of the lead 20 together with the insulating mold 40.

절연몰드(40)와 벽부(50)를 형성시킨 리드 프레임(70)은 도 6에 그 평면 모습이 도시되어 있다. 도 6과 같이 본딩와이어(12)에 의하여 연결될 각 리드(20)의 상면은 절연몰드(40)로부터 노출되도록 형성되어 있다. 반도체칩(10)이 부착될 영역의 모서리 부분에는 반도체칩(10)의 올바른 위치를 안내할 수 있도록 로케이터(41)가 형성될 수 있다.The lead frame 70 in which the insulating mold 40 and the wall portion 50 are formed is shown in FIG. 6. As shown in FIG. 6, the upper surface of each lead 20 to be connected by the bonding wire 12 is formed to be exposed from the insulating mold 40. The locator 41 may be formed at a corner portion of the region where the semiconductor chip 10 is to be attached to guide the correct position of the semiconductor chip 10.

도 5b에 의하면, 절연몰드(40)의 상면은 리드(20)의 상면보다 일정한 높이 차이(h)만큼 낮게 형성되어 있으며, 전체적으로는 기계가공을 통하여 균일한 높이를 갖는다. 그러한 평평한 기계가공의 일 방법으로서 평평한 면을 갖는 몰딩요소에 의하여 달성할 수 있다. 이렇게 함으로써 절연몰드(40)의 상면에 장착될 반도체칩(10)의 높이에 구속되는 패키지(1)의 전체 두께를 줄일 수 있다. Referring to FIG. 5B, the upper surface of the insulating mold 40 is formed to be lower than the upper surface of the lead 20 by a predetermined height difference h, and has a uniform height as a whole. One method of such flat machining can be achieved by a molding element having a flat face. In this way, the overall thickness of the package 1 constrained by the height of the semiconductor chip 10 to be mounted on the upper surface of the insulating mold 40 can be reduced.

도 5c는 절연몰드(40)를 형성한 후 부착될 대상물과의 저항을 줄이고 결합의 용이성을 위하여, 리드(20)의 상면, 하면 및 중간프레임(30)의 하면에 도금층(21,22,31)을 형성한 것을 보인다. 이러한 도금층(21,22,31)의 형성을 위해 전해도금의 방법이 사용될 수 있다. 도금작업을 행하기 전에 절연몰드(40)의 잔류찌꺼기를 제거하는 공정(deflashing)이 이루어질 수 있다.FIG. 5C illustrates plating layers 21, 22, and 31 disposed on the upper surface, the lower surface of the lead 20, and the lower surface of the intermediate frame 30 for reducing resistance with an object to be attached after forming the insulating mold 40 and for easy coupling. Seems to form). Electroplating may be used to form the plating layers 21, 22, and 31. Before performing the plating operation, a process of removing residual residue of the insulating mold 40 may be performed.

도금층(21,22,31)이 형성된 후 절연몰드(40)의 상면에는 준비된 이미지센서용 반도체칩(10)이 부착된다. 접착제(15)는 에폭시 계열의 수지가 사용될 수 있다. After the plating layers 21, 22, and 31 are formed, the prepared semiconductor chip 10 for the image sensor is attached to the upper surface of the insulating mold 40. The adhesive 15 may be an epoxy resin.

반도체칩(10)이 부착되고 나면, 반도체칩(10)의 상면에 형성된 본딩패드(11)와 리드(20)의 상면에 형성된 도금층(21) 사이를 본딩 와이어(12)에 의하여 연결시킨다. After the semiconductor chip 10 is attached, the bonding wire 11 is connected between the bonding pad 11 formed on the upper surface of the semiconductor chip 10 and the plating layer 21 formed on the upper surface of the lead 20.

와이어 본딩이 완료되면, 벽부(50)의 상단에 접착제(17)를 도포한 후 투광성 커버(60)를 부착시켜 반도체칩(10)을 외부로부터 밀봉시킨다. 이러한 투광성 커버(60)는 각 패키지마다 별도로 마련하거나 여러 패키지를 커버하는 한 장을 부착시킨 후 싱귤레이션 공정을 통하여 자동적으로 나뉘어지도록 할 수 있다. 도 5e와 도 5f는 이 중 후자의 모습을 보인 것이다. 싱귤레이션 공정시 타이바(81)는 연삭에 의하여 제거된다. 도 5f와 같이, 패키지(1)는 평판형의 투광성 커버(60)에 의하여 마감된 것을 보이고 있다. When the wire bonding is completed, the adhesive 17 is applied to the upper end of the wall 50, and then the transparent cover 60 is attached to seal the semiconductor chip 10 from the outside. The translucent cover 60 may be provided separately for each package or attached to one sheet covering several packages and then divided automatically through a singulation process. 5E and 5F show the latter. In the singulation process, the tie bar 81 is removed by grinding. As shown in FIG. 5F, the package 1 is shown closed by a flat transparent cover 60.

이에 대하여, 도 7a 및 도 7b는 도 5d의 상태에서 홀더를 부착한 후 싱귤레 이션을 거쳐 패키지를 완성한 것을 보인다. 홀더(90)는 벽부(50)의 상단에 직접 부착될 수 있으며, 홀더(90)의 하면에는 반도체칩(10)을 밀봉하기 위한 밀봉커버(60)가 구비되어 있다. 홀더(90)는 광학 렌즈를 장착하기 위한 공간(91)을 포함하고 있다. 이렇게 홀더(90)가 장착된 패키지(100)는 별도로 렌즈를 고정하기 위한 수단을 마련해야 하는 경우에 비하여 광학계를 장착하고 조정하는 작업을 단축시키고 비용을 줄일 수 있는 장점을 제공한다. 홀더(100)의 상단에는 렌즈의 장착 전까지 취급 과정에서 이물이 침투되는 것을 방지하기 위한 시트 또는 캡수단이 부착될 수 있다.In contrast, FIGS. 7A and 7B show that the package is completed through singulation after attaching the holder in the state of FIG. 5D. The holder 90 may be directly attached to an upper end of the wall 50, and a lower cover 60 is provided with a sealing cover 60 for sealing the semiconductor chip 10. The holder 90 includes a space 91 for mounting the optical lens. The package 100 in which the holder 90 is mounted provides an advantage of shortening the cost of mounting and adjusting the optical system as compared with the case in which a means for separately fixing the lens is required. The upper end of the holder 100 may be attached to the seat or cap means for preventing foreign matter from penetrating in the handling process until the lens is mounted.

대량의 생산을 위하여 복수의 홀더(100)가 하나의 트레이와 같은 수단에 의하여 이송되어 도 5d와 같이 와이어 본딩이 완료된 패키지에 하나의 프로세스에 의하여 부착되는 것이 바람직하다.For mass production, it is preferable that a plurality of holders 100 are transported by means such as one tray and attached to a package in which wire bonding is completed as shown in FIG. 5D by one process.

도 8은 본 발명과 관련된 다른 예에 따른 반도체 패키지의 평면도이고, 도 9는 도 8의 B-B'선에 따른 단면도이고, 도 10은 도 8의 C-C'선에 따른 단면도이며, 도 11은 도 8의 반도체 패키지의 저면도이다.8 is a plan view of a semiconductor package according to another exemplary embodiment of the present disclosure, FIG. 9 is a cross-sectional view taken along the line BB ′ of FIG. 8, and FIG. 10 is a cross-sectional view taken along the line CC ′ of FIG. 8. 11 is a bottom view of the semiconductor package of FIG. 8.

본 예에서는 반도체칩(210)이 특정 방향으로 길게 형성된 경우를 보이고 있다. 패키지(200)를 이루는 리드들은 상대적으로 많은 수로 형성된 제1리드들(220a)과 상대적으로 적은 수로 형성된 제2 및 제3리드들(220b,220c)을 포함하고 있다. In this example, the semiconductor chip 210 is formed to be elongated in a specific direction. Leads constituting the package 200 include a relatively large number of first leads 220a and a relatively small number of second and third leads 220b and 220c.

제3리드들(220)은 경우에 따라 본딩 와이어(212)가 연결되지 않을 수 있다. 본딩 와이어(212)가 연결되지 않으므로 반도체칩(210)은 제3리드들(220c)이 있는 방향으로 일정 길이(L)로 길게 연장될 수 있다. 이와 같은 배치는 반도체 패키 지(200)의 리드의 수가 특정 방향으로 집중적으로 배치된 경우에 적용되기 용이하다.In some cases, the bonding wires 212 may not be connected to the third leads 220. Since the bonding wires 212 are not connected, the semiconductor chip 210 may be extended to a predetermined length L in the direction in which the third leads 220c are located. Such an arrangement may be easily applied when the number of leads of the semiconductor package 200 is intensively arranged in a specific direction.

전체적으로 중간 프레임(230)이 절연몰드(240)에 잠겨져 있는 상태로 고정되어 있으며, 반도체칩(210)이 부착되는 절연몰드(240)의 상면이 리드(220)의 상면보다 높지 않게 형성된 것은 앞의 실시예와 같다. In general, the intermediate frame 230 is fixed in a state in which the insulating mold 240 is locked, and the upper surface of the insulating mold 240 to which the semiconductor chip 210 is attached is not formed higher than the upper surface of the lead 220. Same as the example.

다만, 도 11에 의하면, 중간 프레임(230)을 이루는 타이 패드(233)는 도 4에서 설명된 예와 달리, 루프형 패드(232)의 모서리 부분에서 절연몰드(240)의 엣지 쪽으로 직접(straight) 연장된 수평 연장부(233a)와, 수평 연장부(233a)로부터 절연몰드(240)의 모서리 쪽으로 연장된 수직 연장부(233b)를 포함하고 있다. 이러한 배치는 단순히 도 4에서 설명한 것과 같이 직접 모서리부분으로 타이패드(33)가 연장되는 경우에 비하여 특정 엣지부에 리드들(220)이 집중적으로 배치되는 것을 가능하게 한다.However, according to FIG. 11, unlike the example described with reference to FIG. 4, the tie pad 233 constituting the intermediate frame 230 is directly straight toward the edge of the insulating mold 240 at the corner of the looped pad 232. ) And an extended horizontal extension 233a and a vertical extension 233b extending from the horizontal extension 233a toward the edge of the insulating mold 240. This arrangement simply allows the leads 220 to be concentrated at a particular edge portion as compared to the case where the tie pad 33 extends directly to the edge portion as described in FIG. 4.

도 12는 본 발명과 관련된 또다른 예와 관련된 반도체 패키지의 평면도이고, 도 13은 도 12의 반도체 패키지의 D-D'선에 따른 단면도이다.12 is a plan view of a semiconductor package according to still another embodiment related to the present invention, and FIG. 13 is a cross-sectional view taken along line D-D ′ of the semiconductor package of FIG. 12.

본 예에서는 반도체칩(310)이 양 방향으로 길게 형성된 경우를 보이고 있다. 이에 따라, 반도체칩(310)과 제2리드들(320b) 사이를 연결하는 본딩 와이어 및 반도체칩(310)과 제3리드들(320c) 사이를 연결하는 본딩 와이어는 사용되고 있지 않다. 이들 제2리드들 및 제3리드들(320b,320c)은 패키지(300)의 견고한 실장을 위하여 더미 형태로 형성한다. 반도체칩(310)과의 연결은 모두 대향되어 있는 한 쌍의 엣지에 위치되는 제1리드들(320a)을 통하여 이루어진다. 본딩 와이어(312)가 제1리 드들(320a) 쪽으로 집중되어 있으므로 제1리드들(320a)이 형성되기 위하여 필요한 공간을 확보할 수 있도록 앞에서 설명한 도 11과 같은 중간 프레임(230)의 배치가 적용될 수 있다.In this example, the semiconductor chip 310 is formed long in both directions. Accordingly, a bonding wire connecting the semiconductor chip 310 and the second leads 320b and a bonding wire connecting the semiconductor chip 310 and the third leads 320c are not used. These second leads and third leads 320b and 320c are formed in a dummy shape for firmly mounting the package 300. The connection with the semiconductor chip 310 is made through the first leads 320a positioned at a pair of edges opposite to each other. Since the bonding wire 312 is concentrated toward the first leads 320a, the arrangement of the intermediate frame 230 as illustrated in FIG. 11 may be applied to secure the space necessary for forming the first leads 320a. Can be.

도 13과 같이, 본딩 와이어가 사용되지 않는 대신 반도체칩(310)은 벽부(350) 쪽으로 각각 L1, L2 만큼 길어진 것을 장착할 수 있다. As shown in FIG. 13, instead of using the bonding wire, the semiconductor chip 310 may be mounted to the wall portion 350 by L1 and L2.

상기와 같이 설명된 본 발명과 관련된 반도체 패키지 및 그의 제조방법은 위에서 설명된 실시예들의 구성과 방법에 한정되지 않는다. 위와 같은 실시예들은 다양한 변형이 이루어질 수 있도록 각 실시예들의 전부 또는 일부가 선택적으로 조합되어 구성될 수도 있다.The semiconductor package and its manufacturing method related to the present invention described above are not limited to the configuration and method of the embodiments described above. The above embodiments may be configured by selectively combining all or some of the embodiments so that various modifications may be made.

도 1은 본 발명과 관련된 반도체 패키지의 단면도1 is a cross-sectional view of a semiconductor package related to the present invention

도 2는 도 1의 반도체 패키지의 평면도2 is a plan view of the semiconductor package of FIG.

도 3은 도 1의 반도체 패키지의 저면도3 is a bottom view of the semiconductor package of FIG. 1.

도 4는 본 발명과 관련된 리드 프레임의 평면도4 is a plan view of a lead frame related to the present invention.

도 5a는 도 4의 A-A'선에 따른 단면도5A is a cross-sectional view taken along line AA ′ of FIG. 4.

도 5b는 도 5a의 리드 프레임에 절연몰드와 벽부를 형성한 상태를 보인 단면도5B is a cross-sectional view illustrating a state in which an insulation mold and a wall portion are formed in the lead frame of FIG. 5A.

도 5c는 도 5b의 리드 프레임에 도금층을 형성한 상태를 보인 단면도5C is a cross-sectional view illustrating a plating layer formed on the lead frame of FIG. 5B.

도 5d는 도 5c의 리드 프레임에 반도체칩을 부착하고 와이어 본딩을 한 상태를 보인 단면도FIG. 5D is a cross-sectional view illustrating a state in which a semiconductor chip is attached and wire bonded to the lead frame of FIG. 5C.

도 5e는 도 5d의 상태에서 투광성 커버를 부착시킨 상태를 보인 단면도5E is a cross-sectional view illustrating a state in which a transparent cover is attached in the state of FIG. 5D.

도 5f는 도 5e의 상태에서 싱귤레이션 공정을 통하여 개별 반도체 패키지를 형성한 상태를 보인 단면도5F is a cross-sectional view illustrating a state in which an individual semiconductor package is formed through a singulation process in the state of FIG. 5E.

도 8은 본 발명과 관련된 다른 예에 따른 반도체 패키지의 평면도8 is a plan view of a semiconductor package according to another example of the present disclosure.

도 9는 도 8의 B-B'선에 따른 단면도9 is a cross-sectional view taken along line BB ′ of FIG. 8.

도 10은 도 8의 C-C'선에 따른 단면도10 is a cross-sectional view taken along the line CC ′ of FIG. 8.

도 11은 도 8의 반도체 패키지의 저면도FIG. 11 is a bottom view of the semiconductor package of FIG. 8. FIG.

도 12는 본 발명과 관련된 또다른 예와 관련된 반도체 패키지의 평면도12 is a plan view of a semiconductor package in accordance with another example associated with the present invention.

도 13은 도 12의 반도체 패키지의 D-D'선에 따른 단면도FIG. 13 is a cross-sectional view taken along a line D-D 'of the semiconductor package of FIG.

Claims (20)

상면에 복수의 본딩패드가 형성된 반도체칩;A semiconductor chip having a plurality of bonding pads formed on an upper surface thereof; 상기 반도체 칩의 주위에 배치되는 복수의 리드;A plurality of leads disposed around the semiconductor chip; 상기 각 본딩패드와 각 리드를 연결하는 복수의 본딩와이어; A plurality of bonding wires connecting the bonding pads to the leads; 상기 반도체칩의 상부에 배치되는 투광성 커버;A translucent cover disposed on the semiconductor chip; 상기 반도체칩의 하면이 부착되기 위한 면을 제공할 수 있게 형성되며, 가장자리 쪽에 상기 복수의 리드가 노출된 상태로 고정될 수 있게 상기 복수의 리드 사이의 공간에 채워진 절연몰드; 및An insulating mold formed to provide a surface for attaching a bottom surface of the semiconductor chip, and filled in a space between the plurality of leads so as to be fixed to an edge thereof in an exposed state; And 그 상면은 상기 절연몰드에 의하여 잠겨지며, 그 하면은 상기 절연몰드로부터 노출되도록 배치되는 중간 프레임(embedded frame)을 포함하는 반도체 패키지.The upper surface of the semiconductor package is locked by the insulating mold, the lower surface comprises an intermediate frame (embedded frame) disposed so as to be exposed from the insulating mold. 제1항에 있어서,The method of claim 1, 상기 중간 프레임의 일정 영역은 제거되어 있고, 상기 제거영역에 상기 절연몰드가 채워진 것을 특징으로 하는 반도체 패키지.And a predetermined region of the intermediate frame is removed, and the insulating mold is filled in the removal region. 제1항에 있어서,The method of claim 1, 상기 절연몰드의 상면은 균일한(uniform) 높이를 갖도록 형성된 것을 특징으로 하는 반도체 패키지.The upper surface of the insulating mold is a semiconductor package, characterized in that formed to have a uniform (uniform) height. 제3항에 있어서,The method of claim 3, 상기 절연몰드의 상면은 상기 중간 프레임보다 높지 않게 형성된 것을 특징으로 하는 반도체 패키지.The upper surface of the insulating mold is a semiconductor package, characterized in that not formed higher than the intermediate frame. 제3항에 있어서,The method of claim 3, 상기 반도체칩은 상기 절연몰드의 상면에 접착제에 의하여 접착된 것을 특징으로 하는 반도체 패키지.The semiconductor chip is a semiconductor package, characterized in that bonded to the upper surface of the insulating mold by an adhesive. 제1항에 있어서,The method of claim 1, 상기 리드의 상면은 상기 반도체칩의 상면보다 낮게 형성된 것을 특징으로 하는 반도체 패키지.The upper surface of the lead is a semiconductor package, characterized in that formed lower than the upper surface of the semiconductor chip. 제6항에 있어서,The method of claim 6, 상기 복수의 리드의 가장자리의 상부에는 벽부(wall)가 형성되며, 상기 벽부의 상단에 상기 투광성 커버가 부착된 것을 특징으로 하는 반도체 패키지.A wall is formed on an upper portion of the edge of the plurality of leads, the semiconductor package, characterized in that the transparent cover is attached to the top of the wall. 제7항에 있어서The method of claim 7, 상기 절연몰드 및 벽부는 일체형으로 이루어진 것을 특징으로 하는 반도체 패키지.The insulating package and the wall portion is a semiconductor package, characterized in that formed in one piece. 제1항에 있어서,The method of claim 1, 상기 중간 프레임은 상기 리드보다 얇은 두께를 갖도록 형성된 것을 특징으로 하는 반도체 패키지.And the intermediate frame is formed to have a thickness thinner than that of the lead. 제1항에 있어서, The method of claim 1, 상기 복수의 리드의 상면과 하면 및 상기 중간 프레임의 하면은 도금층이 각각 형성된 것을 특징으로 하는 반도체 패키지.The upper and lower surfaces of the plurality of leads and the lower surface of the intermediate frame are formed with a plating layer, respectively. 제1항에 있어서,The method of claim 1, 상기 투광성 커버를 둘러쌀 수 있게 형성되는 홀더가 더 구비된 반도체 패키지.The semiconductor package further comprises a holder formed to surround the transparent cover. 제1항에 있어서, 상기 중간 프레임은,The method of claim 1, wherein the intermediate frame, 중심부위가 제거된 루프형 패드; 및A looped pad with the center portion removed; And 상기 루프형 패드의 모서리 부분에서 상기 절연몰드의 모서리 쪽으로 연장된 타이 패드를 포함하는 반도체 패키지.And a tie pad extending from an edge portion of the looped pad toward the edge of the insulating mold. 제12항에 있어서, 상기 타이 패드는,The method of claim 12, wherein the tie pad, 상기 루프형 패드의 모서리 부분에서 상기 절연몰드의 엣지쪽으로 직접(straight) 연장된 수평 연장부; 및A horizontal extension extending straight from the edge of the looped pad toward the edge of the insulating mold; And 상기 수평 연장부에 상기 절연몰드이 모서리 쪽으로 연장된 수직 연장부를 포함하는 반도체 패키지.And a vertical extension in which the insulating mold extends toward the corner. 제13항에 있어서,The method of claim 13, 상기 복수의 본딩 와이어는 상기 절연몰드의 대향되는 두 쌍의 엣지들 중 어느 한 쌍의 엣지에만 배치된 것을 특징으로 하는 반도체 패키지.And the plurality of bonding wires are disposed only at one pair of edges of two pairs of opposite edges of the insulating mold. 격자형태로 배치되는 복수의 타이바와, 상기 타이바에 연결되는 복수의 리드들과 중간 프레임을 갖도록 리드 프레임을 형성하는 단계;Forming a lead frame to have a plurality of tie bars arranged in a lattice shape, a plurality of leads connected to the tie bars, and an intermediate frame; 상기 리드 프레임에 절연몰드를 성형하는 단계;Molding an insulating mold on the lead frame; 상기 절연몰드가 형성된 리드 프레임에 이미지 센서용 반도체칩을 부착하고 와이어본딩하는 단계; 및Attaching and wire-bonding an image sensor semiconductor chip to the lead frame on which the insulation mold is formed; And 상기 반도체칩의 상부에 투광성 커버를 부착하고 실링하는 단계를 포함하고, 상기 절연몰드를 성형하는 단계는,Attaching and sealing a translucent cover on an upper portion of the semiconductor chip, and forming the insulating mold includes: 가장자리 쪽에 상기 복수의 리드가 노출된 상태로 고정될 수 있게 상기 복수의 리드 사이의 공간에 채워지도록 하되, 상기 중간 프레임의 상면은 상기 절연몰드에 의하여 잠겨지도록 하고, 상기 중간 프레임의 하면은 상기 절연몰드로부터 노출되도록 배치시키는 것을 특징으로 하는 반도체 패키지의 제조방법.The lead is filled in the space between the plurality of leads to be fixed in an exposed state on the edge side, the upper surface of the intermediate frame is locked by the insulating mold, the lower surface of the intermediate frame is the insulation A method of manufacturing a semiconductor package, characterized in that arranged to expose from the mold. 제15항에 있어서, 상기 절연몰드를 성형하는 단계는, The method of claim 15, wherein forming the insulating mold, 상기 절연몰드의 상면이 균일한(uniform) 높이를 갖도록 기계가공하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.And machining the upper surface of the insulating mold to have a uniform height. 제15항에 있어서, 상기 절연몰드를 성형하는 단계는, The method of claim 15, wherein forming the insulating mold, 상기 절연몰드의 상면이 상기 중간 프레임보다 높지 않게 형성시키는 것을 특징으로 하는 반도체 패키지의 제조방법.And forming an upper surface of the insulating mold not higher than the intermediate frame. 제15항에 있어서, 상기 리드 프레임을 형성하는 단계에서,The method of claim 15, wherein in the forming of the lead frame, 상기 중간프레임은,The intermediate frame, 중심부위가 제거된 루프형 패드; 및A looped pad with the center portion removed; And 상기 루프형 패드의 모서리 부분에서 상기 절연몰드의 모서리 쪽으로 연장된 타이 패드를 포함하도록 형성시키는 것을 특징으로 하는 반도체 패키지의 제조방법.And forming a tie pad extending from an edge portion of the roof pad to an edge portion of the insulating mold. 제16항에 있어서, 상기 타이 패드는,The method of claim 16, wherein the tie pad, 상기 루프형 패드의 모서리 부분에서 상기 절연몰드의 엣지쪽으로 직접(straight) 연장된 수평 연장부; 및A horizontal extension extending straight from the edge of the looped pad toward the edge of the insulating mold; And 상기 수평 연장부에 상기 절연몰드이 모서리 쪽으로 연장된 수직 연장부를 포함하도록 형성시키는 것을 특징으로 하는 반도체 패키지의 제조방법.And forming a vertical extension portion in which the insulating mold extends toward a corner. 제15항에 있어서,The method of claim 15, 상기 리드프레임에 절연몰드를 형성한 후, 상기 복수의 리드의 상면과 하면 및 상기 중간 프레임의 노출된 하면에 도금층을 형성하는 단계를 더 포함하는 반도체 패키지의 제조방법.And forming a plating layer on upper and lower surfaces of the plurality of leads and exposed lower surfaces of the intermediate frame after forming an insulating mold on the lead frame.
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KR200490907Y1 (en) * 2017-02-24 2020-02-11 티티오피 코퍼레이션 Light source sensor wire frame base module

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