KR20110046891A - Semiconductor apparatus - Google Patents

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Abstract

PURPOSE: A semiconductor device is provided to increase input/output performance and improve the data transfer rate of a signal that is transmitted through a semiconductor through line. CONSTITUTION: A pull-up driving unit(410) performs the pull-up driving of a semiconductor chip through a line(60) at a pull-up voltage. A pull-up overdriving unit(430) performs the pull-up driving of the semiconductor chip through a line at a pull-up overdriving voltage during a pull-up section of the semiconductor chip through a chip.

Description

반도체 장치{SEMICONDUCTOR APPARATUS}Semiconductor device {SEMICONDUCTOR APPARATUS}

본 발명은 반도체 장치에 관한 것으로, 반도체 칩 관통라인을 통해서 신호를 전달하는 기술에 관한 것이다.The present invention relates to a semiconductor device and to a technology for transmitting a signal through a semiconductor chip through line.

반도체 장치를 고집적화 시키기 위하여 다양한 형태의 패키지(Package) 방식이 제안되고 있다. 특히, 복수의 반도체 칩을 적층시켜서 하나의 반도체 장치를 구성하는 칩 스택(Chip Stack) 방식은 복수의 반도체 칩에 공통적으로 신호를 전달하기 위해서 반도체 칩 관통라인을 사용하고 있다. 일반적으로 반도체 칩은 실리콘 웨이퍼(Silicon Wafer)를 이용하여 제조되고 있으므로, 반도체 칩 관통라인을 실리콘 관통라인(Through Silicon Via, TSV) 이라고 지칭하기도 한다.Various types of package schemes have been proposed to highly integrate semiconductor devices. In particular, a chip stack method in which a plurality of semiconductor chips are stacked to form one semiconductor device uses a semiconductor chip through line in order to transmit signals to a plurality of semiconductor chips in common. In general, since a semiconductor chip is manufactured using a silicon wafer, a semiconductor chip through line may be referred to as a through silicon via (TSV).

일반적으로 적층된 복수의 반도체 칩은 마스터 칩(Master Chip) 및 하나 이상의 슬레이브 칩(Slave Chip)으로 구분할 수 있다. 마스터 칩(Master Chip)은, 외부와 신호를 교환하는 동작 및 슬레이브 칩(Slave Chip)을 제어하는 역할을 수행하도록 구성된다. 또한, 각 슬레이브 칩(Slave Chip)은 마스터 칩(Master Chip)의 제 어에 따라 특정 동작을 수행하도록 구성된다. 예를 들면, 반도체 메모리 장치의 경우 마스터 칩(Master Chip)은 신호의 입출력 및 제어신호에 관련된 주변회로(Peripherals)가 구비되고, 슬레이브 칩(Slave Chip)은 데이터 저장을 위한 메모리 뱅크가 구비된다. 참고적으로 마스터 칩(Master Chip) 및 슬레이브 칩(Slave Chip)은 필요에 따라 할당된 회로의 구성이 변경될 수 있다.In general, a plurality of stacked semiconductor chips may be classified into a master chip and one or more slave chips. The master chip is configured to perform an operation of exchanging signals with the outside and controlling a slave chip. In addition, each slave chip is configured to perform a specific operation according to the control of the master chip. For example, in the case of a semiconductor memory device, a master chip includes peripheral circuits related to input / output and control signals of a signal, and a slave chip includes a memory bank for data storage. For reference, the configuration of the allocated circuit of the master chip and the slave chip may be changed as necessary.

도 1은 종래기술의 반도체 장치의 개념도이다.1 is a conceptual diagram of a semiconductor device of the prior art.

도 1을 참조하면 종래기술의 반도체 장치(1)는, 마스터 칩(10)과, 슬레이브 칩(20)과, 실리콘 관통라인(30)으로 구성된다.Referring to FIG. 1, the semiconductor device 1 of the related art is composed of a master chip 10, a slave chip 20, and a silicon through line 30.

실리콘 관통라인(30)은 마스터 칩(10) 및 슬레이브 칩(20) 사이를 관통하는 물리적인 배선으로 형성된다.The silicon through line 30 is formed of a physical wire passing through the master chip 10 and the slave chip 20.

마스터 칩(10) 및 슬레이브 칩(20)은 실리콘 관통라인(30)을 통해서 서로 신호교환을 하게 된다. 마스터 칩(10)은 제1 신호 출력부(11) 및 제1 신호 입력부(12)로 구성되며, 슬레이브 칩(20)은 제2 신호 출력부(21) 및 제2 신호 입력부(22)로 구성된다.The master chip 10 and the slave chip 20 exchange signals with each other through the silicon through line 30. The master chip 10 includes a first signal output unit 11 and a first signal input unit 12, and the slave chip 20 includes a second signal output unit 21 and a second signal input unit 22. do.

마스터 칩(10)의 제1 신호 출력부(11)가 실리콘 관통라인(30)으로 신호를 출력하면, 슬레이브 칩(20)의 제2 신호 입력부(22)는 실리콘 관통라인(30)을 통해서 전달되는 신호를 버퍼링하게 된다. 또한, 슬레이브 칩(20)의 제2 신호 출력부(21)가 실리콘 관통라인(30)으로 신호를 출력하면, 마스터 칩(10)의 제1 신호 입력부(12)는 실리콘 관통라인(30)을 통해서 전달되는 신호를 버퍼링하게 된다.When the first signal output unit 11 of the master chip 10 outputs a signal to the silicon through line 30, the second signal input unit 22 of the slave chip 20 is transferred through the silicon through line 30. It will buffer the signal. In addition, when the second signal output unit 21 of the slave chip 20 outputs a signal to the silicon through line 30, the first signal input unit 12 of the master chip 10 disconnects the silicon through line 30. It buffers the signal transmitted through it.

도 2는 도 1의 반도체 장치에 대한 상세한 회로도이다.FIG. 2 is a detailed circuit diagram of the semiconductor device of FIG. 1.

도 2를 참조하면 반도체 장치는, 마스터 칩(10)의 제1 신호 출력부(11)와, 슬레이브 칩(20)의 제2 신호 입력부(22)와, 실리콘 관통라인(30)으로 구성된다.Referring to FIG. 2, the semiconductor device includes a first signal output unit 11 of the master chip 10, a second signal input unit 22 of the slave chip 20, and a silicon through line 30.

마스터 칩(10)의 제1 신호 출력부(11)는 출력 인에이블 신호(PINSTD)가 활성화 되면 출력신호(GIO_M)에 대응하는 풀업 구동신호(PU1) 및 풀다운 구동신호(PD1)를 생성한다. 또한, 풀업 구동신호(PU1) 및 풀다운 구동신호(PD1)의 제어에 따라 풀업 PMOS 트랜지스터(MP1) 및 풀다운 NMOS 트랜지스터(MN1)가 실리콘 관통라인(30)을 풀업/풀다운 구동하게 된다.The first signal output unit 11 of the master chip 10 generates a pull-up driving signal PU1 and a pull-down driving signal PD1 corresponding to the output signal GIO_M when the output enable signal PINSTD is activated. In addition, the pull-up PMOS transistor MP1 and the pull-down NMOS transistor MN1 may pull up / pull down the silicon through line 30 according to the control of the pull-up driving signal PU1 and the pull-down driving signal PD1.

슬레이브 칩(20)의 제2 신호 입력부(22)는 실리콘 관통라인(30)을 통해서 전달되는 신호를 버퍼링하여 입력신호(GIO_S)를 생성한다. 즉, 입력 인에이블 신호(GIOEN)가 활성화 되면 실리콘 관통라인(30)을 통해서 전달되는 신호의 전압레벨을 검출하여 하이레벨 또는 로우레벨의 입력신호(GIO_S)를 생성한다.The second signal input unit 22 of the slave chip 20 buffers a signal transmitted through the silicon through line 30 to generate an input signal GIO_S. That is, when the input enable signal GIOEN is activated, the voltage level of the signal transmitted through the silicon through line 30 is detected to generate the high or low level input signal GIO_S.

도 3은 종래기술의 반도체 장치의 동작을 나타낸 타이밍 다이어그램이다.3 is a timing diagram showing the operation of the semiconductor device of the prior art.

도 3의 타이밍 다이어그램과 도 1 및 도 2를 참조하여, 종래기술의 반도체 장치의 동작을 설명하면 다음과 같다.Referring to the timing diagram of FIG. 3 and FIGS. 1 and 2, the operation of the semiconductor device of the related art is as follows.

우선, 출력 인에이블 신호(PINSTD)가 하이레벨로 활성화 되면 제1 신호 출력부(11)가 하이레벨의 출력신호(GIO_M)를 실리콘 관통라인(30)으로 구동하게 된다. 즉, 실리콘 관통라인(30)을 풀업 구동하게 된다. 실리콘 관통라인(30)은 부하값이 매우 크므로, 실리콘 관통라인(30)을 통해서 전달되는 신호(TSV)의 전달속도는 매우 느리다. 타이밍 다이어그램을 살펴보면, 실리콘 관통라인(30)을 통해서 전달되는 신호(TSV)가 하이레벨로 상승하는 시간 및 로우레벨로 하강하는 시간이 매우 긴 것을 확인할 수 있다. 따라서 제2 신호 입력부(22)가 실리콘 관통라인(30)을 통해서 전달되는 신호(TSV)의 레벨을 검출하여 입력신호(GIO_S)를 생성하는 시간이 지연된다. 즉, 타이밍 다이어그램의 제1 지연값(DELAY_OLD1) 및 제2 지연값(DELAY_OLD2)에 해당하는 시간만큼 입력신호(GIO_S)를 생성하는 시간이 지연된다.First, when the output enable signal PINSTD is activated at the high level, the first signal output unit 11 drives the high level output signal GIO_M to the silicon through line 30. In other words, the silicon through line 30 is pulled up. Since the silicon through line 30 has a very large load value, the transmission speed of the signal TSV transmitted through the silicon through line 30 is very slow. Looking at the timing diagram, it can be seen that the time when the signal TSV transmitted through the silicon through line 30 rises to a high level and falls to a low level is very long. Therefore, the time for the second signal input unit 22 to detect the level of the signal TSV transmitted through the silicon through line 30 to generate the input signal GIO_S is delayed. That is, the time for generating the input signal GIO_S is delayed by the time corresponding to the first delay value DELAY_OLD1 and the second delay value DELAY_OLD2 in the timing diagram.

본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 제안된 것으로, 반도체 칩 관통라인을 통해서 전달되는 신호의 전달속도를 향상시킨 반도체 장치를 제공하는 것을 그 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been proposed to solve the above conventional problems, and an object thereof is to provide a semiconductor device having an improved transmission speed of a signal transmitted through a semiconductor chip through line.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 적층된 복수의 반도체 칩에 신호를 전달하기 위한 반도체 칩 관통라인을 구비하는 반도체 장치에 있어서, 출력신호에 대응하는 풀업 전압으로 반도체 칩 관통라인을 풀업 구동하는 풀업 구동부; 및 상기 반도체 칩 관통라인이 풀업 구동되는 풀업 구간 중 초기의 예정된 구간동안 상기 풀업 전압보다 더 높은 전압레벨의 풀업 오버 드라이빙 전압으로 상기 반도체 칩 관통라인을 풀업 구동하는 풀업 오버 드라이빙 구동부;를 구비하는 반도체 장치가 제공된다.According to an aspect of the present invention for achieving the above technical problem, a semiconductor device having a semiconductor chip through line for transmitting signals to a plurality of stacked semiconductor chips, the semiconductor chip at a pull-up voltage corresponding to the output signal A pull-up driving unit configured to pull up the through line; And a pull-up over-driving driver configured to pull-up the semiconductor chip through-line at a pull-up over-driving voltage having a voltage level higher than that of the pull-up voltage during an initial predetermined period of the pull-up period during which the semiconductor chip through-line is pulled-up. An apparatus is provided.

또한, 본 발명의 다른 측면에 따르면, 적층된 복수의 반도체 칩에 신호를 전달하기 위한 반도체 칩 관통라인을 구비하는 반도체 장치에 있어서, 출력신호에 대응하는 풀다운 전압으로 반도체 칩 관통라인을 풀다운 구동하는 풀다운 구동부; 및 상기 반도체 칩 관통라인이 풀다운 구동되는 풀다운 구간 중 초기의 예정된 구간동안 상기 풀다운 전압보다 더 낮은 전압레벨의 풀다운 오버 드라이빙 전압으로 상기 반도체 칩 관통라인을 풀다운 구동하는 풀다운 오버 드라이빙 구동부;를 구비하는 반도체 장치가 제공된다.Further, according to another aspect of the present invention, in the semiconductor device having a semiconductor chip through line for transmitting a signal to a plurality of stacked semiconductor chips, the pull-down driving of the semiconductor chip through line with a pull-down voltage corresponding to the output signal A pull-down drive unit; And a pull-down over-driving driver configured to pull-down the semiconductor chip through-line at a pull-down over-driving voltage having a lower voltage level than the pull-down voltage during an initial predetermined period of the pull-down period during which the semiconductor chip through-line is pulled-down. An apparatus is provided.

본 발명에 따른 반도체 장치는 반도체 칩 관통라인을 통해서 전달되는 신호의 전달속도를 향상시킬 수 있다. 따라서 반도체 칩 관통라인을 통해서 적층된 복수의 반도체 칩 사이에 데이터 신호를 전달할 경우, 데이터 전달속도가 향상되어 반도체 장치의 입출력 성능이 개선된다.The semiconductor device according to the present invention can improve a transmission speed of a signal transmitted through a semiconductor chip through line. Therefore, when a data signal is transferred between a plurality of semiconductor chips stacked through the semiconductor chip through-line, the data transfer speed is improved to improve the input / output performance of the semiconductor device.

또한, 반도체 칩 관통라인을 통해서 적층된 복수의 반도체 칩 사이에 제어 신호를 전달할 경우, 각 반도체 칩에 전달되는 제어신호의 스큐(SKEW) 차이가 감소하므로 제어신호의 타이밍 마진 측면에서 유리하다.In addition, when a control signal is transmitted between a plurality of semiconductor chips stacked through the semiconductor chip through line, the skew difference of the control signal transmitted to each semiconductor chip is reduced, which is advantageous in terms of timing margin of the control signal.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부한 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention.

참고적으로 반도체 장치에 저장되는 데이터는 전압레벨에 대응하여 하이레벨(HIGH LEVEL, H) 또는 로우레벨(LOW LEVEL, L)로 구분하며, 각각 '1' 과 '0' 등으로 표현하기도 한다. 이때, 데이터 값은 전압레벨 및 전류크기에 따라 차등적으로 구분하며, 이진 데이터의 경우 하이레벨은 높은 전압, 로우레벨은 하이레벨보다 낮은 전압으로 정의한다.For reference, data stored in the semiconductor device may be divided into high level (HI LEVEL, H) or low level (LOW LEVEL, L) corresponding to the voltage level, and may be expressed as '1' and '0', respectively. In this case, data values are differentially classified according to voltage level and current size. In the case of binary data, a high level is defined as a high voltage and a low level is defined as a voltage lower than a high level.

도 4는 본 발명의 실시예에 따른 반도체 장치의 개념도이다. 4 is a conceptual diagram of a semiconductor device according to an embodiment of the present invention.

본 실시예에 따른 반도체 장치는 제안하고자 하는 기술적인 사상을 명확하게 설명하기 위한 간략한 구성만을 포함하고 있다.The semiconductor device according to the present embodiment includes only a brief configuration for clearly describing the technical idea to be proposed.

도 4를 참조하면, 반도체 장치(2)는, 마스터 칩(40)과, 슬레이브 칩(50)과, 반도체 칩 관통라인(60)을 구비한다. 일반적으로 반도체 칩은 실리콘 웨이퍼(Silicon Wafer)를 이용하여 제조되고 있으므로, 반도체 칩 관통라인을 실리콘 관통라인(Through Silicon Via, TSV) 이라고 기술하기로 한다.Referring to FIG. 4, the semiconductor device 2 includes a master chip 40, a slave chip 50, and a semiconductor chip through line 60. In general, since a semiconductor chip is manufactured using a silicon wafer, a semiconductor chip through line will be referred to as a through silicon via (TSV).

상기와 같이 구성되는 반도체 장치의 세부구성 및 주요동작은 다음과 같이 이루어진다.The detailed configuration and main operations of the semiconductor device configured as described above are performed as follows.

실리콘 관통라인(60)은 적층된 복수의 반도체 칩, 즉 마스터 칩(40) 및 슬레이브 칩(50) 사이를 관통하는 물리적인 배선으로 형성된다.The silicon through line 60 is formed of a plurality of stacked semiconductor chips, that is, physical wires passing through the master chip 40 and the slave chip 50.

마스터 칩(40) 및 슬레이브 칩(50)은 실리콘 관통라인(60)을 통해서 서로 신호교환을 하게 된다.The master chip 40 and the slave chip 50 exchange signals with each other through the silicon through line 60.

마스터 칩(40)은 제1 신호 출력부(41A,41B)와, 제1 신호 입력부(42)로 구성된다. 여기에서 제1 신호 출력부(41A,41B)는 신호 구동부(41A)와, 오버 드라이빙 구동부(41B)로 구성된다.The master chip 40 is composed of first signal output sections 41A and 41B and first signal input sections 42. Here, the first signal output sections 41A and 41B are composed of a signal driver 41A and an overdriving driver 41B.

슬레이브 칩(50)은 제2 신호 출력부(51A,51B)와, 제2 신호 입력부(52)로 구성된다. 여기에서 제2 신호 출력부(51A,51B)는 신호 구동부(51A)와, 오버 드라이빙 구동부(51B)로 구성된다.The slave chip 50 is composed of the second signal output units 51A and 51B and the second signal input unit 52. Here, the second signal output units 51A and 51B are composed of a signal driver 51A and an overdriving driver 51B.

마스터 칩(40)의 제1 신호 출력부(41A,41B)가 실리콘 관통라인(60)으로 신호를 출력하면, 슬레이브 칩(50)의 제2 신호 입력부(52)는 실리콘 관통라인(60)을 통해서 전달되는 신호를 버퍼링하게 된다. 또한, 슬레이브 칩(50)의 제2 신호 출력부(51A,51B)가 실리콘 관통라인(60)으로 신호를 출력하면, 마스터 칩(40)의 제1 신호 입력부(42)는 실리콘 관통라인(60)을 통해서 전달되는 신호를 버퍼링하게 된다.When the first signal output units 41A and 41B of the master chip 40 output signals to the silicon through line 60, the second signal input unit 52 of the slave chip 50 disconnects the silicon through line 60. It buffers the signal transmitted through it. In addition, when the second signal output units 51A and 51B of the slave chip 50 output a signal to the silicon through line 60, the first signal input unit 42 of the master chip 40 may pass through the silicon through line 60. It buffers the signal transmitted through).

도 5는 도 4의 반도체 장치에 대한 상세한 회로도이다.FIG. 5 is a detailed circuit diagram of the semiconductor device of FIG. 4.

도 5를 참조하면 반도체 장치는, 마스터 칩(40)의 신호 구동부(41A) 및 오버 드라이빙 구동부(41B)와, 슬레이브 칩(50)의 제2 신호 입력부(52)와, 실리콘 관통라인(60)을 구비한다.Referring to FIG. 5, the semiconductor device includes a signal driver 41A and an overdriving driver 41B of the master chip 40, a second signal input part 52 of the slave chip 50, and a silicon through line 60. It is provided.

신호 구동부(41A)는 출력 인에이블 신호(PINSTD) 및 출력신호(GIO_M)에 대응하는 풀업 구동신호(PU1) 및 풀다운 구동신호(PD1)를 생성하는 구동신호 생성부(INV1,NAND1,NOR1)와, 풀업 구동신호(PU1) 및 풀다운 구동신호(PD1)의 제어에 따라 실리콘 관통라인(60)을 풀업/풀다운 구동하는 풀업 구동부(410) 및 풀다운 구동부(420)로 구성된다. 본 실시예에서 풀업 구동부(410)는 PMOS 트랜지스터(MP1), 풀다운 구동부(420)는 NMOS 트랜지스터(MN1)로 구성되었다. 참고적으로 출력 인에이블 신호(PINSTD)는 출력신호(GIO_M)가 출력되는 구간 동안 활성화 되는 신호이며, 일반적인 펄스 생성회로를 통해서 생성될 수 있을 것이다.The signal driver 41A may include the drive signal generators INV1, NAND1, and NOR1 for generating the pull-up drive signal PU1 and the pull-down drive signal PD1 corresponding to the output enable signal PINSTD and the output signal GIO_M. In addition, the pull-up driving part PU1 and the pull-down driving signal PD1 are controlled by the pull-up driving part 410 and the pull-down driving part 420. In the present exemplary embodiment, the pull-up driver 410 includes the PMOS transistor MP1 and the pull-down driver 420 includes the NMOS transistor MN1. For reference, the output enable signal PINSTD is a signal that is activated during a period in which the output signal GIO_M is output and may be generated through a general pulse generation circuit.

오버 드라이빙 구동부(41B)는 오버 드라이빙 신호(PINSTP) 및 출력신호(GIO_M)에 대응하는 풀업 오버 드라이빙 신호(PU2) 및 풀다운 오버 드라이빙 신호(PD2)를 생성하는 오버 드라이빙 구동신호 생성부(INV2,NAND2,NOR2)와, 풀업 오버 드라이빙 신호(PU2) 및 풀다운 오버 드라이빙 신호(PD2)의 제어에 따라 실리콘 관통라인(60)을 풀업/풀다운 오버 드라이빙 하는 풀업 오버 드라이빙 구동부(430) 및 풀다운 오버 드라이빙 구동부(440)로 구성된다. 본 실시예에서 풀업 오버 드라이빙 구동부(430)는 PMOS 트랜지스터(MP2), 풀다운 오버 드라이빙 구동부(440)는 NMOS 트랜지스터(MN2)로 구성되었다. 참고적으로 오버 드라이빙 신호(PINSTP)는 오버 드라이빙 동작이 수행되는 동안 활성화 되는 신호이며, 일반적인 펄스 생성회로를 통해서 생성될 수 있을 것이다.The overdriving driver 41B generates the overdriving driving signal generator INV2 and NAND2 for generating a pull-up overdriving signal PU2 and a pulldown overdriving signal PD2 corresponding to the overdriving signal PINSTP and the output signal GIO_M. And a pull-up over-driving driver 430 and a pull-down over-driving driver for pulling up / pull-down driving the silicon through line 60 under the control of NOR 2 and the pull-up over-driving signal PU2 and the pull-down over-driving signal PD2. 440). In the present exemplary embodiment, the pull-up over driving driver 430 includes a PMOS transistor MP2, and the pull-down over driving driver 440 includes an NMOS transistor MN2. For reference, the overdriving signal PINSTP is a signal that is activated during the overdriving operation and may be generated through a general pulse generation circuit.

출력신호(GIO_M)가 하이레벨이면 풀업 구동부(410)는 풀업 전압(VDD)으로 실리콘 관통라인(60)을 풀업 구동하며, 출력신호(GIO_M)가 로우레벨이면 풀다운 구동부(420)는 풀다운 전압(VSS)으로 실리콘 관통라인(60)을 풀다운 구동한다.If the output signal GIO_M is at a high level, the pull-up driver 410 pulls up the silicon through line 60 at the pull-up voltage VDD. If the output signal GIO_M is at a low level, the pull-down driver 420 pulls down the pull-down voltage. VSS) pulls down the silicon through line 60.

풀업 오버 드라이빙 구동부(430)는 실리콘 관통라인(60)이 풀업 구동되는 풀업 구간 중 초기의 예정된 구간동안 풀업 전압(VDD)보다 더 높은 전압레벨의 풀업 오버 드라이빙 전압(VDD+A)으로 실리콘 관통라인(60)을 풀업 구동한다.The pull-up over-driving driver 430 passes through the silicon with the pull-up over-driving voltage VDD + A of a voltage level higher than the pull-up voltage VDD during an initial predetermined period of the pull-up period in which the silicon through line 60 is pulled-up. Pull-up 60 is driven.

풀다운 오버 드라이빙 구동부(440)는 실리콘 관통라인(60)이 풀다운 구동되는 풀다운 구간 중 초기의 예정된 구간동안 풀다운 전압(VSS)보다 더 낮은 전압레벨의 풀다운 오버 드라이빙 전압(VSS-A)으로 실리콘 관통라인(60)을 풀다운 구동한 다.The pull-down over-driving driver 440 passes through the silicon with the pull-down over-driving voltage VSS-A at a voltage level lower than the pull-down voltage VSS during an initial predetermined period of the pull-down period in which the silicon through line 60 is pulled down. Pull (60) down.

따라서 실리콘 관통라인(60)을 통해서 하이레벨의 신호가 전달될 때, 초기에 풀업 오버 드라이빙 전압(VDD+A)을 통해서 전압레벨이 빠르게 상승하게 된다. 또한, 실리콘 관통라인(60)을 통해서 로우레벨의 신호가 전달될 때, 초기에 풀다운 오버 드라이빙 전압(VSS-A)을 통해서 전압레벨이 빠르게 하강하게 된다. 즉, 실리콘 관통라인(60)을 통해서 전달되는 신호의 전달속도가 향상된다.Therefore, when a high level signal is transmitted through the silicon through line 60, the voltage level rises rapidly through the pull-up over driving voltage VDD + A. In addition, when a low level signal is transmitted through the silicon through line 60, the voltage level is rapidly lowered through the pull-down over driving voltage VSS-A. That is, the transmission speed of the signal transmitted through the silicon through line 60 is improved.

제2 신호 입력부(52)는 입력 인에이블 신호(GIOEN)가 활성화 되면 실리콘 관통라인(60)을 통해서 전달되는 신호의 전압레벨을 검출하여 하이레벨 또는 로우레벨의 입력신호(GIO_S)를 생성한다. 이때, 실리콘 관통라인(60)을 통해서 전달되는 신호의 전달속도가 향상되므로, 제2 신호 입력부(52)가 실리콘 관통라인(60)을 통해서 전달되는 신호를 버퍼링하여 입력신호(GIO_S)를 생성하는 시간도 빨라진다. When the input enable signal GIOEN is activated, the second signal input unit 52 detects the voltage level of the signal transmitted through the silicon through line 60 to generate the high or low level input signal GIO_S. In this case, since the transmission speed of the signal transmitted through the silicon through line 60 is improved, the second signal input unit 52 buffers the signal transmitted through the silicon through line 60 to generate the input signal GIO_S. It also speeds up time.

도 6은 본 발명의 실시예에 따른 반도체 장치의 동작을 나타낸 타이밍 다이어그램이다.6 is a timing diagram illustrating an operation of a semiconductor device according to an embodiment of the present invention.

도 6의 타이밍 다이어그램과 도 4 및 도 5를 참조하여 반도체 장치의 동작을 설명하면 다음과 같다.An operation of the semiconductor device with reference to the timing diagram of FIG. 6 and FIGS. 4 and 5 is as follows.

우선, 출력 인에이블 신호(PINSTD)가 하이레벨로 활성화 되고, 하이레벨의 출력신호(GIO_M)가 전달되면 풀업 구동부(MP1)는 하이레벨의 출력신호(GIO_M)를 실리콘 관통라인(60)으로 구동하게 된다. 즉, 실리콘 관통라인(60)을 풀업 전압(VDD)으로 풀업 구동하게 된다. 이때, 실리콘 관통라인(60)이 풀업 구동되는 풀업 구간 중 초기의 예정된 구간동안 즉, 오버 드라이빙 신호(PINSTP)가 하이레벨이 되는 구간동안, 풀업 오버 드라이빙 구동부(MP2)는 풀업 전압(VDD)보다 높은 전압레벨의 풀업 오버 드라이빙 전압(VDD+A)으로 실리콘 관통라인(60)을 풀업 구동하게 된다. 따라서 실리콘 관통라인(60)을 통해서 전달되는 신호(TSV)의 전압레벨은 빠르게 상승한다.First, when the output enable signal PINSTD is activated at a high level and the high level output signal GIO_M is transmitted, the pull-up driving unit MP1 drives the high level output signal GIO_M to the silicon through line 60. Done. That is, the silicon through line 60 is pulled-up driven at the pull-up voltage VDD. At this time, the pull-up over-driving driving unit MP2 is lower than the pull-up voltage VDD during the initial scheduled period of the pull-up period in which the silicon through line 60 is pulled-up, that is, during the period in which the over-driving signal PINSTP becomes high level. The pull-up overdriving voltage VDD + A of the high voltage level drives the silicon through line 60 to be pulled up. Therefore, the voltage level of the signal TSV transmitted through the silicon through line 60 rises rapidly.

다음으로, 출력 인에이블 신호(PINSTD)가 다시 하이레벨로 활성화 되고, 로우레벨의 출력신호(GIO_M)가 전달되면 풀다운 구동부(MN1)는 로우레벨의 출력신호(GIO_M)를 실리콘 관통라인(60)으로 구동하게 된다. 즉, 실리콘 관통라인(60)을 풀다운 전압(VSS)으로 풀다운 구동하게 된다. 이때, 실리콘 관통라인(60)이 풀다운 구동되는 풀다운 구간 중 초기의 예정된 구간동안 즉, 오버 드라이빙 신호(PINSTP)가 하이레벨이 되는 구간동안, 풀다운 오버 드라이빙 구동부(MN2)는 풀다운 전압(VSS)보다 낮은 전압레벨의 풀다운 오버 드라이빙 전압(VSS-A)으로 실리콘 관통라인(60)을 풀다운 구동하게 된다. 따라서 실리콘 관통라인(60)을 통해서 전달되는 신호(TSV)의 전압레벨은 빠르게 하강한다.Next, when the output enable signal PINSTD is activated again to the high level and the low level output signal GIO_M is transmitted, the pull-down driver MN1 transmits the low level output signal GIO_M to the silicon through line 60. Will be driven. That is, the silicon through line 60 is pulled down to the pull-down voltage VSS. At this time, the pull-down over-driving driving unit MN2 is less than the pull-down voltage VSS during the initial predetermined period of the pull-down period during which the silicon through line 60 is pulled down, that is, during the period in which the overdriving signal PINSTP becomes high level. The pull-down overdriving voltage (VSS-A) of the low voltage level pulls down the silicon through line 60. Therefore, the voltage level of the signal TSV transmitted through the silicon through line 60 drops rapidly.

결론적으로, 실리콘 관통라인(60)을 통해서 전달되는 신호(TSV)가 하이레벨로 상승하는 시간 및 로우레벨로 하강하는 시간이 매우 짧아지므로, 제2 신호 입력부(52)가 실리콘 관통라인(60)을 통해서 전달되는 신호(TSV)의 레벨을 검출하여 입력신호(GIO_S)를 생성하는 시간이 향상된다.As a result, the time when the signal TSV transmitted through the silicon through line 60 rises to the high level and the time to fall to the low level becomes very short, so that the second signal input unit 52 is connected to the silicon through line 60. The time for generating the input signal GIO_S by detecting the level of the signal TSV transmitted through the signal is improved.

즉, 실리콘 관통라인(60)의 부하값이 크더라도, 입력신호(GIO_S)를 생성하는데 지연되는 시간은 타이밍 다이어그램의 제1 지연값(DELAY_NEW1) 및 제2 지연 값(DELAY_NEW2)만큼 매우 짧다.That is, even when the load value of the silicon through line 60 is large, the time delay for generating the input signal GIO_S is as short as that of the first delay value DELAY_NEW1 and the second delay value DELAY_NEW2 of the timing diagram.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.As such, those skilled in the art will appreciate that the present invention can be implemented in other specific forms without changing the technical spirit or essential features thereof. Therefore, the above-described embodiments are to be understood as illustrative in all respects and not as restrictive. The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. do.

도 1은 종래기술의 반도체 장치의 개념도이다.1 is a conceptual diagram of a semiconductor device of the prior art.

도 2는 도 1의 반도체 장치에 대한 상세한 회로도이다.FIG. 2 is a detailed circuit diagram of the semiconductor device of FIG. 1.

도 3은 종래기술의 반도체 장치의 동작을 나타낸 타이밍 다이어그램이다.3 is a timing diagram showing the operation of the semiconductor device of the prior art.

도 4는 본 발명의 실시예에 따른 반도체 장치의 개념도이다.4 is a conceptual diagram of a semiconductor device according to an embodiment of the present invention.

도 5는 도 4의 반도체 장치에 대한 상세한 회로도이다.FIG. 5 is a detailed circuit diagram of the semiconductor device of FIG. 4.

도 6은 본 발명의 실시예에 따른 반도체 장치의 동작을 나타낸 타이밍 다이어그램이다.6 is a timing diagram illustrating an operation of a semiconductor device according to an embodiment of the present invention.

*도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

40 : 마스터 칩40: master chip

50 : 슬레이브 칩50: slave chip

도면에서 PMOS 트랜지스터와 NMOS 트랜지스터는 각각 MPi, MNi (i=0,1,2, … ) 으로 표시함.In the figure, PMOS transistors and NMOS transistors are denoted by MPi and MNi (i = 0, 1, 2, ...), respectively.

Claims (5)

적층된 복수의 반도체 칩에 신호를 전달하기 위한 반도체 칩 관통라인을 구비하는 반도체 장치에 있어서,A semiconductor device comprising a semiconductor chip through line for transmitting signals to a plurality of stacked semiconductor chips, 출력신호에 대응하는 풀업 전압으로 반도체 칩 관통라인을 풀업 구동하는 풀업 구동부; 및A pull-up driving unit configured to pull-up the semiconductor chip through line at a pull-up voltage corresponding to the output signal; And 상기 반도체 칩 관통라인이 풀업 구동되는 풀업 구간 중 초기의 예정된 구간동안 상기 풀업 전압보다 더 높은 전압레벨의 풀업 오버 드라이빙 전압으로 상기 반도체 칩 관통라인을 풀업 구동하는 풀업 오버 드라이빙 구동부;A pull-up over-driving driver configured to pull-up the semiconductor chip through-line with a pull-up over-driving voltage having a voltage level higher than that of the pull-up voltage during an initial predetermined period of the pull-up period during which the semiconductor chip through-line is pulled-up; 를 구비하는 반도체 장치.A semiconductor device comprising a. 제1항에 있어서,The method of claim 1, 상기 출력신호에 대응하는 풀다운 전압으로 상기 반도체 칩 관통라인을 풀다운 구동하는 풀다운 구동부; 및A pull-down driving unit configured to pull-down the semiconductor chip through line at a pull-down voltage corresponding to the output signal; And 상기 반도체 칩 관통라인이 풀다운 구동되는 풀다운 구간 중 초기의 예정된 구간동안 상기 풀다운 전압보다 더 낮은 전압레벨의 풀다운 오버 드라이빙 전압으로 상기 반도체 칩 관통라인을 풀다운 구동하는 풀다운 오버 드라이빙 구동부;A pull-down over-driving driver configured to pull-down the semiconductor chip through-line with a pull-down over-driving voltage having a lower voltage level than the pull-down voltage during an initial predetermined period of the pull-down period during which the semiconductor chip through-line is pulled-down; 를 더 구비하는 것을 특징으로 하는 반도체 장치.The semiconductor device further comprises. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 반도체 칩 관통라인을 통해서 전달되는 신호를 버퍼링 하는 신호 입력부;를 더 구비하는 것을 특징으로 하는 반도체 장치.And a signal input unit configured to buffer a signal transmitted through the semiconductor chip through line. 적층된 복수의 반도체 칩에 신호를 전달하기 위한 반도체 칩 관통라인을 구비하는 반도체 장치에 있어서,A semiconductor device comprising a semiconductor chip through line for transmitting signals to a plurality of stacked semiconductor chips, 출력신호에 대응하는 풀다운 전압으로 반도체 칩 관통라인을 풀다운 구동하는 풀다운 구동부; 및A pull-down driving unit configured to pull-down the semiconductor chip through line at a pull-down voltage corresponding to the output signal; And 상기 반도체 칩 관통라인이 풀다운 구동되는 풀다운 구간 중 초기의 예정된 구간동안 상기 풀다운 전압보다 더 낮은 전압레벨의 풀다운 오버 드라이빙 전압으로 상기 반도체 칩 관통라인을 풀다운 구동하는 풀다운 오버 드라이빙 구동부;A pull-down over-driving driver configured to pull-down the semiconductor chip through-line with a pull-down over-driving voltage having a lower voltage level than the pull-down voltage during an initial predetermined period of the pull-down period during which the semiconductor chip through-line is pulled-down; 를 구비하는 반도체 장치.A semiconductor device comprising a. 제4항에 있어서,The method of claim 4, wherein 상기 반도체 칩 관통라인을 통해서 전달되는 신호를 버퍼링 하는 신호 입력부를 더 구비하는 것을 특징으로 하는 반도체 장치.And a signal input unit configured to buffer a signal transmitted through the semiconductor chip through line.
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