KR20110044094A - Semiconductor light-emitting device - Google Patents

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KR20110044094A KR1020090100922A KR20090100922A KR20110044094A KR 20110044094 A KR20110044094 A KR 20110044094A KR 1020090100922 A KR1020090100922 A KR 1020090100922A KR 20090100922 A KR20090100922 A KR 20090100922A KR 20110044094 A KR20110044094 A KR 20110044094A
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이구화
이록희
이근우
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엘지디스플레이 주식회사
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Abstract

PURPOSE: A semiconductor light emitting device is provided to form a one direction current flow preventing pattern which includes a double structure, thereby preventing the currents between a p-type electrode and an n-type electrode from flowing in one direction. CONSTITUTION: A one direction current flow preventing pattern(180) includes a mesh shape on a substrate(100). An n-type clad layer(120) is formed on the one direction current flow preventing pattern. An active layer(130) and a p-type clad layer(140) are successively formed on the n-type clad layer. An n-type electrode(170) is formed on an exposed n-type clad layer. A p-type electrode(160) is formed on the p-type clad layer.

Description

반도체 발광 소자{SEMICONDUCTOR LIGHT-EMITTING DEVICE}Semiconductor Light Emitting Device {SEMICONDUCTOR LIGHT-EMITTING DEVICE}

본 발명은 반도체 발광 소자에 관한 것으로, 특히 전류의 흐름을 균일하게 하여 신뢰성을 향상시킬 수 있는 반도체 발광 소자에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor light emitting device, and more particularly, to a semiconductor light emitting device that can improve reliability by making current flow uniform.

발광 다이오드(LED)의 기본 소자 구조는 결정 기판, 그 상부에 순차적으로 성장된 n-형 반도체층, 발광층(DH 구조, MQW 구조, SQW 구조를 구비하는) 및 p-형 반도체층을 구비하고, 여기서, n-형 반도체층, 도전 결정기판(Sic 기판, GaN 기판, 사파이어 기판 등) 및 p-형 반도체층 각각은 외부 배출 전극을 갖는다. The basic device structure of a light emitting diode (LED) comprises a crystal substrate, an n-type semiconductor layer sequentially grown on top thereof, a light emitting layer (having a DH structure, an MQW structure, an SQW structure), and a p-type semiconductor layer, Here, the n-type semiconductor layer, the conductive crystal substrate (Sic substrate, GaN substrate, sapphire substrate, etc.) and the p-type semiconductor layer each have an external discharge electrode.

도 1은 종래 기술에 따른 반도체 발광 소자의 구조를 개략적으로 나타낸 단면도이다. 1 is a cross-sectional view schematically showing the structure of a semiconductor light emitting device according to the prior art.

도 1에 도시된 바와 같이, 반도체 발광 소자는 광투과성 기판인 사파이어 기판(1)과, 상기 사파이어 기판(1) 상에 형성된 버퍼층(10)과, n형 클래드층(20)과, InGaN을 함유하는 다중 양자 우물(MQW) 구조의 활성층(30)과, P형 클래드층(40)이 순차 적층된 기본 구조를 가진다. As shown in FIG. 1, the semiconductor light emitting device includes a sapphire substrate 1 that is a light transmissive substrate, a buffer layer 10 formed on the sapphire substrate 1, an n-type clad layer 20, and InGaN. The active layer 30 of the multi-quantum well (MQW) structure and the P-type cladding layer 40 are sequentially stacked.

그리고, 상기 p형 클래드층(40)과 활성층(30)은 일부 메사 식각(mesa etching) 공정에 의하여 그 일부 영역이 제거된 바, n형 클래드층(20)의 일부 상면 에 노출되어 있다. 상기 노출된 n형 클래드층(20)의 상면에는 n형 전극(70)이 형성되어 있고, p형 클래드층(40) 상에는 ITO 등으로 이루어진 투명 도전체층(50)과 p형 전극(60)이 순차 적층된 구조로 형성되어 있다. The p-type cladding layer 40 and the active layer 30 are partially exposed to the upper surface of the n-type cladding layer 20 because some regions of the p-type cladding layer 40 and the active layer 30 are removed by a mesa etching process. An n-type electrode 70 is formed on the exposed n-type cladding layer 20, and a transparent conductor layer 50 made of ITO or the like is formed on the p-type cladding layer 40. It is formed in a stacked structure.

한편, 상기 반도체 발광 소자는 광투과성 기판이며 부도체 기판인 사파이어 기판(1)을 사용하게 되는데, 상기 사파이어 기판(1)을 포함하는 반도체 발광 소자를 제작하는 과정에서 에피가 성장된 면에 n형 전극(70) 및 p형 전극(60)을 형성한다. In the meantime, the semiconductor light emitting device uses a sapphire substrate 1 which is a light transmissive substrate and a non-conductive substrate. An n-type electrode is formed on a surface of which epi is grown in the process of fabricating a semiconductor light emitting device including the sapphire substrate 1. 70 and the p-type electrode 60 are formed.

이렇게 형성된 반도체 발광 소자를 동작하게 되면, 상기 반도체 발광 소자의 p형 전극(60)과 n형 전극(70) 사이에서 발생하는 전류가 상기 p형 클래드 층(40) 및 활성층(30)의 식각된 경계면으로 과도하게 흐르는 현상이 발생하게 된다. 이와 같이, 상기 반도체 발광 소자의 한쪽면으로 지나치게 전류가 쏠리게 됨으로써 사파이어 기판(1)을 이용한 반도체 발광 소자의 제품 신뢰성이 저하되는 문제가 발생하게 된다. When the semiconductor light emitting device formed as described above is operated, current generated between the p-type electrode 60 and the n-type electrode 70 of the semiconductor light emitting device is etched from the p-type cladding layer 40 and the active layer 30. Excessive flow to the interface occurs. As described above, excessive current flows to one side of the semiconductor light emitting device, thereby causing a problem that product reliability of the semiconductor light emitting device using the sapphire substrate 1 is lowered.

본 발명은 사파이어 기판 또는 n형 클래드층 상에 SiO(또는 SiN)층 및 금속층으로 이루어진 이중구조의 전류 쏠림 방지 패턴을 형성하여 상기 전류 쏠림 방지 패턴과 n형 전극을 전기적으로 접속되게 하여 전류가 어느 한쪽 방향으로 쏠리는 현상을 방지하여 제품의 신뢰성을 향상시킬 수 있는 반도체 발광 소자를 제공함에 그 목적이 있다.The present invention is to form a dual structure of the current pull prevention pattern consisting of a SiO (or SiN) layer and a metal layer on the sapphire substrate or the n-type cladding layer to electrically connect the current pull prevention pattern and the n-type electrode to any current It is an object of the present invention to provide a semiconductor light emitting device capable of preventing the phenomenon from being oriented in one direction to improve the reliability of the product.

본 발명의 일 실시예에 따른 반도체 발광 소자는 기판과, 상기 기판 상에 형성되며 그물 형태를 갖는 다수의 전류 쏠림 방지 패턴과, 상기 전류 쏠림 방지 패턴 상에 형성된 n형 클래드층과, 상기 n형 클래드층 상에 순차적으로 형성된 활성층 및 p형 클래드층과, 상기 p형 클래드층 및 활성층의 일부 영역을 식각하여 상기 n형 클래드층의 일부를 노출시켜 상기 노출된 n형 클래드층 상에 형성된 n형 전극 및 상기 p형 클래드층 상에 형성된 p형 전극을 포함하고, 상기 전류 쏠림 방지 패턴은 상기 기판 상에 1차 성장된 SiO 또는 SiN층 및 상기 SiO 또는 SiN층 상에 성장된 금속층으로 이루어진 이중 구조 패턴을 포함한다. A semiconductor light emitting device according to an embodiment of the present invention includes a substrate, a plurality of current drawing prevention patterns formed on the substrate and having a net shape, an n-type cladding layer formed on the current drawing prevention patterns, and the n type An n-type formed on the exposed n-type cladding layer by exposing a portion of the n-type cladding layer by etching the active layer and the p-type cladding layer sequentially formed on the cladding layer, and a portion of the p-type cladding layer and the active layer An electrode and a p-type electrode formed on the p-type cladding layer, wherein the current pull prevention pattern is a double structure consisting of a SiO or SiN layer first grown on the substrate and a metal layer grown on the SiO or SiN layer Contains a pattern.

본 발명의 다른 실시예에 따른 반도체 발광 소자는 기판과, 상기 기판 상에 형성된 제1 n형 클래드층과, 상기 제1 n형 클래드층 상에 형성되며 그물 형태를 갖는 다수의 전류 쏠림 방지 패턴과, 상기 전류 쏠림 방지 패턴 상에 형성된 제2 n형 클래드층과, 상기 제2 n형 클래드층 상에 순차적으로 형성된 활성층 및 p형 클래드 층과, 상기 p형 클래드층 및 활성층의 일부 영역을 식각하여 상기 n형 클래드층의 일부를 노출시켜 상기 노출된 n형 클래드층 상에 형성된 n형 전극 및 상기 p형 클래드층 상에 형성된 p형 전극을 포함하고, 상기 전류 쏠림 방지 패턴은 상기 제1 n형 클래드층 상에 1차 성장된 SiO 또는 SiN층 및 상기 SiO 또는 SiN층 상에 성장된 금속층으로 이루어진 이중 구조 패턴을 포함한다.In accordance with another aspect of the present invention, a semiconductor light emitting device includes a substrate, a first n-type cladding layer formed on the substrate, and a plurality of current drop prevention patterns formed on the first n-type cladding layer and having a net shape. Etching the second n-type cladding layer formed on the current preventing prevention pattern, the active layer and the p-type cladding layer sequentially formed on the second n-type cladding layer, and a portion of the p-type cladding layer and the active layer An n-type electrode formed on the exposed n-type cladding layer by exposing a portion of the n-type cladding layer and a p-type electrode formed on the p-type cladding layer, and the current drop prevention pattern is the first n-type It includes a dual structure pattern consisting of a SiO or SiN layer first grown on the cladding layer and a metal layer grown on the SiO or SiN layer.

본 발명에 따른 반도체 발광 소자는 사파이어 기판 또는 n형 클래드층 상에 SiO(또는 SiN)층을 1차로 성장한 후 그 위에 금속층을 성장하여 그물 형태를 갖는 이중 구조의 전류 쏠림 방지 패턴을 형성하여 상기 전류 쏠림 방지 패턴과 n형 전극을 전기적으로 접속되게 하여 p형 전극과 n형 전극 사이에서 발생하는 전류가 어느 한쪽 방향으로 쏠리는 현상을 방지하여 제품의 신뢰성을 향상시킬 수 있다. In the semiconductor light emitting device according to the present invention, a SiO (or SiN) layer is first grown on a sapphire substrate or an n-type cladding layer, and then a metal layer is grown thereon to form a double structure current draw prevention pattern having a net shape. The anti-tip pattern and the n-type electrode are electrically connected to prevent the current generated between the p-type electrode and the n-type electrode from being swayed in either direction, thereby improving the reliability of the product.

이하, 첨부된 도면을 참조하여 본 발명에 따른 실시예를 설명하기로 한다. Hereinafter, embodiments according to the present invention will be described with reference to the accompanying drawings.

도 2는 본 발명의 제1 실시예에 따른 반도체 발광 소자의 단면을 나타낸 도면이다. 2 is a cross-sectional view of a semiconductor light emitting device according to a first exemplary embodiment of the present invention.

도 2에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 반도체 발광 소자는 광투과성인 기판(100)과, 상기 기판(100) 상에 형성된 버퍼층(110)과, 상기 버퍼층(110) 상에 형성된 전류 쏠림 방지 패턴(180)과, 상기 전류 쏠림 방지 패턴(180) 상에 형성된 n형 클래드층(120)과, 상기 n형 클래드층(120) 상에 형성된 InGaN을 함유하는 다중 양자 우물(MQW) 구조의 활성층(130)과, 상기 활성층(130) 상에 형성 된 P형 클래드층(140)이 순차 적층된 기본 구조를 가진다. As shown in FIG. 2, the semiconductor light emitting device according to the first embodiment of the present invention includes a substrate 100 that is light transmissive, a buffer layer 110 formed on the substrate 100, and an upper portion of the buffer layer 110. A multi-quantum well containing a current-tightening pattern 180 formed on the n-type cladding layer 120 formed on the current-tightening pattern 180 and an InGaN formed on the n-type cladding layer 120 ( The active layer 130 having an MQW) structure and the P-type cladding layer 140 formed on the active layer 130 are sequentially stacked.

그리고, 상기 p형 클래드층(140)과 활성층(130)은 일부 메사 식각(mesa etching) 공정에 의하여 그 일부 영역이 제거된 바, 상기 n형 클래드층(120)의 일부 상면에 노출되어 있다. 상기 노출된 n형 클래드층(120)의 상면에는 n형 전극(170)이 형성되어 있고, 상기 p형 클래드층(140) 상에는 ITO 등으로 이루어진 투명 도전체층(150)과 p형 전극(160)이 순차 적층된 구조로 형성되어 있다. In addition, since a portion of the p-type cladding layer 140 and the active layer 130 is removed by some mesa etching process, the p-type cladding layer 140 and the active layer 130 are exposed on a part of the upper surface of the n-type cladding layer 120. An n-type electrode 170 is formed on the exposed n-type cladding layer 120, and the transparent conductor layer 150 and p-type electrode 160 made of ITO or the like are formed on the p-type cladding layer 140. It is formed in this stacked structure.

상기 기판(100)은 반도체 발광 소자의 단결정을 성장시키기에 적합한 기판으로서, 사파이어 기판 및 실리콘 카바네이트(SiC) 기판과 같은 이종 기판 또는 질화물 기판 등과 같은 동종 기판일 수 있다. 본 발명의 제1 실시예에서는 상기 기판(100)은 사파이어 기판일 수 있다. The substrate 100 may be a substrate suitable for growing a single crystal of a semiconductor light emitting device, and may be a heterogeneous substrate such as a sapphire substrate and a silicon carbonate (SiC) substrate, or a homogeneous substrate such as a nitride substrate. In the first embodiment of the present invention, the substrate 100 may be a sapphire substrate.

상기 버퍼층(110)은 상기 n형 클래드층(120)을 성장하기 전에 상기 사파이어 기판(100)과의 격자 정합을 향상시키기 위한 층으로 일반적으로, AlN/GaN으로 형성될 수 있다. The buffer layer 110 is a layer for improving lattice matching with the sapphire substrate 100 before the n-type cladding layer 120 is grown. In general, the buffer layer 110 may be formed of AlN / GaN.

상기 n형 클래드층(120)은 n형 도전형 불순물이 도핑된 GaN층 또는 GaN/AlGaN층으로 이루어질 수 있으며, n형 도전형 불순물로는 예를 들어, Si, Ge, Sn 등을 사용하고, 바람직하게는 Si를 주로 사용한다. 상기 p형 클래드층(140)은 p형 도전형 불순물이 도핑된 GaN층 또는 GaN/AlGaN 층으로 이루어질 수 있으며, 상기 p형 도전형 불순물로는 예를 들어, Mg, WZn, Be 등을 사용하고, 바람직하게는 Mg을 주로 사용한다. The n-type cladding layer 120 may be formed of a GaN layer or a GaN / AlGaN layer doped with n-type conductive impurities. For example, Si, Ge, Sn, or the like may be used as the n-type conductive impurities. Preferably, Si is mainly used. The p-type cladding layer 140 may be formed of a GaN layer or a GaN / AlGaN layer doped with p-type conductive impurities. For example, Mg, WZn, Be, etc. may be used as the p-type conductive impurities. Preferably, Mg is used mainly.

그리고, 활성층(130)은 다중 양자 우물(Multi-Quantum Well, MQW)구조의 InGaN/GaN층으로 이루어질 수 있다. 상기 반도체 발광 소자에 있어서, 다중 양자 우물 구조는 다수개의 미니 밴드를 갖고 효율이 좋으며, 작은 전류에서도 발광이 가능하므로, 단일 양자 우물 구조보다 발광 출력이 높게 되는 등의 소자특성 향상이 기대되고 있다. The active layer 130 may be formed of an InGaN / GaN layer having a multi-quantum well (MQW) structure. In the semiconductor light emitting device, the multi-quantum well structure has a large number of mini bands, has high efficiency, and can emit light even at a small current. Therefore, improvement in device characteristics such as higher light emission output than a single quantum well structure is expected.

또한, 본 발명의 제1 실시예에 따른 반도체 발광 소자는 p형 클래드층(140)과 활성층(130)을 에칭하여 상기 n형 클래드층(120)의 일부 상면을 노출시킴으로써 형성된 복수의 메사와, 상기 복수의 메사 상의 노출된 n형 클래드층(120) 상에 형성된 n형 전극(170)과, 상기 투명 도전체층(150) 상에서 반사 메탈 역할 및 본딩 메탈 역할을 하는 p형 전극(160)을 포함한다.In addition, the semiconductor light emitting device according to the first embodiment of the present invention comprises a plurality of mesas formed by etching the p-type cladding layer 140 and the active layer 130 to expose a part of the upper surface of the n-type cladding layer 120, An n-type electrode 170 formed on the exposed n-type cladding layer 120 on the plurality of mesas, and a p-type electrode 160 serving as a reflective metal and a bonding metal on the transparent conductor layer 150. do.

상기 투명 도전체층(150)은 전류 주입 면적을 증가시켜 전류 확산 효과를 향상시키기 위한 층으로 ITO(Indium Tin Oxide), TO(Tin Oxide), IZO(Indium Zinc Oxide). ITZO(Indium Tin Zinc Oxide) 및 TCO(Transparent Conductive Oxide)로 이루어진 그룹에서 선택된 어느 하나의 막으로 이루어짐이 바람직하다.The transparent conductor layer 150 is an indium tin oxide (ITO), a tin oxide (TO), and an indium zinc oxide (IZO) as a layer for improving a current diffusion effect by increasing a current injection area. It is preferably made of any one film selected from the group consisting of indium tin zinc oxide (ITZO) and transparent conductive oxide (TCO).

상기 전류 쏠림 방지 패턴(180)은 상기 사파이어 기판(100) 및 버퍼층(110) 상에 형성된 SiO층(180a) 및 상기 SiO층(180a) 상에 형성된 금속층(180b)으로 이루어진 이중 구조의 패턴이다. 상기 전류 쏠림 방지 패턴(180)은 상기 일부분이 노출된 n형 클래드(120) 상에 형성된 n형 전극(170)과 전기적으로 접속된다. The current drop prevention pattern 180 is a dual structure pattern including an SiO layer 180a formed on the sapphire substrate 100 and the buffer layer 110 and a metal layer 180b formed on the SiO layer 180a. The current drop prevention pattern 180 is electrically connected to the n-type electrode 170 formed on the n-type clad 120 where the portion is exposed.

상기 전류 쏠림 방지 패턴(180)은 상기 사파이어 기판(100) 및 버퍼층(110) 상에서 SiO층(또는 SiN)으로 1차 성장을 하고, 그 위에 금속층(180b)을 성장하여 도 3에 도시된 바와 같이, 그물 구조의 패턴으로 형성되어 있어 전기적으로 서로 접속된다. As shown in FIG. 3, the current draw prevention pattern 180 grows as a SiO layer (or SiN) on the sapphire substrate 100 and the buffer layer 110, and the metal layer 180b is grown thereon. It is formed in the pattern of a mesh structure, and is electrically connected with each other.

상기 전류 쏠림 방지 패턴(180)은 그물 구조로 상기 사파이어 기판(100) 및 버퍼층(110) 상에 형성되기 때문에, 상기 전류 쏠림 방지 패턴(180) 상에 형성된 n형 클래드층(120)의 일부 노출된 부분에 위치한 n형 전극(170)과 전기적으로 접속된다. Since the current drop prevention pattern 180 is formed on the sapphire substrate 100 and the buffer layer 110 in a net structure, part of the n-type cladding layer 120 formed on the current drop prevention pattern 180 is partially exposed. It is electrically connected to the n-type electrode 170 located in the portion.

상기 사파이어 기판(100) 및 버퍼층(110) 상에 SiO층(180a)을 1차 성장하고, 그 위에 금속층(180b)으로 2차 성장을 한 후 이중 구조의 전류 쏠림 방지 패턴(180)을 형성한 후 순차적으로, n형 클래드층(120)과 활성층(130) 및 p형 클래드층(140)을 형성한다. The SiO layer 180a is first grown on the sapphire substrate 100 and the buffer layer 110, and the second growth is performed on the sapphire substrate 100 and the metal layer 180b thereon, thereby forming a current-tension preventing pattern 180 having a dual structure. After that, the n-type cladding layer 120, the active layer 130, and the p-type cladding layer 140 are sequentially formed.

그리고, 상기 p형 클래드층(140)과 활성층(130)은 일부 메사 식각(mesa etching) 공정에 의하여 그 일부 영역이 제거되어, 상기 n형 클래드층(120)의 일부 상면이 노출된다. 상기 노출된 n형 클래드층(120)의 상면에는 n형 전극(170)이 형성되어 있고, 상기 p형 클래드층(140) 상에는 ITO 등으로 이루어진 투명 도전체층(150)과 p형 전극(160)이 순차 적층된 구조로 형성되어 있다.In addition, a portion of the p-type cladding layer 140 and the active layer 130 may be removed by a part of mesa etching, thereby exposing a portion of the upper surface of the n-type cladding layer 120. An n-type electrode 170 is formed on the exposed n-type cladding layer 120, and the transparent conductor layer 150 and p-type electrode 160 made of ITO or the like are formed on the p-type cladding layer 140. It is formed in this stacked structure.

종래의 경우에, 상기 사파이어 기판(100)을 이용하여 반도체 발광 소자를 제작할 때에 에피가 성장된 면에 n형 전극(170) 및 p형 젼극(160)을 형성하게 되는데, 이로 인해 상기 p형 클래드층(140) 및 활성층(130)이 식각되어 상기 n형 클래드층(120)이 노출된 부분으로 전류가 과도하게 쏠리는 현상이 발생하게 된다. In the conventional case, when the semiconductor light emitting device is manufactured by using the sapphire substrate 100, the n-type electrode 170 and the p-type electrode 160 are formed on the surface where the epi is grown, which causes the p-type cladding. The layer 140 and the active layer 130 are etched to cause excessive current concentration to the exposed portion of the n-type cladding layer 120.

그러나, 본 발명의 제1 실시예에 따르면, 상기 사파이어 기판(100) 상에 다수의 전류 쏠림 방지 패턴(180)을 형성하여 상기 전류 쏠림 방지 패턴(180)과 상기 n형 전극(170)을 전기적으로 접속시키면, 상기 노출된 n형 클래드층(120)으로 과도하게 흐르던 전류가 상기 n형 전극(170)과 전기적으로 접속된 다수의 전류 쏠림 방지 패턴(180)으로 고르게 흐르게 된다. However, according to the first embodiment of the present invention, a plurality of current pull prevention patterns 180 are formed on the sapphire substrate 100 to electrically connect the current pull prevention pattern 180 and the n-type electrode 170. When connected to, the current flowing excessively to the exposed n-type cladding layer 120 flows evenly to the plurality of current unstraining patterns 180 electrically connected to the n-type electrode 170.

이로 인해, 어느 한 방향으로 과도하게 전류가 쏠리는 현상을 방지하여 사파이어 기판(100)을 구비한 반도체 발광 소자의 제품 신뢰성을 향상시킬 수 있다. For this reason, it is possible to prevent a phenomenon in which current is excessively drawn in either direction, thereby improving product reliability of the semiconductor light emitting device including the sapphire substrate 100.

도 4는 본 발명의 제2 실시예에 따른 반도체 발광 소자의 단면을 나타낸 도면이다. 4 is a cross-sectional view of a semiconductor light emitting device according to a second exemplary embodiment of the present invention.

도 4에 도시된 바와 같이, 본 발명의 제2 실시예에 따른 반도체 발광 소자는 광투과성인 기판(100)과, 상기 기판(100) 상에 형성된 버퍼층(110)과, 상기 버퍼층(110) 상에 형성된 제1 n형 클래드층(215)과, 상기 제1 n형 클래드층(215) 상에 형성된 전류 쏠림 방지 패턴(280)과, 상기 전류 쏠림 방지 패턴(280) 상에 형성된 제2 n형 클래드층(220)과, 상기 제2 n형 클래드층(220) 상에 형성된 InGaN을 함유하는 다중 양자 우물(MQW) 구조의 활성층(130)과, 상기 활성층(130) 상에 형성된 p형 클래드층(140)이 순차 적층된 기본 구조를 가진다. As shown in FIG. 4, the semiconductor light emitting device according to the second embodiment of the present invention includes a substrate 100 that is light transmissive, a buffer layer 110 formed on the substrate 100, and an upper portion of the buffer layer 110. The first n-type cladding layer 215 formed on the first n-type cladding layer 215, the current-tension preventing pattern 280 formed on the first n-type cladding layer 215, and the second n-type formed on the current-tending preventing pattern 280. An active layer 130 having a cladding layer 220, an InGaN formed on the second n-type cladding layer 220, and a p-type cladding layer formed on the active layer 130. 140 has a basic structure that is sequentially stacked.

또한, 본 발명의 제2 실시예에 따른 반도체 발광 소자는 ITO 등으로 이루어진 투명 도전체층(150)과, p형 전극(160) 및 n형 전극(170)을 더 포함한다. In addition, the semiconductor light emitting device according to the second embodiment of the present invention further includes a transparent conductor layer 150 made of ITO, a p-type electrode 160, and an n-type electrode 170.

구체적으로, 상기 n형 전극(170)은 메사 식각(mesa etching) 공정을 이용하여 상기 p형 클래드층(140) 및 활성층(130)의 일부 영역을 제거하여 상기 제2 클래드층(220)의 일부 상면을 노출시켜 상기 노출된 제2 n형 클래드층(220) 상에 형성된다. Specifically, the n-type electrode 170 removes a portion of the p-type cladding layer 140 and the active layer 130 by using a mesa etching process, thereby partially removing the second cladding layer 220. An upper surface is exposed to form the exposed second n-type cladding layer 220.

상기 기판(100)은 반도체 발광 소자의 단결정을 성장시키기에 적합한 기판으로서, 사파이어 기판 및 실리콘 카바네이트(SiC) 기판과 같은 이종 기판 또는 질화물 기판 등과 같은 동종 기판일 수 있다. 본 발명의 제1 실시예에서는 상기 기판(100)은 사파이어 기판일 수 있다. The substrate 100 may be a substrate suitable for growing a single crystal of a semiconductor light emitting device, and may be a heterogeneous substrate such as a sapphire substrate and a silicon carbonate (SiC) substrate, or a homogeneous substrate such as a nitride substrate. In the first embodiment of the present invention, the substrate 100 may be a sapphire substrate.

상기 버퍼층(110)은 상기 n형 클래드층(120)을 성장하기 전에 상기 사파이어 기판(100)과의 격자 정합을 향상시키기 위한 층으로 일반적으로, AlN/GaN으로 형성될 수 있다. The buffer layer 110 is a layer for improving lattice matching with the sapphire substrate 100 before the n-type cladding layer 120 is grown. In general, the buffer layer 110 may be formed of AlN / GaN.

상기 제1 및 제2 n형 클래드층(215, 220)은 n형 도전형 불순물이 도핑된 GaN층 또는 GaN/AlGaN층으로 이루어질 수 있으며, n형 도전형 불순물로는 예를 들어, Si, Ge, Sn 등을 사용하고, 바람직하게는 Si를 주로 사용한다. The first and second n-type cladding layers 215 and 220 may be formed of a GaN layer or a GaN / AlGaN layer doped with n-type conductivity impurities. Examples of the n-type impurity impurities include Si and Ge. , Sn and the like are used, and preferably Si is mainly used.

상기 p형 클래드층(140)은 p형 도전형 불순물이 도핑된 GaN층 또는 GaN/AlGaN 층으로 이루어질 수 있으며, 상기 p형 도전형 불순물로는 예를 들어, Mg, WZn, Be 등을 사용하고, 바람직하게는 Mg을 주로 사용한다. The p-type cladding layer 140 may be formed of a GaN layer or a GaN / AlGaN layer doped with p-type conductive impurities. For example, Mg, WZn, Be, etc. may be used as the p-type conductive impurities. Preferably, Mg is used mainly.

그리고, 활성층(130)은 다중 양자 우물(Multi-Quantum Well, MQW)구조의 InGaN/GaN층으로 이루어질 수 있다. The active layer 130 may be formed of an InGaN / GaN layer having a multi-quantum well (MQW) structure.

상기 투명 도전체층(150)은 전류 주입 면적을 증가시켜 전류 확산 효과를 향상시키기 위한 층으로 ITO(Indium Tin Oxide), TO(Tin Oxide), IZO(Indium Zinc Oxide). ITZO(Indium Tin Zinc Oxide) 및 TCO(Transparent Conductive Oxide)로 이루어진 그룹에서 선택된 어느 하나의 막으로 이루어짐이 바람직하다.The transparent conductor layer 150 is an indium tin oxide (ITO), a tin oxide (TO), and an indium zinc oxide (IZO) as a layer for improving a current diffusion effect by increasing a current injection area. It is preferably made of any one film selected from the group consisting of indium tin zinc oxide (ITZO) and transparent conductive oxide (TCO).

상기 전류 쏠림 방지 패턴(280)은 상기 제1 n형 클래드층(215) 및 제2 n형 클래드층(220) 사이에 위치한다. 구체적으로, 상기 전류 쏠림 방지 패턴(280)은 상기 제1 n형 클래드층(215) 상에 형성된 SiO층(280a) 및 상기 SiO층(280a) 상에 형성된 금속층(280b)으로 이루어진 이중 구조의 패턴이다. 상기 전류 쏠림 방지 패턴(280)은 상기 일부분이 노출된 제2 n형 클래드(220) 상에 형성된 n형 전극(170)과 전기적으로 접속된다. The current drop prevention pattern 280 is positioned between the first n-type cladding layer 215 and the second n-type cladding layer 220. In detail, the current drop prevention pattern 280 is a double structure pattern including an SiO layer 280a formed on the first n-type cladding layer 215 and a metal layer 280b formed on the SiO layer 280a. to be. The current drop prevention pattern 280 is electrically connected to the n-type electrode 170 formed on the second n-type clad 220 where the portion is exposed.

상기 전류 쏠림 방지 패턴(280)은 상기 제1 n형 클래드층(215) 상에서 SiO 또는 SiN으로 1차 성장을 하고, 그 위에 금속층(280b)을 성장하여 그물 구조의 패턴으로 형성되어 있으며 서로 전기적으로 접속되어 있다.The current pull prevention pattern 280 is first grown on the first n-type cladding layer 215 as SiO or SiN, and the metal layer 280b is grown on the first n-type cladding layer 215 to form a mesh pattern and electrically connected to each other. Connected.

상기 제1 n형 클래드층(215) 상에 SiO층(280a)을 1차 성장하고, 그 위에 금속층(280b)으로 2차 성장을 한 후 이중 구조의 전류 쏠림 방지 패턴(280)을 형성한 후 순차적으로, 제2 n형 클래드층(220)과 활성층(130) 및 p형 클래드층(140)을 형성한다. After the SiO layer 280a is first grown on the first n-type cladding layer 215, and the second growth is performed on the metal layer 280b on the first n-type cladding layer 215, a current-strain prevention pattern 280 having a double structure is formed. Subsequently, the second n-type cladding layer 220, the active layer 130, and the p-type cladding layer 140 are formed.

그리고, 상기 p형 클래드층(140)과 활성층(130)은 일부 메사 식각(mesa etching) 공정에 의하여 그 일부 영역이 제거되어, 상기 제2 n형 클래드층(220)의 일부 상면이 노출된다. 상기 노출된 제2 n형 클래드층(220)의 상면에는 n형 전극(170)이 형성되어 있고, 상기 p형 클래드층(140) 상에는 ITO 등으로 이루어진 투명 도전체층(150)과 p형 전극(160)이 순차 적층된 구조로 형성되어 있다.In addition, a portion of the p-type cladding layer 140 and the active layer 130 may be removed by a part of mesa etching, thereby exposing a portion of the upper surface of the second n-type cladding layer 220. An n-type electrode 170 is formed on the exposed second n-type cladding layer 220, and the transparent conductor layer 150 made of ITO or the like on the p-type cladding layer 140 and the p-type electrode ( 160 is formed in a stacked structure.

본 발명의 제2 실시예에 따르면, 상기 제1 n형 클래드층(215) 상에 다수의 전류 쏠림 방지 패턴(280)을 형성하여 상기 전류 쏠림 방지 패턴(280)과 상기 n형 전극(170)을 전기적으로 접속시키면, 상기 노출된 제2 n형 클래드층(220)으로 과도 하게 흐르던 전류가 상기 n형 전극(170)과 전기적으로 접속된 다수의 전류 쏠림 방지 패턴(280)으로 고르게 흐르게 된다. According to the second embodiment of the present invention, a plurality of current pull prevention patterns 280 are formed on the first n-type cladding layer 215 to prevent the current pull prevention pattern 280 and the n-type electrode 170. When electrically connected, the current flowing excessively to the exposed second n-type cladding layer 220 flows evenly to the plurality of current pull prevention patterns 280 electrically connected to the n-type electrode 170.

이로 인해, 어느 한 방향으로 과도하게 전류가 쏠리는 현상을 방지하여 사파이어 기판(100)을 구비한 반도체 발광 소자의 제품 신뢰성을 향상시킬 수 있다. For this reason, it is possible to prevent a phenomenon in which current is excessively drawn in either direction, thereby improving product reliability of the semiconductor light emitting device including the sapphire substrate 100.

도 1은 종래 기술에 따른 반도체 발광 소자의 구조를 개략적으로 나타낸 단면도.1 is a cross-sectional view schematically showing the structure of a semiconductor light emitting device according to the prior art.

도 2는 본 발명의 제1 실시예에 따른 반도체 발광 소자의 단면을 나타낸 도면.2 is a cross-sectional view of a semiconductor light emitting device according to a first exemplary embodiment of the present invention.

도 3은 도 2의 기판 상에 형성된 전류 쏠림 방지 패턴의 평면도를 나타낸 도면.FIG. 3 is a plan view of a current preventing prevention pattern formed on the substrate of FIG. 2; FIG.

도 4는 본 발명의 제2 실시예에 따른 반도체 발광 소자의 단면을 나타낸 도면.4 is a cross-sectional view of a semiconductor light emitting device according to a second exemplary embodiment of the present invention.

<도면의 주요부분에 대한 간단한 설명><Brief description of the main parts of the drawing>

100:기판 110:버퍼층100: substrate 110: buffer layer

120:n형 클래드층 130:활성층120: n-type cladding layer 130: active layer

140:p형 클래드층 150:투명 도전체층140: p-type cladding layer 150: transparent conductor layer

160:p형 전극 170:n형 전극160: p-type electrode 170: n-type electrode

180, 280:전류 쏠림 방지 패턴 180a, 280a:SiO층180, 280: Current drop prevention pattern 180a, 280a: SiO layer

180b, 280b:금속층 215:제1 n형 클래드층180b, 280b: metal layer 215: first n-type cladding layer

220:제2 n형 클래드층220: second n-type cladding layer

Claims (10)

기판;Board; 상기 기판 상에 형성되며 그물 형태를 갖는 다수의 전류 쏠림 방지 패턴;A plurality of current drop prevention patterns formed on the substrate and having a net shape; 상기 전류 쏠림 방지 패턴 상에 형성된 n형 클래드층;An n-type cladding layer formed on the current draw prevention pattern; 상기 n형 클래드층 상에 순차적으로 형성된 활성층 및 p형 클래드층;An active layer and a p-type cladding layer sequentially formed on the n-type cladding layer; 상기 p형 클래드층 및 활성층의 일부 영역을 식각하여 상기 n형 클래드층의 일부를 노출시켜 상기 노출된 n형 클래드층 상에 형성된 n형 전극; 및An n-type electrode formed on the exposed n-type cladding layer by etching a portion of the p-type cladding layer and an active layer to expose a portion of the n-type cladding layer; And 상기 p형 클래드층 상에 형성된 p형 전극;을 포함하고,And a p-type electrode formed on the p-type cladding layer. 상기 전류 쏠림 방지 패턴은 상기 기판 상에 1차 성장된 SiO 또는 SiN층 및 상기 SiO 또는 SiN층 상에 성장된 금속층으로 이루어진 이중 구조 패턴을 포함하는 것을 특징으로 하는 반도체 발광 소자.The current drop prevention pattern comprises a double structure pattern consisting of a SiO or SiN layer first grown on the substrate and a metal layer grown on the SiO or SiN layer. 제1 항에 있어서,According to claim 1, 상기 기판은 사파이어 기판인 것을 특징으로 하는 반도체 발광 소자.The substrate is a semiconductor light emitting device, characterized in that the sapphire substrate. 제1 항에 있어서,According to claim 1, 상기 다수의 전류 쏠림 방지 패턴은 상기 n형 전극과 전기적으로 접속된 것을 특징으로 하는 반도체 발광 소자.And the plurality of current drop prevention patterns are electrically connected to the n-type electrode. 제1 항에 있어서,According to claim 1, 상기 활성층은 다중 양자 우물(Multi-Quantum Well, MQW)구조의 InGaN/GaN층으로 이루어진 것을 특징으로 하는 반도체 발광 소자.The active layer is a semiconductor light emitting device, characterized in that consisting of InGaN / GaN layer of a multi-quantum well (MQW) structure. 제1 항에 있어서,According to claim 1, 상기 기판 및 상기 전류 쏠림 방지 패턴 사이에 형성되어 있는 버퍼층을 더 포함하는 것을 특징으로 하는 반도체 발광 소자. And a buffer layer formed between the substrate and the current draw prevention pattern. 기판;Board; 상기 기판 상에 형성된 제1 n형 클래드층;A first n-type clad layer formed on the substrate; 상기 제1 n형 클래드층 상에 형성되며 그물 형태를 갖는 다수의 전류 쏠림 방지 패턴;A plurality of current drop prevention patterns formed on the first n-type cladding layer and having a net shape; 상기 전류 쏠림 방지 패턴 상에 형성된 제2 n형 클래드층;A second n-type cladding layer formed on the current draw prevention pattern; 상기 제2 n형 클래드층 상에 순차적으로 형성된 활성층 및 p형 클래드층;An active layer and a p-type cladding layer sequentially formed on the second n-type cladding layer; 상기 p형 클래드층 및 활성층의 일부 영역을 식각하여 상기 n형 클래드층의 일부를 노출시켜 상기 노출된 n형 클래드층 상에 형성된 n형 전극; 및An n-type electrode formed on the exposed n-type cladding layer by etching a portion of the p-type cladding layer and an active layer to expose a portion of the n-type cladding layer; And 상기 p형 클래드층 상에 형성된 p형 전극;을 포함하고,And a p-type electrode formed on the p-type cladding layer. 상기 전류 쏠림 방지 패턴은 상기 제1 n형 클래드층 상에 1차 성장된 SiO 또는 SiN층 및 상기 SiO 또는 SiN층 상에 성장된 금속층으로 이루어진 이중 구조 패턴을 포함하는 것을 특징으로 하는 반도체 발광 소자.The current drop prevention pattern includes a double structure pattern including a SiO or SiN layer first grown on the first n-type cladding layer and a metal layer grown on the SiO or SiN layer. 제6 항에 있어서,The method according to claim 6, 상기 기판은 사파이어 기판인 것을 특징으로 하는 반도체 발광 소자.The substrate is a semiconductor light emitting device, characterized in that the sapphire substrate. 제6 항에 있어서,The method according to claim 6, 상기 다수의 전류 쏠림 방지 패턴은 상기 n형 전극과 전기적으로 접속된 것을 특징으로 하는 반도체 발광 소자.And the plurality of current drop prevention patterns are electrically connected to the n-type electrode. 제6 항에 있어서,The method according to claim 6, 상기 활성층은 다중 양자 우물(Multi-Quantum Well, MQW)구조의 InGaN/GaN층으로 이루어진 것을 특징으로 하는 반도체 발광 소자.The active layer is a semiconductor light emitting device, characterized in that consisting of InGaN / GaN layer of a multi-quantum well (MQW) structure. 제6 항에 있어서,The method according to claim 6, 상기 기판 및 상기 제1 n형 클래드층 사이에 형성되어 있는 버퍼층을 더 포함하는 것을 특징으로 하는 반도체 발광 소자. And a buffer layer formed between the substrate and the first n-type cladding layer.
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