KR20110037384A - Circuit and method for detecting stablity of voltage - Google Patents

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KR20110037384A
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Abstract

PURPOSE: A voltage stabilization sense circuit and method for activating a band gap circuit using the activation of a power on reset signal are provided to secure the stable operation by starting the operation of chip when the power voltage reaches a fixed level. CONSTITUTION: A reset signal generator(210) generates the power on reset signal. A controller(220) is activated in response to the power on reset signal. A band gap portion(230) is activated with the band gap enable signal and generates reference voltage. A voltage divider(240) distributes voltage the power supply voltage and outputs.

Description

전압 안정화 감지회로 및 감지방법{CIRCUIT AND METHOD FOR DETECTING STABLITY OF VOLTAGE}Voltage stabilization detection circuit and detection method {CIRCUIT AND METHOD FOR DETECTING STABLITY OF VOLTAGE}

본 발명은 전압 안정화 감지회로 및 감지방법에 관한 것으로, 더욱 상세하게는, 반도체 장치의 초기 동작시 전원전압의 안정화 여부를 정확히 감지하는 전압 안정화 감지회로에 관한 것이다.The present invention relates to a voltage stabilization sensing circuit and a sensing method, and more particularly, to a voltage stabilization sensing circuit for accurately detecting whether the power supply voltage is stabilized during the initial operation of the semiconductor device.

반도체 집적회로에는 외부 전원전압의 전위 레벨을 감지하여 특정 초기화 신호, 즉 전압이 안정되었음을 알림으로써, 칩 내에 탑재되는 여러 회로들의 초기화를 담당하는 신호를 발생하는 전압 안정화 감지회로가 사용되고 있다.In the semiconductor integrated circuit, a voltage stabilization detection circuit is used to generate a signal that is responsible for initialization of various circuits mounted in a chip by sensing a potential level of an external power supply voltage and notifying that a specific initialization signal, that is, voltage is stable.

도 1은 종래의 전압 안정화 감지회로를 도시한 도면이다.1 is a view showing a conventional voltage stabilization detection circuit.

도 1을 보면, PMOS트랜지스터(P1)와 NMOS트랜지스터(N1)가 서로 직렬로 연결된 인버터 형 검출부가 외부 전원전압(VDD)의 레벨을 감지하여 그 출력 노드(DET)가 전원전압(VDD)레벨에 따라 서로 다른 극성을 가지게 된다. 여기서 외부 전원전 압(VDD)의 레벨은 전원전압(VDD)과 접지전압 사이에 형성된 직렬저항(R1, R2)으로 구성된 디바이더(Divider)의 구성을 통해 그 레벨이 감지되도록 구성되었다. PMOS트랜지스터(P1)의 게이트에는 접지전압이 그대로 연결되지만 NMOS트랜지스터(N1)의 게이트에는 외부 전원전압(VDD)이 저항 R1/R2에 의해 분배된 레벨이 연결된다. 검출부의 출력노드(DET)에 연결된 인버터(INV1,2)는 검출부의 출력(DET)값을 버퍼링한 신호(POR)를 칩내 다른 회로들에 전달한다.Referring to FIG. 1, the inverter-type detector connected to the PMOS transistor P1 and the NMOS transistor N1 in series detects the level of the external power supply voltage VDD, and the output node DET is connected to the power supply voltage VDD level. Therefore, they have different polarities. Here, the level of the external power supply voltage VDD is configured to sense the level through a divider composed of series resistors R1 and R2 formed between the power supply voltage VDD and the ground voltage. The ground voltage is directly connected to the gate of the PMOS transistor P1, but the level at which the external power supply voltage VDD is divided by the resistors R1 / R2 is connected to the gate of the NMOS transistor N1. The inverters INV1 and 2 connected to the output node DET of the detector transfer a signal POR buffered to the output DET value of the detector to other circuits in the chip.

상술한 종래의 전압 안정화 감지회로는 트랜지스터(P1, N1)와 저항(R1, R2)으로 구성되어 기본적으로 스큐(skew)에 취약한 동작을 하게 된다. 따라서 전압(VDD)이 안정화 되었음을 나타내는 신호(POR)가 활성화되는 레벨이 동작 특성 및 스큐에 따라 달라지게 된다. 따라서 본래 의도한 레벨보다 낮은 전압(VDD) 하에서 칩이 동작하게 되는 문제가 발생할 수 있다. 또한, 이를 보완하고자 신호(POR)가 활성화되는 레벨을 마냥 높이면 로우 파워(low power) 칩의 구현이 불가능해진다는 문제가 발생한다.The above-described conventional voltage stabilization sensing circuit is composed of transistors P1 and N1 and resistors R1 and R2 to basically operate vulnerable to skew. Therefore, the level at which the signal POR indicating that the voltage VDD is stabilized is activated depends on the operating characteristics and the skew. As a result, the chip may operate under a voltage VDD lower than the intended level. In addition, in order to compensate for this, when the signal POR is raised to a level that is activated, a problem arises that the implementation of a low power chip becomes impossible.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 항상 일정한 레벨에서 전압이 안정화되었음을 감지하는 전압 안정화 감지회로를 제공하고자 하는데, 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, to provide a voltage stabilization detection circuit for detecting that the voltage is stabilized at a constant level at all times, an object thereof.

또한, 정확하게 전압의 안정화 여부를 감지하면서도, 적은 전류를 소모하는 전압 안정화 감지회로를 제공하고자 하는데, 그 목적이 있다.In addition, the present invention provides a voltage stabilization detection circuit that accurately senses whether voltage is stabilized and consumes less current.

상기한 목적을 달성하기 위한 본 발명의 제1실시예에 따른 전압 안정화 감지회로는, 전원전압이 소정 레벨 이상이면 활성화되는 파워 온 리셋신호를 생성하는 리셋신호 생성부; 상기 파워 온 리셋 신호에 응답하여 활성화되고 지연된 안정화 신호에 응답하여 비활성화되는 밴드갭 활성화 신호를 생성하는 제어부; 상기 밴드갭 활성화 신호에 의해 활성화되어 기준전압을 생성하는 밴드갭부; 상기 전원전압을 전압분배해 출력하는 전압분배부; 및 상기 전압분배부의 출력전압과 상기 기준전압을 비교해 상기 안정화 신호를 생성하는 비교부를 포함할 수 있다.A voltage stabilization detection circuit according to a first embodiment of the present invention for achieving the above object, the reset signal generation unit for generating a power-on reset signal that is activated when the power supply voltage is above a predetermined level; A controller configured to generate a bandgap enable signal activated in response to the power on reset signal and deactivated in response to a delayed stabilization signal; A band gap unit activated by the band gap enable signal to generate a reference voltage; A voltage divider configured to divide and output the power supply voltage; And a comparator configured to generate the stabilization signal by comparing the output voltage of the voltage divider with the reference voltage.

상기 전압분배부와 상기 비교부는, 상기 밴드갭 활성화 신호에 응답하여 활성화/비활성화되는 것을 특징으로 할 수 있다.The voltage divider and the comparison unit may be activated / deactivated in response to the bandgap activation signal.

또한, 상기한 목적을 달성하기 위한 본 발명의 제2실시예에 따른 전압 안정화 감지회로는, 전원전압이 소정 레벨 이상이면 활성화되는 파워 온 리셋 신호를 생성하는 리셋신호 생성부; 상기 파워 온 리셋 신호에 응답하여 활성화되고 지연된 안정화 신호에 응답하여 비활성화되는 밴드갭 트리거 신호를 생성하는 제어부; 상기 파워 온 리셋신호가 활성화되고, 상기 밴드갭 트리거 신호 또는 액티브 신호 중 하나가 활성화되면 밴드갭 활성화 신호를 활성화시키는 밴드갭 활성화부; 상기 안정화 신호를 지연시켜 상기 지연된 안정화 신호를 생성하고, 상기 지연된 안정화 신호와 오토 리드 설정신호에 응답하여 오토 리드 활성화 신호를 생성하는 오토 리드 활성화부; 상기 밴드갭 활성화 신호에 의해 활성화되어 기준전압을 생성하는 밴드갭부; 상기 전원전압을 전압분배해 출력하는 전압분배부; 및 상기 전압분배부의 출력전압과 상기 기준전압을 비교해 상기 안정화 신호를 생성하는 비교부를 포함할 수 있다.In addition, the voltage stabilization detection circuit according to a second embodiment of the present invention for achieving the above object, the reset signal generator for generating a power-on reset signal that is activated when the power supply voltage is above a predetermined level; A controller configured to generate a bandgap trigger signal activated in response to the power on reset signal and deactivated in response to a delayed stabilization signal; A bandgap activation unit for activating a bandgap activation signal when the power on reset signal is activated and one of the bandgap trigger signal or the active signal is activated; An auto read activation unit generating the delayed stabilization signal by delaying the stabilization signal and generating an auto read activation signal in response to the delayed stabilization signal and the auto read setting signal; A band gap unit activated by the band gap enable signal to generate a reference voltage; A voltage divider configured to divide and output the power supply voltage; And a comparator configured to generate the stabilization signal by comparing the output voltage of the voltage divider with the reference voltage.

상기 전압분배부와 상기 비교부는, 상기 밴드갭 트리거 신호에 응답하여 활성화 비활성화 되는 것을 특징으로 할 수 있다.The voltage divider and the comparator may be activated and deactivated in response to the bandgap trigger signal.

또한, 상기 목적을 달성하기 위한 본 발명에 따른 전압 안정화 감지방법은, 전원전압이 소정 레벨 이상이면 파워 온 리셋 신호를 활성화하는 단계; 상기 파워 온 리셋 신호에 응답하여 밴드갭 활성화 신호를 활성화하는 단계; 상기 밴드갭 활성화 신호에 응답하여 밴드갭 회로에서 기준전압이 생성되는 단계; 상기 전원전압이 전압분배되는 단계; 및 상기 기준전압과 전압분배된 전원전압을 비교해 안정화 신호를 생성하는 단계를 포함할 수 있다.In addition, the voltage stabilization detection method according to the present invention for achieving the above object, the step of activating a power-on reset signal when the power supply voltage is above a predetermined level; Activating a bandgap activation signal in response to the power on reset signal; Generating a reference voltage in a bandgap circuit in response to the bandgap activation signal; Voltage distribution of the power supply voltage; And generating a stabilization signal by comparing the reference voltage with the voltage-divided power supply voltage.

상기 전압 안정화 감지방법은, 상기 안정화 신호의 활성화 이후에 상기 밴드갭 활성화 신호가 비활성화되는 단계를 더 포함할 수 있다.The voltage stabilization sensing method may further include deactivating the bandgap activation signal after activation of the stabilization signal.

본 발명에 따르면, 단지 파워 온 리셋 신호의 활성화에 의해 칩의 동작이 시작되지 아니하며, 밴드갭 회로에서 생성된 기준전압과 전원전압이 분배된 전압과의 비교 결과 전원전압의 레벨이 충분히 높은 경우에 칩의 동작이 시작된다. 따라서 트랜지스터 저항 등 칩내의 소자의 스큐와 관계없이, 항상 전원전압이 일정한 레벨에 도달하였을 때 칩이 동작을 개시하게 하여 안정적인 동작을 보장할 수 있다는 장점이 있다.According to the present invention, the operation of the chip does not start only by activating the power-on reset signal, and when the level of the power supply voltage is sufficiently high as a result of the comparison between the reference voltage generated in the bandgap circuit and the divided voltage The operation of the chip begins. Therefore, regardless of the skew of the elements in the chip, such as transistor resistance, there is an advantage that the chip can start the operation when the power supply voltage always reaches a constant level to ensure a stable operation.

또한, 파워 온 리셋 신호의 활성화에 의해 밴드갭 회로를 활성화시키고, 이후에 전원전압이 안정화 되었다는 안정화 신호가 활성화되면 밴드갭 회로를 비활성화시킴으로써, 밴드갭 회로의 온/오프를 효율적으로 제어하여 전체 전류소비를 줄일 수 있다는 장점이 있다.In addition, the bandgap circuit is activated by activating the power-on reset signal, and when the stabilization signal indicating that the power supply voltage is stabilized is activated, the bandgap circuit is deactivated. This has the advantage of reducing consumption.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention.

도 2는 본 발명의 제1실시예에 따른 전압 안정화 감지회로의 구성도이다.2 is a configuration diagram of a voltage stabilization sensing circuit according to a first embodiment of the present invention.

도 2에 도시된 바와 같이, 본 발명의 제1실시예에 따른 전압 안정화 감지회로는, 전원전압(EXT_VDD)이 소정 레벨 이상이면 활성화되는 파워 온 리셋 신 호(POR)를 생성하는 리셋신호 생성부(210); 파워 온 리셋 신호(POR)에 응답하여 활성화되고 지연된 안정화 신호(DTVCC_D)에 응답하여 비활성화되는 밴드갭 활성화 신호(BG_EN)를 생성하는 제어부(220); 밴드갭 활성화 신호(BG_EN)에 의해 활성화되어 기준전압(VREF_BG)을 생성하는 밴드갭부(230); 전원전압(EXT_VDD)을 전압분배해 출력하는 전압분배부(240); 및 전압분배부(240)의 출력전압(VDD_DIV)과 기준전압(VREF_BG)을 비교해 안정화 신호(DTVCC)를 생성하는 비교부(250)를 포함한다.As shown in FIG. 2, the voltage stabilization detection circuit according to the first embodiment of the present invention may include a reset signal generation unit configured to generate a power-on reset signal POR that is activated when the power supply voltage EXT_VDD is greater than or equal to a predetermined level. 210; A controller 220 generating a bandgap activation signal BG_EN that is activated in response to the power-on reset signal POR and deactivated in response to the delayed stabilization signal DTVCC_D; A bandgap unit 230 activated by the bandgap activation signal BG_EN to generate a reference voltage VREF_BG; A voltage divider 240 for dividing and outputting a power supply voltage EXT_VDD; And a comparator 250 comparing the output voltage VDD_DIV and the reference voltage VREF_BG of the voltage divider 240 to generate a stabilization signal DTVCC.

리셋신호 생성부(210)는 전원전압(EXT_VDD)이 소정 레벨 이상으로 올라가면 파워 온 리셋 신호(POR)를 활성화시킨다. 파워 온 리셋신호(POR)는 '하이'상태를 유지하다가, 전원전압(EXT_VDD)이 소정 레벨 이상으로 올라가면 '로우'상태로 떨어진다. 리셋신호 생성부(210)는 종래의 전압 안정화 감지회로에 대응되는 구성으로, 도 1과 동일하게 구성될 수 있다. 다만, 리셋신호 생성부(210)만으로는 정확히 전원전압(EXT_VDD)의 안정화 여부의 감지가 되지 않기에 본 발명에서는 다른 구성들이 추가된다.The reset signal generator 210 activates the power on reset signal POR when the power supply voltage EXT_VDD rises above a predetermined level. The power-on reset signal POR maintains a high state and falls to a low state when the power supply voltage EXT_VDD rises above a predetermined level. The reset signal generator 210 has a configuration corresponding to a conventional voltage stabilization detection circuit and may be configured in the same manner as in FIG. 1. However, since only the reset signal generator 210 does not accurately detect whether the power supply voltage EXT_VDD is stabilized, other configurations are added in the present invention.

제어부(220)는 파워 온 리셋 신호(POR)에 응답하여 활성화되고 지연된 안정화 신호(DTVCC_D)에 응답하여 비활성화되는 밴드갭 활성화 신호(BG_EN)를 생성한다. 상세하게, 파워 온 리셋 신호(POR)가 활성화되면 이에 응답하여 밴드갭 활성화 신호(BG_EN)가 '하이'로 활성화되고, 지연된 안정화 신호(DTVCC_D)가 활성화되면 이에 응답하여 밴드갭 활성화 신호(BG_EN)가 '로우'로 비활성화된다. 이러한 제어부(220)는 SR래치를 이용하여 간단히 구성될 수 있다.The controller 220 generates a bandgap activation signal BG_EN that is activated in response to the power-on reset signal POR and deactivated in response to the delayed stabilization signal DTVCC_D. In detail, when the power-on reset signal POR is activated, the bandgap activation signal BG_EN is activated 'high' in response thereto, and in response thereto, the bandgap activation signal BG_EN is activated in response to the delayed stabilization signal DTVCC_D being activated. Is deactivated to 'low'. The controller 220 may be simply configured using the SR latch.

밴드갭부(230)는 밴드갭(bandgap) 회로로 구성되어, 온도(Temperature), 전 압(Voltage), 공정(Process) 등의 변화에 상관없이 항상 일정한 레벨을 갖는 기준전압(VREF_BG)을 생성한다. 밴드갭부(230)는 밴드갭 활성화 신호(BG_EN)에 의해 활성화/비활성화된다. 즉, 밴드갭 활성화 신호(BG_EN)가 '하이'로 활성화되면, 밴드갭부(230)가 활성화되어 기준전압(VREF_BG)을 생성하고, 밴드갭 활성화 신호(BG_EN)가 '로우'로 비활성화되면 밴드갭부(230)가 비활성화되어 전류의 소비를 막는다.The bandgap unit 230 is composed of a bandgap circuit, and generates a reference voltage VREF_BG having a constant level at all times regardless of changes in temperature, voltage, process, or the like. . The bandgap unit 230 is activated / deactivated by the bandgap activation signal BG_EN. That is, when the bandgap activation signal BG_EN is activated 'high', the bandgap 230 is activated to generate the reference voltage VREF_BG, and when the bandgap activation signal BG_EN is deactivated 'low', the bandgap portion 230 is deactivated to prevent consumption of current.

전압분배부(240)는 전원전압(EXT_VDD)을 전압분배해 출력한다. 전압분배부(240)는 밴드갭 활성화 신호(BG_EN)에 응답하여 활성화/비활성화되게 구성될 수 있다. 밴드갭 활성화 신호(BG_EN)가 '하이'로 활성화되면 트랜지스터(241, 242)가 턴온되어 분배된 전압(VDD_DIV)이 출력되며, 밴드갭 활성화 신호(BG_EN)가 '로우'로 비활성화되면 트랜지스터(241, 242)가 오프되어 전압분배부(240)에서는 전류가 소모되지 않는다.The voltage divider 240 divides and outputs the power voltage EXT_VDD. The voltage divider 240 may be configured to be activated / deactivated in response to the bandgap activation signal BG_EN. When the bandgap activation signal BG_EN is activated 'high', the transistors 241 and 242 are turned on to output the divided voltage VDD_DIV. When the bandgap activation signal BG_EN is deactivated to 'low', the transistor 241 is turned off. , 242 is turned off so that the current is not consumed in the voltage divider 240.

비교부(250)는 전압분배부(240)의 출력전압(VDD_DIV)과 기준전압(VREF_BG)을 비교하여 안정화 신호(DTVCC)를 생성한다. 전압분배부(240)의 출력전압(VDD_DIV)이 기준전압(VREF_BG)보다 낮은 동안에는 안정화 신호(DTVCC)를 '하이'로 비활성화하여 출력하고, 전압분배부(240)의 출력전압(VDD_DIV)이 기준전압(VREF_BG)보다 높은 경우에는 안정화 신호(DTVCC)를 '로우'로 활성화하여 출력한다. 안정화 신호(DTVCC)가 활성화되었음은 전원전압(EXT_VDD)이 어느 정도 이상의 레벨에 도달하여 칩(chip)이 동작을 시작해도 좋을 정도로 안정화되었음을 의미하며, 안정화 신호(DTVCC)가 비활성화되었음은 아직 전원전압(EXT_VDD)의 레벨이 충분히 높지 않으 므로 칩이 동작을 시작할 정도가 되지 않았음을 의미한다. 비교부(250)는 밴드갭 활성화 신호(BG_EN)에 응답하여 활성화/비활성화 되도록 설계될 수 있는데, 이 경우 비교부(250)의 소비 전류를 줄일 수 있게 된다.The comparator 250 generates a stabilization signal DTVCC by comparing the output voltage VDD_DIV and the reference voltage VREF_BG of the voltage divider 240. While the output voltage VDD_DIV of the voltage divider 240 is lower than the reference voltage VREF_BG, the stabilization signal DTVCC is deactivated to 'high' and outputted, and the output voltage VDD_DIV of the voltage divider 240 is referenced. If the voltage VREF_BG is higher than the voltage VREF_BG, the stabilization signal DTVCC is activated as a low value and output. The activation of the stabilization signal DTVCC means that the power supply voltage EXT_VDD has reached a certain level or more, and the chip has stabilized enough to start operation. The stabilization signal DTVCC is inactive. The level of (EXT_VDD) is not high enough, which means that the chip is not enough to start operation. The comparator 250 may be designed to be activated / deactivated in response to the bandgap activation signal BG_EN. In this case, the current consumption of the comparator 250 may be reduced.

전압 안정화 감지회로의 전체 동작을 설명하면, 먼저 전원전압(EXT_VDD)의 레벨이 일정 레벨 이상 올라가면 파워 온 리셋 신호(POR)가 활성화된다. 그리면, 이에 응답하여 밴드갭부(230)가 활성화되고 기준전압(VREF_BG)이 생성된다. 이후에, 비교부(250)에 의해 기준전압(VREF_BG)과 전원전압이 분배된 전압(VDD_DIV)이 비교되고, 전원전압이 분배된 전압(VDD_DIV)이 기준전압(VREF_BG)의 레벨보다 높아지면, 칩이 동작을 시작해도 된다는 안정화 신호(DTVCC)가 활성화된다. 그리고 지연된 안정화 신호(DTVCC_D)에 응답하여 밴드갭부(230)가 비활성화되어 더 이상의 전류 소비를 막는다.Referring to the overall operation of the voltage stabilization detection circuit, first, when the level of the power supply voltage EXT_VDD rises above a certain level, the power-on reset signal POR is activated. In response, the bandgap 230 is activated and the reference voltage VREF_BG is generated. Subsequently, when the reference voltage VREF_BG and the voltage VDD_DIV to which the power supply voltage is divided are compared by the comparator 250, and the voltage VDD_DIV to which the power supply voltage is divided is higher than the level of the reference voltage VREF_BG. The stabilization signal (DTVCC) is activated, indicating that the chip may begin operation. In response to the delayed stabilization signal DTVCC_D, the bandgap unit 230 is inactivated to prevent further current consumption.

도 3은 본 발명의 제2실시예에 따른 전압 안정화 감지회로의 구성도이다.3 is a configuration diagram of a voltage stabilization sensing circuit according to a second embodiment of the present invention.

제2실시예는 본 발명에 따른 전압 안정화 감지회로가 낸드 플래쉬(NAND flash) 메모리장치에 적용된 경우를 도시한다. 기본적으로 제1실시예와 유사하게 구성되지만, 낸드 플래쉬 메모리장치에 특화된 동작을 지원하기 위하여 몇몇의 구성요소가 추가된다.The second embodiment shows a case where the voltage stabilization sensing circuit according to the present invention is applied to a NAND flash memory device. The configuration is basically similar to that of the first embodiment, but some components are added to support operations specific to the NAND flash memory device.

도면의 PSL 신호는 오토 리드 설정신호로, PSL 신호가 '로우'레벨이라는 것은 낸드 플래쉬 메모리가 오토 리드 동작을 하도록 설정되었음을 의미하며, PSL 신호가 '하이'레벨이라는 것은 플래쉬 메모리가 오토 리드 동작을 하지 않도록 설정 되었음을 의미한다. ACTCHIP은 플래쉬 메모리를 액티브 상태로 만들기 위한 액티브 신호이며, AUTORDEN은 오토 리드 동작을 활성화시키기 위한 오토 리드 활성화 신호이다. 오토 리드 동작이란, 별다른 명령이 플래쉬 메모리에 인가되지 않더라도, 플래쉬 메모리 내에 구비되는 퓨즈(fuse) 회로 및 레지스터 등에 저장된 각종 설정값을 자동으로 읽도록 하는 동작을 말한다.The PSL signal in the figure is an auto read setting signal, and the low level of the PSL signal means that the NAND flash memory is set to perform the auto read operation. The high level of the PSL signal indicates the auto read operation of the flash memory. It means that it is set not to. ACTCHIP is the active signal to make the flash memory active, while AUTORDEN is the auto read enable signal to activate the auto read operation. The auto read operation refers to an operation for automatically reading various setting values stored in a fuse circuit and a register provided in the flash memory even if a separate command is not applied to the flash memory.

도 3에 도시된 바와 같이, 본 발명의 제2실시예에 따른 전압 안정화 감지회로는, 전원전압(EXT_VDD)이 소정 레벨 이상이면 활성화되는 파워 온 리셋 신호(POR)를 생성하는 리셋신호 생성부(310); 파워 온 리셋 신호(POR)에 응답하여 활성화되고 지연된 안정화 신호(DTVCC_D)에 응답하여 비활성화되는 밴드갭 트리거 신호(BG_TRIG)를 생성하는 제어부(320); 파워 온 리셋 신호(POR)가 활성화되고, 밴드갭 트리거 신호(BG_TRIG) 또는 액티브 신호(ACTCHIP) 중 하나가 활성화되면 밴드갭 활성화 신호(BG_EN)를 활성화시키는 밴드갭 활성화부(360); 안정화 신호(DTVCC)를 지연시켜 지연된 안정화 신호(DTVCC_D)를 생성하고, 지연된 안정화 신호(DTVCC_D)와 오토 리드 설정신호(PSL)에 응답하여 오토 리드 활성화 신호(AUTORDEN)를 생성하는 오토 리드 활성화부(370); 밴드갭 활성화 신호(BG_EN)에 의해 활성화되어 기준전압(VREF_BG)을 생성하는 밴드갭부(330); 전원전압(EXT_VDD)을 전압분배해 출력하는 전압분배부(340); 및 전압분배부(340)의 출력전압(VDD_DIV)과 기준전압(VREF_BG)을 비교해 안정화 신호(DTVCC)를 생성하는 비교부(350)를 포함한다.As shown in FIG. 3, the voltage stabilization detecting circuit according to the second embodiment of the present invention may include a reset signal generator configured to generate a power-on reset signal POR that is activated when the power supply voltage EXT_VDD is greater than or equal to a predetermined level. 310); A controller 320 generating a bandgap trigger signal BG_TRIG that is activated in response to the power-on reset signal POR and deactivated in response to the delayed stabilization signal DTVCC_D; A bandgap activation unit 360 that activates the bandgap activation signal BG_EN when the power-on reset signal POR is activated and one of the bandgap trigger signal BG_TRIG or the active signal ACTCHIP is activated; The auto read enable unit generates a delayed stabilization signal DTVCC_D by delaying the stabilization signal DTVCC, and generates an auto read activation signal AUTOTOR in response to the delayed stabilization signal DTVCC_D and the auto read setting signal PSL. 370); A bandgap unit 330 activated by the bandgap activation signal BG_EN to generate a reference voltage VREF_BG; A voltage divider 340 which divides and outputs a power supply voltage EXT_VDD; And a comparator 350 comparing the output voltage VDD_DIV of the voltage divider 340 with the reference voltage VREF_BG to generate a stabilization signal DTVCC.

리셋신호 생성부(310)는 전원전압(EXT_VDD)이 소정 레벨 이상으로 올라가면 파워 온 리셋 신호(POR)를 활성화시킨다. 파워 온 리셋 신호(POR)는 '하이'상태를 유지하다가, 전원전압(EXT_VDD)이 소정 레벨 이상으로 올라가면 '로우'상태로 떨어진다. 리셋신호 생성부(310)는 종래의 전압 안정화 감지회로에 대응되는 구성으로, 도 1과 동일하게 구성될 수 있다.The reset signal generator 310 activates the power-on reset signal POR when the power supply voltage EXT_VDD rises above a predetermined level. The power-on reset signal POR maintains a high state and falls to a low state when the power supply voltage EXT_VDD rises above a predetermined level. The reset signal generator 310 has a configuration corresponding to a conventional voltage stabilization sensing circuit and may be configured in the same manner as in FIG. 1.

제어부(320)는 파워 온 리셋 신호(POR)에 응답하여 활성화되고 지연된 안정화 신호(DTVCC_D)에 응답하여 비활성화되는 밴드갭 트리거 신호(BG_TRIG)를 생성한다. 상세하게, 파워 온 리셋 신호(POR)가 활성화되면 이에 응답하여 밴드갭 트리거 신호(BG_TRIG)가 '하이'로 활성화되고, 지연된 안정화 신호(DTVCC_D)가 활성화되면 이에 응답하여 밴드갭 트리거 신호(BG_TRIG)가 '로우'로 비활성화된다. 이러한 제어부(320)는 SR래치를 이용하여 간단히 구성될 수 있다. 제어부(320)는 도 2의 제어부(220)와 동일하게 구성되지만, 생성하는 신호의 명칭이 밴드갭 트리거 신호(BG_TRIG)로 변경되었다. 이는, 제어부(320)에서 생성되는 신호(BG_TRIG)가 직접적으로 밴드갭부(330)를 활성화/비활성화하지는 않기 때문이다. 물론, 밴드갭 활성화 신호(BG_EN)도 밴드갭 트리거 신호(BG_TRIG)에 의해 활성화/비활성화되기 때문에, 밴드갭 트리거 신호(BG_TRIG)도 밴드갭부(330)를 활성화/비활성화하는 신호로 볼 수 있다.The controller 320 generates a bandgap trigger signal BG_TRIG which is activated in response to the power-on reset signal POR and deactivated in response to the delayed stabilization signal DTVCC_D. In detail, when the power-on reset signal POR is activated, the bandgap trigger signal BG_TRIG is activated in response to the high voltage, and in response thereto, the bandgap trigger signal BG_TRIG is activated in response to the delayed stabilization signal DTVCC_D. Is deactivated to 'low'. The controller 320 can be simply configured using the SR latch. The controller 320 is configured in the same manner as the controller 220 of FIG. 2, but the name of the generated signal is changed to the bandgap trigger signal BG_TRIG. This is because the signal BG_TRIG generated by the controller 320 does not directly activate / deactivate the bandgap unit 330. Of course, since the bandgap activation signal BG_EN is also activated / deactivated by the bandgap trigger signal BG_TRIG, the bandgap trigger signal BG_TRIG may also be regarded as a signal for activating / deactivating the bandgap portion 330.

밴드갭부(330)는 밴드갭 회로로 구성되어, 온도, 전압, 공정 등의 변화에 상관없이 항상 일정한 레벨을 갖는 기준전압(BG_VREF)을 생성한다. 밴드갭부(330)는 밴드갭 활성화 신호(BG_EN)에 의해 활성화/비활성화된다. 즉, 밴드갭 활성화 신호(BG_EN)가 '하이'로 활성화되면, 밴드갭부(330)가 활성화되어 기준전압(BG_VREF)을 생성하고, 밴드갭 활성화 신호(BG)가 '로우'로 비활성화되면 밴드갭부(330)가 비활성화되어 전류의 소비를 막는다.The bandgap unit 330 is composed of a bandgap circuit, and generates a reference voltage BG_VREF having a constant level at all times regardless of changes in temperature, voltage, process, or the like. The bandgap unit 330 is activated / deactivated by the bandgap activation signal BG_EN. That is, when the bandgap activation signal BG_EN is activated 'high', the bandgap portion 330 is activated to generate the reference voltage BG_VREF, and when the bandgap activation signal BG is deactivated 'low', the bandgap portion 330 is deactivated to prevent current consumption.

전압분배부(340)는 전원전압(EXT_VDD)을 전압분배해 출력한다. 전압분배부(340)는 밴드갭 트리거 신호(BG_TRIG)에 응답하여 활성화/비활성화되게 구성될 수 있다. 밴드갭 트리거 신호(BG_TRIG)가 '하이'로 활성화되면 트랜지스터(341, 342)가 턴온되어 분배된 전압(VDD_DIV)이 출력되며, 밴드갭 트리거 신호(BG_TRIG)가 '로우'로 비활성화되면 트랜지스터(341, 342)가 오프되어 전압분배부(340)에서는 전류가 소모되지 않는다.The voltage divider 340 divides and outputs the power supply voltage EXT_VDD. The voltage divider 340 may be configured to be activated / deactivated in response to the bandgap trigger signal BG_TRIG. When the bandgap trigger signal BG_TRIG is activated 'high', the transistors 341 and 342 are turned on to output the divided voltage VDD_DIV. When the bandgap trigger signal BG_TRIG is deactivated to 'low', the transistor 341 is turned on. , 342 is turned off so that the current is not consumed in the voltage divider 340.

비교부(350)는 전압분배부(340)의 출력전압(VDD_DIV)과 기준전압(VREF_BG)을 비교하여 안정화 신호(DTVCC)를 생성한다. 전압분배부(340)의 출력전압(VDD_DIV)이 기준전압(VREF_BG)보다 낮은 동안에는 안정화 신호(DTVCC)를 '하이'로 비활성화하여 출력하고, 전압분배(340)부의 출력전압(VDD_DIV)이 기준전압(VREF_BG)보다 높은 경우에는 안정화 신호(DTVCC)를 '로우'로 활성화하여 출력한다. 안정화 신호(DTVCC)가 활성화되었음은 전원전압(EXT_VDD)이 어느 정도 이상의 레벨에 도달하여 칩이 동작을 시작해도 좋을 정도로 안정화되었음을 의미하며, 안정화 신호(DTVCC)가 비활성화되었음은 아직 전원전압(EXT_VDD)의 레벨이 충분히 높지 않으므로 칩이 동작을 시작할 정도가 되지 않았음을 의미한다. 비교부(350)는 밴드갭 트리거 신호(BG_TRIG)에 응답하여 활성화/비활성화 되도록 설계될 수 있다. 이 경우 비교부(350)의 소비 전류를 줄일 수 있게 된다.The comparator 350 generates a stabilization signal DTVCC by comparing the output voltage VDD_DIV and the reference voltage VREF_BG of the voltage divider 340. While the output voltage VDD_DIV of the voltage divider 340 is lower than the reference voltage VREF_BG, the stabilization signal DTVCC is deactivated to 'high' and outputted, and the output voltage VDD_DIV of the voltage divider 340 is a reference voltage. If it is higher than (VREF_BG), the stabilization signal (DTVCC) is activated as 'low' and output. When the stabilization signal DTVCC is activated, it means that the power supply voltage EXT_VDD has reached a certain level or more, and the chip is stabilized enough to start operation. The stabilization signal DTVCC is inactive, but the power supply voltage EXT_VDD is still inactive. The level of is not high enough, which means that the chip is not enough to start operation. The comparator 350 may be designed to be activated / deactivated in response to the bandgap trigger signal BG_TRIG. In this case, the current consumption of the comparator 350 can be reduced.

밴드갭 활성화부(360)는 파워 온 리셋 신호(POR)가 활성화된 상태에서 밴드갭 트리거 신호(BG_TRIG) 또는 액티브 신호(ACTCHIP) 중 하나가 활성화되면 밴드갭 활성화 신호(BG_TRIG)를 활성화시킨다. 낸드 플래쉬 메모리의 밴드갭부(330)는 칩의 액티브 상태에서 동작해야 하는데, 그러한 낸드 플래쉬의 메모리의 특성을 고려하여, 액티브 신호(ACTCHIP)가 활성화될 때에도 밴드갭 활성화 신호(BG_EN)를 활성화시키기 위하여 밴드갭 활성화부(360)가 구비되는 것이다.The bandgap activation unit 360 activates the bandgap activation signal BG_TRIG when one of the bandgap trigger signal BG_TRIG or the active signal ACTCHIP is activated while the power-on reset signal POR is activated. The bandgap portion 330 of the NAND flash memory should operate in the active state of the chip. In order to activate the bandgap activation signal BG_EN even when the active signal ACTCHIP is activated in consideration of the characteristics of the NAND flash memory, The bandgap activator 360 is provided.

밴드갭 활성화부(360)는 노아게이트(361), 인버터(362, 363), 낸드게이트(364) 등을 포함하여 구성된다. 파워 온 리셋 신호(POR)가 '로우'로 활성화된 상태에서, 밴드갭 트리거 신호(BG_TRIG) 또는 액티브 신호(ACTCHIP) 중 어느 하나가 '하이'로 입력되면, 밴드갭 활성화 신호(BG_EN)는 '하이'로 활성화되어 출력된다.The bandgap activator 360 includes a NOA gate 361, inverters 362 and 363, a NAND gate 364, and the like. When either the bandgap trigger signal BG_TRIG or the active signal ACTCHIP is input as' high 'while the power on reset signal POR is activated' low ', the bandgap activation signal BG_EN is' High 'is activated and output.

오토 리드 활성화부(370)는 안정화 신호(DTVCC)를 지연시켜 지연된 안정화 신호(DTVCC_D)를 생성하고, 오토 리드 동작을 하도록 설정된 경우에는 안정화 신호(DTVCC) 활성화시에 오토 리드 신호(AUTORDEN)도 활성화시킨다. 이러한 오토 리드 활성화부(370)는 지연라인(371), 펄스 발생기(372), 인버터(373, 374, 376), 노아게이트(375)를 포함하여 구성된다. 그 동작을 살펴보면, 먼저 안정화 신호(DTVCC)가 지연라인(371)을 통해 지연되고 펄스 발생기(372)에 의해 신호의 형태가 펄스 형태로 변환된다. 그리고, 펄스 발생기(372)의 출력신호는 지연된 안정화 신호(DTVCC_D)로 출력된다. 또한, 오토 리드 설정신호(PSL)가 '로우'로 활성화되어 있으면, 펄스 발생기(372)의 출력신호에 응답하여 오토 리드 신호(AUTORDEN)를 '로우'로 활성화시킨다. 즉, 오토 리드 활성화부(370)는 안정화 신호(DTVCC) 활성화시에 오토 리드 신호(AUTORDEN)를 활성화시키는 역할을 수행한다.The auto read enabler 370 delays the stabilization signal DTVCC to generate the delayed stabilization signal DTVCC_D. When the auto read operation is set to perform the auto read operation, the auto read signal AUTORDEN is also activated when the stabilization signal DTVCC is activated. Let's do it. The auto lead activator 370 includes a delay line 371, a pulse generator 372, inverters 373, 374, and 376, and a noah gate 375. Referring to the operation, first, the stabilization signal DTVCC is delayed through the delay line 371, and the pulse generator 372 converts the signal into a pulse shape. The output signal of the pulse generator 372 is output as the delayed stabilization signal DTVCC_D. In addition, when the auto read setting signal PSL is activated as 'low', the auto read signal AUTOTOR is activated as 'low' in response to the output signal of the pulse generator 372. That is, the auto read activation unit 370 activates the auto read signal AUTOTORDEN when the stabilization signal DTVCC is activated.

제2실시예에 따른 전압 안정화 회로는, 낸드 플래쉬 메모리를 위해 필요한 동작인 오토 리드 동작 및 밴드갭부를 액티브 시에도 활성화시키는 동작이 적용되었다는 것 이외에는 제1실시예와 동일하게 동작하므로, 여기서는 더 이상의 상세한 설명을 생략하기로 한다.Since the voltage stabilization circuit according to the second embodiment operates in the same manner as in the first embodiment except that the auto read operation, which is an operation required for the NAND flash memory, and the operation of activating the bandgap portion during activation are applied, Detailed description will be omitted.

이제, 도 2와 도 3을 다시 참조하여 본 발명에 따른 전압 안정화 방법에 대해 알아보기로 한다.Now, the voltage stabilization method according to the present invention will be described with reference to FIGS. 2 and 3 again.

본 발명에 따른 전압 안정화 방법은, 전원전압(EXT_VDD)이 소정 레벨 이상이면 파워 온 리셋 신호(POR)를 활성화하는 단계; 파워 온 리셋 신호(POR)에 응답하여 밴드갭 활성화 신호(BG_EN)를 활성화하는 단계; 밴드갭 활성화 신호(BG_EN)에 응답하여 밴드갭 회로(230)에서 기준전압(VREF_BG)이 생성되는 단계; 전원전압(EXT_VDD)이 전압분배되는 단계; 및 기준전압(VREF_BG)과 전압분배된 전원전압(VDD_DIV)을 비교해 안정화 신호(DTVCC)를 생성하는 단계를 포함한다. 그리고, 안정화 신호(DTVCC)의 활성화 이후에 밴드갭 회로의 활성화 신호(BG_EN)가 비활성화되어 밴드갭 회로(230)가 비활성화되는 단계를 더 포함할 수 있다.The voltage stabilization method according to the present invention may include: activating a power-on reset signal POR when the power supply voltage EXT_VDD is equal to or greater than a predetermined level; Activating the bandgap activation signal BG_EN in response to the power on reset signal POR; Generating a reference voltage VREF_BG in the bandgap circuit 230 in response to the bandgap activation signal BG_EN; A voltage distribution of the power supply voltage EXT_VDD; And generating a stabilization signal DTVCC by comparing the reference voltage VREF_BG with the voltage-divided power supply voltage VDD_DIV. After the activation of the stabilization signal DTVCC, the activation signal BG_EN of the bandgap circuit may be deactivated to deactivate the bandgap circuit 230.

이렇게 동작하는 본 발명은, 밴드갭 회로에서 출력되는 일정한(정확한 레벨을 갖는) 전압(VREF_BG)을 이용하여 안정화 신호(DTVCC)를 생성하기에, 안정화 신호(DTVCC)를 활성화시키는 전원전압(EXT_VDD)의 레벨을 항상 일정하게 유지할 수 있다는 장점이 있다. 또한, 밴드갭 회로를 효율적으로 활성화/비활성화하기 때문에, 전류소모도 줄일 수 있다는 장점이 있다.The present invention operating as described above generates the stabilization signal DTVCC using the constant (having the correct level) voltage VREF_BG output from the bandgap circuit, and thus the power supply voltage EXT_VDD for activating the stabilization signal DTVCC. The advantage is that the level can be kept constant at all times. In addition, since the bandgap circuit is effectively activated / deactivated, there is an advantage that current consumption can be reduced.

본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to the above-described preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will appreciate that various embodiments are possible within the scope of the technical idea of the present invention.

도 1은 종래의 전압 안정화 감지회로를 도시한 도면.1 is a view showing a conventional voltage stabilization detection circuit.

도 2는 본 발명의 제1실시예에 따른 전압 안정화 감지회로의 구성도.2 is a configuration diagram of a voltage stabilization sensing circuit according to a first embodiment of the present invention.

도 3은 본 발명의 제2실시예에 따른 전압 안정화 감지회로의 구성도.3 is a configuration diagram of a voltage stabilization sensing circuit according to a second embodiment of the present invention.

Claims (10)

전원전압이 소정 레벨 이상이면 활성화되는 파워 온 리셋 신호를 생성하는 리셋신호 생성부;A reset signal generator configured to generate a power-on reset signal that is activated when the power supply voltage is higher than or equal to a predetermined level; 상기 파워 온 리셋 신호에 응답하여 활성화되고 지연된 안정화 신호에 응답하여 비활성화되는 밴드갭 활성화 신호를 생성하는 제어부;A controller configured to generate a bandgap enable signal activated in response to the power on reset signal and deactivated in response to a delayed stabilization signal; 상기 밴드갭 활성화 신호에 의해 활성화되어 기준전압을 생성하는 밴드갭부;A band gap unit activated by the band gap enable signal to generate a reference voltage; 상기 전원전압을 전압분배해 출력하는 전압분배부; 및A voltage divider configured to divide and output the power supply voltage; And 상기 전압분배부의 출력전압과 상기 기준전압을 비교해 상기 안정화 신호를 생성하는 비교부A comparator for generating the stabilization signal by comparing the output voltage of the voltage divider with the reference voltage 를 포함하는 전압 안정화 감지회로.Voltage stabilization detection circuit comprising a. 제 1항에 있어서,The method of claim 1, 상기 전압분배부와 상기 비교부는,The voltage divider and the comparison unit, 상기 밴드갭 활성화 신호에 응답하여 활성화/비활성화되는 것을 특징으로 하는 전압 안정화 감지회로.And stabilizing / deactivating in response to the bandgap activation signal. 제 1항에 있어서,The method of claim 1, 상기 비교부는,Wherein, 상기 전압분배부의 출력전압이 상기 기준전압보다 높으면 상기 안정화 신호를 활성화하는 것을 특징으로 하는 전압 안정화 감지회로.And the stabilization signal is activated when the output voltage of the voltage divider is higher than the reference voltage. 제 1항에 있어서,The method of claim 1, 상기 제어부는,The control unit, SR래치를 포함하는 것을 특징으로 하는 전압 안정화 감지회로.Voltage stabilization detection circuit comprising an SR latch. 전원전압이 소정 레벨 이상이면 활성화되는 파워 온 리셋 신호를 생성하는 리셋신호 생성부;A reset signal generator configured to generate a power-on reset signal that is activated when the power supply voltage is higher than or equal to a predetermined level; 상기 파워 온 리셋 신호에 응답하여 활성화되고 지연된 안정화 신호에 응답하여 비활성화되는 밴드갭 트리거 신호를 생성하는 제어부;A controller configured to generate a bandgap trigger signal activated in response to the power on reset signal and deactivated in response to a delayed stabilization signal; 상기 파워 온 리셋신호가 활성화되고, 상기 밴드갭 트리거 신호 또는 액티브 신호에 중 하나가 활성화되면 밴드갭 활성화 신호를 활성화시키는 밴드갭 활성화부;A bandgap activation unit for activating a bandgap activation signal when the power on reset signal is activated and one of the bandgap trigger signal or the active signal is activated; 상기 안정화 신호를 지연시켜 상기 지연된 안정화 신호를 생성하고, 상기 지연된 안정화 신호와 오토 리드 설정신호에 응답하여 오토 리드 활성화 신호를 생성하는 오토 리드 활성화부;An auto read activation unit generating the delayed stabilization signal by delaying the stabilization signal and generating an auto read activation signal in response to the delayed stabilization signal and the auto read setting signal; 상기 밴드갭 활성화 신호에 의해 활성화되어 기준전압을 생성하는 밴드갭부;A band gap unit activated by the band gap enable signal to generate a reference voltage; 상기 전원전압을 전압분배해 출력하는 전압분배부; 및A voltage divider configured to divide and output the power supply voltage; And 상기 전압분배부의 출력전압과 상기 기준전압을 비교해 상기 안정화 신호를 생성하는 비교부A comparator for generating the stabilization signal by comparing the output voltage of the voltage divider with the reference voltage 를 포함하는 전압 안정화 감지회로.Voltage stabilization detection circuit comprising a. 제 5항에 있어서,The method of claim 5, 상기 전압분배부와 상기 비교부는,The voltage divider and the comparison unit, 상기 밴드갭 트리거 신호에 응답하여 활성화 비활성화되는 것을 특징으로 하는 전압 안정화 감지회로.Voltage stabilization detecting circuit is activated and deactivated in response to the bandgap trigger signal. 제 5항에 있어서,The method of claim 5, 상기 비교부는,Wherein, 상기 전압분배부의 출력전압이 상기 기준전압보다 높으면 상기 안정화 신호를 활성화하는 것을 특징으로 하는 전압 안정화 감지회로.And the stabilization signal is activated when the output voltage of the voltage divider is higher than the reference voltage. 제 1항에 있어서,The method of claim 1, 상기 제어부는,The control unit, SR래치를 포함하는 것을 특징으로 하는 전압 안정화 감지회로.Voltage stabilization detection circuit comprising an SR latch. 전원전압이 소정 레벨 이상이면 파워 온 리셋 신호를 활성화하는 단계;Activating a power-on reset signal if the power supply voltage is above a predetermined level; 상기 파워 온 리셋신호에 응답하여 밴드갭 활성화 신호를 활성화하는 단계;Activating a bandgap activation signal in response to the power on reset signal; 상기 밴드갭 활성화 신호에 응답하여 밴드갭 회로에서 기준전압이 생성되는 단계;Generating a reference voltage in a bandgap circuit in response to the bandgap activation signal; 상기 전원전압이 전압분배되는 단계; 및Voltage distribution of the power supply voltage; And 상기 기준전압과 전압분배된 전원전압을 비교해 안정화 신호를 생성하는 단계Generating a stabilization signal by comparing the reference voltage with a voltage-divided power supply voltage; 를 포함하는 전압 안정화 감지방법.Voltage stabilization detection method comprising a. 제 9항에 있어서,The method of claim 9, 상기 전압 안정화 감지방법은,The voltage stabilization detection method, 상기 안정화 신호의 활성화 이후에 상기 밴드갭 활성화 신호가 비활성화되는 단계를 더 포함하는 것을 특징으로 하는 전압 안정화 감지방법.And deactivating the bandgap activation signal after the stabilization signal is activated.
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