KR20110026929A - 산술 쉬프트 레지스터를 이용한 안전성이 향상된 새로운 32비트 스트림 암호 설계 방법 - Google Patents

산술 쉬프트 레지스터를 이용한 안전성이 향상된 새로운 32비트 스트림 암호 설계 방법 Download PDF

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Abstract

본 발명에서는 ASR(Arithmetic Shift Register)과 수정된 SHA로 구성된 32비트 출력의 안전성이 향상된 새로운 스트림 암호 ASC에 관한 것이다. ASC는 소프트웨어 및 하드웨어 구현이 쉽게 디자인된 스트림 암호 알고리즘이다. 특히 계산능력이 제한된 무선 통신장비에서 빠르게 수행할 수 있도록 발명되었다. ASC는 선형 궤환 순서기(Linear Feedback Sequencer)로 ASR을 적용하였고, 비선형 순서기(Nonlinear sequencer)로 수정된 SHA를 적용하여 크게 두 부분으로 구성된 스트림 암호이다. 스트림 암호 ASC는 최근에 표준 블록 암호로 제정된 AES, ARIA등의 블록 암호보다는 6-11배 빠른 결과를 보여주고 있으며, 좋은 통계적 분산 특성과 안전성 또한 현대 암호 알고리즘이 필요로 하는 안전성을 만족하고 있다.
Figure 112009055412998-PAT00001
Stream, ASR, SHA-1, Salsa20, S박스.

Description

산술 쉬프트 레지스터를 이용한 안전성이 향상된 새로운 32비트 스트림 암호 설계 방법 { Using ASR with enhanced security design methods a new 32-bit stream cipher }
대칭 키(Symmetric Key)암호 알고리즘의 한 부분인 스트림 암호(Stream Cipher)는 1970년대 유럽을 중심으로 하드웨어 구현이 용이한 LFSR(Linear Feedback Shift Register) 기반의 이진 수열 발생기를 이용하여 평문과 이진 수열 발생기에서 생성된 이진 수열과 XOR연산을 수행하여 이진 수열로 된 암호문을 만드는 암호 알고리즘이다. 1990대 이후 암호화 기술이 일반화되고 인터넷을 통한 대용량의 멀티미디어 데이터 전송의 증가로 인한 빠른 암호 알고리즘의 개발이 필요했다. 일반적으로 스트림 암호는 블록 암호(Block Cipher)보다 5-10배 정도 빠르게 실행되는 장점을 가진다. 그리고 스트림 암호는 비트단위로 암호화되므로 에러 전파(error propagation) 현상이 없다. 최근에는 스트림 암호 또한 블록 암호와 마찬가지로 블록 단위로 키를 생성하여 암호화 하는 방식이 널리 사용되고 있다. 1990년대 후반 소프트웨어 구현이 용이한 스트림 암호가 등장하기 시작했고, 특히 2000년대에 유럽의 NESSIE(New European Schemes for Signatures, Integrity, and Encryption), 일본의 CRYPTREC(Cryptography Research and Evaluation Committees)등의 국제적인 암호 공모사업으로 스트림 암호도 공모 되어 여러 종류의 새로운 스트림 암호가 제안되었다.
단순히 쉬프트와 XOR연산으로 구성된 LFSR은 스트림 암호 개발에 가장 많이 사용되고 있는 알고리즘이다. 그러나 스트림 암호 분석에서 가장 대표적인 상관관계 분석( Correlation anaiysis)을 통해 각각의 비트에 높은 상관관계가 존재하므로 해서 LFSR로 구성된 스트림 암호는 쉽게 분석되는 취약점을 갖고 있다. 그러나 의사 난수 발생기로 사용할 수 있는 산술 쉬프트 레지스터(Arithmetic Shift Register)는 LFSR의 단점인 상관관계 분석을 어렵게 하는 알고리즘으로 간략한 ASR의 소개는 다음과 같다. ASR은 GF(2n)상에서 0이 아닌 초기값에 0 또는 1이 아닌 임의의 수 D를 곱하는 수열로 정의한다. ASR의 i번째 값(상태) ASRi는 ASR0 * Di가 된다. Dk = 1이 되는 t가 t = 2n - 1로 유일하게 되는 비복원다항식(irreducible polynomial)이 ASR의 특성다항식(Characteristic Polynomial)이며, ASR의 주기는 2n - 1로 최대 주기를 가진다. 그리고 ASR의 선형 복잡도(Linear Complexity)는 기존의 LFSR의 선형 복잡도 보다 높아서 안전도가 높고, 전체 수열에서 ASR은 최소 1/2 이상이 변화를 주고 있으며 이는 단순 쉬프트만 하는 LFSR 보다 상관관계 분석을 어렵게 하고 있다.
휴대폰과 같은 개인용 무선 통신장비에서 데이터에 대한 암호의 적용은 몇 가지 고려해야할 사항이 있다.
첫째 계산능력의 한계로 인해 공개 키 암호와 같은 많은 계산능력이 요구되는 알고리즘은 적당하지 않다.
둘째 무선통신은 높은 오차율(error rates)로 인해 암호 운영 모드(mode)가 적용되는 블록 암호는 오차의 전파(propagation) 때문에 무선통신용 암호 알고리즘으로 적당하지 않다.
셋째 부족한 대역폭(shortage bandwidth) 때문에 휴대폰에서 베이스 스테이션(base station)으로 암호의 적용은 많은 끊김(delay) 현상을 발생시킨다. 그래서 블록 암호보다 더욱 빠른 고속 암호 알고리즘이 유용하다.
마지막으로 메모리를 적게 소비하는 소프트웨어지향(software oriented) 암호 알고리즘이 필요하다. 하드웨어로 암호 알고리즘의 구현은 통신 장비의 추가적인 가격(cost) 상승의 요인이 된다. 이와 같은 이유로 인해 휴대폰과 같은 개인용 무선 통신장비에서의 암호 알고리즘의 적용은 빠른 수행이 가능하고 안전성이 검증된 소프트웨어 구현의 32비트 스트림 암호 알고리즘이 적당하다.
현재까지 제안된 32비트 스트림 암호 중 가장 대표적인 암호인 Carroll, Chan 그리고 Zhang가 제안한 소프트웨어 지향의 무선 통신용 고속 스트림 암호 SSC2는 Hawkes, Rose 그리고 Quick의 논문에 의하면 LFG(Lagged Fibonacci Generator)의 짧은 주기와 상관관계 분석을 통해 현대 암호에서 필요로 하는 안전성을 만족시키지 못하고 있다.
32비트 스트림 암호의 가장 큰 취약점은 생성된 32비트 키의 짧은 주기이다. 이와 같은 짧은 주기는 전수조사 방법에 의해 쉬게 스트림 암호가 분석된다. 그래서 본 발명에서는 생성된 32비트 키의 주기를 기존의 대표적인 32비트 스트림 암호인 SSC2 보다 길게 하기 위하여 수정된 SHA 알고리즘을 적용했다. 수정된 SHA의 적용으로 약 2-160 정도의 선형 복잡도를 보여주고 있다. 그리고 상관관계 분석을 어렵게 하기 위하여 ASR을 적용했다. ASR의 적용으로 생성된 32비트 키들은 서로 연관성이나 상관관계가 존재하지 않는 완전히 독립된 서로 다른 32비트 키를 생성하고 있다. 이와 같이 스트림 암호에서 ASR과 SHA로 구성된 스트림 암호는 기존의 스트림 암호에서 가장 많이 사용되어온 LFSR 보다 더욱 안전성을 향상시키고, 스트림 암호 개발의 새로운 아이디어로 적용할 수 있다.
PDA나 핸드폰과 같은 한정된 하드웨어 자원을 가지고 있는 장치에서 보안이 필수적인 무선 데이터 통신을 위한 암호 알고리즘은 소프트웨어 구현의 32비트 스트림 암호가 가장 적합하다. 그래서 기존의 32비트 스트림 암호인 SSC2는 안전성에 문제가 있고, 그래서 안전성이 향상된 ASR과 수정된 SHA를 적용한 소프트웨어 지향의 무선통신용 32비트 스트림 암호를 개발했다. 개발된 32비트 스트림 암호는 하드웨어 구현 또한 쉽게 구성되어 있어서 스마트카드 및 능동형 RFID 태그와 같은 제한된 하드웨어 및 소프트웨어 환경에서도 쉽게 구현 가능하다.
본 발명의 핵심인 ASR과 수정된 SHA는 간단한 논리연산으로 구성되어 소프트웨어 및 하드웨어 수행속도가 빠르다. 다시 말해 핸드폰에서의 음성 통신에서 보안이 적용된 암호 통신이 가능할 정도의 빠른 수행 속도를 보여 주고 있다.
그리고 기존의 스트림 암호 개발에 많이 사용된 LFSR 대신 ASR과 SHA 알고리즘을 사용했고, 이와 같은 ASR의 사용은 새로운 스트림 암호 알고리즘 개발에 좋은 아이디어로 사용될 것이다.
본 발명의 32비트 스트림 암호 ASC(ASR Stream Cipher)는 선형 궤환 순서기(ASR)와 비선형 순서기(SHA), Non-Linear whitening(NLW) 그리고 Non-Linear Filter(NLF)로 구성한다. ASR의 진행은 전체 181비트로 6개의 32비트 워드로 구성되어 있으며, 마지막 워드는 21비트만 사용한다. 도 1에서 5 ASR5의 21비트는 수학식 1과 같이 임시 변수 W에 저장하고, 나머지 4, 3, 2, 1, 0 ASR은 21비트 왼쪽 회전연산을 수행한다. 그리고 5 ASR5를 GF(2181)상에서 특성다항식은 '0x00200000 0x00000002 0x00000008 0x00000004 0x00000002 0x00000089',로 32비트 워드 단위로 도 1과 같이 XOR 연산을 수행하여 32비트 키 스트림 생성에 사용할 수 있도록 업 데이터 된 18, 19, 20, 21, 22, 23 ASR을 생성한다. 도 1에서 12, 13, 14, 15, 16, 17은 XOR 연산자이고, 6, 7, 8, 9, 10, 11은 21비트 ASR5이다. 새롭게 업 데이터 된 ASR의 두개의 워드 도 1에서 23 ASR0과 21 ASR2는 대표도 50 NLW의 입력으로 사용된다.
SHA은 160비트로 5개의 워드 단위로 구성되어 있으며 변형된 SHA-1 연산을 수행한다. SHA의 진행 과정은 도 2에서 30, 32, 33 SHA는 각각 그대로 36, 38, 39 SHA로 복사된다. 35 SHA는 Pi로 업 데이터 되며, Pi는 대표도에서와 같이 50 NLW의 출력 Wi와 SHA의 출력 Si를 덧셈한 결과이다. 마지막으로 도 1의 37 SHA의 업 데이터는 31 SHA를 48 G1함수를 적용하고(G1 함수는 수학식 2를 참조) 다시 22 ASR1과 덧셈을 수행한 결과 값을 37 SHA에 복사한다. SHA의 업데이터 된 결과는 두 개의 워드 35, 39 SHA를 50 NLW에서 사용하고, 36, 37, 38 SHA를 ch 함수를 적용한 후 35 SHA를 46 G0 함수를 적용한 값과 덧셈한 결과를 SHA의 출력 Si를 생성한다.(ch 함수와 G0 함수는 수학식 2 참조)
NLW는 ASR에서 64비트, SHA에서 64비트를 가지고 비선형 변환을 하여 32비트 출력을 만든다. NLW는 비선형 변환을 적용하여 128비트 입력을 32비트 출력으로 변환하는 부분이다. 입력으로 23 ASRi +1 0, 39 ASRi +1 2, 21 SHAi 0, 35 SHAi 4를 입력으로 받 아 32비트 출력 50 Wi를 만든다. 진행과정에서 비선형 변환을 하는 2개의 S박스를 사용한다. 먼저 23 ASRi +1 0과 39 SHAi 4를 XOR연산 후 AES의 8비트 변환 53 S1박스를 통과 후 54 P 확산(Permutation)을 수행하고, 21 ASRi +1 2와 35 SHAi 0을 덧셈 한 후 32비트 값의 MSB(most significant bit) 8비트는 CAST의 8 * 32비트 변환용 55 S2박스를 통과한 후 회전연산으로 확산 56 P를 수행하고, 21 ASRi +1 2와 35 SHAi 0을 덧셈 한 후 32비트 값의 LSB(least significant bit) 8비트는 CAST의 57 S3박스를 통과한 후 회전연산으로 확산 58 P를 수행한 다음 3개의 S박스를 통과한 후 확산을 수행한 값을 최종적으로 59 XOR연산을 수행하여 32비트 출력 50 Wi를 생성한다.
NLF는 최종적인 키 스트림을 생성하는 단계로 ASC의 안전성을 고려하여 AES의 S박스를 2단계 수행하는 비선형 변환으로 진행한다. 도 4는 NLF의 전체 진행과정으로 NLF의 입력으로 19 ASRi +1 4, 37 SHAi +1 2, 71 Pi + Zi -1의 3개의 워드를 입력으로 받는다. 먼저 71 Pi + Zi - 1를 AES의 8비트 72 S1박스를 통과 후 확산과정 73 P를 거친 후 37 SHAi +1 2와 74 XOR연산을 수행하고 다시 AES의 75 S1박스를 수행 후 확산 76 P를 수행한 다음 마지막으로 19 ASRi +1 4와 77 XOR연산을 수행 후 32비트 키 스트림 70 Zi를 만든다.
대표도: 본 발명의 전체 진행도로 32비트 키 스트림 생성.
도 1: ASR의 진행도로 181비트의 ASR의 업 데이터 과정 설명.
도 2: SHA의 진행도로 160비트의 SHA의 업 데이터 과정 설명.
도 3: NLW의 진행도로 128비트 입력으로 32비트 출력하는 과정 설명.
도 4: NLF의 진행도로 96비트 입력으로 32비트 출력하는 과정 설명.
도면의 주요 부분에 대한 부호 설명.
도 1.
0: 32비트 첫 번째 ASR0.
1: 32비트 두 번째 ASR1.
2: 32비트 세 번째 ASR2.
3: 32비트 네 번째 ASR3.
4: 32비트 다섯 번째 ASR4.
5: 32비트 여섯 번째 ASR5.
12~17: 비트 별 XOR 연산자.
18~23: ASR의 업데이터 과정 수행 후 결과 값을 저장하는 워드 특히 18 ASR5는 21비트만 저장.
도 2.
30: 32비트 첫 번째 SHA0.
31: 32비트 두 번째 SHA1.
32: 32비트 세 번째 SHA2.
33: 32비트 네 번째 SHA3.
34: 32비트 다섯 번째 SHA4.
35~39: SHA의 업 데이터 과정 수행 후 결과 값을 순차적으로 저장.
48: 32비트 SHA1을 가지고 6, 13, 22비트 회전 연산을 수행 후 최종적으로 XOR연산을 수행.
40: 48의 G1연산을 수행한 값과 ASR1의 값을 덧셈 수행.
62: SHA0을 업 데이터 하는 값.
도 3.
23: 32비트 ASR0.
39: 32비트 SHA4.
21: 32비트 ASR2.
35: 32비트 SHA0.
51: XOR연산자.
52: 덧셈 연산자.
53: AES의 8*8 S박스 치환.
54: AES의 32비트 확산 수행.
55: CAST의 8*32 S2박스 치환.
56: 회전연산으로 확산 수행.
57: CAST의 8*32 S3박스 치환.
58: 회전연산으로 확산 수행.
59: XOR연산자.
50: 32비트 NLW의 출력 Wi.
도 4.
19: 32비트 ASR4.
37: 32비트 SHA2.
71: 32비트 Pi와 Zi의 덧셈한 결과 값.
72: AES의 8*8 S박스 치환.
73: AES의 32비트 확산 수행.
74: XOR연산자.
75: AES의 8*8 S박스 치환.
76: AES의 32비트 확산 수행.
77: XOR연산자.
70: 32비트 NLF의 출력 Zi.

Claims (5)

  1. 스트림 암호 ASC는 선형 궤환 순서기(ASR)와 비선형 순서기(수정된 SHA), Non-Linear whitening(NLW) 그리고 비선형 필터(NLF)로 구성한다. ASR은 전체 181비트로 6개의 워드로 구성되어 있으며, 마지막 워드는 21비트만 사용한다. 수전된 SHA는 160비트로 5개의 워드 단위로 구성되어 있으며 변형된 SHA-1 연산을 수행한다. NLW는 ASR에서 64비트, SHA에서 64비트를 가지고 비선형 변환을 하여 32비트 출력을 만든다. 마지막으로 NLF는 ASR의 32비트, SHA의 32비트 그리고 NLW의 32비트 출력을 이용하여 최종적인 키 스트림(Keystream) 32비트 출력을 생성한다. 대표도는 ASC의 키 생성과정의 전체적인 흐름을 그림으로 표현한 것이고, 대표도와 같이 ASR, SHA, NLW, NLF로 구성된 32비트 스트림 암호를 생성하는 방법.
  2. 제 1항에서 ASR은 GF(2n)상에서 0이 아닌 초기 값에 0 또는 1이 아닌 임의의 수 D를 곱하는 수열로 정의한다. ASR의 i번째 값(상태) ASRi는 ASR0 * Di가 되고, 본 발명에서는 ASR을 GF(2181)상에서 특성다항식은 '0x00200000 0x00000002 0x00000008 0x00000004 0x00000002 0x00000089', D = 221을 적용한 방법으로 구체적인 알고리즘은 수학식 1과 같다.
    W = ASRi 5
    ASRi +1 5 = ASRi 4 >> 11
    ASRi +1 4 = ((ASRi 4 << 21) | (ASRi 3 >> 11)) ^ (W << 1)
    ASRi +1 3 = ((ASRi 3 << 21) | (ASRi 2 >> 11)) ^ (W << 3)
    ASRi +1 2 = ((ASRi 2 << 21) | (ASRi 1 >> 11)) ^ (W << 2)
    ASRi +1 1 = ((ASRi 1 << 21) | (ASRi 0 >> 11)) ^ (W << 1)
    ASRi +1 0 = (ASRi 0 << 21) ^ (W << 7) ^ (W << 3) ^ W
    수학식 1에서 W는 32비트 임시 변수이고, 위첨자 i는 ASR의 현재 상태를, 그리고 i+1은 ASR의 다음 상태를 나타낸다. ASR의 아래 첨자는 ASR의 워드 순서 번호이다. 그리고 |는 OR 연산자이고, ^ 는 XOR 연산자이고, >>, <<는 각각 오른쪽, 왼쪽 쉬프트 연산자이다.
  3. SHA은 국제 표준해시 함수인 SHA-1을 변형시킨 비선형 변환 함수이다. SHA-1은 해시함수 뿐만 아니라 압축 및 블록 암호에서도 사용하고 있는 알고리즘으로 현재까지 이 알고리즘에 대한 안전성의 문제점은 발견되지 않고 있다. 대표도에서 SHA의 32비트 출력은 Si이며, SHA의 업 데이터를 위한 입력은 Pi이다. Pi는 NLW의 출력 Wi와 SHA의 출력 Si를 덧셈한 32비트 값으로 진행과정은 도 2과 같다. SHA의 출력 Si은 SHAi 1, SHAi 2, SHAi 3을 선택 함수인 ch()를 적용한 후 SHAi 0을 G0()를 수행한 값과 최종적으로 덧셈연산을 한 후 출력으로 보낸다. SHA의 출력과 업데이트를 위한 입력에서 사용된 ch(), G0(), G1() 함수의 알고리즘은 수학식 2와 같다. 이와 같이 SHA의 입력 Pi와 출력 Si를 구성하는 방법.
    ch(x, y, z) = (x & y) ^ (~x & z)
    G0(x) = (x >>> 2) ^ (x >>> 13) ^ (x >>> 22)
    G1(x) = (x >>> 6) ^ (x >>> 11) ^ (x >>> 25)
    &는 AND 연산자이고, >>>는 오른쪽 회전 연산자이다.
  4. NLW는 비선형 변환을 적용하여 128비트 입력을 32비트 출력으로 변환하는 부 분이다. 입력으로 ASRi +1 0, ASRi +1 2, SHAi 0, SHAi 4를 입력으로 받아 32비트 출력 Wi를 만든다. Whitening의 의미는 입력으로 받은 4개의 워드를 어떠한 연관성(Relation)이나, 상관관계(Correlation)가 없도록 표백(Whitening)한다는 의미이다. NLW의 진행과정은 도 2와 같으며, 표백과정에서 비선형 변환을 하는 2개의 S박스를 사용한다. 먼저 ASRi +1 0과 SHAi 4를 XOR연산 후 AES의 8비트 변환 S1박스를 통과 후 확산(Permutation)을 수행하고, ASRi+1 2와 SHAi 0을 덧셈 한 후 32비트 값의 MSB(most significant bit) 8비트는 CAST의 8 * 32비트 변환용 S2박스를 통과한 후 회전연산으로 확산을 수행하고, ASRi +1 2와 SHAi 0을 덧셈 한 후 32비트 값의 LSB(least significant bit) 8비트는 CAST의 S3박스를 통과한 후 회전연산으로 확산을 수행한 다음 3개의 S박스를 통과한 후 확산을 수행한 값을 최종적으로 XOR연산을 수행하여 32비트 출력 Wi를 생성한다.
    도 3와 같이 NLW를 구성하여 32비트 Wi를 생성하는 방법.
  5. NLF는 최종적인 키 스트림을 생성하는 단계로 ASC의 안전성을 고려하여 AES의 S박스를 2단계 수행하는 비선형 변환으로 진행한다. 도 3은 NLF의 전체 진행과 정으로 NLF의 입력으로 ASRi +1 4, SHAi +1 2, Pi + Zi -1의 3개의 워드를 입력으로 받는다. 먼저 Pi + Zi - 1를 AES의 8비트 S1박스를 통과 후 확산과정을 거친 후 SHAi+1 2와 XOR연산을 수행하고 다시 AES의 S1박스를 수행 후 확산을 한 다음 마지막으로 ASRi+1 4와 XOR연산을 수행 후 32비트 키 스트림을 만든다. 도 4과 같이 구성하여 최종적인 32비트 키 스트림을 생성하는 방법.
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* Cited by examiner, † Cited by third party
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